CN100541802C - 半导体体电阻元件 - Google Patents

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Abstract

提供可以控制性良好且很容易地得到所需的电阻值，并可以改善电阻值的温度依存性以及电压和电流的线性的技术。在具有一个主面(第1主面)、并作为体电阻起作用的半导体电阻层(n型半导体区域(2))的第1主面上，形成导电型与半导体电阻层相反的护环层(p+型半导体区域(3))，贯通护环层地形成导电型与半导体电阻层相同、具有高于半导体电阻层以及护环层的高杂质浓度的接触层(n++型半导体区域(4))，在接触层的上部以及半导体电阻层的下部分别邻接与电解欧姆接触、导电型与半导体电阻层相同、具有大于等于接触层的高杂质浓度的半导体区域(n++型半导体区域(5)以及n++型半导体区域(1))。

Description

半导体体电阻元件
技术领域
本发明涉及利用了半导体的块的电阻元件，以及通过应用于具有半导体体电阻元件的组件而变得特别有效的技术，例如通过应用于具有半导体体电阻元件的二极管组件而变得有效的技术。
背景技术
作为利用了半导体的块的电阻体，已知有与二极管、双极晶体管、MOS晶体管、晶闸管等有源元件并联地形成的电阻。例如，在特开平6-342878号公报(专利文献1)所记载的半导体装置中是如下的构成，即，以使芯片加工阶段的扩散电阻的测定值接近划片后的测定值的方式，在形成了背面电极的n型半导体基板的表面侧上，形成沿着芯片分割端转的平面封闭环状的p型杂质导入区域，在其中央部具有非导入区域，使表面电极(第1主面电极)导电接触这些p型杂质导入区域和其中央部的杂质非导入区域的表面，并在背面的n型半导体基板上形成背面电极。杂质导入区域是平面封闭环状，包围在其环内的半导体基板的中央部的表面是纵型扩散电阻区域的一方的电极接触区域，因此不是偏向芯片分割端形成纵型扩散电阻区域，而是相对于基板厚度方向以左右对称形状形成可以看作没有到达芯片分割端的纵型扩散电阻区域。
另外，在特开昭56-94653号公报(专利文献2)所记载的电阻装置中，通过将难导电性的薄膜填充在导电体之间的接触部，可以提供基本不占面积的电阻装置。
专利文献1：特开平6-342878号公报
专利文献2：特开昭56-94653号公报
在所述以往技术的前者中，由于没有照顾到由电极与半导体的接触电阻的降低，和平面封闭环状的杂质导入区域的收缩效应造成的电阻值的变化，因此存在在2个电极间施加电压时的电阻值，因电压值的变化或电极的极性的变化而变化的问题。
若根据本发明者们探讨的结果，在所述以往技术中，例如，在所述表面电极的正下方，被平面封闭环状的p型半导体区域夹着的n型半导体区域是发生电压下降的区域，因此从由p型半导体区域和n型半导体区域形成的pn结延伸的耗尽层，便将作为n型半导体区域的中性区域的电流通路变窄(收缩效应)，因此当电流值增大时，有可能发生电阻值变高的现象。
另外，在后者中，由于没有照顾到决定电阻值的各个要素的控制，因此存在不能控制性良好地、容易地得到所需的电阻值的问题。
发明内容
于是，本发明的目的在于提供可以控制性良好且很容易地得到所需的电阻值，并可以改善电压和电流的线性的技术。
本发明的所述目的以及其他的目的和新的特征，从本说明书的叙述以及附图可以明白。
在本申请中公开的发明之中，如果简单地说明具有代表性的发明的概要，则内容如下。
即，其特征在于，在具有一个主面(第1主面)，并作为体电阻起作用的半导体电阻层(第2半导体区域)的所述第1主面上，形成导电型与所述半导体电阻层相反的护环层(第3半导体区域)，贯通该护环层地形成导电型与所述半导体电阻层相同、浓度高于所述半导体电阻层以及所述护环层的高杂质浓度的接触层(第4半导体区域)，在该接触层的上部以及所述半导体电阻层的下部分别邻接与电极欧姆接触、导电型与所述半导体电阻层相同、浓度大于等于所述接触层的高杂质浓度的半导体区域(第5半导体区域以及第1半导体区域)。
发明的效果
在本申请中公开的发明之中，如果简单地说明通过具有代表性的发明得到的效果，则内容如下。
即，根据本发明，通过使构成半导体体电阻元件的高杂质浓度的接触层，贯通护环层后与半导体电阻层邻接，可以抑制由伴随电压施加的收缩效应导致的电阻值的变化。
另外，根据本发明，由于成为电流通路的区域是一定的，因此具有可以容易且控制性良好地得到具有高精度且稳定的电阻值的电阻元件。
另外，根据本发明，通过使半导体电阻层与和电极欧姆接触的高杂质浓度半导体区域连接，可以减少电极和半导体区域的接触电阻。
附图说明
图1展示了本发明的实施方式1的半导体体电阻元件所具备的半导体芯片，(a)是从上面看的一部分断裂平面图，(b)是(a)所示的半导体芯片的A-A’线的剖面图。
图2是用于说明本发明的实施方式1的半导体体电阻元件所具备的半导体芯片的动作的剖面图。
图3的(a)～(e)是用于制造图1所示的半导体体电阻元件所具备的半导体芯片的主要工序后的剖面图。
图4展示了本发明的实施方式2的半导体体电阻元件所具备的半导体芯片，(a)是从上面看的一部分断裂剖面图，(b)是(a)所示的半导体芯片的B-B’线的剖面图。
图5的(a)～(e)是用于制造图4所示的半导体体电阻元件所具备的半导体芯片的主要工序后的剖面图。
图6是本发明的实施方式3的半导体体电阻元件所具备的半导体芯片的剖面图，(a)展示了半导体芯片102，(b)展示了半导体芯片103，(c)展示了半导体芯片104，(d)展示了半导体芯片105。
图7是展示用模塑树脂将本发明的实施方式4的半导体芯片密封的半导体体电阻元件的概观的一部分断裂立体图。
图8是具有本发明的实施方式5的半导体体电阻元件的二极管组件的一部分断裂平面图。
图9是用图8展示的二极管组件的要部剖面图。
标号说明
1                               n++型半导体区域(第1半导体区域)
2                               n型半导体区域(第2半导体区域)
3                               p+型半导体区域(第3半导体区域)
4                               n++型半导体区域(第4半导体区域)
4a                              n++型半导体区域(第6半导体区域)
5                               n++型半导体区域(第5半导体区域)
6                               第2电极                   7          第1电极
8                               第1钝化膜                 8a、8b、8c 氧化膜
9                               第2钝化膜                 10         部区域
11a                             第1引线电极               11b        第2引线电极
12                              焊锡                      13         金属线
14a、14b、14c                   模塑树脂                  15         引线电极
20、21、22                      电子流
100、101、102、103、104、105    半导体芯片
110                             半导体体电阻元件          120        电容器
130                             二极管                    140        电感器
200                             二极管组件
具体实施方式
在以下的实施方式中，为了便于说明，在需要时分成多个段或实施方式来说明，除了特别明示的情况之外，它们不是彼此毫无关系的，而是一方为另一方的一部分或全部的变形例、详细内容、补充说明等的关系。另外，在以下的实施方式中，在说到要素的数量等(包括个数、数值、量、范围等)时，除了特别明示的情况以及在原理方面明确地限定为特定的数的情况等之外，不限定为该特定的数，可以是大于等于或小于等于特定的数。同样，在以下的实施方式中，在说到构成要素等的形状、位置关系等时，除了特别明示的情况以及在原理方面明确地认为不是这样的情况等之外，包括实际上与该形状等近似或类似的形状等。这对于所述数值以及范围也是同样的。另外，在用于说明本实施方式的所有图中，对于具有同样功能的要素标以同样的标号，并尽可能地省略其重复说明。以下，根据附图详细地说明本发明的实施方式。
(实施方式1)
图1是本发明的实施方式1的半导体体电阻元件所具备的半导体芯片100，(a)是从上面看的一部分断裂平面图，(b)是(a)所示的半导体芯片100的A-A’线上的剖面图。
在图1中，具有：彼此位于相反侧的第1主面以及第2主面的半导体芯片100，具有拥有第2主面，并且是高浓度(第1杂质浓度)的n型(第1导电型)的n++型半导体区域1(第1半导体区域)，通过外延法形成在n++型半导体区域1上、拥有第1主面、具有比n+ +型半导体区域1低的第2杂质浓度的n型的n型半导体区域2(第2半导体区域)，从n型半导体区域2的第1主面向第2主面有选择地形成、具有比n型半导体区域2高的第3杂质浓度的p型(第2导电型)的p+型半导体区域3(第3半导体区域)，从p+型半导体区域3的第1主面向第2主面有选择地形成、贯通p+型半导体区域3、与n型半导体区域2邻接、且具有比n型半导体区域2以及p+型半导体区域3高的第4杂质浓度的n型的n++型半导体区域4(第4半导体区域)，和从p+型半导体区域3的第1主面向第2主面有选择地形成、具有比p+型半导体区域3高且等于或高于n++型半导体区域4的第5杂质浓度的n型的n++型半导体区域5(第5半导体区域)。
再者，半导体芯片100在第1主面上的所有的部位上，以p+型半导体区域3存在于n型半导体区域2和n++型半导体区域5之间的方式形成。
另外，半导体芯片100在第2主面上具有以欧姆接触在n++型半导体区域1上的状态形成的第2电极6，在第1主面上具有以欧姆接触在n++型半导体区域5上的状态形成的第1电极7。
另外，半导体芯片100具有由热氧化SiO2膜或磷硅玻璃等形成的第1钝化膜8，和形成在该第1钝化膜8和第1电极7上的、用等离子CVD法形成的、氮化硅(P-SiN)等的第2钝化膜9，第1电极7的一部分在半导体芯片100的中央部露出。
其次，参照图2说明具备本实施方式1的半导体芯片100的半导体体电阻元件的特征。图2是展示具备本实施方式的半导体芯片100的半导体体电阻元件的作为载流子的电子流的图。
当施加第1电极7为负、第2电极6为正的电压时，电子近似于在图2中向用标号20表示的箭头的方向流动。这时，电子沿着n++型半导体区域5、n++型半导体区域4、n型半导体区域2、n++型半导体区域1的路径流动。在该电流路径上作为电阻体工作的是n型半导体区域2，其他的n++型半导体区域5、n++型半导体区域4、n++型半导体区域1是低电阻，因此不作为电阻体工作。即，在这些高杂质浓度区域中，可以看作基本没有电压下降，并且各杂质浓度区域内的电位相等，在作为电阻体工作的区域，即n型半导体区域2上发生电压下降。
因而，在具备本实施方式的半导体芯片100的半导体体电阻元件中，由于采用了所述结构，因此被p+型半导体区域3夹着的部位是不发生电压下降的区域，可以抑制由伴随电压施加的收缩效应导致的电阻值的变化。
可是，导体的电阻值与电流的行进方向的距离成正比例，与剖面积成反比例，可以说半导体的电阻值也是同样的。即，在本实施方式1的情况下，如果增大作为接触层工作的n++型半导体区域4和n型半导体区域2的结面(第2结面)的面积(n++型半导体区域4的结合面积)，则电阻值变低，如果增长电子流20的长度，则电阻值变高。
因而，在具备本实施方式1的半导体芯片100的半导体体电阻元件中，由于采用了所述结构，因此通过控制n型半导体区域2的杂质浓度、n++型半导体区域4的结面积、以及电子流20的长度等，可以很容易地得到具有所需的电阻值的半导体体电阻元件。
并且，根据本实施方式1，通过单独形成与第1电极7欧姆接触的n++型半导体区域5和作为接触层工作的n++型半导体区域4，则可以不受n++型半导体区域5的从第1主面看的平面积的制约，而可以控制n++型半导体区域4的结面积，从而可以很容易地得到具有较高的电阻值的半导体体电阻元件。
另外，p+型半导体区域3起到作为护环层的作用，它是用于防止从与第1电极7欧姆接触的n++型半导体区域5流过的电子，沿着横向流过第1钝化膜8和n型半导体区域2的界面的。因而，通过以在第1主面上的所有部位上，成为该护环层的p+型半导体区域3存在于n型半导体区域2和n++型半导体区域5之间的方式设置，可以使电子电流正确地、高精度地流过第1电极和第2电极之间。
进而，由于n++型半导体区域1与第2电极6欧姆接触，n++型半导体区域5与第1电极7欧姆接触，因此可以使电子电流正确地、高精度地流过第1电极和第2电极之间。
图3是用于制造图1以及图2所示的本发明的实施方式1的半导体体电阻元件所具备的半导体芯片100的每个主要工序的剖面图，以下，参照图3说明本发明的实施方式1的半导体芯片100的制造方法。
(a)在例如以高杂质浓度的磷、锑、砷为杂质的1×1018～1×1020cm-3的n++型半导体区域1之上，形成有用外延法形成的1×1014～1×1018cm-3的n型半导体区域2。在该n型半导体区域2上形成氧化膜8a，利用通常的光刻法除去一部分的氧化膜8a，将1×1018～1×1020cm-3的磷作为杂质，通过热扩散或者离子注入，有选择地形成n++型半导体区域4。
(b)其次，暂时除去用(a)形成的氧化膜8a，在重新形成氧化膜8b之后用通常的光刻法在氧化膜8b上开口。在将该氧化膜8b开口的部位上，将1×1017～1×1019cm-3的硼作为杂质，通过热扩散或者离子注入有选择地形成p+型半导体区域3。
在此，当利用热扩散掺杂杂质时，通过按照本实施方式1的方式设定各工序的顺序，可以缩短热处理时间。
即，如果在p+型半导体区域3之前先形成n++型半导体区域4，由于各杂质的扩散系数的不同，因此无论热处理时间是多少，都能够以可靠地贯通p+型半导体区域3的方式形成n++型半导体区域4。可是，如果在n++型半导体区域4之前先形成p+型半导体区域3，那么如果不经过与各杂质的扩散系数的不同相对应的一定的热处理时间，便不能以贯通p+型半导体区域3的方式形成n++型半导体区域4。
(c)其次，暂时除去用(b)形成的氧化膜8b，在重新形成氧化膜8c之后用通常的光刻法在氧化膜8c上开口。在将该氧化膜8c开口的部位上，将1×1018～1×1020cm-3的磷作为杂质，通过热扩散或者离子注入有选择地形成n++型半导体区域5。
(d)暂时除去用所述工序形成的氧化膜8c，然后重新用热氧化法或者CVD法形成氧化膜，或者在残留氧化膜8c的状态下，形成在氧化膜上进而形成磷硅玻璃(PSG)膜的第1钝化膜8，之后利用光刻法进行第1钝化膜8的开口，在表面上蒸镀铝或者加入了硅的铝，并用通常的光刻法形成第1电极7。之后，在表面上形成作为等离子氮化硅薄膜的第2钝化膜9，并用通常的光刻法形成图案，从而使第1电极7的一部分露出。
这时，如图1(a)所示，如果从第1主面看第1电极7的露出部，而它位于半导体芯片100的中央部，则引线键合等电极取出就变得容易，在作为半导体体电阻元件完成时，可以大幅度减少由电极与金属线的位置偏移导致的不良。
(e)最后，在背面上蒸镀金或者金-锑电极，在蒸镀后用300～450℃进行热处理，从而形成第2电极6，半导体芯片100完成。
(实施方式2)
图4是本发明的实施方式2的半导体体电阻元件所具备的半导体芯片101，(a)是从上面看的一部分断裂平面图，(b)是(a)所示的半导体芯片101的B-B’线上的剖面图。在图4中，省略了与图1同样标号的说明。
在图1所示的半导体芯片100中，形成了以从p+型半导体区域3的第1主面向第2主面贯通p+型半导体区域3的方式有选择地形成的n++型半导体区域4，但在图4所示的半导体芯片101中，不存在n++型半导体区域4，从p+型半导体区域3的第1主面向第2主面设置的凹部区域10，和包括凹部区域10的露出的内面与p+型半导体区域3的一部分、从第1主面向第2主面有选择地形成的、具有比p+型半导体区域3以及n型半导体区域2高的第6杂质浓度的n型的n++型半导体区域4a(第6半导体区域)，以与p+型半导体区域3和n型半导体区域2相接的方式形成，这与图1所示的实施方式1不同。
另外，在图1(b)中，形成了与第1电极7欧姆接触的n++型半导体区域5，在图4(b)中不存在n++型半导体区域5，n++型半导体区域4a与第1电极7欧姆接触，这也与图1所示的实施方式1不同。
即，在本实施方式2中，n++型半导体区域4a具有作为接触层的功能(实施方式1的n++型半导体区域4的功能)，和用于与第1电极7欧姆接触的功能(实施方式1的n++型半导体区域5的功能)这两种功能。
因而，在具备本实施方式2的半导体芯片101的半导体体电阻元件中，由于采用了所述结构，因此与实施方式1相比，即便省略了一个工序(形成n++型半导体区域5的工序)，也可以制成具有与实施方式1相同特征的半导体体电阻元件。
再者，半导体芯片101以在第1主面上的所有部位上，p+型半导体区域3存在于n型半导体区域2和n++型半导体区域4a之间的方式形成。
图5是用于制造图4所示的本发明的实施方式2的半导体体电阻元件所具备的半导体芯片101的每个主要工序的剖面图，以下，参照图5说明本发明的实施方式2的半导体芯片101的制造方法。
(a)在例如以高杂质浓度的磷、锑、砷为杂质的1×1018～1×1020cm-3的n++型半导体区域1之上，形成有用外延法形成的1×1014～1×1018cm-3的n型半导体区域2。在该n型半导体区域2上形成氧化膜8a，利用通常的光刻法除去一部分的氧化膜8a，将1×1017～1×1019cm-3的硼作为杂质，通过热扩散或者离子注入有选择地形成p+型半导体区域3。
(b)暂时除去用(a)形成的氧化膜8a，在重新形成氧化膜8b之后用通常的光刻法在氧化膜8b上开口。从将该氧化膜8b开口的部位，通过干蚀刻或者采用了KOH或NaOH的碱蚀除去p+型半导体区域3，并以露出n型半导体区域2的方式形成凹部区域10。
在用碱蚀得到凹部区域10的形状时，将n型半导体区域2的面方位设为<-100>，虽然图未示，但预先将蚀刻氧化膜8b的形状(从第1主面看的凹部区域10的形状)设为四边形，通过进行含有KOH或NaOH的碱蚀，可以得到图5(b)所示那样的凹部区域10的侧面被垂直地蚀刻的形状。例如，当用将NaOH或KOH的浓度设为5wt％～65wt％，将温度设为25℃～115℃的碱性水溶液进行碱蚀时，可以得到侧面为(111)面、剖面被垂直地蚀刻的形状。
在用干蚀刻得到凹部区域10的形状时，也可以将如图4(a)所示那样蚀刻氧化膜8b的形状(从第1主面看的凹部区域10的形状)设为圆形。另外，在通过干蚀刻得到凹部区域10的形状时，从第1主面向n++型半导体区域1方向的凹部区域10的长度(凹部区域10的深度)的控制，与利用碱蚀的情况相比较容易，因此可以很容易地控制电子流20的长度。
(c)其次，暂时除去用(b)形成的氧化膜8b，在重新形成氧化膜8c之后用通常的光刻法在氧化膜8c上开口。在将该氧化膜8c开口的部位上，将1×1018～1×1020cm-3的磷作为杂质，通过热扩散或者离子注入有选择地形成n++型半导体区域4a。
根据本实施方式2，在形成p+型半导体区域3之后，通过蚀刻设置凹部区域10，之后，在包括凹部区域10的底面和侧面的全部以及p+型半导体区域3的一部分的区域上形成n++型半导体区域4a，因此n++型半导体区域4a能够以可靠地贯通p+型半导体区域3并与n型半导体区域2相接的方式形成。
(d)暂时除去用所述工序形成的氧化膜8c，然后重新用热氧化法或者CVD法形成氧化膜，或者在残留氧化膜8c的状态下，形成在氧化膜上进而形成磷硅玻璃(PSG)膜的第1钝化膜8，之后利用光刻法进行第1钝化膜8的开口，在表面上蒸镀铝或者加入了硅的铝，并用通常的光刻法形成第1电极7。之后，在表面上形成作为等离子氮化硅薄膜的第2钝化膜9，并用通常的光刻法形成图案，从而使第1电极7的一部分露出。
(e)最后，在背面上蒸镀金或者金-锑电极，在蒸镀后用300～450℃进行热处理，从而形成第2电极6，半导体芯片101完成。
(第3实施方式)
图6是展示本发明的实施方式3的半导体体电阻元件所具备的半导体芯片102、103、104、105的图，(a)展示了半导体芯片102，(b)展示了半导体芯片103，(c)展示了半导体芯片104，(d)展示了半导体芯片105。在图6中，省略了与图1相同标号的说明。再者，在图6中，为了说明本实施方式3的半导体体电阻元件的动作，与图2同样地也图示了作为载流子的电子流21、22、23、24。以下，参照图6说明实施方式3的半导体体电阻元件的特征。
在(a)中消除了图2所示的半导体芯片100的n++型半导体区域4。因而，在(a)中，当施加第1电极7为负、第2电极6为正的电压时，电子可以近似于向在图中用标号21所示的箭头的方向流动。这时，电子沿着n++型半导体区域5、n型半导体区域2、n++型半导体区域1的路径流动。在该电流路径上作为电阻体工作的是n型半导体区域2，其他的n++型半导体区域5、n++型半导体区域1由于是低电阻，因此不作为电阻体工作。在(a)中，在作为电阻体工作的区域，即n型半导体区域2上发生电压下降。
在此，形成为环状(例如甜甜圈状)的p+型半导体区域3起到作为护环层的作用，它是用于防止从与第1电极7欧姆接触的n++型半导体区域5流过的电子沿着横向流过第1钝化膜8和n型半导体区域2的界面的。
在(a)中，作为电阻体工作的n型半导体区域2之中，在n++型半导体区域5的正下方，被成为该护环层的p+型半导体区域3夹着的部位是发生电压下降的区域，因此存在从由p型半导体区域3和n型半导体区域2形成的pn结延伸的耗尽层，将作为n型半导体区域2的中性区域的电流通路变窄(收缩效应)的情况，当电流值增大时，电阻值与实施方式1或2相比，有可能容易变化(变高)。
但是，由于以在第1主面上的所有部位上，成为该护环层的p+型半导体区域3存在于n型半导体区域2和n++型半导体区域5之间的方式设置成环状，因此可以使电子电流正确地、高精度地流过第1电极和第2电极之间。另外，由于n++型半导体区域1与第2电极6欧姆接触，n++型半导体区域5与第1电极7欧姆接触，因此可以使电子电流正确地、高精度地流过第1电极和第2电极之间。
(b)展示了作为(a)所示的半导体芯片102的变形例的半导体芯片103。(b)中所示的半导体芯片103，其特征在于(a)中所示的半导体芯片102的n++型半导体区域5以贯通p+型半导体区域3的方式形成。
因而，在(b)中，当施加第1电极7为负、第2电极6为正的电压时，电子可以近似于向在图中用标号22所示的箭头的方向流动，电子与(a)同样地沿着n++型半导体区域5、n型半导体区域2、n++型半导体区域1的路径流动。在该电流路径上作为电阻体工作的是n型半导体区域2，其他的n++型半导体区域5、n++型半导体区域1由于是低电阻，因此不作为电阻体工作。在(b)中，在作为电阻体工作的区域，即n型半导体区域2上发生电压下降。
因此，在(b)中，通过以贯通p+型半导体区域3的方式形成(a)中所示的半导体芯片102的n++型半导体区域5，便可以抑制收缩效应的影响。因而，与实施方式1或2相比，由电流值的增大导致的电阻值的变化的程度是同程度的。另外，由于设置成为护环层的p+型半导体区域3，并且与第1电极7以及第2电极6欧姆接触在一起，因此可以使电子电流正确地、高精度地流过第1电极和第2电极之间。
在此，将(b)中所示的半导体芯片103与实施方式1或2所示的半导体芯片100或101相比，由于n++型半导体区域5兼有与第1电极7欧姆接触的功能和作为接触层工作的功能，因此具有可以减少一个制造工序的效果，但受到n++型半导体区域5的从第1主面看的平面积的制约，得到的电阻值变小。因而，可以说是在所需的电阻值较小的情况下有效的实施方式。
(c)展示了作为(a)中展示的半导体芯片102的变形例的半导体芯片104。在(c)中与(a)不同，成为护环层的p+型半导体区域3经由作为接触层的n++型半导体区域5和n型半导体区域2而隔离地形成。这样，即便隔离开，电子也如图中标号23的箭头所示那样沿着n++型半导体区域5、n型半导体区域2、n++型半导体区域1的路径流过。与(a)所示同样地在该电流路径中作为电阻体工作的是n型半导体区域2，其他的n++型半导体区域5、n++型半导体区域1由于是低电阻，因此不作为电阻体工作。在(c)中也是在作为电阻体工作的区域，即n型半导体区域2上发生电压下降。
在此，当如(a)中说明的那样流过电流时，存在从由p+型半导体区域3和n型半导体区域2形成的pn结延伸的耗尽层，将作为n型半导体区域2的中性区域的电流通路变窄(收缩效应)的情况，当电流值增大时，电阻值与实施方式1或2相比，有可能容易变化(变高)。
但是，由于设置成为护环层的p+型半导体区域3，并且与第1电极7以及第2电极6欧姆接触在一起，因此可以使电子电流正确地、高精度地流过第1电极和第2电极之间。
(d)展示了作为(c)所示的半导体芯片104的变形例的半导体芯片105。(d)所示的半导体芯片105的特征在于(c)所示的半导体芯片104的由p+型半导体区域3和n型半导体区域2形成的结面与第1主面的距离，小于或等于由n++型半导体区域5和n型半导体区域2形成的结面与第1主面的距离。
因而，在(d)中，当施加第1电极7为负、第2电极6为正的电压时，电子可以近似于向图中用标号24所示的箭头的方向流动，电子与(a)同样地沿着n++型半导体区域5、n型半导体区域2、n++型半导体区域1的路径流动。在该电流路径上作为电阻体工作的是n型半导体区域2，其他的n++型半导体区域5、n++型半导体区域1由于是低电阻，因此不作为电阻体工作。在(d)中，在作为电阻体工作的区域，即n型半导体区域2上发生电压下降。
因此，在(d)中，通过使(c)所示的半导体芯片104的由p+型半导体区域3和n型半导体区域2形成的结面与第1主面的距离，小于或等于由n++型半导体区域5和n型半导体区域2形成的结面与第1主面的距离，便可以抑制收缩效应的影响。因而，与实施方式1或2相比，由电流值的增大导致的电阻值的变化的程度也是同程度的。另外，由于设置成为护环层的p+型半导体区域3，并且与第1电极7以及第2电极6欧姆接触在一起，因此可以使电子电流正确地、高精度地流过第1电极和第2电极之间。
在此，如果将(d)所示的半导体芯片105和实施方式1或2所示的半导体芯片100或101相比，由于n++型半导体区域5兼有与第1电极7欧姆接触的功能和作为接触层工作的功能，因此具有可以减少一个制造工序的效果，但受到n++型半导体区域5的从第1主面看的平面积的制约，得到的电阻值变小。因而，可以说是在所需的电阻值较小的情况下有效的实施方式。
(实施方式4)
图7展示了用模塑树脂将本发明的实施方式4的半导体芯片密封的半导体体电阻元件110的概观图。在图7中，100、101、102、103、104、105是用实施方式1～3说明的半导体芯片，在半导体芯片的第2主面的第2电极6上经由焊锡12连接有第2引线电极11b，并通过引线键合法将金属线13连接在半导体芯片的第1主面的第1电极7和第1引线电极11a上。进而，除去第1引线电极11a、第2引线电极11b的一部分，然后用模塑树脂14a将整体密封，表面安装型的半导体体电阻元件110完成。
根据本实施方式，由于可以将半导体体电阻元件组装到例如体积小于等于1 mm3的小型封装内，因此可以谋求部件的小型化、轻量化。
再者，在以上说明的实施方式1～3中，为了便于说明将100、101、102、103、104、105当作半导体芯片说明，而在实施方式4中说明了将用模塑树脂将其密封的部件作为半导体体电阻元件110的情况，当然也可以将半导体芯片100、101、102、103、104、105自身作为半导体体电阻元件。
(实施方式5)
图8以及图9展示了本发明的实施方式5的二极管组件200。图8展示了除了用图7说明的表面安装型的半导体体电阻元件110以外，将具有与图7同样的封装的电容器120、电感器140等无源元件和二极管130作为1个二极管组件200组装在一起的例子。图9展示了图8所示的组件的一个剖面。在图8中，15是作为组件使用时的引线电极，该引线电极15例如经由图7所示的表面安装型的半导体体电阻元件110的第1引线电极11a、第2引线电极11b和焊锡12连接在一起。对于其他的作为无源元件的电容器120以及电感器140、二极管130也是同样的，通过连接部件的引线电极和组件的引线电极15，可以完成二极管组件200。
这些电容器、电感器、二极管等无源元件都伴随最近的便携式设备的普及，促进无源元件的组件化。如以上所述，用实施方式4说明的半导体体电阻元件110适合于小型化，并适合于构成采用了作为无源元件的电容器或电感器、或者二极管等的组件(例如，本实施方式5所示的二极管组件200)。
以上，根据实施方式具体地说明了由本发明者研制的发明，当然本发明并不限于所述实施方式，在不脱离其宗旨的范围内可以进行各种变更。
例如，在本发明中为了便于说明，特定了各半导体区域的导电型，即便改变半导体的导电型也无损于效果，并可以毫无缺憾地发挥本发明的特长。例如在图1中，也可以将1设为高杂质浓度的p++型半导体区域(第1半导体区域)，将2设为在该p++型半导体区域1之上通过外延法形成的p型半导体区域(第2半导体区域)，将3设为有选择地形成在该p型半导体区域2上的n+型半导体区域(第3半导体区域)，将4设为以从该n+型半导体区域3的表面的中央部贯通n+型半导体区域3的方式有选择地形成的p++型半导体区域(第4半导体区域)，将5设为从n+型半导体区域3的表面有选择地形成的p++型半导体区域，并且将p++型半导体区域5和p++型半导体区域4以及n+型半导体区域4相接地形成。
产业上的可利用性
本发明是利用了半导体的小型且轻量的电阻元件，因此可以利用在通信领域等中使用的半导体体电阻元件，或者其他的搭载了二极管或电容器等的超小型组件等上。

Claims (9)

1.一种半导体体电阻元件，其特征在于：
具备具有彼此位于相反侧的第1主面以及第2主面的半导体芯片；
所述半导体芯片具有：
第1半导体区域，拥有所述第2主面，具有第1杂质浓度，是第1导电型；
第2半导体区域，形成在所述第1半导体区域上，拥有所述第1主面，具有比所述第1杂质浓度低的第2杂质浓度，是所述第1导电型；
第3半导体区域，从所述第2半导体区域的所述第1主面向所述第2主面有选择地形成，具有高于所述第2杂质浓度的第3杂质浓度，是第2导电型；
第4半导体区域，从所述第3半导体区域的所述第1主面向所述第2主面有选择地形成，贯通第3半导体区域并与所述第2半导体区域邻接，具有高于所述第2杂质浓度以及所述第3杂质浓度的第4杂质浓度，是第1导电型；
第5半导体区域，从所述第3半导体区域的所述第1主面向所述第2主面有选择地形成，与所述第3半导体区域和所述第4半导体区域邻接，具有高于所述第3杂质浓度且等于或高于所述第4杂质浓度的第5杂质浓度，是所述第1导电型；
第1电极，在所述第1主面上以与所述第5半导体区域欧姆接触的状态形成；以及
第2电极，在所述第2主面上以与所述第1半导体区域欧姆接触的状态形成。
2.如权利要求1所述的半导体体电阻元件，其特征在于：
由所述第3半导体区域和所述第2半导体区域形成的第1结面与第1主面的距离，比由所述第4半导体区域和所述第2半导体区域形成的第2结面与第1主面的距离短。
3.如权利要求2所述的半导体体电阻元件，其特征在于：
在所述第1主面上的所述第2半导体区域和所述第5半导体区域之间，存在所述第3半导体区域。
4.一种半导体体电阻元件，其特征在于：
具备具有彼此位于相反侧的第1主面以及第2主面的半导体芯片；
所述半导体芯片具有：
第1半导体区域，拥有所述第2主面，具有第1杂质浓度，是第1导电型；
第2半导体区域，形成在所述第1半导体区域上，拥有所述第1主面，具有比所述第1杂质浓度低的第2杂质浓度，是所述第1导电型；
第3半导体区域，从所述第2半导体区域的所述第1主面向所述第2主面有选择地形成，具有高于所述第2杂质浓度的第3杂质浓度，是第2导电型；
凹部，以露出所述第2半导体区域的方式设在所述第3半导体区域的所述第1主面上；
第6半导体区域，包括所述凹部的内面，从所述第3半导体区域的所述第1主面向所述第2主面有选择地形成，与所述第3半导体区域和所述第2半导体区域相接，具有高于所述第3杂质浓度以及第2杂质浓度的第6杂质浓度，是所述第1导电型；
第1电极，在所述第1主面上以与所述第6半导体区域欧姆接触的状态形成；以及
第2电极，在所述第2主面上以与所述第1半导体区域欧姆接触的状态形成。
5.如权利要求4所述的半导体体电阻元件，其特征在于：
由所述第3半导体区域和所述第2半导体区域形成的第1结面与第1主面的距离，比由所述第6半导体区域和所述第2半导体区域形成的第2结面与第1主面的距离短。
6.如权利要求4所述的半导体体电阻元件，其特征在于：
在所述第1主面上的所述第2半导体区域和所述第6半导体区域之间，存在所述第3半导体区域。
7.如权利要求1～6的任意一项所述的半导体体电阻元件，其特征在于：
从第1主面看，第1电极位于所述半导体芯片的中央部。
8.一种半导体体电阻元件，其特征在于：
具备具有彼此位于相反侧的第1主面以及第2主面的半导体芯片；
所述半导体芯片具有：
第1半导体区域，拥有所述第2主面，具有第1杂质浓度，是第1导电型；
第2半导体区域，形成在所述第1半导体区域上，拥有所述第1主面，具有比所述第1杂质浓度低的第2杂质浓度，是所述第1导电型；
第3半导体区域，从所述第2半导体区域的所述第1主面向所述第2主面有选择地形成为环状，具有高于所述第2杂质浓度的第3杂质浓度，是第2导电型；
第5半导体区域，以从所述第3半导体区域的所述第1主面向所述第2主面有选择地形成，与所述第3半导体区域和所述第2半导体区域邻接，具有高于所述第2杂质浓度以及所述第3杂质浓度的第5杂质浓度，是所述第1导电型；
第1电极，在所述第1主面上以与所述第5半导体区域欧姆接触的状态形成；以及
第2电极，在所述第2主面上以与所述第1半导体区域欧姆接触的状态形成。
9.一种半导体体电阻元件，其特征在于：
具备具有彼此位于相反侧的第1主面以及第2主面的半导体芯片；
所述半导体芯片具有：
第1半导体区域，拥有所述第2主面，具有第1杂质浓度，是第1导电型；
第2半导体区域，形成在所述第1半导体区域上，拥有所述第1主面，具有比所述第1杂质浓度低的第2杂质浓度，是所述第1导电型；
第3半导体区域，从所述第2半导体区域的所述第1主面向所述第2主面有选择地形成为环状，具有高于所述第2杂质浓度的第3杂质浓度，是第2导电型；
第5半导体区域，以从所述第1主面向所述第2主面有选择地形成，与所述第3半导体区域隔离，并且与所述第2半导体区域邻接，具有高于所述第2杂质浓度以及所述第3杂质浓度的第5杂质浓度，是所述第1导电型；
第1电极，在所述第1主面上以与所述第5半导体区域欧姆接触的状态形成；以及
第2电极，在所述第2主面上以与所述第1半导体区域欧姆接触的状态形成。
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