JP4724571B2 - 半導体抵抗素子及び半導体抵抗素子を有するモジュール - Google Patents

Description

本発明は半導体抵抗素子及び半導体抵抗素子を有するモジュール、例えばダイオードモジュールの技術に適用することにより有効となる技術に関し、特に、通信分野で使用される半導体抵抗素子、及びこれを有するダイオードモジュールに適用することにより有効となる技術に関する。

半導体を利用した抵抗体として、半導体基板に形成されたバイアホールの内側に、コンデンサ等の受動素子を形成した半導体装置が知られている。例えば、半導体装置の面積を縮小して集積度を高めた半導体装置として、特開平８−９７３６７号公報（特許文献１）記載の半導体装置では、表面に導体金属層を有する半導体基板の半導体裏面に形成されたバイアホールの内側の一部に、表面の導体金属層から半導体裏面にかけてイオン注入型抵抗が形成され、このイオン注入型抵抗の主たる部分を除いて金属電極が形成されている。この従来例では半導体基板に形成されたバイアホールの内側に、コンデンサなど広い面積を占有する受動素子を形成するので、半導体装置の集積度が高まるとされている。
特開平８−９７３６７号公報

上記従来技術では、電極と半導体との接触抵抗の低減や抵抗値を決定する各要素の制御に対する配慮がなされていないため、所望の抵抗値を制御性よく容易に得ることができず、また抵抗値が使用環境の温度や電圧、電流に応じて変化してしまうという問題がある。

そこで、本発明の目的は、所望の抵抗値を制御性よく容易に得られ、抵抗値の温度依存性および電圧と電流のリニアリティを改善することのできる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明は、一の主面（第１主面）を持つ半導体領域（第２半導体領域）の該第１主面に凹部を設け、この凹部の側壁に抵抗として作用する前記第２半導体領域より高不純物濃度で前記第２半導体領域と反対導電型の半導体抵抗層を浅く形成し、この半導体抵抗層の上下に電極とオーミック接続する前記半導体抵抗層と同導電型で、前記第２半導体領域より高不純物濃度の半導体領域を隣接させることを特徴とする。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

本発明によれば、半導体抵抗素子を構成する半導体抵抗層は、任意の大きさで制御性よく加工された凹部の側壁に形成されているため、所望の抵抗値を制御性良く容易に得ることができる。

また、本発明によれば、半導体抵抗層は不純物散乱機構が支配的になる移動度で決定できる高不純物濃度とすることができるので、抵抗値の温度による変化が極めて少なくすることができる。

また、本発明によれば、半導体抵抗層は電極とオーミック接続する高不純物濃度層と隣接しているため、電極と半導体領域との接触抵抗を低減させることができる。

また、本発明によれば、これらを組み合わせることにより、高精度で安定した、電圧と電流のリニアリティが良い半導体抵抗素子を制御性よく容易に得られる効果がある。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付すようにし、その繰り返しの説明は可能な限り省略するようにしている。以下、本発明の実施の形態を図面に基づいて詳細に説明する。

（実施の形態１）
図１は、本発明の実施の形態１である半導体抵抗素子が備える半導体チップ１００であり、（ａ）は上面からみた平面図、（ｂ）及び（ｃ）はそれぞれ（ａ）に示した半導体チップ１００のＡ―Ａ’線及びＢ―Ｂ’線での断面図である。

図１において、符号１は高不純物濃度（第１不純物濃度）で第１導電型のｐ^＋＋型半導体領域（第１半導体領域）、２はこのｐ^＋＋型半導体領域１の上にエピタキシャル法によって形成され、ｐ^＋＋型半導体領域１よりも低い第２不純物濃度で第２導電型のｎ型半導体領域（第２半導体領域）、３はこのｎ型半導体領域２を凹状に加工した凹部領域９の側壁に形成され、ｎ型半導体領域２よりも高い第４不純物濃度で第１導電型のｐ^＋型半導体領域（第４半導体領域）、４はこのｐ^＋型半導体領域３の外周部に隣接するよう一方の主表面（第１主面）から反対側の主表面（第２主面）に向かって選択的に形成され、ｎ型半導体領域２よりも高い第３不純物濃度で第１導電型のｐ^＋＋型半導体領域（第３半導体領域）である。５はｐ^＋＋型半導体領域１にオーミック接続された第２電極、６はｐ^＋＋型半導体領域４にオーミック接続された第１電極、７は熱酸化ＳｉＯ₂膜またはリンガラス等で形成された第１パッシベーション膜、８はこの第１パッシベーション膜７および第１電極６上にプラズマＣＶＤ法で形成された窒化珪素（Ｐ−ＳｉＮ）等の第２パッシベーション膜である。

図１（ａ）において、凹部領域９の第１主面から見た形状は四角錐の底面にあたる正四角形の形状をしている。また、その断面形状は図１（ｃ）に示すように表面からｐ^＋＋型半導体領域１に向かって凸の形状をしている。

次に、本実施の形態による半導体チップを備えた半導体抵抗素子の特徴について、図１を参照して説明する。第１電極６が正、第２電極５が負となる電圧が印加されると、キャリアとなる正孔はｐ^＋＋型半導体領域４、半導体抵抗となるｐ^＋型半導体領域３、ｐ^＋＋型半導体領域１に向かって流れる。ｐ^＋＋型半導体領域４とｐ^＋＋型半導体領域１にはボロン等の第３族元素が高濃度にドープされており、これらの領域では電圧降下がほとんどない。従って、本実施の形態による半導体チップを備えた半導体抵抗素子では、得られる抵抗値をｐ^＋型半導体領域３の不純物濃度と形状によって決定することができる。

ここで、ｐ^＋型半導体領域３のシート抵抗はｐ^＋型半導体領域３の不純物濃度に反比例する抵抗率と前記凹部領域９の側面からｎ型半導体領域２に向かう方向のｐ^＋型半導体領域３の長さ（ｐ^＋型半導体領域３の深さ）により決定される。そして、例えば一定のシート抵抗を有するｐ^＋型半導体領域３を仮定すると、エピタキシャル成長法で形成したｎ型半導体領域２の第１主面から第２主面に向かう方向の長さ（ｎ型半導体領域２の厚さ）を長くすれば抵抗値は高くなる。また当然のことながら、図１（ａ）に示した凹部領域９の第１主面から見た四角形の面積（凹部領域９の底面積）を増大させると抵抗値は低くなる。

従って本実施の形態による半導体チップを備えた半導体抵抗素子では、上記のような構造を採用したので、ｐ^＋型半導体領域３の不純物濃度、ｎ型半導体領域２の厚さ、および凹部領域９の底面積等を適宜調整することにより、所望の抵抗値を有する半導体抵抗素子を容易に得ることができる。

また、図１に示したように、半導体チップが第１主面と第２主面の２つの主表面を有し、第１電極が第１主面に形成され、第２電極が第２主面に形成されており、第２電極が半田等で他のリード電極に接続され、第１電極６がワイヤボンディングで形成されるような用途には、本実施の形態による半導体チップを備えた半導体抵抗素子の構造は容易に適用可能である。

さらに、図１に示したように、第１電極６を第１主面から見て、半導体チップの中央部に位置させると、ワイヤボンディング等の電極取出しが容易になり、半導体抵抗素子として完成させる際に、電極とワイヤとの位置ずれによる不良を激減させることができる。

さて、抵抗値は上記の構造を採用することにより決定されるが、例えば通信分野においては、使用環境の中で特に温度が変化しても抵抗値の温度依存性が少ない抵抗体が望まれている。しかしながら、半導体抵抗はキャリアの移動度の温度依存性の影響を受けることが知られている。

温度依存性を少なくするためには、移動度を支配しているキャリアの散乱機構をフォノン散乱よりむしろ不純物散乱が支配的になるよう設計することが望ましい。不純物散乱が支配的になるようにするためには、半導体抵抗となるｐ^＋型半導体領域３の不純物濃度をできるだけ高くすれば良い。ところが、不純物濃度を高くしすぎると抵抗率が低下するため所定の抵抗値が得られないことがある。なお、前記ｎ型半導体領域２の厚さを厚くすれば抵抗値が高くなるが、用途によっては半導体チップの大きさの制約から限界がある。

ここで、抵抗値は抵抗層のシート抵抗と形状により決定されるため、本実施の形態によれば、半導体抵抗となるｐ^＋型半導体領域３は例えば不純物の熱拡散あるいはイオン打ち込み法でボロンをドープすることができるので、このｐ^＋型半導体領域３の深さを浅く形成すれば、たとえ高不純物濃度であっても、シート抵抗の値を高くすることが可能である。なお、所定の抵抗値を得るために必要なｐ^＋型半導体領域３の深さはｐ^＋型半導体領域３の不純物濃度、ｎ型半導体領域２の厚さ、および凹部領域９の底面積が決定すれば自ずと決定される。従って、本実施の形態による半導体チップを備えた半導体抵抗素子では、上記のような構造を採用することにより、従来と比較して抵抗値の温度依存性が格段に少ない半導体抵抗素子を容易に得ることができる。

さらに、本実施の形態による半導体チップを備えた半導体抵抗素子では、上記のような構造を採用することにより、半導体抵抗となるｐ^＋型半導体領域３を第１電極６および第２電極５にそれぞれオーミック接続されるｐ^＋＋型半導体領域４とｐ^＋＋型半導体領域１とを連結するように形成させるため、従来と比較して電圧と電流のリニアリティが改善された半導体抵抗素子を容易に得ることができる。

図２は図１に示した本発明の実施の形態１である半導体抵抗素子が備える半導体チップ１００を製造するための主な工程毎の断面図であり、以下、図２を参照して本発明の実施の形態１である半導体チップ１００の製造方法を説明する。

（ａ）高不純物濃度の例えばボロンを不純物とした１×１０^１８〜１×１０^２０ｃｍ^−３のｐ^＋＋型半導体領域１の上にエピタキシャル法によって形成された例えばリンを不純物とした１×１０^１３〜１×１０^１６ｃｍ^―３のｎ型半導体領域２を形成させる。続いて、このｎ型半導体領域２上に酸化膜７ａを形成し、通常のフォトエッチングにより一部の酸化膜７ａを除去し、選択的にｐ^＋＋型半導体領域４を１×１０^１８〜１×１０^２０ｃｍ^−３のボロンを不純物として形成する。

（ｂ）次に、（ａ）で形成された酸化膜７ａを一旦除去し、新たに酸化膜７ｂを形成してから通常のフォトエッチングによりｐ^＋＋型半導体領域４の周辺部を残して酸化膜７ｂに窓明けする。その後、本発明によるｎ型半導体領域２より高不純物濃度のｐ^＋型半導体領域３を形成するため、例えば、ＫＯＨあるいはＮａＯＨ等を利用した異方性のアルカリエッチングにより、凹部領域９を形成する。この異方性のアルカリエッチングで図示したような凹部領域９を形成するには、ｎ型半導体領域２の第１主面から見た面方位を（１００）面として、所定の形状、本実施の形態１では図２（ａ）に示した酸化膜７ａをエッチングした形状を正方形としておき、ＫＯＨあるいはＮａＯＨを含むアルカリエッチングをすることにより、図２（ｂ）の凹部領域９に示したような互いに向き合う２つの側面がなす角度は７０．６°となる形状を得ることができる。例えば、ＮａＯＨまたはＫＯＨの濃度が５ｗｔ％から６５ｗｔ％とし、温度が２５℃から１１５℃としたアルカリ水溶液を用いてアルカリエッチすると、側面が（１１１）面である切頭四角錐の形状を得ることができる。

上記のような方法により凹部領域９を形成すれば、酸化膜７ａのエッチング条件、アルカリエッチング条件およびｎ型半導体領域２の第１主面から見た面方位等を適宜調整することにより、形成される凹部領域９の形状を制御することができる。すなわち、本実施の形態によれば、所望の抵抗値を有する半導体抵抗素子を制御性よく得ることができる。また、本実施の形態によれば、ｎ型半導体領域２の第２主面側にｐ^＋＋型半導体領域１という比較的高不純物濃度の半導体領域を配置しているため、第１主面側から第２主面に向かってｎ型半導体領域２をアルカリエッチングする際にｐ^＋＋型半導体領域１との境界面でエッチングを終了させることができ、所望の凹部領域９の形状を容易に得ることができるという効果もある。

次に、凹部領域９に露出したｎ型半導体領域２およびｐ^＋＋型半導体領域４の一部であって、主面に対して斜めに形成された側壁に、ボロンを熱拡散あるいはイオン打ち込みによってｐ^＋型半導体領域３を１×１０^１６〜１×１０^２０ｃｍ^−３のボロンを不純物として、ｐ^＋型半導体領域３がｐ^＋＋型半導体領域１とｐ^＋＋型半導体領域４とを連結するよう形成する。

なお、図２（ｂ）に示す断面図において凹部領域９の側面が主面に対して直角に形成されている場合、ｐ^＋型半導体領域３を形成させる方法として通常のイオン打ち込み法を採用することは困難である。しかし、本実施の形態によれば、上記の通り凹部領域９の側面形状が主面に対して斜めに形成されているため、不純物のドーピング方法として、イオン打ち込みを採用することができる。そしてイオン打ち込み法を採用したので、熱拡散による場合と比較してさらに容易にｐ^＋型半導体領域３の深さを制御することが可能となる。

（ｃ）次に、（ｂ）で形成された酸化膜７ｂを一旦除去して、新に酸化膜を熱酸化法あるいはＣＶＤ法により形成し、さらにリンガラス（ＰＳＧ）膜からなる第１パッシベーション膜７を形成する。

（ｄ）その後、フォトエッチングによりｐ^＋＋型半導体領域４の一部が露出するように第１パッシベーション膜７の窓明けを行い、表面にアルミニウムあるいはシリコン入りアルミニウムを蒸着し、通常のフォトエッチングにより第１電極６を形成する。その後、表面に第２パッシベーション膜８であるプラズマ窒化シリコン膜を形成し、通常のフォトエッチングによりパターニングして図１（ａ），（ｂ）に示したように第１電極６の一部を露出させる。

（ｅ）最後に、裏面にカソードとなる第２電極５を金あるいは金―アンチモン電極を蒸着して、蒸着後３００〜４５０℃で熱処理して半導体チップ１００が完成する。

（実施の形態２）
図３は本発明の実施の形態２である半導体抵抗素子が備える半導体チップ１０１を示す。本実施の形態２による半導体抵抗素子が備える半導体チップ１０１は図１（ａ）に示した実施の形態１の平面図のように、凹部領域９が一箇所でなくてもよく、抵抗値が例えば実施の形態１の４分の１の値を得るためには、図３に示したように４箇所の凹部領域９を設け、図示していないが第１電極６を各凹部領域上部に形成されたｐ^＋＋型半導体領域４（図２の（ｄ）を参照）に接続すればよい。

このような構成とすることにより、図１（ａ）に示した実施の形態１の４分の１の抵抗を有する半導体チップ１０１を得ることができる。すなわち、本実施の形態によれば、上記のような構造を採用したので、凹部領域９の個数を適宜選択することにより、所望の抵抗値を有し、かつ実施の形態１に示した特徴を有する半導体抵抗素子を制御性よく容易に得ることができる。

（実施の形態３）
図４は本発明の実施の形態３である半導体抵抗素子が備える半導体チップ１０２を示す。本実施の形態３による半導体抵抗素子が備える半導体チップ１０２は図１（ａ）に示した実施の形態１の平面図のように、凹部領域９が第１主面から見て正方形でなくてもよく、抵抗値が例えば実施の形態１の２分の１の値を得るためには、図４に示したように一辺の長さが略々２倍となる凹部領域９ａを設け、図示していないが第１電極６を凹部領域上部に形成されたｐ^＋＋型半導体領域４（図２の（ｄ）を参照）に接続すればよい。

このような構成とすることにより、図１（ａ）に示した実施の形態１の２分の１の抵抗を有する半導体チップ１０２を得ることができる。すなわち、本実施の形態によれば、上記のような構造を採用したので、凹部領域９ａの底面の一辺の長さを適宜選択することにより、所望の抵抗値を有し、かつ実施の形態１に示した特徴を有する半導体抵抗素子を制御性よく容易に得ることができる。

（実施の形態４）
図５は本発明の実施の形態４である半導体抵抗素子が備える半導体チップ１０３を示す。本実施の形態４による半導体抵抗素子が備える半導体チップ１０３は図１（ａ）に示した実施の形態１の平面図のように、凹部領域９が表面から見て正方形でなくてもよく、抵抗値が例えば実施の形態１の４分の１の値を得るためには、図５に示したように凹部領域の周辺長の長さが略々４倍となる凹部領域９ｂを設け、図示していないが第１電極６を凹部領域上部に形成されたｐ^＋＋型半導体領域４（図２の（ｄ）を参照）に接続すればよい。

このような構成とすることにより、図１（ａ）に示した実施の形態１の４分の１の抵抗を有する半導体抵抗素子１０３を得ることができる。すなわち、本実施の形態によれば、上記のような構造を採用したので、凹部領域９ｂの底面の周辺長の長さを適宜選択することにより、所望の抵抗値を有し、かつ実施の形態１に示した特徴を有する半導体抵抗素子を制御性よく容易に得ることができる。

（実施の形態５）
図６は本発明の実施の形態５である半導体抵抗素子が備える半導体チップ１０４を示す。本実施の形態５による半導体抵抗素子が備える半導体チップ１０４は図１（ａ）に示した実施の形態１の平面図のように、凹部領域９が表面から見て正方形でなくてもよく、抵抗値が例えば実施の形態１の１１分の２の値を得るためには、図６に示したように凹部領域の周辺長の長さが略々５．５倍となる凹部領域９ｃを設け、図示していないが第１電極６を凹部領域上部に形成されたｐ^＋＋型半導体領域４（図２の（ｄ）を参照）に接続すればよい。このような構成とすることにより、図１（ａ）に示した実施の形態１の１１分の２の抵抗を有する半導体チップ１０４を得ることができる。

（実施の形態６）
図７は本発明の実施の形態６である半導体チップをモールド樹脂で封止した半導体抵抗素子１１０の概観図を示す。図７において、１００、１０１、１０２、１０３、１０４は実施の形態１〜５で説明した半導体チップであり、半導体チップの第２主面の第２電極に半田１１を介して第２リード電極１０ｂに接続され、ワイヤボンディングによりワイヤ１２が半導体チップの第１主面の第１電極と第１リード電極１０ａと接続している。さらに、第１リード電極１０ａ、第２リード電極１０ｂの一部を除いて、全体をモールド樹脂１３ａで封止し、面実装型の半導体抵抗素子１１０が完成する。

本実施の形態によれば、例えば体積が１ｍｍ^３以下の小型パッケージに半導体抵抗素子を組み込むことができるので、部品の小型化、軽量化を図ることができる。

なお、以上説明してきた実施の形態１〜６において、説明の都合上１００、１０１、１０２、１０３、１０４を半導体チップと説明し、これをモールド樹脂で封止したものを半導体抵抗素子１１０として実施の形態６で説明したが、半導体チップ１００、１０１、１０２、１０３、１０４自体を半導体抵抗素子としてもよいことは言うまでもない。

（実施の形態７）
図８および図９は、本発明の実施の形態７であるダイオードモジュール２００を示す。図８は図７で説明した面実装型の半導体抵抗素子１１０以外に、図７と同様のパッケージを有するキャパシタ１２０、インダクタ１４０等の受動部品とダイオード１３０を、１つのダイオードモジュール２００として組み込んだ例を示す。図９は図８に示したモジュールの一断面を示す。図８において、１４はモジュールとして使用する場合のリード電極であり、このリード電極１４は例えば図７で示した面実装型の半導体抵抗素子１１０の第１リード電極１０ａ，第２リード電極１０ｂと半田１１を介して接続されている。他の受動部品であるキャパシタ１２０及びインダクタ１４０、ダイオード１３０についても同様に、部品のリード電極とモジュールのリード電極１４とを接続することによって、ダイオードモジュール２００を完成させることができる。

これらのキャパシタ、インダクタ、ダイオード等の受動部品はすべて最近のモバイル機器の普及に伴って、受動部品のモジュール化が進んでいる。上記したように、実施の形態６で説明した半導体抵抗素子１１０は、小型化に適しており、受動部品であるキャパシタやインダクタ、あるいはダイオード等を取り込んだモジュール（例えば、本実施の形態７に示すダイオードモジュール２００）を構成するのに適している。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。

例えば、本発明では説明を容易にするため、各半導体領域の導電型を特定したが、半導体の導電型を変えても効果を損なうことはなく、本発明の特長は遺憾なく発揮される。例えば図１において、１を高不純物濃度のｎ^＋＋型半導体領域（第１半導体領域）、２をこのｎ^＋＋型半導体領域１の上にエピタキシャル法によって形成されたｐ型半導体領域（第２半導体領域）、３をこのｐ型半導体領域２上を凹状に加工した凹部領域９の側壁に形成したｎ^＋型半導体領域（第４半導体領域）、４をこのｎ^＋型半導体領域３の外周部に隣接するよう一方の主表面から選択的に形成されるｎ^＋＋型半導体領域（第３半導体領域）としてもよい。

本発明は、半導体を利用した小型で軽量な抵抗素子であるため、通信分野などで使用される半導体抵抗素子や、他のダイオードやキャパシタ等を搭載した超小型モジュールなどに利用可能である。

本発明の実施の形態１である半導体抵抗素子が備える半導体チップを示し、（ａ）は上面から見た平面図、（ｂ）は（ａ）に示した半導体チップのＡ―Ａ’線の断面図、（ｃ）は（ａ）に示した半導体チップのＢ―Ｂ’線の断面図である。 （ａ）〜（ｅ）は図１に示した半導体抵抗素子が備える半導体チップを製造するための主な工程後の断面図である。 本発明の実施の形態２である半導体抵抗素子が備える半導体チップの上面から見た平面図である。 本発明の実施の形態３である半導体抵抗素子が備える半導体チップの上面から見た平面図である。 本発明の実施の形態４である半導体抵抗素子が備える半導体チップの上面から見た平面図である。 本発明の実施の形態５である半導体抵抗素子が備える半導体チップの上面から見た平面図である。 本発明の実施の形態６である半導体チップをモールド樹脂で封止した半導体抵抗素子の概観を示す一部破断斜視図である。 本発明の実施の形態７である半導体抵抗素子を有するダイオードモジュールの一部破断平面図である。 図８で示したダイオードモジュールの要部断面図である。

符号の説明

１ ｐ^＋＋型半導体領域（第１半導体領域）
２ ｎ型半導体領域（第２半導体領域）
３ ｐ^＋型半導体領域（第４半導体領域）
４ ｐ^＋＋型半導体領域（第３半導体領域）
５ 第２電極
６ 第１電極
７ 第１パッシベーション膜
７ａ，７ｂ 酸化膜
８ 第２パッシベーション膜
９、９ａ、９ｂ、９ｃ 凹部領域（凹部）
１０ａ 第１リード電極
１０ｂ 第２リード電極
１１ 半田
１２ ワイヤ
１３ａ,１３ｂ,１３ｃ モールド樹脂
１４ リード電極
１００、１０１、１０２、１０３、１０４ 半導体チップ
１１０ 半導体抵抗素子
１２０ キャパシタ
１３０ ダイオード
１４０ インダクタ
２００ ダイオードモジュール

Claims (8)

1. 互いに反対側に位置する第１主面及び第２主面を有する半導体チップを備え、
   前記半導体チップは、
   前記第２主面を持ち第１不純物濃度で第１導電型の第１半導体領域と、
   前記第１半導体領域上に形成され、前記第１主面を持ち前記第１不純物濃度よりも低い第２不純物濃度で第２導電型の第２半導体領域と、
   前記第２半導体領域の前記第１主面から前記第２主面に向かって選択的に形成された前記第２不純物濃度よりも高い第３不純物濃度を有する前記第１導電型の第３半導体領域と、
   前記第３半導体領域の前記第１主面に設けられた凹部と、
   前記凹部の内面を含み、前記第３半導体領域の前記第１主面から前記第２主面に向かって前記第３半導体領域と前記第１半導体領域とを連結するよう選択的に形成され、前記第２不純物濃度より高い前記第１導電型の第４不純物濃度を有する第４半導体領域と、
   前記第１主面において前記第３半導体領域にオーミック接続した状態で形成された第１電極と、
   前記第２主面において前記第１半導体領域にオーミック接続した状態で形成された第２電極とを有することを特徴とする半導体抵抗素子。
2. 請求項１に記載の半導体抵抗素子において、前記凹部の側面形状は前記第１主面から前記第２主面に向かって第１主面側から見た面積が小さくなる角錐の一部であることを特徴とする半導体抵抗素子。
3. 請求項１に記載の半導体抵抗素子において、前記凹部は、前記第１主面に形成されたパターニングされた酸化膜をマスクとして、アルカリ水溶液を用いてエッチングされることを特徴とする半導体抵抗素子。
4. 請求項２に記載の半導体抵抗素子において、前記凹部が複数個設けられていることを特徴とする半導体抵抗素子。
5. 請求項１に記載の半導体抵抗素子において、前記第１主面から見た前記第２半導体領域の半導体結晶の面方位が（１００）であることを特徴とする半導体抵抗素子。
6. 請求項１に記載の半導体抵抗素子において、前記第１主面に露出する前記第１電極が前記第１主面から見て、前記半導体チップの中央部に位置することを特徴とする半導体抵抗素子。
7. 請求項１〜６のいずれか１項に記載の半導体抵抗素子を有することを特徴とするモジュール。
8. 請求項７に記載のモジュールにおいて、ダイオード、インダクタ、キャパシタの個別部品の内いずれか１つ以上と、
   前記半導体抵抗素子を１つ以上とを、
   一つのモジュールに有することを特徴とするモジュール。

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