JP3719774B2

JP3719774B2 - モノリシック集積回路

Info

Publication number: JP3719774B2
Application number: JP12175396A
Authority: JP
Inventors: 原紀泰栗
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1996-05-16
Filing date: 1996-05-16
Publication date: 2005-11-24
Anticipated expiration: 2016-05-16
Also published as: JPH09307059A

Description

【０００１】
【発明の属する技術分野】
本発明は、モノリシック集積回路の改良に関し、特に、モノリシックマイクロ波集積回路における受動素子の形成に関する。
【０００２】
【従来の技術】
モノリシックマイクロ波集積回路は、衛星放送やＵＨＦ放送の受信機のフロントエンド等に使用される。この集積回路には、図６に示すような、ＦＥＴ、インダクタＬ、キャパシタＣ、抵抗Ｒ、等からなる高周波増幅器や混合器が設けられる。
【０００３】
インダクタＬは同調回路、キャパシタＣは、例えば５０ｐＦのバイパスコンデンサ、抵抗Ｒはソース電位を決定する。キャパシタＣ及び抵抗Ｒは、いわゆる自己バイアス回路を構成する。
【０００４】
図７は、インダクタＬの構成例を示している。一般に、インダクタＬは、ガリウム砒素等の絶縁性基板上に金属配線膜によって螺旋状に形成される。この種のインダクタはスパイラルインダクタと呼ばれる。図７（ａ）〜同（ｃ）は、スパイラルインダクタの例を示している。
【０００５】
図７（ａ）は、スパイラルインダクタの中央部と外側の配線１３とを、エアブリッジと呼ばれる立上がり及び立ち下がりを有する三次元の配線１４によってインダクタの環状配線１２を跨いて接続している。
【０００６】
同図（ｂ）は、エアブリッジを繰返して螺旋状のインダクタを形成している。図８は、図７（ｂ）のＸ−Ｘ’方向における断面図を示している。基板１１に格子状に堆積された絶縁膜１６によって金属配線膜１２がエアブリッジを形成する。エアブリッジによって螺旋の中心部と外側の配線１３とが接続される。
【０００７】
同図３は、スパイラルインダクタの中央部と外側の配線１３とを、第２層の配線膜１５を使用して接続している。
【０００８】
図７（ａ）のタイプのエアブリッジを用いたインダクタは、線間容量の低減が期待できる。図７（ｂ）のタイプのエアブリッジを用いたインダクタは、基板に対しての寄生容量の低減が期待できる。図７（ｃ）の多層（２層）配線膜のタイプは、通常の配線形成工程中でインダクタを形成することを期待できる。
【０００９】
【発明が解決しようとする課題】
しかしながら、２層配線タイプでは、図７（ｃ）のスパイラルインダクタの螺旋の中心部と外側配線とを接続するクロスオーバ部の容量がインダクタ成分を弱めるので、大きいインダクタを得るためには大きい面積を必要とする。また、上記容量成分、インダクタの金属配線膜の抵抗、あるいはコンタクトでの損失のため、Ｋｕバンド、Ｘバンド等の高周波帯でのインダクタを作りにくい。
【００１０】
これに対し、エアブリッジタイプでは、２層配線のクロスオーバ部の容量が低減でき、特に、図７（ｂ）のタイプでは対地容量も低減できるが、クロスオーバ部は依然として存在し、容量は残る。また、ブリッジの橋脚間からクロスオーバ部を出すため、レイアウト設計における自由度が低下する。
【００１１】
図９は、スパイラルインダクタの等価回路を示している。同図において、キャパシタＣ21は第１及び第２のクロスオーバ部のキャパシタンス、キャパシタＣ22及びＣ23は配線と基板間のキャパシタンス、抵抗Ｒ21は配線のスパイラル配線の抵抗分、インダクタＬ21はスパイラル配線によるインダクタンス分である。この等価回路を解析すると、例えば、使用周波数が１０ＧＨｚ程度になると、スパイラルインダクタを確実にインダクタンスとして動作させるためには可及的にキャパシタンス分を減らす必要があることが判る。
【００１２】
また、キャパシタＣは通常ＭＩＭ型構造で形成されるが、誘電体として２００ｎｍのＳｉＮ膜を用いる場合、４００μｍ2 の面積を必要とする。抵抗Ｒは、イオン注入によって形成される場合と、金属膜で形成される場合とがあるが、抵抗値と抵抗に消費される面積とは密接な関連がある。抵抗値が大きいと配線を引回すためにレイアウト設計の自由度が低下する。
【００１３】
また、１段のＦＥＴアンプ毎に抵抗Ｒ及びキャパシタＣが必要である。３段増幅器や４段増幅器では、チップに占める自己バイアス回路の面積が１５〜２５％にもなる。
【００１４】
よって、本発明の目的は、特性的に良好でレイアウトの自由度も高いインダクタを有するモノリシックマイクロ波集積回路を提供することを目的とする。
【００１５】
また、本発明の他の目的は、キャパシタと抵抗とによって消費されるチップの面積を減少し得るモノリシックマイクロ波集積回路を提供することを目的とする。
【００１６】
【課題を解決するための手段】
上記目的を達成するため、本発明のモノリシック集積回路は、
絶縁性基板上に電気回路を形成するモノリシック集積回路であって、
前記基板を一面から他面に貫通する貫通孔の内部を抵抗材料によって埋設して形成される抵抗素子と、
前記基板の一面側で前記抵抗素子の一端と接続するように形成される前記電気回路の第１の配線膜と、
前記基板の他面側で前記抵抗素子の他端と接続するように形成される前記電気回路の第２の配線膜と、
前記基板の前記一面に形成され、前記第１の配線膜に接続される上部キャパシタ電極膜と、
前記基板の前記他面の前記キャパシタ電極膜に対向する部分に、前記基板をキャパシタの所要の誘電体層の膜厚とするために形成される第１の溝穴と、
前記第１の溝穴の表面に形成され、前記第２の配線膜に接続される下部キャパシタ電極膜と、
を備えることを特徴とする。
【００１７】
また、本発明のモノリシック集積回路は、
絶縁性基板上に電気回路を形成するモノリシック集積回路であって、
前記基板の一面に不純物注入によって部分的に形成される抵抗素子領域と、
前記基板の他面側に形成され、底部が前記抵抗素子領域に至る深さの第１の溝穴と、
前記基板の一面側で前記抵抗素子領域の一端と接続するように形成される前記電気回路の第１の配線膜と、
前記基板の他面側で前記抵抗素子領域の他端と接続するように形成される前記電気回路の第２の配線膜と、
前記基板の前記一面に形成され、前記第１の配線膜に接続される上部キャパシタ電極膜と、
前記基板の前記他面の前記キャパシタ電極膜に対向する部分に、前記基板をキャパシタの所要の誘電体層の膜厚とするために形成される第２の溝穴と、
前記第２の溝穴の表面に形成され、前記第２の配線膜に接続される下部キャパシタ電極膜と、
を備えることを特徴とする。
【００１９】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。図１は、ガリウム砒素等の絶縁性集積回路基板上に形成されたモノリシックマイクロ波集積回路のインダクタＬの部分の形成例を示している。同図において、図７と対応する部分には同一符号を付している。
【００２０】
図１（ａ）は、インダクタＬの部分の上面図であり、従来と同様に基板１１の表面にスパイラルインダクタが形成されている。従来と異なるのは、螺旋の中心部と外側の配線１３とが基板１１の裏面を使用して接続される点にある。
【００２１】
同（ｂ）はインダクタ部分の断面図である。基板１１には、スパイラルインダクタの中心部の下部に貫通孔２１ａが形成される。また、外側の配線１３の下部に貫通孔２１ｂが形成される。貫通孔２１ａ及び２１ｂは裏面側の堆積あるいはメッキされた金属配線膜２２ａによって埋設され、配線膜２２ａによってインダクタＬの中心部と外側の配線１３とが接続される。基板１１の裏面の他の部分には、必要により金属膜２２ｂが形成される。
【００２２】
同（ｃ）は、インダクタ部分の底面図である。インダクタをと外側の配線を接続する配線膜２２ａの周囲には、絶縁スペースを介して金属膜２２ｂが形成されている。金属膜２２ｂは、必要により形成されるもので、例えば、接地電位の確保やチップのハンダ付用として使用される。
【００２３】
図２は、上記構成のスパイラルインダクタの製造プロセスの例を示している。
【００２４】
まず、基板１１の上面に配線膜用の金属を堆積し、スパイラルインダクタンスのマスクを使用してパターニングを行う（図２（ａ））。基板１１の裏面にレジスト３１を塗布し、貫通孔のパターンを投影し、現像してエッチング用マスクを形成する（図２（ｂ））。このマスクを使用して基板１１のスパッタエッチングを行い、基板１１の表面に至る貫通孔２１ａ及び２１ｂを形成する。貫通孔２１ａ及び２１ｂによって表面の配線膜１２及び１３の下部が露出される（図２（ｃ））。
【００２５】
基板１１の裏面に配線用の金属２２を堆積し（図２（ｄ））、裏面配線のマスクを用いてパターニングする。上述した螺旋中心部と外側配線１３とを接続する配線膜２２ａと、その他の配線２２ｂが得られる（図２（ｅ））。
【００２６】
図３は、上述したスパイラルインダクタの他の製造プロセスを説明する図である。同図において、図２と対応する部分には同一符号を付している。
【００２７】
まず、基板１１にレジスト３１を塗布し、貫通孔のパターンを露光し、現像して、貫通孔のマスクを形成する（図３（ａ））。このマスクを用いてスパッタエッチング（異方性エッチング）によって、基板１１に貫通孔２１ａ及び２１ｂを形成する（図３（ｂ））。基板１１の表面に配線用の金属を堆積する。堆積された金属膜をスパイラルインダクタのマスクを用いてパターニングする（図３（ｃ））。必要により、基板を裏面から機械研磨し、基板の厚さを適当な厚さにする。例えば、６２５μｍの基板を研磨（ラッピング）によって１５０μｍとする（図３（ｄ））。基板の裏面に蒸着あるいはメッキ等によって配線用の金属を堆積する。形成された配線膜をパターニングして、螺旋中心部と外側配線１３とを接続する配線膜２２ａと、その他の配線２２ｂを得る（図３（ｅ））。
【００２８】
このように構成されたインダクタＬは、
(1) 螺旋部を跨ぐ配線部分（クロスオーバ部）が表面側にない。
(2) クロスオーバ部を基板の裏面に設けるため、回路レイアウトの自由度が向上する。
(3) 素子分離を行い易い。
(4) クロスオーバ部でのキャパシタンスがない。
【００２９】
(5) インダクタのパターンが単一パターンで形成されるのでコンタクト抵抗がなく、ロスの少ない高インダクタンスが得られる。
【００３０】
図４は、他の発明の実施の形態を示している。同図においては、基板１１の表面に電極部４１ａ及び配線部４１ｂからなる電極４１が形成される。この電極部４１ｂに対応する基板１１の裏面は、エッチングされて溝４２が形成される。また、配線部４１ｂに対応する基板１１の裏面には溝４３が形成される。配線部４１ｂと溝４３間には貫通孔４４が形成される。貫通孔４４内は抵抗材料の金属で埋設され、抵抗４５が形成される。また、貫通孔４４の金属による埋設に変えて基板１１への不純物注入によって基板１１を部分的に抵抗化し、抵抗４５を形成することができる。基板１１の裏面には配線用の金属４６が蒸着やメッキによって堆積される。従って、溝４２には、配線膜４１ａ、基板１１、及び配線膜４６からなるＭＩＭ構造のキャパシタＣが形成される。この金属膜４６は接地系を形成し、必要により、パターニングされる。
【００３１】
図５は、上述した抵抗及びキャパシタを製造するプロセスを説明するものである。
まず、半導体チップのウェーハを製造（ウェーハメイク）するときに、抵抗Ｒのレイアウト部に基板１１の表面から穴を開け、抵抗体となる金属を埋込む。上述したように、抵抗Ｒのレイアウト部にイオン注入し、基板の一部を抵抗化しても良い（図５（ａ））。
【００３２】
基板１１の表面に蒸着等によって金属膜４１を堆積する。この金属膜をパターニングしてキャパシタの上部電極４１ａ及び抵抗との接続部分４１ｂを形成する（図５（ａ））。
【００３３】
表面側の素子形成の終了後、基板の裏面側からテーパを有する穴を形成する。この穴は抵抗部及びキャパシタ部に形成される。抵抗部の穴４３の深さと、キャパシタ部の穴４２の深さとを別々に設定する。例えば、抵抗部の穴４３の深さ抵抗部分の下部に到達するように、また、キャパシタ部分の穴４２の深さは基板１１を誘電体（ガリウム砒素εr ＝１２．４）として所望のキャパシタンスが得られるように考慮される。キャパシタ部分と抵抗部分の穴の深さの相違は、例えば、エッチングのマスクとなるレジスト膜厚を部分的に変えることにより、あるいは、マスクを変えて二段階でエッチングすること等により、行われる（図５（ｃ））。
【００３４】
基板１１の裏面に配線用の金属４６を蒸着あるいはメッキすることによって、基板１１の溝穴４２にキャパシタの下部電極４６ａが形成され、キャパシタＣを得る。また、溝穴４３に抵抗４５を図示しない電気回路に接続する配線４６ｂを得る（図５（ｄ））。
【００３５】
なお、イオン注入層を抵抗として使用する場合は、オーミック接触となるものを上部金属４１及び下部金属４６とする。
【００３６】
上述したような、キャパシタ及び抵抗の構成は、従来のように抵抗・キャパシタを形成するための基板表面領域の消費を減らす。チップ上の素子数も少なくなり、レイアウトの自由度が増す。
【００３７】
キャパシタ及び抵抗の構成は、先に述べたトランジスタの自己バイアス回路として使用できる。また、モノリシック集積回路は、複数の回路、例えば多段増幅器を含むが、各段間の整合回路として上記キャパシタ及び抵抗を使用することが可能である。こうした場合には、従来構成の増幅器や整合回路と比べてチップの消費面積を約２０％減らすことが可能となる。
【００３８】
【発明の効果】
以上説明したように、本発明のモノリシック集積回路は絶縁基板に貫通孔や溝穴を形成し、これを利用して受動素子を立体的に配置する。このため、素子のレイアウト設計の自由度が高い。インダクタに使用した場合には、寄生容量が少ないので非常に高い周波帯で使用できる。抵抗及びキャパシタに使用した場合には、消費面積を大幅に減らすことが可能となる。
【図面の簡単な説明】
【図１】本発明のモノリシック集積回路のインダクタンス部の構造を説明する説明図であり、図１（ａ）はインダクタンス部の上面図、同（ｂ）はインダクタンス部の断面図、同（ｃ）はインダクタンス部の底面図である。
【図２】図２（ａ）〜同（ｅ）は、図１に示すインダクタンス部の製造過程を説明するプロセス図である。
【図３】図３（ａ）〜同（ｅ）は、インダクタンス部の他の製造過程の例を説明するプロセス図である。
【図４】本発明のモノリシック集積回路の抵抗部及びキャパシタ部の構造を説明する説明図である。
【図５】図５（ａ）〜同（ｅ）は、図４に示す抵抗部及びキャパシタ部の製造過程を説明するプロセス図である。
【図６】高周波増幅回路の例を示す回路図である。
【図７】図７（ａ）〜同（ｃ）は、スパイラルインダクタの例を示す説明図である。
【図８】図７（ｂ）のエアブリッジを説明する断面図である。
【図９】スパイラルインダクタの等価回路を示す回路である。
【符号の説明】
１１ガリウム砒素基板
１２螺旋配線
１３外側配線
２１ａ、２１ｂ貫通孔
２２ａ、２２ｂ裏面側配線膜
４１電極配線
４１ａ電極部
４１ｂ配線部
４２、４３溝穴
４４貫通孔
４５抵抗
４６裏面配線膜

Claims

絶縁性基板上に電気回路を形成するモノリシック集積回路であって、
前記基板を一面から他面に貫通する貫通孔の内部を抵抗材料によって埋設して形成される抵抗素子と、
前記基板の一面側で前記抵抗素子の一端と接続するように形成される前記電気回路の第１の配線膜と、
前記基板の他面側で前記抵抗素子の他端と接続するように形成される前記電気回路の第２の配線膜と、
前記基板の前記一面に形成され、前記第１の配線膜に接続される上部キャパシタ電極膜と、
前記基板の前記他面の前記キャパシタ電極膜に対向する部分に、前記基板をキャパシタの所要の誘電体層の膜厚とするために形成される第１の溝穴と、
前記第１の溝穴の表面に形成され、前記第２の配線膜に接続される下部キャパシタ電極膜と、
を備えることを特徴とするモノリシック集積回路。
前記貫通孔の深さを設定するために前記基板の他面側に形成される第２の溝穴を、更に備えることを特徴とする請求項１に記載のモノリシック集積回路。
絶縁性基板上に電気回路を形成するモノリシック集積回路であって、
前記基板の一面に不純物注入によって部分的に形成される抵抗素子領域と、
前記基板の他面側に形成され、底部が前記抵抗素子領域に至る深さの第１の溝穴と、
前記基板の一面側で前記抵抗素子領域の一端と接続するように形成される前記電気回路の第１の配線膜と、
前記基板の他面側で前記抵抗素子領域の他端と接続するように形成される前記電気回路の第２の配線膜と、
前記基板の前記一面に形成され、前記第１の配線膜に接続される上部キャパシタ電極膜と、
前記基板の前記他面の前記キャパシタ電極膜に対向する部分に、前記基板をキャパシタの所要の誘電体層の膜厚とするために形成される第２の溝穴と、
前記第２の溝穴の表面に形成され、前記第２の配線膜に接続される下部キャパシタ電極膜と、
を備えることを特徴とするモノリシック集積回路。
前記第１の溝穴は、前記抵抗素子領域の深さを設定するために形成される、ことを特徴とする請求項３に記載のモノリシック集積回路。
前記基板上に形成されたトランジスタをさらに備える、ことを特徴とする請求項１乃至請求項４のいずれかに記載のモノリシック集積回路。
前記電気回路は、前段回路と後段回路との整合を図る整合回路として用いられる、ことを特徴とする請求項１乃至請求項４のいずれかに記載のモノリシック集積回路。
前記電気回路は、自己バイアス回路として用いられる、ことを特徴とする請求項１乃至請求項４のいずれかに記載のモノリシック集積回路。