JPH09307059A

JPH09307059A - モノリシック集積回路

Info

Publication number: JPH09307059A
Application number: JP12175396A
Authority: JP
Inventors: Norihiro Kurihara; 原紀泰栗
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1996-05-16
Filing date: 1996-05-16
Publication date: 1997-11-28
Anticipated expiration: 2016-05-16
Also published as: JP3719774B2

Abstract

(57)【要約】【課題】受動素子による消費面積が少なく、レイアウ
トの自由度も高い、モノリシックマイクロ波集積回路を
提供する。【解決手段】絶縁性基板（１１）にビアホール（２１
ａ，２１ｂ）や溝穴（４２，４３）を形成し、これ等を
利用して、抵抗（４５）、インダクタ（１２）、キャパ
シタ（Ｃ）を基板に立体的に形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、モノリシック集積
回路の改良に関し、特に、モノリシックマイクロ波集積
回路における受動素子の形成に関する。

【０００２】

【従来の技術】モノリシックマイクロ波集積回路は、衛
星放送やＵＨＦ放送の受信機のフロントエンド等に使用
される。この集積回路には、図６に示すような、ＦＥ
Ｔ、インダクタＬ、キャパシタＣ、抵抗Ｒ、等からなる
高周波増幅器や混合器が設けられる。

【０００３】インダクタＬは同調回路、キャパシタＣ
は、例えば５０ｐＦのバイパスコンデンサ、抵抗Ｒはソ
ース電位を決定する。キャパシタＣ及び抵抗Ｒは、いわ
ゆる自己バイアス回路を構成する。

【０００４】図７は、インダクタＬの構成例を示してい
る。一般に、インダクタＬは、ガリウム砒素等の絶縁性
基板上に金属配線膜によって螺旋状に形成される。この
種のインダクタはスパイラルインダクタと呼ばれる。図
７（ａ）〜同（ｃ）は、スパイラルインダクタの例を示
している。

【０００５】図７（ａ）は、スパイラルインダクタの中
央部と外側の配線１３とを、エアブリッジと呼ばれる立
上がり及び立ち下がりを有する三次元の配線１４によっ
てインダクタの環状配線１２を跨いて接続している。

【０００６】同図（ｂ）は、エアブリッジを繰返して螺
旋状のインダクタを形成している。図８は、図７（ｂ）
のＸ−Ｘ’方向における断面図を示している。基板１１
に格子状に堆積された絶縁膜１６によって金属配線膜１
２がエアブリッジを形成する。エアブリッジによって螺
旋の中心部と外側の配線１３とが接続される。

【０００７】同図３は、スパイラルインダクタの中央部
と外側の配線１３とを、第２層の配線膜１５を使用して
接続している。

【０００８】図７（ａ）のタイプのエアブリッジを用い
たインダクタは、線間容量の低減が期待できる。図７
（ｂ）のタイプのエアブリッジを用いたインダクタは、
基板に対しての寄生容量の低減が期待できる。図７
（ｃ）の多層（２層）配線膜のタイプは、通常の配線形
成工程中でインダクタを形成することを期待できる。

【０００９】

【発明が解決しようとする課題】しかしながら、２層配
線タイプでは、図７（ｃ）のスパイラルインダクタの螺
旋の中心部と外側配線とを接続するクロスオーバ部の容
量がインダクタ成分を弱めるので、大きいインダクタを
得るためには大きい面積を必要とする。また、上記容量
成分、インダクタの金属配線膜の抵抗、あるいはコンタ
クトでの損失のため、Ｋｕバンド、Ｘバンド等の高周波
帯でのインダクタを作りにくい。

【００１０】これに対し、エアブリッジタイプでは、２
層配線のクロスオーバ部の容量が低減でき、特に、図７
（ｂ）のタイプでは対地容量も低減できるが、クロスオ
ーバ部は依然として存在し、容量は残る。また、ブリッ
ジの橋脚間からクロスオーバ部を出すため、レイアウト
設計における自由度が低下する。

【００１１】図９は、スパイラルインダクタの等価回路
を示している。同図において、キャパシタＣ21は第１及
び第２のクロスオーバ部のキャパシタンス、キャパシタ
Ｃ22及びＣ23は配線と基板間のキャパシタンス、抵抗Ｒ
21は配線のスパイラル配線の抵抗分、インダクタＬ21は
スパイラル配線によるインダクタンス分である。この等
価回路を解析すると、例えば、使用周波数が１０ＧＨｚ
程度になると、スパイラルインダクタを確実にインダク
タンスとして動作させるためには可及的にキャパシタン
ス分を減らす必要があることが判る。

【００１２】また、キャパシタＣは通常ＭＩＭ型構造で
形成されるが、誘電体として２００ｎｍのＳｉＮ膜を用
いる場合、４００μｍ2 の面積を必要とする。抵抗Ｒ
は、イオン注入によって形成される場合と、金属膜で形
成される場合とがあるが、抵抗値と抵抗に消費される面
積とは密接な関連がある。抵抗値が大きいと配線を引回
すためにレイアウト設計の自由度が低下する。

【００１３】また、１段のＦＥＴアンプ毎に抵抗Ｒ及び
キャパシタＣが必要である。３段増幅器や４段増幅器で
は、チップに占める自己バイアス回路の面積が１５〜２
５％にもなる。

【００１４】よって、本発明の目的は、特性的に良好で
レイアウトの自由度も高いインダクタを有するモノリシ
ックマイクロ波集積回路を提供することを目的とする。

【００１５】また、本発明の他の目的は、キャパシタと
抵抗とによって消費されるチップの面積を減少し得るモ
ノリシックマイクロ波集積回路を提供することを目的と
する。

【００１６】

【課題を解決するための手段】上記目的を達成するた
め、本発明のモノリシック集積回路は、絶縁性基板上に
インダクタンス素子（Ｌ）を含む電気回路を形成するモ
ノリシック集積回路において、基板（１１）を一面から
他面に貫通する貫通孔（２１ａ、２１ｂ）と、基板の一
面に、貫通孔の開口部を中心部とする螺旋状の配線膜に
よって形成されるインダクタンス素子（１２）と、貫通
孔を介してインダクタンス素子（１２）の中心部と前記
電気回路の配線（１３）とを接続する接続手段（２２
ａ）と、を備えることを特徴とする。

【００１７】本発明のモノリシック集積回路は、絶縁性
基板上に抵抗素子（Ｒ）を含む電気回路を形成するモノ
リシック集積回路において、基板（１１）を一面から他
面に貫通する貫通孔（４４）と、貫通孔内を抵抗材料に
よって埋設して形成される抵抗素子（４５）と、基板
（１１）の一面側で抵抗素子（４５）の一端と接続する
ように形成される電気回路の第１の配線膜（４１）と、
基板の他面側で抵抗素子の他端と接続するように形成さ
れる電気回路の第２の配線膜（４６）と、を備えること
を特徴とする。

【００１８】本発明のモノリシック集積回路は、絶縁性
基板上に容量素子（Ｃ）を含む電気回路を形成するモノ
リシック集積回路において、基板（１１）の一面に形成
され、電気回路に接続される上部キャパシタ電極膜（４
１ａ）と、基板の他面のキャパシタ電極膜（４１ａ）に
対向する部分に、基板をキャパシタの所要の誘電体層の
膜厚とするために形成される溝穴（４２）と、溝穴の表
面に形成され、電気回路に接続される下部キャパシタ電
極膜（４６）と、を備えることを特徴とする。

【００１９】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。図１は、ガリウム砒素等の
絶縁性集積回路基板上に形成されたモノリシックマイク
ロ波集積回路のインダクタＬの部分の形成例を示してい
る。同図において、図７と対応する部分には同一符号を
付している。

【００２０】図１（ａ）は、インダクタＬの部分の上面
図であり、従来と同様に基板１１の表面にスパイラルイ
ンダクタが形成されている。従来と異なるのは、螺旋の
中心部と外側の配線１３とが基板１１の裏面を使用して
接続される点にある。

【００２１】同（ｂ）はインダクタ部分の断面図であ
る。基板１１には、スパイラルインダクタの中心部の下
部に貫通孔２１ａが形成される。また、外側の配線１３
の下部に貫通孔２１ｂが形成される。貫通孔２１ａ及び
２１ｂは裏面側の堆積あるいはメッキされた金属配線膜
２２ａによって埋設され、配線膜２２ａによってインダ
クタＬの中心部と外側の配線１３とが接続される。基板
１１の裏面の他の部分には、必要により金属膜２２ｂが
形成される。

【００２２】同（ｃ）は、インダクタ部分の底面図であ
る。インダクタをと外側の配線を接続する配線膜２２ａ
の周囲には、絶縁スペースを介して金属膜２２ｂが形成
されている。金属膜２２ｂは、必要により形成されるも
ので、例えば、接地電位の確保やチップのハンダ付用と
して使用される。

【００２３】図２は、上記構成のスパイラルインダクタ
の製造プロセスの例を示している。

【００２４】まず、基板１１の上面に配線膜用の金属を
堆積し、スパイラルインダクタンスのマスクを使用して
パターニングを行う（図２（ａ））。基板１１の裏面に
レジスト３１を塗布し、貫通孔のパターンを投影し、現
像してエッチング用マスクを形成する（図２（ｂ））。
このマスクを使用して基板１１のスパッタエッチングを
行い、基板１１の表面に至る貫通孔２１ａ及び２１ｂを
形成する。貫通孔２１ａ及び２１ｂによって表面の配線
膜１２及び１３の下部が露出される（図２（ｃ））。

【００２５】基板１１の裏面に配線用の金属２２を堆積
し（図２（ｄ））、裏面配線のマスクを用いてパターニ
ングする。上述した螺旋中心部と外側配線１３とを接続
する配線膜２２ａと、その他の配線２２ｂが得られる
（図２（ｅ））。

【００２６】図３は、上述したスパイラルインダクタの
他の製造プロセスを説明する図である。同図において、
図２と対応する部分には同一符号を付している。

【００２７】まず、基板１１にレジスト３１を塗布し、
貫通孔のパターンを露光し、現像して、貫通孔のマスク
を形成する（図３（ａ））。このマスクを用いてスパッ
タエッチング（異方性エッチング）によって、基板１１
に貫通孔２１ａ及び２１ｂを形成する（図３（ｂ））。
基板１１の表面に配線用の金属を堆積する。堆積された
金属膜をスパイラルインダクタのマスクを用いてパター
ニングする（図３（ｃ））。必要により、基板を裏面か
ら機械研磨し、基板の厚さを適当な厚さにする。例え
ば、６２５μｍの基板を研磨（ラッピング）によって１
５０μｍとする（図３（ｄ））。基板の裏面に蒸着ある
いはメッキ等によって配線用の金属を堆積する。形成さ
れた配線膜をパターニングして、螺旋中心部と外側配線
１３とを接続する配線膜２２ａと、その他の配線２２ｂ
を得る（図３（ｅ））。

【００２８】このように構成されたインダクタＬは、 (1) 螺旋部を跨ぐ配線部分（クロスオーバ部）が表面
側にない。 (2) クロスオーバ部を基板の裏面に設けるため、回路
レイアウトの自由度が向上する。 (3) 素子分離を行い易い。 (4) クロスオーバ部でのキャパシタンスがない。

【００２９】(5) インダクタのパターンが単一パター
ンで形成されるのでコンタクト抵抗がなく、ロスの少な
い高インダクタンスが得られる。

【００３０】図４は、他の発明の実施の形態を示してい
る。同図においては、基板１１の表面に電極部４１ａ及
び配線部４１ｂからなる電極４１が形成される。この電
極部４１ｂに対応する基板１１の裏面は、エッチングさ
れて溝４２が形成される。また、配線部４１ｂに対応す
る基板１１の裏面には溝４３が形成される。配線部４１
ｂと溝４３間には貫通孔４４が形成される。貫通孔４４
内は抵抗材料の金属で埋設され、抵抗４５が形成され
る。また、貫通孔４４の金属による埋設に変えて基板１
１への不純物注入によって基板１１を部分的に抵抗化
し、抵抗４５を形成することができる。基板１１の裏面
には配線用の金属４６が蒸着やメッキによって堆積され
る。従って、溝４２には、配線膜４１ａ、基板１１、及
び配線膜４６からなるＭＩＭ構造のキャパシタＣが形成
される。この金属膜４６は接地系を形成し、必要によ
り、パターニングされる。

【００３１】図５は、上述した抵抗及びキャパシタを製
造するプロセスを説明するものである。まず、半導体チ
ップのウェーハを製造（ウェーハメイク）するときに、
抵抗Ｒのレイアウト部に基板１１の表面から穴を開け、
抵抗体となる金属を埋込む。上述したように、抵抗Ｒの
レイアウト部にイオン注入し、基板の一部を抵抗化して
も良い（図５（ａ））。

【００３２】基板１１の表面に蒸着等によって金属膜４
１を堆積する。この金属膜をパターニングしてキャパシ
タの上部電極４１ａ及び抵抗との接続部分４１ｂを形成
する（図５（ａ））。

【００３３】表面側の素子形成の終了後、基板の裏面側
からテーパを有する穴を形成する。この穴は抵抗部及び
キャパシタ部に形成される。抵抗部の穴４３の深さと、
キャパシタ部の穴４２の深さとを別々に設定する。例え
ば、抵抗部の穴４３の深さ抵抗部分の下部に到達するよ
うに、また、キャパシタ部分の穴４２の深さは基板１１
を誘電体（ガリウム砒素εr ＝１２．４）として所望の
キャパシタンスが得られるように考慮される。キャパシ
タ部分と抵抗部分の穴の深さの相違は、例えば、エッチ
ングのマスクとなるレジスト膜厚を部分的に変えること
により、あるいは、マスクを変えて二段階でエッチング
すること等により、行われる（図５（ｃ））。

【００３４】基板１１の裏面に配線用の金属４６を蒸着
あるいはメッキすることによって、基板１１の溝穴４２
にキャパシタの下部電極４６ａが形成され、キャパシタ
Ｃを得る。また、溝穴４３に抵抗４５を図示しない電気
回路に接続する配線４６ｂを得る（図５（ｄ））。

【００３５】なお、イオン注入層を抵抗として使用する
場合は、オーミック接触となるものを上部金属４１及び
下部金属４６とする。

【００３６】上述したような、キャパシタ及び抵抗の構
成は、従来のように抵抗・キャパシタを形成するための
基板表面領域の消費を減らす。チップ上の素子数も少な
くなり、レイアウトの自由度が増す。

【００３７】キャパシタ及び抵抗の構成は、先に述べた
トランジスタの自己バイアス回路として使用できる。ま
た、モノリシック集積回路は、複数の回路、例えば多段
増幅器を含むが、各段間の整合回路として上記キャパシ
タ及び抵抗を使用することが可能である。こうした場合
には、従来構成の増幅器や整合回路と比べてチップの消
費面積を約２０％減らすことが可能となる。

【００３８】

【発明の効果】以上説明したように、本発明のモノリシ
ック集積回路は絶縁基板に貫通孔や溝穴を形成し、これ
を利用して受動素子を立体的に配置する。このため、素
子のレイアウト設計の自由度が高い。インダクタに使用
した場合には、寄生容量が少ないので非常に高い周波帯
で使用できる。抵抗及びキャパシタに使用した場合に
は、消費面積を大幅に減らすことが可能となる。

【図面の簡単な説明】

【図１】本発明のモノリシック集積回路のインダクタン
ス部の構造を説明する説明図であり、図１（ａ）はイン
ダクタンス部の上面図、同（ｂ）はインダクタンス部の
断面図、同（ｃ）はインダクタンス部の底面図である。

【図２】図２（ａ）〜同（ｅ）は、図１に示すインダク
タンス部の製造過程を説明するプロセス図である。

【図３】図３（ａ）〜同（ｅ）は、インダクタンス部の
他の製造過程の例を説明するプロセス図である。

【図４】本発明のモノリシック集積回路の抵抗部及びキ
ャパシタ部の構造を説明する説明図である。

【図５】図５（ａ）〜同（ｅ）は、図４に示す抵抗部及
びキャパシタ部の製造過程を説明するプロセス図であ
る。

【図６】高周波増幅回路の例を示す回路図である。

【図７】図７（ａ）〜同（ｃ）は、スパイラルインダク
タの例を示す説明図である。

【図８】図７（ｂ）のエアブリッジを説明する断面図で
ある。

【図９】スパイラルインダクタの等価回路を示す回路で
ある。

【符号の説明】

１１ガリウム砒素基板１２螺旋配線１３外側配線２１ａ、２１ｂ貫通孔２２ａ、２２ｂ裏面側配線膜４１電極配線４１ａ電極部４１ｂ配線部４２、４３溝穴４４貫通孔４５抵抗４６裏面配線膜

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 21/822 Ｈ０１Ｌ 27/06 Ｆ 21/06 21/8232

Claims

【特許請求の範囲】

【請求項１】絶縁性基板上にインダクタンス素子を含む
電気回路を形成するモノリシック集積回路であって、前記基板を一面から他面に貫通する貫通孔と、前記基板の一面に、前記貫通孔の開口部を中心部とする
螺旋状の配線膜によって形成されるインダクタンス素子
と、前記貫通孔を介して前記インダクタンス素子の中心部と
前記電気回路の配線とを接続する接続手段と、を備えることを特徴とするモノリシック集積回路。
【請求項２】絶縁性基板上にインダクタンス素子を含む
電気回路を形成するモノリシック集積回路であって、前記基板を一面から他面に貫通する第１の貫通孔と、前記基板の一面に、前記貫通孔の開口部を中心部とする
螺旋状の配線膜によって形成されるインダクタンス素子
と、前記インダクタンス素子の外側に設けられる第２の貫通
孔と、前記第１及び第２の貫通孔を介して前記インダクタンス
素子の中心部と前記電気回路の配線とを接続する接続手
段と、を備えることを特徴とするモノリシック集積回路。
【請求項３】絶縁性基板上に抵抗素子を含む電気回路を
形成するモノリシック集積回路であって、前記基板を一面から他面に貫通する貫通孔と、前記貫通孔内を抵抗材料によって埋設して形成される抵
抗素子と、前記基板の一面側で前記抵抗素子の一端と接続するよう
に形成される前記電気回路の第１の配線膜と、前記基板の他面側で前記抵抗素子の他端と接続するよう
に形成される前記電気回路の第２の配線膜と、を備えることを特徴とするモノリシック集積回路。
【請求項４】絶縁性基板上に抵抗素子を含む電気回路を
形成するモノリシック集積回路であって、前記基板の一面に不純物注入によって部分的に形成され
る抵抗素子領域と、前記基板の他面側に形成され、底部が前記抵抗素子領域
に至る深さの溝穴と、前記基板の一面側で前記抵抗素子領域の一端と接続する
ように形成される前記電気回路の第１の配線膜と、前記基板の他面側で前記抵抗素子領域の他端と接続する
ように形成される前記電気回路の第２の配線膜と、を備えることを特徴とするモノリシック集積回路。
【請求項５】前記貫通孔の深さ又は前記抵抗素子領域の
深さ設定するために前記基板の他面側に形成される溝穴
と、を更に含むことを特徴とする請求項３又は４記載のモノ
リシック集積回路。
【請求項６】絶縁性基板上に容量素子を含む電気回路を
形成するモノリシック集積回路であって、前記基板の一面に形成され、前記電気回路に接続される
上部キャパシタ電極膜と、前記基板の他面の前記キャパシタ電極膜に対向する部分
に、前記基板をキャパシタの所要の誘電体層の膜厚とす
るために形成される溝穴と、前記溝穴の表面に形成され、前記電気回路に接続される
下部キャパシタ電極膜と、を備えることを特徴とするモノリシック集積回路。
【請求項７】請求項１記載のインダクタと、請求項３乃
至５のいずれかに記載の抵抗と、請求項６記載のキャパ
シタと、トランジスタとを、同一の基板上に含む、ことを特徴とするモノリシック集積回路。
【請求項８】前段回路と後段回路との整合を図る整合回
路に、請求項３乃至５のいずれかに記載の抵抗と、請求
項６記載のキャパシタと、を含むことを特徴とするモノ
リシック集積回路。
【請求項９】請求項３乃至５のいずれかに記載の抵抗
と、請求項６記載のキャパシタと、をトランジスタの自
己バイアス回路として含む、ことを特徴とするモノリシ
ック集積回路。