KR20070058707A - 다층 회로 기판 및 그 형성 방법과, 회로 기판 및 그 형성방법 - Google Patents

다층 회로 기판 및 그 형성 방법과, 회로 기판 및 그 형성방법 Download PDF

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Abstract

회로 기판 또는 다층 회로 기판의 각 회로 기판은, 전기 도전 시트의 한 표면을 덮는 상부 절연층과, 도전 시트의 다른 한 표면을 덮는 하부 절연층과, 도전 시트의 가장자리를 덮는 가장자리 절연층으로 코팅되는 전기 도전 시트를 포함한다. 층간 절연층은 다층 회로 기판 어셈블리의 인접 회로 기판 쌍 사이에 개재될 수 있다. 지면 없는 스루-홀 또는 비아는 회로 기판 중 하나 이상을 통해 연장되어 그 대향 표면상에 전기 도전체를 접속시킬 수 있다.

Description

다층 회로 기판 및 그 형성 방법과, 회로 기판 및 그 형성 방법{SINGLE OR MULTI-LAYER PRINTED CIRCUIT BOARD WITH IMPROVED VIA DESIGN}
[관련 출원의 상호 참조]
본 출원은 2002년 8월 26일에 출원된 "Single Or Multi-Layer Printed Circuit Board With Recessed Or Extended Breakaway Tab And Method Of Manufacture Thereof"란 명칭의 미국 특허 출원 10/277,768 의 일부 계속 출원(CIP)이며, 본 명세서에서 전술한 출원을 참조하는데, 전술한 출원은 2002년도 6월 27일에 출원된 "Process For Creating Vias For Circuit Assemblies"란 명칭의 미국 특허 출원 10/184,387의 일부 계속 출원이며, 또한 본 명세서에서 참조한다.
현재, 인쇄 회로 기판은 보다 큰 패널의 일부로서 제조된다. 각 인쇄 회로 기판은 임의의 형태로 구성될 수 있는데, 공통적으로 사용되는 대부분의 인쇄 회로 기판은 표준 크기의 직사각형으로 구성된다. 인쇄 회로 기판 제조가 완료되면, 절단되어 더 큰 패널로부터 분리되는데, 대부분의 경우 기계 절단(machine cutting) 또는 채널이 인쇄 회로 기판 주위에서 절단되는 라우팅 공정(routing process)을 통해 수행된다. 어떤 설계에서는, 인쇄 회로 기판 주위의 채널은 인쇄 회로 기판 의 외각(perimeter)을 완전히 둘러싸지 않는다. 오히려, 인쇄 회로 기판의 외각 주위의 여러 곳에 탭(tabs)이 남아서 탭을 부수어 보다 큰 패널로부터 기판이 싱귤레이팅(singulated)될 때까지 보다 큰 패널에 기판을 부착한다. 통상적으로, 인쇄 회로 기판의 금속판은 라우팅 공정에 의해 절단될 가장자리로는 연장되지 않는다. 이 방식에서, 인쇄 회로 기판의 가장자리에는 도전 금속이 노출되어 남지 않는다.
보다 큰 패널로부터 인쇄 회로 기판을 절단하는 기존 방법은 고밀도 기판에 대해서는 불만족스러운데, 이는 인쇄 회로 기판의 제한된 크기 안정성은 보다 큰 패널상에서 한 고밀도 패턴을 다음 패턴으로 정합(registration)할 수 없기 때문이다. 인쇄 회로 기판 주위에 구성되는 절단선은 패널 물질을 더 약하게 하고, 한 패턴을 다음 패턴으로 잘못된 정합(misregistrarion)을 악화시킨다.
종래 인쇄 회로 기판 상에 조립되는 전자 시스템은 집적 회로로부터 열의 일부를 제거하기 위해 열을 소비하는 집적 회로로부터 인쇄 회로 기판으로의 열 전도에 의존한다. 칩당 약 2와트에 이르는 중간 범위의 열에 대해, 인쇄 회로 기판으로의 전도는 집적 회로를 냉각시키기에 충분하며 거대하고 고비용의 열 싱크(heat sink)가 필요치 않다. 그러나, 고성능 시스템에서, 시스템 밀도 및 집적 회로에 의해 덮이는 기판의 비율이 증가함에 따라, 인쇄 회로 기판으로의 열 경로는 덜 효율적이다. 시스템 밀도가 충분히 증가하는 지점에서, 인쇄 회로 기판은 집적 회로에 대해 열 싱크로서 효율적이지 않다. 그러나, 시스템 밀도가 증가함에 따라, 집적 회로로부터 기판으로, 그리고 기판으로부터 대기 중으로의 효율적인 열 전도에 대한 필요성이 더 중요해 진다. 보다 높은 시스템 밀도와 보다 큰 집적 회로 커버 리지를 향한 진보로 인해, 안전한 동작 온도에서 기판 상에 집적 회로를 유지 관리하기 위해, 기판을 냉각할 수단이 필요하다.
열 전도에 추가하여, 고성능 시스템은 높은 클록 속도로 집적 회로를 동작시키기 위한 낮은 임피던스 전력 및 접지 전압 공급을 점점 많이 요구한다. 통상적으로, 전력의 AC 임피던스와 접지 공급은 전역 및 접지판에 접속되는 낮은 임피던스 바이패스 캐패시터를 사용하여 낮추어진다. 종래 인쇄 회로 기판 상에서, 캐패시터는 기판의 어떤 두께를 지나 연장되는 비아(vias)를 통해 전력 및 접지판에 접속되어, 이 콘택트의 임피던스를 증가시키고 시스템 성능을 저하시킨다. 스위칭 속도가 증가함에 따라, 바이패스 캐패시터들 사이 및 전력과 접지판 사이의 낮은 임피던스 접속을 구성하는 문제가 더 중요해 진다.
그러므로, 전술한 문제점 및 다른 문제점을 극복하기 위해, 하나 이상의 인쇄 회로 기판층을 갖는 인쇄 회로 기판을 제공하는 것이 바람직할 것인데, 각 기판층은 그 가장자리로 연장되며 절연 물질에 의해 전체적으로 덮이지는 않지만 상당 부분이 덮이는 도전층을 갖는다. 절연 물질에 의해 덮이지 않는 도전층의 가장자리는, 인쇄 회로 기판층의 외각(또는 가장자리) 또는 제조 중에 기판이 형성되는 보다 큰 패널의 제거 가능한 부분에 기판을 결합하는 데 이용되는 탭의 가장자리 상에 존재할 수 있다. 도전층의 노출된 가장자리는 인쇄 회로 기판에 접속되는 각 탭으로부터 인쇄 회로 기판을 싱귤레이션(singulation)하거나 보다 큰 패널의 제거 가능한 부분으로부터 인쇄 회로 기판의 싱귤레이션 중에 탭을 파괴하여 노출되게 된다. 일실시예에서, 하나 이상의 탭의 파괴된 단부는 인쇄 회로 기판의 외각의 리세스(a recess)에서 끝난다. 제 2 실시예에서, 하나 이상의 탭의 파괴된 단부는 인쇄 회로 기판의 외각으로부터 외측을 향해 연장된다.
도전판은 두 가지 목적을 위해 기능할 수 있는 금속으로부터 형성될 수 있는데, 인쇄 회로 기판 또는 인쇄 회로 기판층의 한쪽 또는 양쪽 표면상에 배치되는 전기 부품으로부터 열을 전달하고 전기 부품으로 전력 또는 접지를 제공하는 것이다. 제 2 실시예 인쇄 회로 기판의 가장자리로부터 외측을 향해 연장되는 탭은 기계적 고정물 및/또는 전기적 고정물에 결합되어 기계적 고정물에 외부 결합되는 인쇄 회로 기판으로부터의 열의 흐름을 위한 경로를 제공하거나 인쇄 회로 기판의 전기 도전층에 전기 전력을 공급한다.
각 인쇄 회로 기판은 기판의 전부 또는 일부를 통해 연장되는 하나 이상의 지면 없는 스루-홀(landless through-holes) 또는 비아를 포함할 수 있다. 각 지면 없는 스루-홀 또는 비아는 내부의 도전 물질의 배치, 이 도전 물질의 패터닝 및 에칭, 각 노출된 단부상에 도전 지면 없이 스루-홀 또는 비아의 형성을 촉진하도록 구성되는 것이 바람직하다.
본 발명은 함께 라미네이팅된 복수의 인쇄 회로 기판(PCB)으로부터 형성되는 다층 인쇄 회로 기판이다. 각 PCB는 전기 도전 시트의 한 표면을 덮는 상부 절연층과, 도전 시트의 다른 한 표면을 덮는 하부 절연층과, 도전 시트의 가장자리 및 상부층과 하부층 중 적어도 하나의 외향 표면상에 정의되는 회로 패턴을 덮는 가장자리 절연층으로 코팅되는 전기 도전 시트를 포함한다. 층간 절연층은 복수의 PCB의 제 1 PCB의 상부층과 복수의 PCB 중 제 2 PCB의 하부층 사이에 개재된다.
가장자리 절연층은 도전 시트의 적어도 가장자리 부분이 노출되는 적어도 하나의 개구를 포함할 수 있다.
적어도 하나의 전기 도전체, 한정적이 아니라 예를 들어 도전 포스트는 층간 절연층에 의해 제 1 및 제 2 PCB상에 회로 패턴을 전기 접속할 수 있다.
PCB 중 한 PCB의 회로 패턴은 이 PCB의 상부층의 적어도 하나의 전기 도전체를 포함할 수 있다. 스루-홀 또는 비아는 이 PCB를 통해 연장될 수 있다. 스루-홀은 내부를 통해 연장되며 이 PCB의 상부층의 전기 도전체와 이 PCB의 하부층의 전기 도전체를 전기 접속하는 전기 전도 내부면을 가질 수 있다. 전기 도전 내부면은 스루-홀 절연층에 의해 전기 도전 시트로부터 전기 절연될 수 있다.
스루-홀의 내부면은, 이 PCB의 상부층에 인접하는 한 위치로부터 이 PCB의 상부층과 하부층 중간의 한 위치로 수렴하고, 이 PCB의 상부층과 하부층 중간의 이 위치로부터 이 PCB의 하부층에 인접하는 한 위치로 분기한다.
단면에서, 스루-홀의 내부면의 한쪽은 상부층과 하부층 중간의 이 위치로부터 상부층에 인접하는 위치 또는 하부층에 인접하는 위치로 아치형 윤곽을 가질 수 있다. 단면에서, 스루-홀의 내부면의 대향하는 측면들은 대체적으로 쌍곡선의 형상인 윤곽을 가질 수 있다.
PCB 중 한 PCB의 회로 패턴은 이 PCB의 상부층의 복수의 전기 도전체와 이 PCB의 하부층의 복수의 전기 도전체를 포함할 수 있다. 스루-홀 또는 비아는 이 PCB를 통해 연장될 수 있다. 스루-홀은 내부를 통해 연장되는 복수의 스루-홀 도전체를 가질 수 있다. 각 스루-홀 도전체는 전기 도전 시트와 복수의 스루-홀 도전체 사이에 배치되는 스루-홀 절연층에 의해 서로 전기 절연될 수 있다. 각 스루-홀 도전체는 이 PCB의 상부층의 적어도 하나의 전기 도전체 및/또는 이 PCB의 하부층의 적어도 하나의 전기 도전체에 전기 접속될 수 있다.
스루-홀의 내부면은, 이 PCB의 상부층에 인접하는 한 위치로부터 이 PCB의 상부층과 하부층 중간의 한 위치로 수렴하고, 이 PCB의 상부층과 하부층 중간의 이 위치로부터 이 PCB의 하부층에 인접하는 한 위치로 분기할 수 있다.
단면에서, 한 쌍의 스루-홀 도전체 사이에 배치되는 각 스루-홀 도전체의 내부면의 한쪽 또는 스루-홀 절연층의 내부면의 한쪽은 상부층과 하부층 중간의 위치로부터 상부층에 인접하는 위치 또는 하부층에 인접하는 위치로 아치형 윤곽을 가질 수 있다. 더 구체적으로, 스루-홀 도전체의 내부면의 한쪽 또는 스루-홀 절연층의 내부면의 한쪽의 단면은 대체적으로 쌍곡선의 한쪽의 형상인 윤곽을 가질 수 있다.
또한, 본 발명은 다층 인쇄 회로 기판 형성 방법인데, (a)절연 물질로 부합하게 코팅되는 전기 도전 시트를 각각 포함하는 복수의 회로 기판을 제공하는 단계와, (b)회로 기판 중 하나에 제 1 회로를 형성하는 단계와, (c)회로 기판의 다른 하나에 제 2 회로를 형성하는 단계와, (d)복수의 회로 기판을 이 회로 기판과 다른 회로 기판 사이에 배치되는 층간 절연층가 함께 라미네이팅하여, 층간 절연층에 의해 제 1 및 제 2 회로는 전기 접속되게 하는 단계를 포함한다.
각 회로는 적어도 하나의 도전체를 포함할 수 있다. 부합하게 코팅된 절연 물질은 도전 시트의 적어도 가장자리 부분이 노출되는 적어도 하나의 개구를 포함할 수 있다. 도전 시트의 적어도 가장자리 부분은 회로 기판의 외각 내부 또는 외부의 회로 기판으로부터 연장되는 탭(a tab)상에 존재할 수 있다.
이 방법은 절연 물질로 한 회로 기판의 도전 시트의 스루-홀 또는 비아를 부합하게 코팅하는 단계를 포함할 수 있다. 적어도 하나의 스루-홀 도전체는 스루-홀의 부합하게 코팅된 절연 물질의 적어도 일부상에 형성될 수 있다. 이 스루-홀 도전체는 제 1 회로 기판의 한쪽에 형성되는 제 1 회로의 적어도 하나의 도전체 및/또는 하나의 회로 기판의 반대쪽에 형성되는 한 회로의 적어도 하나의 도전체에 전기 접속될 수 있다.
또한, 이 방법은 스루-홀의 부합하게 코팅된 절연 물질에 복수의 전기 절연된 스루-홀 도전체를 형성하는 단계를 포함한다. 각 스루-홀 도전체는 제 1 회로 기판의 한족에 형성되는 제 1 회로의 적어도 하나의 도전체 및/또는 제 1 회로 기판의 반대쪽에 형성되는 제 1 회로의 적어도 하나의 도전체에 전기 접속될 수 있다.
스루-홀의 내부면은, 한 회로 기판의 상부층에 인접하는 한 위치로부터 이 회로 기판의 상부면과 하부면 중간의 한 위치로 수렴하고, 이 회로 기판의 상부면과 하부면 중간의 이 위치로부터 이 회로 기판의 하부 표면에 인접하는 한 위치로 분기한다.
단면에서, 스루-홀의 내부면의 한쪽은 상부면과 하부면 중간의 위치로부터 상부편에 인접하는 위치 또는 하부면에 인접하는 위치로 아치형 윤곽을 가질 수 있다. 더 구체적으로, 스루-홀의 내부면의 한쪽의 단면은 대체적으로 쌍곡선의 한쪽의 형상인 윤곽을 가질 수 있다.
또한, 본 발명은 전기 도전 시트를 포함하는 회로 기판인데, 이 도전 시트는 도전 시트의 한 표면을 덮는 상부 절연층과, 도전 시트의 다른 한 표면을 덮는 하부 절연층과, 도전 시트의 가장자리를 덮는 가장자리 절연층으로 코팅된다. 회로 기판의 상부층은 전기 도전체를 포함할 수 있고, 회로 기판의 하부층은 전기 도전체를 포함할 수 있다. 스루-홀 또는 비아는 회로 기판을 통해 연장될 수 있다. 스루-홀은 내부를 통해 연장되며 상부층의 전기 도전체와 하부층의 전기 도전체를 전기 접속하는 스루-홀 도전체를 포함할 수 있다. 스루-홀 도전체는 스루-홀 절연층에 의해 전기 도전 시트로부터 전기 절연될 수 있다.
가장자리 절연층은 도전 시트의 적어도 가장자리 부분이 노출되는 적어도 하나의 개구를 포함할 수 있다.
스루-홀의 내부면은, 회로 기판의 상부층에 인접하는 한 위치로부터 회로 기판의 상부층과 하부층 중간의 한 위치로 수렴하고, 회로 기판의 상부층과 하부층 중간의 지점으로부터 회로 기판의 하부층에 인접하는 한 위치로 분기할 수 있다.
단면에서, 스루-홀의 내부면의 한쪽은 상부층과 하부층 중간의 위치로부터 상부층에 인접하는 위치 또는 하부층에 인접하는 위치로 아치형 윤곽을 가질 수 있다. 더 구체적으로, 단면에서, 스루-홀의 내부면의 대향하는 측면은 대체적으로 쌍곡선의 형상인 윤곽을 가질 수 있다.
회로 기판의 상부층이 복수의 전기 도전체를 포함할 수 있고, 회로 기판의 하부층이 복수의 전기 도전체를 포함할 수 있다. 스루-홀은 내부를 관통하여 연장되는 복수의 스루-홀 도전체를 포함할 수 있다. 각 스루-홀 도전체는 서로 전기 절연될 수 있다. 각 스루-홀 도전체는 상부층의 적어도 하나의 전기 도전체 및/또는 하부층의 적어도 하나의 전기 도전체에 전기 접속될 수 있다.
스루-홀의 내부면은, 회로 기판의 상부층에 인접하는 한 위치로부터 회로 기판의 상부층과 하부층 중간의 한 위치로 수렴하고, 회로 기판의 상부층과 하부층 중간의 지점으로부터 회로 기판의 하부층에 인접하는 한 위치로 분기할 수 있다.
단면에서, 스루-홀의 내부면의 한쪽은 상부층과 하부층 중간의 위치로부터 상부층에 인접하는 위치 또는 하부층에 인접하는 위치로 아치형 윤곽을 가질 수 있다. 더 구체적으로, 단면에서, 스루-홀의 내부면의 대향하는 측면은 대체적으로 쌍곡선의 형상인 윤곽을 가질 수 있다.
최종적으로, 본 발명은 회로 기판 형성 방법인데, 이 방법은 (a)내부를 관통하는 스루-홀 또는 비아를 구비하는 회로 기판을 제공하는 단계와, (b)스루-홀의 내부면을 포함하는 전기 도전 시트를 절연 물질로 부합하게 코팅하는 단계와, (c)부합하게 코팅된 전기 도전 시트의 한쪽에 도전체를 형성하는 단계와, (d)부합하게 코팅된 전기 도전 시트의 반대쪽에 다른 도전체를 형성하는 단계와, (e)스루-홀의 절연 물질에 스루-홀 도전체를 형성하는 단계를 포함하는데, 스루-홀 도전체는 부합하게 코팅된 전기 도전 시트의 한쪽의 도전체와 부합하게 코팅된 전기 도전 시트의 반대쪽의 도전체를 전기 접속한다.
단계(c)는 부합하게 코팅된 전기 도전 시트의 한쪽에 복수의 도전체를 형성하는 단계를 포함할 수 있다. 단계(d)는 부합하게 코팅되는 전기 도전 시트의 반대쪽에 복수의 도전체를 형성하는 단계를 포함할 수 있다. 단계(e)는 스루-홀의 절연 물질상에 복수의 스루-홀 도전체를 형성하는 단계를 포함할 수 있다. 각 스루-홀 도전체는 서로 전기 절연될 수 있다. 각 스루-홀 도전체는 부합하게 코팅된 전기 도전 시트의 한쪽에 적어도 하나의 도전체 및 부합하게 코팅된 전기 도전 시트의 반대쪽에 적어도 하나의 도전체에 전기 접속될 수 있다.
부합하게 코팅된 절연 물질은 도전 시트의 적어도 가장자리가 노출되는 적어도 하나의 개구를 포함할 수 있다. 도전 시트의 적어도 가장자리는 회로 기판의 외각 내부 또는 외부의 회로 기판으로부터 연장되는 탭상에 존재할 수 있다.
스루-홀의 내부면은, 회로 기판의 상부층에 인접하는 한 위치로부터 회로 기판의 상부층과 하부층 중간의 한 위치로 수렴하고, 회로 기판의 상부층과 하부층 중간의 지점으로부터 회로 기판의 하부층에 인접하는 한 위치로 분기할 수 있다.
단면에서, 스루-홀의 내부면의 한쪽은 상부층과 하부층 중간의 위치로부터 상부층에 인접하는 위치 또는 하부층에 인접하는 위치로 아치형 윤곽을 가질 수 있다. 더 구체적으로, 단면에서, 스루-홀의 내부면의 대향하는 측면은 대체적으로 쌍곡선의 형상인 윤곽을 가질 수 있다.
도 1은 본 발명에 따른 절연 물질에 의해 둘러싸이는 구멍난 도전판을 갖는 인쇄 회로 기판층의 단면 사시도이다.
도 2는 외향 표면상에 형성되는 회로 패턴을 포함하는 도 1에 도시된 종류의 인쇄 회로 기판의 일부의 단면 사시도이다.
도 3 및 4는 본 발명에 따른 상이한 회로 기판층을 갖는 패널의 단면도이다.
도 5는 레지스트리에서 회로 기판층과 함께 라미네이팅되는 도 3 및 4에 도시된 패널의 평면도이다.
도 6은 도 3 및 4의 패널이 패널의 제거 가능한 부분에 회로 기판층을 접속시키는 데 사용하는 탭의 분리된 평면도이다.
도 7은 탭에 인가되는 파괴력의 인가에 반응하여 파괴한 후의 도 6에 도시된 챕의 분리된 평면도이다.
도 8은 도 7의 Ⅷ - Ⅷ 라인을 따른 도면이다.
도 9 및 10은 본 발명에 따른 인쇄 회로 기판층을 포함하는 패널의 평면도이다.
도 11은 레지스트리의 회로 기판층과 함께 라미네이팅되는 도 9 및 10에 도시된 패널의 평면도이다.
도 12는 각 패널의 제거 가능한 부분으로부터 싱귤레이팅되는 도 11에 도시된 라미네이팅된 인쇄 회로 기판층의 평면도이다.
도 13은 도 12의 ⅩⅢ - ⅩⅢ 라인을 따른 단면이다.
도 14는 장착 고정물에 결합되는 어떤 탭 및 전기적 고정물에 결합되는 어떤 탭을 갖는 도 12에 도시된 싱귤레이팅되고 라미네이팅된 회로 기판층의 평면도이 다.
도 15는 각 인쇄 회로 기판층 상에 회로 패턴을 전기 접속하는 인쇄 회로 기판층 사이에 배치되는 선택적 절연 중간층을 포함하며 절연 중간층을 지나 배치되는 예시적 도전체를 구비하는 도 12의 라미네이팅된 인쇄 회로 기판층의 단면도이다.
도 16은 단일 스루-홀 도전체를 내부에 갖는 지면 없는 스루-홀(또는 비아)를 포함하는 본 발명에 따른 인쇄 회로 기판의 분리된 부분의 평면도이다.
도 17은 도 16의 ⅩⅦ - ⅩⅦ 라인을 따른 단면도이다.
도 18은 복수의 스루-홀 도전체를 내부에 갖는 지면 없는 스루-홀(또는 비아)를 포함하는 본 발명에 따른 인쇄 회로 기판의 평면도이다.
도 19는 도 18의 ⅩⅨ - ⅩⅨ 라인을 따른 단면이다.
도 1을 참조하면, 인쇄 회로 기판(2)은 전기 도전 시트 또는 박(foil)(4)을 포함한다. 시트(4)는 구리 박, 철-니켈 합금 또는 그 조합으로부터 형성할 수 있다. 시트(4)는 도 1에 도시된 바와 같은 구멍난(perforate) 시트이거나 고른(solid) 시트일 수 있다. 집적 회로 또는 패키지 집적 회로(도시 생략)를 인쇄 회로 기판층(2)에 부착하는 데 사용되는 부착 조인트 고장을 방지하기 위해, 시트(4)는, 통상적으로 집적 회로를 구성하는 실리콘 물질에 필적하는 열 팽창 계수를 갖는 것이 바람직하다. 시트(4)를 구멍난 수단으로 설명하면, 시트(4)는 규칙 적인 간격으로 이격되는 복수의 스루-홀 또는 비아(6)를 갖는 메시 시트(a mesh sheet)이다.
전기 절연 코팅(8)을 시트(4) 주위에 형성한다. 이 코팅(8)은 부합 코팅(conformal coating)과 같은 공지의 방식으로 시트(4) 주위에 형성할 수 있다. 더 구체적으로, 코팅(8)은 시트(4)의 상부면(12)을 덮는 상부 절연층(10)과, 시트(4)의 하부면(16)을 덮는 하부 절연층(14)과, 시트(4)의 가장자리를 덮는 가장자리 절연층(18)을 형성한다. 코팅(8)으로 시트(4)를 코팅할 때, 각 스루-홀 또는 비아(6)의 내부면도 코팅(8)으로 코팅한다. 따라서, 시트(4)의 모든 부분이 코팅(8)으로 덮이게 된다.
도 1을 계속 참조하면서 도 2를 참조하면, 전술한 방식으로 형성하는 인쇄 회로 기판층(2)은 상부층(10)의 외향 표면 및/또는 종래 공정에 의한 하부층(14)의 외향 표면 상에 형성되는 도전 패턴을 가질 수 있다. 구체적으로, 하나 이상의 포토리소그래피 기술 및 하나 이상의 금속화 기술을 사용하여, 상부층(10)의 외향 표면 및/또는 하부층(14)의 외향 표면 상에 도전 패턴을 형성할 수 있다. 이 도전 패턴은 도금되지 않은(unplated) 스루-홀 또는 비아(6-1), 도금된 블라인드 스루-홀 또는 비아(6-2) 및/또는 도금된 스루-홀 또는 비아(6-3)를 포함할 수 있다. 인쇄 회로 기판층(2)의 형성 및 하나 이상의 다양한 종류의 스루-홀 또는 비아(6)를 포함하는 도전 패턴을 상부층(10) 및 또는 하부층(14)에 형성하는 것에 관한 추가적 세부 사항은, 2002년 6월 27일에 출원된 "Process For Creating Vias For Circuit Assembles"라는 명칭의 미국 특허 출원 10/184,387에서 찾아 볼 수 있으 며, 이 출원은 본 출원과 동일한 양수인에게 양도되었고 본 명세서에서 참조한다.
패널 형태의 하나 이상의 인쇄 회로 기판층(2)의 준비 및 다층 인쇄 회로 기판 어셈블리를 형성하는 복수의 인쇄 회로 기판층의 조립을 설명할 것이다.
도 3을 참조하면, 하나 이상의 제 1 인쇄 회로 기판(PCB)층(30)을 패널(32)의 일부로서 제조한다. 각 제 1 PCB층(30)을 패널(32)의 제거 가능한 부분(34)에 의해 둘러싼다. 본 발명에 따라, 각 제 1 PCB층(30)을 하나 이상의 탭(36)에 의해 패널(32)의 제거 가능한 부분(34)에 결합한다.
도 3에 도시된 형태로 패널(32)을 준비하는 일반적인 과정을 설명할 것이다. 가장 먼저, 패널(32)의 크기의 도전 시트(4)와 같은 제 1 도전 시트를 제공한다. 이 시트는 애플리케이션에 따라 고른 시트 또는 구멍난 시트일 수 있다. 다음으로, 패턴 에칭 또는 기계 절단 또는 라우팅 공정에 의해 도전 시트 내에 절단선 또는 슬롯(38)을 형성하여 패널(32)의 각 제 1 PCB층(30)의 외각을 정의한다. 이들 슬롯(38)은 각 제 1 PCB층(30)을 공정 중에 제거 가능한 부분(34)으로 유지하는 탭(36)에 의해 차단된다.
다음으로, 슬롯(38) 형성 중에 노출된 각 제 1 PCB층(30)과 관련되는 전기 도전 시트의 상부면, 하부면 및 가장자리를 덮는 방식으로 코팅(8)과 같은 전기 절연성 코팅을 패널(32)을 형성하는 도전 시트 상에 배치한다. 도전 시트가 구멍을 가지고 있으면, 전기 절연성 코팅은 각 스루-홀 또는 비아의 내부면도 덮는다. 또한, 슬롯(38) 형성 중에 정의되는 각 탭(36)의 상부면 및 하부면과 가장자리도 전기 절연성 코팅에 의해 덮을 수 있다. 슬롯(38) 형성 중에 정의되는 제거 가능한 부분의 상부면 및 하부면과 가장자리는 전기 절연성 코팅으로도 덮을 수 있다. 그러나, 이는 요구되지 않는다. 그러나, 통상적으로, 패널(32)의 도전 시트의 가장자리, 표면, 비아가 제공되는 경우에는 각 비아의 내부면을 전기 절연성 코팅으로 덮는다.
다음으로, 이 기술 분야에 알려져 있으며 본 명세서에서 참조하는 전술한 미국 특허 출원에 개시되는 포토리소그래피 공정 기술 및 금속화 기술을 사용하여, 각 제 1 PCB층(30)과 관련되는 전기 도전 시트의 부분 상에 배치되는 전기 절연성 코팅의 노출된 면의 한쪽 또는 양쪽 상에 회로 패턴(40)을 정의한다.
각 제 1 PCB층(30)에 회로 패턴(40)을 형성한 후에 사용할 준비가 되면, 각 제 1 PCB층(30)을 제거 가능한 부분(34)에 접속시키는 각 탭(36)에 파괴력을 인가함으로써 패널(32)로부터 각 제 1 PCB층(30)을 싱귤레이팅할 수 있다. 그러나, 원하는 경우, 하나 이상의 추가 전기 절연성 코팅층(도시 생략) 및 회로 패턴(도시 생략)을 회로 패턴(40) 위에 형성하고, 종래 공정을 사용하여 원하는 방식으로 다양한 회로 패턴층을 상호 접속할 수 있다. 그 후, 각 제 1 PCB(30)을 제거 가능한 부분(34)에 접속시키는 각 탭(36)에 파괴력을 인가하여 패널(32)로부터 각 제 1 PCB층(30)을 싱귤레이팅할 수 있다. 파괴력이 제 1 PCB층(30)의 외각(또는 가장자리), 즉, 탭(36)과 제 1 PCB층(30) 사이의 경계의 각 탭(36)에 인가되면, 이 탭이 접속된 제 1 PCB층(30)의 가장자리의 일부가 노출되게 된다. 더 구체적으로, 각 탭(36)을 그 외각에서 제 1 PCB층(30)으로부터 분리하여 이 탭(36)이 이전에 접속된 제 1 PCB층(30)의 도전 시트의 가장자리의 일부를 노출한다.
이와 달리, 패널(32)의 각 제 1 PCB층(30)을 도 4에 도시된 패널(44)의 제 2 PCB층(42)으로 라미네이팅할 수 있다. 패널(44)은, 패널(32)에서의 슬롯(38) 형성과 관련하여 전술한 것과 동일한 방식으로 패널(44)의 전기 도전 시트에서의 슬롯(50)의 형성 중에 정의되는 탭(48)에 의해 패널(44)의 제거 가능한 부분(46)에 접속되는 하나 이상의 제 2 PCB층(42)을 포함한다.
슬롯(50) 형성 중에 노출된 각 제2 PCB층(42)과 관련되는 전기 도전 시트의 상부면, 하부면 및 가장자리를 덮는 방식으로 패널(44)을 형성하는 도전 시트 상에 전기 절연성 코팅을 배치한다. 도전 시트가 구멍을 갖는 경우, 전기 절연 코팅은 각 스루-홀 또는 비아의 내부면도 덮는다. 또한, 슬롯(50) 형성 중에 정의되는 각 탭(48)의 상부 및 하부면과 가장자리를 전기 절연성 코팅에 의해 덮을 수도 있다. 슬롯(50)의 형성 중에 정의되는 제거 가능한 부분(46)의 상부 및 하부면과 가장자리를 전기 절연성 코팅으로 덮을 수도 있다. 그러나, 이는 요구되는 않는다. 그러나, 통상적으로, 패널(44)의 도전 시트의 가장자리, 표면 및 비아가 제공되는 경우에는 각 비아의 내부면 모두를 전기 절연성 코팅에 의해 덮는다.
각 제 2 PCB층(42)은 각 제 2 PCB층(42)과 관련되는 전기 도전 시트의 부분에 배치되는 전기 절연성 코팅이 노출된 표면의 한쪽 또는 양쪽에 형성되는 회로 패턴(52)을 갖는다. 원하는 경우, 각 제 2 PCB층(42)은 회로 패턴(52) 위에 형성되는 전기 절연성 코팅 및 회로 패턴의 하나 이상의 추가 층을 포함할 수 있으며, 종래 공정을 사용하여 원하는 방식으로 상호 접속되는 다양한 회로 패턴층을 갖는다.
도 3 및 4를 계속 참조하면서 도 5를 참조하면, 패널(32 및 44)을 공지된 방식으로 함께 라미네이팅할 수 있는데, 대응 제 2 PCB층(42)을 갖는 레지스트리(registry)에 위치되는 각 제 1 PCB층(30)을 구비하여 다층 PCB 어셈블리(60)를 형성한다. 공지된 적합한 기술을 사용하여 회로 패턴(40)과 회로 패턴(52) 사이에 하나 이상의 전기 접속을 형성할 수 있다. 설명을 간략히 하기 위해, 회로 패턴(40)과 회로 패턴(52) 사이의 이들 하나 이상의 전기 접속의 형성은 본 명세서에서 설명하지 않을 것이다.
도 5에 도시된 바와 같이, 패널(32 및 44)을 함께 라미네이팅할 때 패널(32)의 탭(36)은 패널(44)의 탭(48)과 중첩(overlay)하지 않는다. 이 방식에서, 각 다층 PCB 어셈블리(60)를 형성하는 PCB층(30 및 42)은 그들의 제거 가능한 부분(34 및 36)으로부터 각각 서로와 무관하게 싱귤레이팅할 수 있다. 그러나, 원하는 경우, 패널(32 및 44)을 라미네이팅할 때 하나 이상의 탭(36 및 48)을 서로에 대해 정렬할 수 있다.
각 제 2 PCB층(42)을 제거 가능한 부분(46)에 접속시키는 각 탭(48)에 파괴력을 인가하여 각 제 2 PCB층(42)을 패널(44)로부터 싱귤레이팅할 수 있다. 각 탭(48)에 인가하는 파괴력을 대응 제 2 PCB층(42)의 외각(또는 가장자리), 즉, 탭(48)과 제 2 PCB층(42) 사이의 경계에 인가하여, 제 2 PCB층(42)의 가장자리의 일부, 더 구체적으로 이 탭(48)이 이전에 접속된 제 2 PCB층(42)의 도전 시트의 가장자리의 일부를 노출할 수 있다.
도 3 내지 도 5를 계속 참조하면서 도 6 및 7을 참조하면, 다른 방안으로, 대응 제 1 PCB층(30) 및 제 2 PCB층(42)의 외각(또는 가장자리)에서 하나 이상의 탭(36 및 48)을 각각 파괴하는 대신에, 하나 이상의 탭(36 및 48)이 그 중간 단부를 파괴하여 대응 제거 가능한 부분(34 및 46)으로부터 대응 PCB층(30 및 42)을 싱귤레이팅하는 것을 촉진하도록 구성할 수 있다. 원하는 경우, 각각의 이러한 탭(36 및 48)이 파괴하도록 구성되는 위치는 대응 PCB층의 리세스 내에서 수신될 수 있는데, 파괴 후, PCB층에 부착되어 남아있는 탭의 일부가 PCB층의 외각 외부로 연장되지 않는다. 각각의 이러한 탭(36 및 48)을 패널(32)의 예시적 탭(36)에 관해 설명할 것이다. 그러나, 패널(44)의 각 탭(48)은 패널(32)의 각 탭(36)과 유사하므로 예시적 탭(36)에 대한 다음 설명은 각 탭(48)에 적용 가능하다는 것을 인식할 것이다.
도 6에 도시된 바와 같이, 예시적 탭(36)은 제 1 PCB층(30)과 제거 가능한 부분(34) 사이에 연장된다. 파괴를 촉진하기 위해, 예시적 탭(36)은 자신의 길이를 따라 샤르피 노치(Charpy notch)로도 알려진 좁은 부분(narrowing, 62)을 포함한다. 이 좁은 부분(62)은 예시적 탭(36)이 잘 정의된 위치에서 파괴되게 하는데, 이 위치에서 예시적 탭(36)은 제 1 PCB층(30)에 부착되어 남아 있는 제 1 부분(34) 및 제거 가능한 부분(34)에 부착되어 남아 있는 제 2 부분(66)으로 분리된다.
예시적 탭(36)의 반대측 상의 슬롯(38)의 단부는 제 1 PCB층(30)의 외각 내의 리세스(68)를 정의한다. 설명을 위해, 제 1 PCB층(30)의 외각(70)은 제 1 PCB층(30)의 외측 가장자리(72)와 각 리세스(68)를 지나는 외측 가장자리(72)의 가상 연장부(74)를 포함한다. 도시된 바와 같이, 각 탭(36)의 좁은 부분(62)은 제 1 PCB층(30)의 외각(70) 내에 존재한다. 따라서, 예시적 탭(36)이 제 1 부분(64) 및 제 2 부분(66)으로 분리될 때, 각 제 1 부분(64)의 말단부(76)는 리세스(68) 내에서 끝난다.
이전의 모든 도면을 계속 참조하면서 도 8을 참조하면, 제 1 PCB층(30) 및 예시적 탭(36)은 도 1의 시트(4)와 같은 전기 절연성 시트(78)를 포함하고, 도 1의 코팅(8)과 같은 전기 절연성 코팅(80)으로 코팅되며, 예시적 탭(36)을 파괴하여 전기 도전 시트(78) 및 주위 전기 절연성 코팅(80)의 가장자리의 작은 부분(82)을 노출한다. 예시적 탭(36)의 제 1 부분(64)의 말단부(76)만이 노출된 전기 도전 시트(78)의 작은 부분(82)을 포함하므로, 전기 절연성 코팅(80), 더 구체적으로 전기 절연성 코팅(80)의 절연 가장자리층에 의해 전기 도전 시트(78)의 가장자리 모두를 실질적으로 덮는다. 따라서, 전기 절연성 코팅(80)의 절연 가장자리층으로 덮이는 전기 도전 시트(78)의 가장자리와의 의도하지 않은 전기 콘택트를 방지한다.
제 1 PCB층(30) 및 제 2 PCB층(42)의 전기 도전 시트를 사용하여 그 한쪽 또는 양쪽에 배치되는 전기 부품으로부터 열을 유도해 낼 수 있다. 또한, 각 다층 PCB 어셈블리(60)의 PCB층(30 및 42)의 전기 도전 시트를 사용하여 다층 PCB 어셈블리(60)의 외향 표면 상에 배치되는 전기 부품에 전력 및 접지를 제공할 수 있다. 이는 다층 PCB 어셈블리(60) 상에 배치되는 각 집적 회로의 전력 리드(power lead)를 한 PCB층(30 및 42)의 도전 시트에 접속시키고, 각 집적 회로의 접지 리드를 나머지 PCB층(30 및 42)의 도전 시트에 접속시킴으로써 달성한다. 그 후, 각 PCB층(30 및 42)의 도전 시트를 적합한 고정 수단에 의해 하나 이상의 탭(36)의 제 1 부분(64) 상에 노출되는 전기 도전 시트의 가장자리의 작은 부분(82)을 통해 외부 전력 공급기의 전력 단말과 접지 단말 중 알맞은 것에 접속시킬 수 있다.
도 9를 참조하면, 도 3과 관련하여 전술한 제 1 PCB층(30)과 동일한 방식으로 제 1 PCB층(30)을 제조할 수 있다. 하나 이상의 탭(92)이 제 1 PCB층(90)의 외각으로부터 외부를 향해 연장될 수 있으며, 이를 제 1 PCB층(90) 및 탭(92)도 포함하는 패널(98)의 제거 가능한 부분(96)에 접속시킬 수 있다. PCB층(30 및 42)과 탭(36 및 48)과 각각 유사한 방식으로, 전기 절연성 코팅으로 코팅한 상부면 및 하부면과 가장자리를 갖는 전기 도전 시트로부터 제 1 PCB층(90) 및 탭(92)을 형성할 수 있다. 그러나, 전기 절연성 코팅을 하나 이상의 탭(92)으로부터 생략하거나 증착 후에 하나 이상의 탭(92)으로부터 제거할 수 있다. 하나 이상의 탭(92)은 장착 하드웨어 또는 전력 공급기와 같은 외부 전기 회로에 탭(92)을 결합하는 데 사용할 수 있는 장착 홀(100)을 각각 포함할 수 있다.
공지된 포토리소그래피 공정 기술 및 금속화 기술을 사용하여 제 1 PCB층(90)의 노출된 표면의 한쪽 또는 양쪽 상에 회로 패턴(101)을 형성할 수 있다. 제 1 PCB층(90)이 그 한쪽 또는 양쪽의 노출된 표면상에 일단 형성된 회로 패턴(101)을 일단 가지면, 제 1 PCB층(90) 및 각 탭(92)을 패널(98), 특히 제거 가능한 부분(96)으로부터 싱귤레이팅할 수 있으며, 그대로 사용한다. 그러나, 원하는 경우, 하나 이상의 추가 전기 절연 코팅층 및 회로 패턴을 회로 패턴(101) 위에 형성할 수 있고, 종래 공정을 사용하여 원하는 방식으로 상호 접속되는 다양한 회로 패턴층을 갖는다. 그 후, 제 1 PCB층(90) 및 각 탭(92)을 패널(98)로부터 싱귤레 이팅할 수 있다.
도 10 및 11을 참조하면, 원하는 경우, 패널(98)을 공지된 방식으로 패널(106)로 라미네이팅할 수 있고, 제 1 PCB층(90)을 패널(106)의 제 2 PCB층(102)으로 레지스트리에서 라미네이팅하여 다층 PCB 어셈블리(104)를 구성할 수 있는데, 도 11 내지 13에 도시되어 있다. 하나 이상의 탭(108)은 적합한 기계적 하드웨어 또는 전기 회로에 탭(108)을 결합하는 데 사용할 수 있는 장착 홀(112)을 각각 포함할 수 있다. PCB층(30 및 42) 및 탭(36 및 48)과 각각 유사한 방식으로, 제 2 PCB층(102) 및 탭(108)을 전기 절연성 코팅으로 코팅된 전기 도전 시트로부터 형성할 수 있다. 그러나, 각 탭(108)으로부터 전기 절연성 코팅을 생략하거나 증착 후에 각 탭(108)으로부터 제거할 수 있다.
이 기술 분야에 알려진 포토리소그래피 공정 기술 및 금속화 기술을 사용하여 회로 패턴(114)을 제 2 PCB층(102)의 한쪽 또는 양쪽 상에 형성할 수 있다. 이 기술 분야에 알려진 적합한 기술을 사용하여 회로 패턴(101)과 회로 패턴(114) 사이에 하나 이상의 전기 접속을 형성할 수 있다.
도 11을 계속 참조하면서 도 12를 참조하면, 다음으로, 파괴력을 각 탭(92 및 108)에 인가하고, 제 1 및 제 2 PCB층(90 및 102)을 싱귤레이팅하므로, 제거 가능한 부분(96 및 110)으로부터 다층 PCB 어셈블리(104)를 싱귤레이팅할 수 있다. 각 탭(92 및 108)에 파괴력을 인가하는 것을 촉진하기 위해, 탭(92 및 108)을 제 1 및 제 2 PCB층(90 및 102) 상에 위치시켜서 서로 중첩하지 않게 한다. 도시된 바와 같이, 각 탭(92) 모두와 각 탭(108) 모두는 제 1 및 제 2 PCB층(90 및 102) 각 각과 함께 남는다. 이를 위해, 각 탭(92) 및 각 탭(108)으로 인가되는 파괴력은 제거 가능한 부분(96 및 110)으로부터 탭을 각각 파괴하게 한다. 제거 가능한 부분(96 및 110)으로부터 각 탭(92 및 108)을 깨끗이 파괴하기 위해, 파괴 라인 또는 스코어 라인(score line)을 각 탭(92 및 108)과 각 제거 가능한 부분(96 및 110)의 경계에 형성하여 그 사이의 기계적 접속을 약하게 할 수 있다. 적합한 형상의 팁(tip)을 갖는 램(ram)을 구비한 기계적 프레스(press)에 의해 적합한 파괴력을 각 탭(92 및 108)에 인가하여, 파괴력이 탭으로, 특히 스코어 라인으로 인가되게 할 수 있다.
이와 달리, 제 1 및 제 2 PCB층(90 및 102)의 외각(또는 가장자리)에, 즉, 각 탭(90 및 92)과 제 1 및 제 2 PCB층(90 및 102) 사이의 경계에서 각 탭(92 및 108)에 파괴력을 각각 인가할 수 있다. 이러한 파괴력을 인가하면, 탭(92 및 108)기 각각 접속되었던 제 1 및 제 2 PCB층(90 및 102)의 가장자리 부분이 노출되게 된다. 더 구체적으로, 제 1 및 제 2 PCB층(90 및 102)의 외각에서 각 탭(92 및 108)을 각각 분리하여, 이 탭(92 및 108)이 이전에 접속되었던 제 1 및 제 2 PCB층(90 및 102)의 도전 시트의 가장자리 부분을 노출시킨다.
도 11 및 12를 계속 참조하면서 도 13을 참조하면, 각 탭(92) 및 각 탭(108)에 파괴력을 인가하여 제거 가능한 부분(96 및 110)으로부터 각각 파괴되게 하는 것으로 가정하고, 적합한 시각에, 하나 이상의 전기 부품(120), 예를 들어, 패키지 집적 회로, 패키징되지 않은 플립-칩 집적 회로, 레지스터, 캐패시터 및/또는 인덕터 등과 같은 부품들이 공지된 방식으로 다층 PCB 어셈블리(104)의 회로 패턴(101) 및/또는 회로 패턴(114)의 적합한 지점에 결합할 수 있다. 또한, 도 14에 도시된 바와 같이, 하나 이상의 탭(92 및/또는 108)을 장착 고정체(122) 또는 전력 공급기(124)와 같은 전기 고정체에 결합할 수 있다. 각 탭(92)은 제 1 PCB층(90)과 관련되는 전기 도전 시트(130)이고, 각 탭(108)은 제 2 PCB층(102)과 관련되는 전기 도전 시트(132)의 일부이므로, 하나 이상의 탭(92)을 전력 공급기(124)의 한 단말에 접속하고 하나 이상의 탭(108)을 전력 공급기(124)의 나머지 단말에 접속하여 도전 시트(130 및 132)를 대응하게 전기 바이어싱 한다. 이 방식으로 전기 도전 시트(130 및 132)에 전력을 공급하는 것은 다층 PCB 어셈블리(104)의 외향 표면의 한쪽 또는 양쪽에 결합되는 전기 부품, 예를 들어 전기 부품(120)에 전력을 공급한다.
또한, 하나 이상의 캐패시터(134)와 같은 다른 전기 부품을 인접 탭(92 및 108) 쌍 사이에 접속할 수 있다. 인접 탭(92 및 108) 쌍 사이에 하나 이상의 캐패시터(134)를 개입하여 다층 PCB 어셈블리(104)의 외향 표면의 한쪽 또는 양쪽 상에 필터 캐패시터를 설치할 필요가 없으므로 전기 부품에 대한 전기 필터링을 제공한다.
예시적 탭(36)의 말단부와 같이, 각 탭(92)의 말단부(136) 및 각 탭(108)의 말단부(137)는 전기 도전 시트(130 및 132)의 노출된 가장자리를 각각 포함한다. 또한, 인접 탭(92 및 108) 쌍 각각과 관련되는 전기 도전 시트(130 및 132)의 상부면 및/또는 하부면의 전부 또는 일부를 노출하여 캐패시터(134)와 같은 전자 부품들 사이의 접속을 촉진할 수 있다.
다층 PCB 어셈블리(104)는 도 13에 도시된 바와 같은 제 2 PCB층(102)의 전기 절연 코팅의 한 표면에 직접적으로 라미네이팅되는 제 1 PCB층(90)의 전기 절연 코팅의 한 표면을 포함한다. 그러나, 원하는 경우, 층간 절연층(insulating interlayer, 140)를 도 15에 도시된 바와 같이 제 1 및 제 2 PCB층(90 및 102) 사이에 제공할 수 있다. 구체적으로, 제 1 PCB층(90)의 한 표면은 층간 절연층(140)의 한 표면에 라미네이팅할 수 있고, 층간 절연층(140)의 나머지 표면은 제 2 PCB층(102)의 한 표면에 라미네이팅할 수 있다.
소형 도전 포스트(posts)와 같은 하나 이상의 도전체(142)는 층간 절연층(140)을 통해 돌출하여 제 1 PCB층(90) 상의 회로 패턴(101)의 하나 이상의 지점을 제 2 PCB층(102)의 회로 패턴(114)의 하나 이상의 지점을 접속할 수 있다. 도전체(142)와 같은 도전체는 이 기술 분야에 알려져 있으므로, 이러한 도전체의 사용에 관한 세부 사항은 본 명세서에서 설명하지 않는다.
층간 절연층(140)의 사용을 제 1 및 제 2 PCB층(90 및 102)과 관련하여 설명하였지만, 층간 절연층(140)과 같은 층간 절연층을 사용하여 도 5에 도시된 바와 같은 다층 PCB 어셈블리(60)를 사용하여, 층간 절연층(140)을 다층 PCB 어셈블리(104)와 사용하는 방식과 동일하게 사용될 수 있으며, 이는 도 15에 도시되어 있다. 구체적으로, 제 1 PCB층(30)의 각 예 중 한 표면을 층간 절연층(140)과 같은 층간 절연층의 한 표면으로 라미네이팅하면서, 층간 절연층의 반대 표면을 제 2 PCB층(42)의 한 예의 한 표면에 라미네이팅하여 제 1 및 제 2 PCB층(30 및 42) 사이의 층간 절연층을 포함하는 다층 PCB 어셈블리(60)의 한 실시형태를 구성할 수 있다.
도 3 내지 5 및 9 내지 12에서, 각 PCB층(30, 42, 90 및 102)은 하나 이상의 종래 도금된 스루-홀(또는 비아)를 포함한 채로 도시되어 있다. 이러한 각 종래의 도금된 스루-홀(또는 비아)는 인쇄 회로 기판층의 노출된 표면상에서 끝나는 소위 "지면(land)" L을 각 단부 주위에 포함한다(도 2 참조). 인쇄 회로 기판층의 노출된 표면상에서 끝나는 도금된 스루-홀(또는 비아)의 각 단부 주위의 지면 L의 사용은 비아 내의 도전 물질이 공지된 방식으로 인쇄 회로 기판의 표면상의 도전체, 가령, 도전 트레이스(trace) 또는 라인에 전기 접속할 수 있게 한다. 인쇄 회로 기판층의 노출된 표면상에서 끝나는 도금된 스루-홀 또는 비아의 각 단부 주위의 지면 L의 사용에 관한 한 자기 문제점은, 지면 L을 형성하기 위해 사용하는 추가 도전 물질이 인쇄 회로 기판층 상에서 전기 부품의 설치 중에 인접 도전 라인 또는 지면을 사용하여 전기적 단락을 만들 가능성을 높인다는 점이다. 또한, 지면 L의 사용은 인쇄 회로 기판층 상의 이용 가능한 도전체 라인 및 지면의 밀도를 감소시킨다. 더 구체적으로, 인쇄 회로 기판층은 지면 L과 도전 라인과 같은 인접 도전체의 가장자리 사이의 최소 간격에 관한 규칙에 따라 제조한다. 따라서, 스루-홀 또는 비아의 각 노출된 단부 주위의 지면 L을 없앰으로써, 인접 지면 L 또는 인접 도전 라인과 같은 인접 구조가 최소 간격 규칙을 위반하지 않고 지면 없는 스루-홀 또는 비아에 더 근접하게 이동할 수 있게 한다. 그러므로, 스루-홀 또는 비아의 각 노출된 단부 주위에 지면 L의 사용하지 않는 것이 바람직할 것이다.
도 1로 돌아가서, 지면 없는 스루-홀 또는 비아를 갖는 인쇄 회로 기판층(2) 의 형성 방법을 설명할 것이다. 도 1과 관련하여 전술한 바와 같이, 인쇄 회로 기판층(2)은 구리 박, 철-니켈 합금 또는 그 조합으로부터 형성되는 전기 도전 시트 또는 박(4)을 포함한다. 한 바람직한 실시예에서, 전기 도전 시트(4)를 인바르(Invar)로 형성한다. 시트(4)는 자신을 통해 연장되는 하나 이상의 스루-홀 또는 비아(6)를 가질 수 있다.
도 1을 계속 참조하면서 도 16 및 17을 참조하면, 내부에 각 스루-홀(6)을 포함하는 시트(4)를 선택적으로 구리층(144)으로 부합하게 코팅한다. 바람직하게는, 구리층(144)을 시트(4)상에 전기 증착한다. 그러나, 이것이 본 발명을 제한하는 것은 아니다.
구리층(144)의 사용은, 시트(4)를 구리 이외의 물질로 형성하여 시트(4)를 형성하는 물질의 열 팽창 계수와 인쇄 회로 기판층(2)에 장착되는 구리층(144) 또는 전기 부품 위에 배치되는 물질의 열 팽창 계수 사이의 불일치를 방지하기 위한 경우에 특히 유리하다.
다음으로, 시트(4) 또는 구리층(144)이 존재하는 경우에는 이를 코팅(8)을 형성하기 위해 절연성 물질로 부합하게 코팅한다. 바람직하게는, 코팅(8)을 형성하는 절연성 물질을 시트(4) 또는 구리층(144)이 존재하는 경우에는 여기에 최초로 전기 증착한다. 이 절연성 물질을 전기 증착하여 실질적으로 균일한 층을 생성하는데, 이층은 시트(4) 또는 구리층(144)이 존재하는 경우에는 이것의 표면 및 가장자리에 부합한다. 하지만, 이 실질적으로 균일한 전기 증착 절연성 물질층은 가령, 회로 패턴(146)을 형성하기 위해 바람직하지 않은 상대적으로 거친 표면을 갖 는 것으로 관측되었다. 따라서, 절연성 물질을 전기 증착한 후, 절연성 물질이 전체적으로 또는 부분적으로 용해되기에 충분한 온도로 PCB층(2)을 가열한다. 용해되면, 시트(4) 또는 구리층(144)이 존재하는 경우에는 이것의 반대 표면 상에 증착되는 절연성 물질은 흘러서 고르게 되어 냉각되면 충분히 평평해지므로 회로 패턴(146)을 형성하기에 알맞도록 부드럽고 균일한 표면을 제공한다. 또한, 절연성 물질을 용해시켜서 각 스루-홀(6)의 가장자리 주위에 흐르게 할 수 있다. 더 구체적으로, 절연성 물질을 녹임으로써 스루-홀(6)의 절연성 물질의 형상이 그 부합하게 코팅된 형상(가상으로 표시됨)으로부터 도 17의 단면도에 도시된 형상으로 변하게 한다. 고체로 냉각되면, 각 스루-홀(6) 내부의 절연성 물질은 도 17에 도시된 바와 같은 형상으로 실질적으로 유지된다.
냉각되면, 절연성 물질은 코팅(8)을 형성한다. 코팅(8)은 시트(4)의 상부면(12) 또는 구리층(144)이 존재하는 경우에는 구리층의 상부면(148)을 덮는 상부 절연층(10)과, 시트(4)의 하부면(16) 또는 구리층(144)이 존재하는 경우에는 구리층의 하부면(150)을 덮는 하부 절연층(14)과, 스루-홀(6)마다 시트(4)의 가장자리(20)를 덮는 가장자리 절연층(18)(도 1에 가장 잘 나타남)과, 시트(4)의 내부면(154) 또는 구리층(144)이 존재하는 경우에는 구리층의 내부면(156)을 덮는 스루-홀 절연층(152)을 포함한다.
알 수 있는 바와 같이, 일단 코팅(8), 특히 스루-홀 층간 절연층(152)을 형성하면, 스루-홀 절연층(152)의 표면은 상부층(10)에 인접한 한 지점으로부터 상부층(10) 중간의 한 지점으로 수렴하고 하부층(14)은 상부층(10) 중간의 지점과 하부 층(14)으로부터 인접 하부층(14)의 한 지점으로 분기한다.
도 17의 스루-홀(6)의 단면에 도시된 바와 같이, 스루-홀 절연층(152)의 한측은 상부층(10)의 중간 지점 및 하부층(14)으로부터 상부층(10) 인접 지점 또는 하부층(14)으로의 아치형(arcuate) 윤곽을 갖는다. 또한, 도 17의 스루-홀(6)의 단면에 도시된 바와 같이, 스루-홀 절연층(152)의 반대측은 대체적으로 쌍곡선 형상의 윤곽을 가진다.
일단 코팅(8)을 형성하면, 구리층을 예를 들어 전기 증착으로 코팅(8), 즉, 상부층(10), 하부층(14), 가장자리 절연층(18) 및 스루-홀 절연층(152) 상에 형성한다. 스루-홀 절연층(152)은 도 17에 도시된 형태를 가지므로, 코팅(8) 상에 전기 증착된 구리는 스루-홀 절연층(152)의 아치형 표면에 부합한다. 다시 말해, 코팅(8) 상에 부합하게 전기 증착된 구리는 코팅(8), 특히, 스루-홀 절연층(152)의 아치형 표면을 코팅한다.
다음으로, 코팅(8) 상에 전기 증착한 구리를 공지된 방식으로 패터닝하고 에칭하여 회로 패턴(146)을 정의할 수 있다. 예시적 회로 패턴(146)은 상부층(10) 상의 도전 트레이스(158-164)와, 하부면(14)상의 도전 트레이스(166 및 168)와, 각 스루-홀 절연층(152)의 표면상의 하나 이상의 스루-홀 도전체(170)를 포함한다. 도 17에 도시된 바와 같이, 스루-홀 도전체(170)는 실질적으로 균일한 두께를 갖는다.
스루-홀 도전체(170)의 내부면의 반대측은 최소 직경 D1을 갖는다. 스루-홀 절연층(152)의 아치형 표면은 지면 L이 필요 없이 스루-홀 도전체(170)와 도전 트 레이스(160, 162, 166, 168) 사이에 전기 접속을 수립되게 하는데, 도 16에 점선으로 도시되어 있다.
도 1, 16 및 17을 계속 참조하면서 도 18 및 19를 참조하면, 원하는 경우, 단일 스루-홀 도전체(170)를 포함하는 스루-홀(6) 대신에, 스루-홀(6)은 스루-홀 절연층(152)상에 형성되는 복수의 전기 절연 스루-홀 도전체(170-1, 170-2) 등을 포함한다. 각 스루-홀 도전체(170-1, 170-2) 등을 사용하여 상부층(10)상에 정의되는 도전 트레이스를 하부층(14)상에 정의되는 도전 트레이스로 전기 접속시킬 수 있다. 예를 들어, 스루-홀 도전체(170-1)를 사용하여 코팅(8)의 상부층(10) 및 하부층(14)에 각각 배치되는 도전 트레이스(160) 및 도전 트레이스(166)를 전기 접속시킬 수 있다. 유사하게, 스루-홀 도전체(170-2)를 사용하여 코팅(8)의 상부층(10) 및 하부층(14)에 각각 배치되는 도전 트레이스(162) 및 도전 트레이스(168)를 전기 접속시킬 수 있다.
스루-홀 절연층(152)상에 복수의 전기 절연된 스루-홀 도전체(170)를 형성하는 기능은 스루-홀 절연층(152)의 아치형 형상에 의해 촉진되어, 스루-홀 절연층(152)상에 구리의 아치형 형상이 전기 증착된다. 더 구체적으로, 스루-홀 절연층(152)상에 전기 증착되는 구리의 아치형 형상은 포토레지스트가 증착되고 공지된 방식으로 패터닝되고 에칭되게 할 수 있다. 그 후, 경화되지 않은 포토레지스트 및 이 경화되지 않은 포토레지스트 아래의 구리를 화학적 에칭과 같은 공지된 수단에 의해 제거하고, 스루-홀(6)에서 복수의 스루-홀 도전체(170-1, 179-2) 등을 정의한다. 그 후, 경화된 포토레지스트를 공지된 수단에 의해 제거할 수 있다.
도 18에 가장 잘 도시된 바와 같이, 스루-홀 절연층(152)상에 배치되는 구리의 부분을 제거하여 스루-홀(6)에 복수의 스루-홀 도전체(170)를 정의함으로써 대향하는 스루-홀 도전체(170)들 사이에 최소 직경(D1)을 갖는 스루-홀(6)을 얻는다. 대조적으로, 전기 증착 구리를 제거한 스루-홀 절연층(152)의 대향하는 표면들은 직경 D1보다 큰 제 2 직경 D2을 가질 것이다.
스루-홀(6) 내에 복수의 스루-홀 도전체(170)를 정의하는 데 사용하는 포토레지스트는 스루-홀(6)의 스루-홀 절연층(152)상에 전기 증착되는 구리를 부합하게 코팅하는 전기 증착된 포토레지스트인 것이 바람직하다. 적합한 예시적 전기-증착 가능한 포토레지스트는 미국 특허 Kahle, Ⅱ 등의 6,560,053, Kahle, Ⅱ 등의 5,733,479, Martin 등의 5,721,088 및 McMurdie의 6,100,008에 개시되어 있으며, 본 명세서에서 이를 참조한다.
스루-홀(6)의 스루-홀 절연층(152)상에 전기 증착되는 구리의 아치형 표면상의 전기 증착된 포토레지스트의 조합은 적합한 경화 방사선(curing radiation)에 포토레지스트를 노출하는 것을 촉진하여, 스루-홀 절연층(152)상의 복수의 전기 절연된 스루-홀 도전체(170)를 정의한다. 대조적으로, 종래 스루-홀의 수직 표면은 경화 방사선에 대한 스루-홀 내의 포토레지스트의 균일한 노출, 특히 코팅(8)의 상부층(10) 및 하부층(14)상의 하나 이상의 도전 트레이스, 또는 회로 패턴의 임의의 다른 부분을 정의하는 데 사용할 수 있는 조준 광에 대한 노출을 제한하거나 방해한다.
도 16 내지 19와 관련하여 전술한 2개 이상의 인쇄 회로 기판층(2)을 사용하 여 다층 PCB 어셈블리(60 또는 104)와 같은 다층 인쇄 회로 기판 어셈블리를 형성할 수 있으며, 2개 이상의 인접 인쇄 회로 기판층(2) 사이에 개재되는 층간 절연층(140)을 사용할 수도 사용하지 않을 수도 있다. 인쇄 회로 기판층(40, 52, 90 및 102)과 같이, 도 16 내지 19에 도시된 인쇄 회로 기판층(2)을 탭(36, 48, 92 또는 108)과 같은 하나 이상의 탭을 통한 패널의 제거 가능한 부분에 접속하거나 인쇄 회로 기판층(40, 52, 90 및 102)과 관련하여 전술한 방식 중 임의의 방식으로 패널로부터 싱귤레이팅할 수 있다.
볼 수 있는 바와 같이, 본 발명은 하나 이상의 인쇄 회로 기판층을 갖는 인쇄 회로 기판을 제공하는데, 각 층은 절연 물질에 의해 전체적으로 덮이지는 않지만 상당 부분이 덮이는 인쇄 회로 기판의 가장자리로 연장되는 도전판을 갖는다. 절연 물질에 의해 덮이지 않는 도전층의 가장자리는, 인쇄 회로 기판층을 제조 중에 형성하는 보다 큰 패널의 제거 가능한 부분에 회로 기판층을 결합하는 데 사용하는 회로 기판층의 가장자리 또는 탭에 위치시킨다. 도전층의 노출된 가장자리는 패널의 제거 가능한 부분으로부터 인쇄 회로 기판을 싱귤레이팅하면 노출되게 된다.
각 회로 기판층의 도전층은 두 가지 목적을 위해 기능할 수 있는데, 인쇄 회로 기판 또는 인쇄 회로 기판층의 한쪽 또는 양쪽 표면상에 배치되는 전기 부품으로부터 열을 전달하고 전기 부품으로 전력 또는 접지를 제공하는 것이다.
또한, 본 발명은 하나 이상의 지면 없는 스루-홀을 갖는 인쇄 회로 기판층을 제공한다. 바람직하게는, 단면에서, 각 스루-홀의 내부면의 한쪽은 단부 중간의 한 지점으로부터 한 단부에 인접하는 위치 또는 다른 단부에 인접하는 위치로 아치형 윤곽을 갖는다. 한 바람직한 실시예에서, 단면에서, 스루-홀의 내부면의 대향하는 측면은 대체적으로 쌍곡선 형상인 윤곽을 갖는다. 각 스루-홀의 한쪽의 내부면이 단면에 아치형 윤곽을 가지므로, 각 스루-홀은 이를 통해 연장되는 단일 스루-홀 도전체 또는 복수의 전기 절연 스루-홀 도전체를 포함할 수 있다. 단일 스루-홀의 다수의 전기 절연 스루-홀 도전체를 형성하는 기능은 대향하는 표면 또는 층들 사이에 신호를 전달하기 위해 요구되는 회로 기판을 통한 스루-홀의 개수를 감소시킬 수 있다. 따라서, 본 발명에 따른 지면 없는 스루-홀 또는 비아의 사용은 인쇄 회로 기판의 대향하는 표면들 사이에 신호를 전달하기 위해 인쇄 회로 기판에서 요구되는 스루-홀 또는 비아의 개수를 감소시킬 수 있다.
바람직한 실시예를 참조하여 본 발명을 설명하였다. 상세한 설명을 판독하고 이해하면 수정 및 변형이 명백할 것이다. 예를 들어, 다층 PCB 어셈블리(60)는 PCB층(30 및 42) 사이에서 라미네이팅하는 층간 절연층(140)과 같은 절연층을 사용하거나 사용하지 않고 PCB층(30 및 42)을 함께 라미네이팅하여 형성하는 것으로 설명하였다. 그러나, 다층 PCB 어셈블리는 하나 이상의 인접 PCB층쌍 사이에서 라미테이팅되는 층간 절연층(140)과 같은 절연층을 사용하거나 사용하지 않고 함께 라미네이팅되는 3개 이상의 PCB층으로부터 형성할 수 있고, 각 인접 PCB층 쌍의 회로 패턴은 원하는 방식으로 전기 접속할 수 있다. 또한, 전기 부품, 가령 캐패시터(134)는 다층 PCB 어셈블리(104)의 인접 PCB층(90 및 102)의 탭(92 및 108)에 접속되는 것으로 설명하였다. 그러나, 전기 부품을 3개 이상의 PCB층을 갖는 다층 PCB 어셈블리의 인접 또는 인접하지 않는 PCB층의 탭들 사이에 접속할 수 있다. 본 발명은 첨부된 청구범위 또는 그 균등물 내에 존재하는 한 모든 이러한 변형을 포함하는 것으로 의도된다.

Claims (36)

  1. 다층 회로 기판으로서,
    복수의 회로 기판으로서, 각 회로 기판은, 도전 시트(conductive sheet)의 한 표면을 덮는 상부 절연층과, 상기 도전 시트의 다른 한 표면을 덮는 하부 절연층과, 상기 도전 시트의 가장자리 및 상기 상부층과 하부층 중 적어도 하나의 외향 표면상에 정의되는 회로 패턴을 덮는 가장자리 절연층으로 코팅되는 전기 도전 시트를 포함하는, 상기 복수의 회로 기판과,
    상기 복수의 회로 기판 중 제 1 회로 기판의 상부층과 상기 복수의 회로 기판 중 제 2 회로 기판의 하부층 사이에 개재되는 층간 절연층(an insulating interlayer)을 포함하는
    다층 회로 기판.
  2. 제 1 항에 있어서,
    상기 가장자리 절연층은 상기 도전 시트의 가장자리의 적어도 일부가 노출되는 적어도 하나의 개구(opening)를 포함하는
    다층 회로 기판.
  3. 제 1 항에 있어서,
    상기 층간 절연층에 의해 상기 제 1 및 제 2 회로 기판상에 상기 회로 패턴을 전기 접속하는 적어도 하나의 전기 도전체를 더 포함하는
    다층 회로 기판.
  4. 제 1 항에 있어서,
    상기 회로 기판 중 한 회로 기판의 상기 회로 패턴은, 상기 한 회로 기판의 상기 상부층상의 적어도 하나의 전기 도전체와, 상기 한 회로 기판의 상기 하부층상의 적어도 하나의 전기 도전체를 포함하고,
    스루-홀(through-hole) 또는 비아(via)가 상기 한 회로 기판을 통해 연장되되,
    상기 스루-홀은, 내부를 통해 연장되며 상기 한 회로 기판의 상기 상부층상의 상기 하나의 전기 도전체와 상기 한 회로 기판의 상기 하부층상의 상기 하나의 전기 도전체를 전기 접속하는 전기 도전 내부면을 구비하고,
    상기 전기 도전 내부면은 스루-홀 절연층에 의해 상기 전기 도전 시트로부터 전기적으로 절연되는
    다층 기판 회로.
  5. 제 4 항에 있어서,
    상기 스루-홀의 상기 내부면은, 상기 한 회로 기판의 상기 상부층에 인접하는 한 위치로부터 상기 한 회로 기판의 상기 상부층과 상기 하부층 중간의 한 위치로 수렴하고(converges), 상기 한 회로 기판의 상기 상부층과 상기 하부층 중간의 상기 위치로부터 상기 한 회로 기판의 상기 하부층에 인접하는 한 위치로 분기하는(diverges)
    다층 회로 기판.
  6. 제 5 항에 있어서,
    단면에서, 상기 스루-홀의 한쪽의 상기 내부면은, 상기 상부층 및 상기 하부층 중간의 상기 위치로부터 상기 상부층에 인접하는 상기 위치 또는 상기 하부층에 인접하는 상기 위치로 아치형 윤곽(arcuate outline)을 갖는
    다층 회로 기판.
  7. 제 6 항에 있어서,
    단면에서, 상기 스루-홀의 상기 내부면의 대향하는 측면은 대체적으로 쌍곡선 형상의 윤곽을 갖는
    다층 회로 기판.
  8. 제 1 항에 있어서,
    상기 회로 기판 중 한 회로 기판의 상기 회로 패턴은, 상기 한 회로 기판의 상기 상부층상의 복수의 전기 도전체 및 상기 한 회로 기판의 상기 하부층상의 복수의 전기 도전체를 포함하고,
    스루-홀 또는 비아는 상기 한 회로 기판을 통해 연장되되,
    상기 스루-홀은 내부를 통해 연장되는 복수의 스루-홀 도전체를 포함하고, 각 스루-홀 도전체는 서로 전기 절연되며, 각 스루-홀 도전체는 상기 한 회로 기판의 상기 상부층 또는 상기 하부층상에 적어도 하나의 전기 도전체에 전기 접속되는
    다층 회로 기판.
  9. 제 8 항에 있어서,
    상기 스루-홀의 내부면은, 상기 한 회로 기판의 상기 상부층에 인접하는 한 위치로부터 상기 한 회로 기판의 상기 상부층과 상기 하부층 중간의 한 위치로 수렴하고, 상기 한 회로 기판의 상기 상부층과 상기 하부층 중간의 상기 위치로부터 상기 한 회로 기판의 상기 하부층에 인접하는 한 위치로 분기하는
    다층 회로 기판.
  10. 제 9 항에 있어서,
    단면에서, 상기 스루-홀 도전체 중 하나 또는 한 쌍의 스루-홀 도전체들 사이에 배치되는 상기 스루-홀 절연층의 한쪽은 상기 상부층 및 상기 하부층 중간의 상기 위치로부터 상기 상부층에 인접하는 상기 위치 또는 상기 하부층에 인접하는 상기 위치로 아치형 윤곽을 갖는
    다층 회로 기판.
  11. 제 10 항에 있어서,
    상기 한 스루-홀 도전체 전체의 단면 또는 한 쌍의 스루-홀 도전체 사이에 배치되는 상기 스루-홀 절연층의 한쪽은 대체적으로 쌍곡선의 한쪽의 형상인 윤곽을 갖는
    다층 회로 기판.
  12. 다층 회로 기판 형성 방법으로서,
    (a)복수의 회로 기판을 제공하는 단계로서, 각 회로 기판은 절연 물질로 부합하게(conformally) 코팅되는 전기 도전 시트를 포함하는, 복수의 회로 기판 제공 단계와,
    (b)상기 회로 기판 중 하나에 제 1 회로 기판을 형성하는 단계와,
    (c)상기 회로 기판 중 다른 하나에 제 2 회로 기판을 형성하는 단계와,
    (d) 상기 한 회로 기판과 상기 다른 회로 기판 사이에 배치되는 층간 절연층과 함께 상기 복수의 회로 기판을 라미네이팅하는 단계를 포함하되,
    상기 제 1 및 제 2 회로는 상기 층간 절연층에 의해 전기 접속되는
    다층 회로 기판 형성 방법.
  13. 제 12 항에 있어서,
    각 회로는 적어도 하나의 도전체를 포함하는
    다층 회로 기판 형성 방법.
  14. 제 12 항에 있어서,
    상기 부합하게 코팅된 절연 물질은 상기 도전 시트의 가장자리의 적어도 일부가 노출되는 적어도 하나의 개구를 포함하는
    다층 회로 기판 형성 방법.
  15. 제 14 항에 있어서,
    상기 하나의 개구는 상기 회로 기판의 외각 내부 또는 외부의 상기 회로 기판으로부터 연장되는 탭(a tab)상에 존재하는
    다층 회로 기판 형성 방법.
  16. 제 12 항에 있어서,
    상기 한 회로 기판의 상기 도전 시트의 스루-홀 또는 비아를 상기 절연 물질로 부합하게 코팅하는 단계와,
    상기 스루-홀 내의 상기 절연 물질의 적어도 일부상에 적어도 하나의 스루-홀 도전체를 형성하는 단계를 더 포함하되,
    상기 하나의 스루-홀 도전체는, 상기 제 1 회로 기판의 한쪽에 형성되는 상기 제 1 회로 중 적어도 하나의 도전체 및 상기 한 회로 기판의 다른 쪽에 형성되는 상기 하나의 회로 중 적어도 하나의 도전체에 전기 접속되는
    다층 회로 기판 형성 방법.
  17. 제 16 항에 있어서,
    상기 스루-홀 내의 상기 절연 물질상에 복수의 전기 절연 스루-홀 도전체를 형성하는 단계를 더 포함하되,
    각 스루-홀 도전체는 상기 제 1 회로 기판의 한쪽 또는 반대쪽에 형성되는 상기 제 1 회로의 적어도 하나의 도전체에 전기 접속되는
    다층 회로 기판 형성 방법.
  18. 제 17 항에 있어서,
    상기 스루-홀의 내부면은, 상기 한 회로 기판의 상부면에 인접하는 한 위치로부터 상기 한 회로 기판의 상기 상부면과 상기 하부면 중간의 한 위치로 수렴하고, 상기 한 회로 기판의 상부면 및 하부면 중간의 상기 위치로부터 상기 한 회로 기판의 상기 하부면에 인접하는 한 위치로 분기하는
    다층 회로 기판 형성 방법.
  19. 제 18 항에 있어서,
    단면에서, 상기 스루-홀의 한쪽은 상기 상부면과 상기 하부면의 상기 중간 위치로부터 상기 상부면에 인접하는 상기 위치 또는 상기 하부면에 인접하는 상기 위치로 아치형 윤곽을 갖는
    다층 회로 기판 형성 방법.
  20. 제 19 항에 있어서,
    상기 스루-홀의 한쪽의 단면은 대체적으로 쌍곡선의 한쪽의 형상인 윤곽을 갖는
    다층 회로 기판 형성 방법.
  21. 회로 기판으로서,
    자신의 한 표면을 덮는 상부 절연층과, 다른 한 표면을 덮는 하부 절연층과, 가장자리를 덮는 가장자리 절연층으로 코팅되는 전기 도전 시트와,
    상기 회로 기판의 상기 상부층의 전기 도전체 및 상기 회로 기판의 상기 하부층의 전기 도전체와,
    상기 회로 기판을 통하는 스루-홀 또는 비아를 포함하되,
    상기 스루-홀은, 내부를 통해 연장되어 상기 상부층의 상기 전기 도전체와 상기 하부층의 전기 도전체를 전기 접속하는 스루-홀 도전체를 가지며,
    상기 스루-홀 도전체는 스루-홀 절연층에 의해 상기 전기 도전 시트로부터 전기 절연되는
    회로 기판.
  22. 제 21 항에 있어서,
    상기 가장자리 절연층은 상기 도전 시트의 가장자리의 적어도 일부가 노출되는 적어도 하나의 개구를 포함하는
    회로 기판.
  23. 제 21 항에 있어서,
    상기 스루-홀의 내부면은, 상기 회로 기판의 상기 상부층에 인접하는 한 위치로부터 상기 회로 기판의 상기 상부층과 상기 하부층 중간의 한 위치로 수렴하고, 상기 회로 기판의 상기 상부층과 상기 하부층 중간의 상기 위치로부터 상기 회로 기판의 상기 하부층에 인접하는 한 위치로 분기하는
    회로 기판.
  24. 제 23 항에 있어서,
    단면에서, 상기 스루-홀의 상기 내부면의 한쪽은 상기 상부층과 상기 하부층 중간의 상기 위치로부터 상기 상부층에 인접하는 상기 위치 또는 상기 하부층에 인접하는 상기 위치로 아치형 윤곽을 갖는
    회로 기판.
  25. 제 24 항에 있어서,
    상기 스루-홀의 상기 내부면의 대향하는 측면은 대체적으로 쌍곡선 형상의 윤곽을 갖는
    회로 기판.
  26. 제 21 항에 있어서,
    상기 회로 기판의 상기 상부층의 복수의 전기 도전체 및 상기 회로 기판의 상기 하부층의 복수의 전기 도전체를 더 포함하며,
    상기 스루-홀은 내부를 관통하는 복수의 스루-홀 도전체를 포함하고,
    각 스루-홀 도전체는 서로 전기 절연되며,
    각 스루-홀 도전체는 상기 상부층의 적어도 하나의 전기 도전체 및 상기 하부층의 적어도 하나의 전기 도전체에 전기 접속되는
    회로 기판.
  27. 제 26 항에 있어서,
    상기 스루-홀의 내부면은, 상기 회로 기판의 상기 상부층에 인접하는 한 위치로부터 상기 회로 기판의 상기 상부층과 상기 하부층 중간의 한 위치로 수렴하 고, 상기 회로 기판의 상기 상부층과 상기 하부층 중간의 상기 위치로부터 상기 회로 기판의 상기 하부층에 인접하는 한 위치로 분기하는
    회로 기판.
  28. 제 27 항에 있어서,
    단면에서, 상기 스루-홀의 상기 내부면은 상기 상부층과 상기 하부층 중간의 상기 위치로부터 상기 상부층에 인접하는 상기 위치 또는 상기 하부층에 인접하는 상기 위치로 아치형 윤곽을 갖는
    회로 기판.
  29. 제 28 항에 있어서,
    상기 스루-홀의 상기 단면은 대체적으로 쌍곡선의 한쪽의 형상인 윤곽을 갖는
    회로 기판.
  30. 회로 기판 형성 방법으로서,
    (a)내부를 관통하는 스루-홀 또는 비아를 구비하는 회로 기판을 제공하는 단 계와,
    (b)상기 스루-홀의 내부면을 포함하는 전기 도전 시트를 절연 물질로 부합하게 코팅하는 단계와,
    (c)상기 부합하게 코팅된 전기 도전 시트의 한쪽에 도전체를 형성하는 단계와,
    (d)상기 부합하게 코팅된 전기 도전 시트의 반대쪽에 다른 도전체를 형성하는 단계와,
    (e) 상기 스루-홀의 상기 절연 물질에 스루-홀 도전체를 형성하는 단계를 포함하되,
    상기 스루-홀 도전체는 상기 부합하게 코팅된 전기 도전 시트의 한쪽의 상기 도전체와 상기 부합하게 코팅된 전기 도전 시트의 반대쪽의 상기 도전체를 전기 접속하는
    회로 기판 형성 방법.
  31. 제 30 항에 있어서,
    상기 단계(c)는 상기 부합하게 코팅된 도전 시트의 한쪽에 복수의 도전체를 형성하는 단계를 포함하고,
    상기 단계(d)는 상기 부합하게 코팅된 전기 도전 시트의 반대쪽에 복수의 도전체를 형성하는 단계를 포함하며,
    상기 단계(e)는 상기 스루-홀의 상기 절연 물질상에 복수의 스루-홀 도전체를 형성하는 단계를 포함하고,
    각 스루-홀 도전체는 서로 전기 절연되며,
    각 스루-홀 도전체는 상기 부합하게 코팅된 전기 도전 시트의 한쪽의 적어도 하나의 도전체 및 상기 부합하게 코팅된 도전 시트의 반대쪽의 적어도 하나의 도전체에 전기 접속되는
    회로 기판 형성 방법.
  32. 제 31 항에 있어서,
    상기 부합하게 코팅된 절연 물질은 상기 도전 시트의 가장자리의 적어도 일부가 노출되는 적어도 하나의 개구를 포함하는
    회로 기판 형성 방법.
  33. 제 32 항에 있어서,
    상기 도전 시트의 가장자리의 적어도 일부가 상기 회로 기판의 외각 내부 또는 외부의 상기 회로 기판으로부터 연장되는 탭상에 존재하는
    회로 기판 형성 방법.
  34. 제 30 항에 있어서,
    상기 스루-홀의 내부면은, 상기 부합하게 코팅되는 전기 도전 시트의 한쪽에 인접하는 한 위치로부터 상기 부합하게 코팅된 전기 도전 시트의 한쪽과 반대쪽 중간의 한 위치로 수렴하고, 상기 부합하게 코팅된 전기 도전 시트의 한쪽 및 반대쪽 중간의 상기 위치로부터 상기 부합하게 코팅된 도전 시트의 반대쪽에 인접하는 한 위치로 분기하는
    회로 기판 형성 방법.
  35. 제 34 항에 있어서,
    단면에서, 상기 스루-홀의 상기 내부면의 한쪽은 상기 한쪽 및 반대쪽 중간의 상기 위치로부터 상기 한쪽에 인접하는 상기 위치 또는 상기 반대쪽에 인접하는 상기 위치로 아치형 윤곽을 갖는
    회로 기판 형성 방법.
  36. 제 35 항에 있어서,
    상기 스루-홀의 상기 내부면이 상기 한쪽의 단면은 대체적으로 쌍곡선의 한쪽의 형상인 윤곽을 갖는
    회로 기판 형성 방법.
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