KR20070056724A - 클락 신호의 출력을 제어할 수 있는 컨트롤러와 그 방법,및 상기 컨트롤러를 구비하는 시스템 - Google Patents

클락 신호의 출력을 제어할 수 있는 컨트롤러와 그 방법,및 상기 컨트롤러를 구비하는 시스템 Download PDF

Info

Publication number
KR20070056724A
KR20070056724A KR1020050115738A KR20050115738A KR20070056724A KR 20070056724 A KR20070056724 A KR 20070056724A KR 1020050115738 A KR1020050115738 A KR 1020050115738A KR 20050115738 A KR20050115738 A KR 20050115738A KR 20070056724 A KR20070056724 A KR 20070056724A
Authority
KR
South Korea
Prior art keywords
signal
master
controller
bus
clock signal
Prior art date
Application number
KR1020050115738A
Other languages
English (en)
Other versions
KR101247247B1 (ko
Inventor
이창덕
문귀연
방삼룡
양신호
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020050115738A priority Critical patent/KR101247247B1/ko
Priority to US11/418,559 priority patent/US7698524B2/en
Priority to CNB2006100943576A priority patent/CN100481041C/zh
Publication of KR20070056724A publication Critical patent/KR20070056724A/ko
Application granted granted Critical
Publication of KR101247247B1 publication Critical patent/KR101247247B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
    • G06F13/4234—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus
    • G06F13/4243—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus with synchronous protocol
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
    • G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Bus Control (AREA)
  • Storage Device Security (AREA)
  • Memory System (AREA)

Abstract

클락 신호의 출력을 제어할 수 있는 컨트롤러, 및 상기 컨트롤러를 구비하는 시스템이 개시된다. 컨트롤러는 다수의 마스터들과 상기 다수의 마스터들 각각이 공유하여 사용하는 버스를 구비하며, 상기 다수의 마스터들 중에서 메모리 장치와 데이터를 주고받는 마스터가 데이터를 전송할 수 없는 상태가 되었을 때(예컨대, 상기 마스터가 상기 버스에 대한 소유권을 상실한 경우)에는 DC레벨을 갖는 신호를 출력하고 상기 마스터가 데이터를 전송할 수 있는 상태로 복귀되었을 경우(예컨대, 상기 마스터가 상기 버스에 대한 소유권을 회복한 경우)에는 클락 신호를 상기 메모리 장치로 출력한다. 동기 데이터 전송 모드에서 상기 컨트롤러와 상기 메모리 장치는 상기 클락 신호에 동기된 데이터를 주거나 받는다.
마스터, 슬레이브, 중재기

Description

클락 신호의 출력을 제어할 수 있는 컨트롤러와 그 방법, 및 상기 컨트롤러를 구비하는 시스템{Controller for controlling output of clock signal and system having the same}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 메모리 장치와 종래의 컨트롤러를 구비하는 일반적인 시스템의 블록도를 나타낸다.
도 2는 도 1에 도시된 메모리 장치와 인터페이싱하는 마스터로부터 출력된 신호들의 타이밍 도를 나타낸다.
도 3은 메모리 장치와 본 발명의 실시예에 따른 컨트롤러를 구비하는 본 발명의 일 실시예에 따른 시스템의 블록도를 나타낸다.
도 4는 본 발명의 일 실시예에 따른 마스터의 내부 블록도를 나타낸다.
도 5는 본 발명의 다른 실시예에 따른 마스터의 내부 블록도를 나타낸다.
도 6은 도 3 내지 도 5에 도시된 본 발명의 실시예에 따른 마스터로부터 출력된 신호들의 타이밍 도를 나타낸다.
도 7은 본 발명의 실시예에 따른 클락 신호 출력방법을 나타내는 흐름도이다.
본 발명은 제어장치와 제어방법에 관한 것으로, 보다 상세하게는 메모리 장치로 공급되는 클락 신호를 제어할 수 있는 장치와 방법에 관한 것이다.
도 1은 메모리 장치와 종래의 컨트롤러를 구비하는 일반적인 시스템의 블록도를 나타내고, 도 2는 도 1에 도시된 메모리 장치와 인터페이싱하는 마스터로부터 출력된 신호들의 타이밍 도를 나타낸다.
도 1과 도 2를 참조하면, 시스템(10)은 컨트롤러(20), 메모리 장치(40), 제1호스트(50), 및 제2호스트(52)를 구비한다.
상기 컨트롤러(20)는 다수의 마스터들(22, 24, 26, 및 28), 중재기(30), 제1슬레이브(32), 제2슬레이브(34), 및 버스(36)를 구비한다. 여기서 상기 제1슬레이브(32)는 제3마스터(26)와 주고받는 데이터를 저장하기 위한 데이터 램(RAM)이고, 상기 제2슬레이브(34)는 제4마스터(28)와 주고받는 데이터를 저장하기 위한 데이터 램(RAM)이라고 가정한다.
상기 다수의 마스터들(22, 24, 26, 및 28) 각각이 컨트롤러(20)내부의 버스(36)를 서로 공유하여 사용하기 때문에 상기 다수의 마스터들(22, 24, 26, 및 28) 사이에는 상기 버스(36)의 사용 또는 소유권(ownership)에 대한 우선순위(priority)가 있다.
상기 중재기(30)는 상기 다수의 마스터들(22, 24, 26, 및 28) 사이의 우선순 위를 소정의 방법(예컨대, 고정 순위방식(fixed priority), 라운드 로빈(round-robbin) 방법)에 따라 중재한다.
따라서 상기 다수의 마스터들(22, 24, 26, 및 28) 중에서 어느 하나의 마스터가 상기 버스(36)를 사용하는 경우, 나머지 마스터들은 잠깐 동안 대기해야 한다.
만일, 제1호스트(50)가 제3마스터(26), 버스(36), 제1슬레이브(32), 및 제2마스터(24)를 통하여 상기 메모리 장치(40)와 대용량(예컨대, 2KB)의 데이터를 한번에 주고받는 경우 상기 제2마스터(24)는 상기 버스(36)를 오랫동안 사용해야 한다. 또한, 제2호스트(52)가 제4마스터(28), 버스(36), 제2슬레이브(34), 및 상기 제2마스터(24)를 통하여 상기 메모리 장치(40)와 대용량의 데이터를 한번에 주고받는 경우에도 상기 제2마스터(24)는 상기 버스(36)를 오랫동안 사용해야 한다.
그러나, 상기 제2마스터(24)보다 우선 순위가 높은 마스터(예컨대, 제1마스터(22))가 상기 버스(36)의 사용을 중재기(30)로 요청하고 상기 버스(36)를 사용하는 경우, 상기 제2마스터(24)는 상기 제1마스터(22)가 상기 버스(36)의 소유권을 잃을 때까지 잠시 동안 대기해야 한다.
즉, 제2마스터(24)보다 우선 순위가 높은 마스터(예컨대, 제1마스터(22))가 상기 버스(36)를 사용하고자하는 경우, 상기 제2마스터(24)는 현재까지 전송된 데이터(A, B, ..., C)의 어드레스(ADD)를 소정의 저장장치에 저장하고, 상기 버스(36)의 소유권을 상기 제1마스터(22)에게 넘겨주고 대기한다.
도 2에 도시된 바와 같이 상기 제2마스터(24)가 상기 버스(36)의 소유권을 다시 획득한 경우 남은 데이터(D, E, ..., G)를 다시 전송하기 위하여 상기 컨트롤러(20)의 제2마스터(24)와 상기 메모리 장치(40)는 다시 세팅(setting)되어야 하고, 상기 제2마스터(24)는 이미 전송된 데이터(예컨대, C)의 어드레스의 다음 어드레스를 메모리 장치(40)로 전송한 후 상기 메모리 장치(40)와 남은 데이터(D, E, ..., G)를 주거나 받는다.
따라서 상기 다수의 마스터들(22, 24, 26, 및 28)을 구비하는 상기 컨트롤러(20)의 제2마스터(24)와 상기 메모리 장치(40) 사이의 데이터 전송성능 또는 데이터 전송효율은 상당히 떨어지는 문제점이 있다.
또한, 상기 컨트롤러(20)의 제2마스터(24)와 상기 메모리 장치(40) 사이에 데이터를 주고받을 수 없는 상황(예컨대, 상기 제2마스터(24)가 상기 버스(36)에 대한 소유권을 잃은 경우)에서도 상기 제2마스터(24)는 상기 메모리 장치(40)로 클락 신호(CLK)를 계속 공급하므로, 상기 제2마스터(24)와 상기 메모리 장치(40)에서는 불필요한 전력이 소모되는 문제점이 있다.
따라서 본 발명이 이루고자 하는 기술적인 과제는 컨트롤러가 메모리 장치로 데이터를 전송할 수 없는 상태가 되었을 때 상기 메모리 장치로 공급되는 클락 신호를 차단할 수 있는 컨트롤러, 차단방법, 및 상기 컨트롤러를 구비하는 시스템을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 컨트롤러는 다수의 마스터들과 상기 다수 의 마스터들 각각이 공유하여 사용하는 버스를 구비하며, 상기 다수의 마스터들 중에서 메모리 장치와 데이터를 주고받는 마스터가 데이터를 전송할 수 없는 상태가 되었을 때(예컨대, 상기 마스터가 상기 버스에 대한 소유권을 상실한 경우)에는 DC레벨을 갖는 신호를 출력하고 상기 마스터가 데이터를 전송할 수 있는 상태로 복귀되었을 경우(예컨대, 상기 마스터가 상기 버스에 대한 소유권을 회복한 경우)에는 클락 신호를 상기 메모리 장치로 출력한다. 동기 데이터 전송 모드에서 상기 컨트롤러와 상기 메모리 장치는 상기 클락 신호에 동기된 데이터를 주거나 받는다.
상기 기술적 과제를 달성하기 위한 클락 신호에 동기되어 데이터를 주고받는 반도체 장치를 제어하는 컨트롤러는 클락 신호를 소정시간 지연시키기 위한 지연 로직, 및 중재기로부터 출력된 중재신호에 기초하여 제1입력단자를 통하여 입력된 DC레벨을 갖는 신호와 제2입력단자를 통하여 입력된 상기 지연 로직의 출력신호 중에서 어느 하나의 신호를 상기 반도체 장치로 출력하는 선택회로를 구비한다.
상기 기술적 과제를 달성하기 위한 클락 신호에 동기되어 데이터를 주고받는 반도체 장치를 제어하는 컨트롤러는 모드 정보 저장회로, 선택신호 발생회로, 및 선택회로를 구비한다. 상기 모드 정보 저장회로는 전송 모드에 대한 정보를 저장하고, 상기 선택신호 발생회로는 중재기로부터 출력된 중재신호와 상기 모드 정보 저장장치로부터 출력된 신호를 수신하고, 이들의 논리조합에 기초하여 선택신호를 발생한다. 상기 선택회로는 DC레벨을 갖는 신호와 상기 클락 신호를 수신하고, 상기 선택신호 발생회로로부터 출력된 상기 선택신호에 기초하여 상기 클락 신호와 상기 DC레벨을 갖는 신호 중에서 어느 하나의 신호를 상기 반도체 장치로 출력한다.
상기 기술적 과제를 달성하기 위한 컨트롤러는 버스, 상기 버스에 접속된 제1마스터, 상기 버스에 접속된 제2마스터, 및 상기 버스에 접속되고, 상기 제1마스터 또는 상기 제2마스터에게 상기 버스에 대한 소유권을 중재하기 위한 중재기를 구비하며, 상기 제2마스터는 상기 중재기로부터 출력된 제1중재신호에 응답하여 클락 신호를 출력하거나 상기 중재기로부터 출력된 제2중재신호에 응답하여 DC레벨을 갖는 신호를 출력한다.
상기 제2마스터는 상기 제2마스터가 상기 버스에 대한 소유권을 갖는 경우에 상기 중재기로부터 출력된 상기 제1중재신호에 응답하여 상기 클락 신호를 출력하고, 상기 제2마스터가 상기 버스에 대한 소유권을 갖지 못하는 경우에 상기 중재기로부터 출력된 상기 제2중재신호에 응답하여 상기 DC레벨을 갖는 신호를 출력한다.
상기 제2마스터는 전송 모드에 대한 정보를 저장하는 모드정보 저장회로, 상기 제1중재신호와 상기 제2중재신호 중에서 어느 하나와 상기 모드 정보 저장장치로부터 출력된 신호를 수신하고, 이들의 논리조합에 기초하여 선택신호를 발생하는 선택신호 발생회로, 및 상기 DC레벨을 갖는 신호와 상기 클락 신호를 수신하고, 상기 선택신호 발생회로로부터 출력된 상기 선택신호에 기초하여 상기 DC레벨을 갖는 신호와 상기 클락 신호 중에서 어느 하나의 신호를 출력하는 선택회로를 구비한다.
상기 기술적 과제를 달성하기 위한 시스템은 클락 신호를 출력하는 컨트롤러, 및 상기 컨트롤러로부터 출력된 클락 신호에 동기되어 상기 컨트롤러와 데이터 통신하는 반도체 장치를 구비하며, 상기 컨트롤러는 버스, 상기 버스에 접속된 제1마스터, 상기 버스에 접속된 제2마스터, 및 상기 버스에 접속되고, 상기 제1마스터 또는 상기 제2마스터에게 상기 버스에 대한 소유권을 중재하기 위한 중재기를 구비하며, 상기 제2마스터는 상기 중재기로부터 출력된 제1중재신호에 응답하여 클락 신호를 출력하거나 상기 중재기로부터 출력된 제2중재신호에 응답하여 DC레벨을 갖는 신호를 출력한다.
상기 기술적 과제를 달성하기 위한 메모리 장치와 컨트롤러를 구비하는 시스템은 상기 컨트롤러는 다수의 마스터들, 상기 다수의 마스터들 각각이 공유하여 사용하는 버스, 및 상기 다수의 마스터들 사이에서 상기 버스의 사용권한을 중재하는 중재기를 구비하며, 동기 데이터 전송 모드에서 상기 다수의 마스터들 중에서 상기 메모리 장치와 데이터를 주고받는 것을 제어하는 제1마스터는 상기 중재기의 중재결과에 기초하여 클락 신호 또는 DC레벨을 갖는 신호를 상기 메모리 장치로 출력한다.
상기 기술적 과제를 달성하기 위한 클락 신호 공급방법은 컨트롤러가 클락 신호에 동기된 데이터를 메모리 장치와 주거나 받는 단계, 상기 컨트롤러가 내부 리소스에 대한 사용권한을 잃은 경우 상기 메모리 장치로 DC레벨을 갖는 신호를 공급하는 단계, 및 상기 컨트롤러가 상기 내부 리소스에 대한 사용권한을 다시 획득한 경우 상기 메모리 장치로 상기 클락 신호를 다시 공급하는 단계를 구비한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 메모리 장치와 본 발명의 실시예에 따른 컨트롤러를 구비하는 본 발명의 일실시예에 따른 시스템의 블록도를 나타낸다.
도 3을 참조하면, 본 발명에 따른 시스템(100)은 컨트롤러(110), 메모리 장치(130), 및 호스트(140)를 구비한다. 상기 시스템(100)은 핸드셋(handsets), 디지털 TV, 디지털 카메라, GPS, 메모리 카드, 등에 사용될 수 있다. 상기 메모리 카드로는 SD(security digital)카드, MMC(multimedia card)가 있다.
상기 컨트롤러(110)는 호스트(140)의 제어하에 상기 메모리 장치(130)와 소정의 데이터를 주고받는다. 상기 컨트롤러(110)는 다수의 마스터들(112, 114, 및 116), 버스(118), 중재기(120), 제1슬레이브(122), 및 제2슬레이브(124)를 구비한다. 상기 버스(118)는 내부 리소스(resource)의 일예이다.
상기 제1마스터(112)는 상기 컨트롤러(110)의 전반적인 동작을 제어하는 MCU(micro control unit)이고, 상기 제2마스터(114)는 상기 메모리 장치(130)와 인터페이싱하는 마스터이고, 상기 제3마스터(116)는 상기 호스트(140)와 인터페이싱하는 마스터이다. 상기 제2마스터(114)는 도 6에 도시된 바와 같은 제어신호들(CLK, /AVD, /CE, 등)을 메모리 장치(140)로 출력한다.
상기 다수의 마스터들(112, 114, 및 116) 각각은 버스(118)를 공유해서 사용한다. 상기 중재기(120)는 상기 다수의 마스터들(112, 114, 및 116) 사이에서 버스(118)의 사용에 대한 우선순위를 결정한다. 상기 다수의 마스터들(112, 114, 및 116) 각각과 상기 중재기(120) 사이에 주고받는 버스 사용신호(bus request signal)와 버스 사용 허가 신호(bus grant signal)는 당업계에서 통상의 지식을 가진자에게 잘 알려져 있으므로 이에 대한 설명은 생략한다.
여기에서, 상기 제1마스터(112)의 상기 버스(118)에 대한 우선순위는 다른 마스터들(114와 116) 각각의 상기 버스(18)에 대한 우선순위보다 높다고 가정한다.
상기 제1슬레이브(122)는 데이터 저장장치의 일예로서 펌웨어(firmware)와 일반적인 데이터를 저장한다. 즉, 상기 제1슬레이브(122)는 제1마스터(112)의 제어하에 상기 제1마스터(112)와 주고받는 데이터를 저장한다.
상기 제2슬레이브(124)는 데이터 저장장치의 일예로서 상기 제2마스터(114)와 제3마스터(116)사이에서 주고받는 데이터를 저장한다.
즉, 상기 제2마스터(114)는 상기 메모리 장치(130)와 데이터를 주고받고, 상기 제3마스터(116)는 상기 호스트(140)와 데이터를 주고받고, 상기 호스트(140)와 상기 메모리 장치(130) 사이에 주고받는 데이터는 상기 제2슬레이브(124)에 일시적으로 저장된다. 따라서 상기 제2슬레이브(124)는 버퍼의 기능을 한다.
상기 메모리 장치(130)는 NAND 플레쉬 메모리 코어, NOR 인터페이스 로직, 및 SRAM버퍼를 구비한다. 또는, 상기 메모리 장치(130)는 로직이 내장된 NAND 플레쉬 메모리(logic embeded NAND 플레쉬 메모리)로서 상기 메모리 장치(130)는 삼성전자의 OneNANDTM으로 구현될 수 있다. 상기 메모리 장치(130)가 삼성전자의 OneNANDTM으로 구현되는 경우 상기 메모리 장치의 동작과 구조는 사양서 (specification)에 기재된 내용을 따른다.
그리고, 상기 메모리 장치(130)는 NAND 플레쉬 메모리, 컨트롤러 로직, 버퍼 램, 및 하드웨어 ECC를 구비하는 하나의 칩으로 구현될 수도 있다. 상기 메모리 장치(130)는 NAND 플레쉬 메모리를 코어(core)로 하는 비휘발성 메모리 장치로 구현될 수도 있다.
상기 제2마스터(114)가 상기 버스(118)를 사용하여 메모리 장치(130)와 제2슬레이브(124)사이에서 데이터를 주거나 받는 도중에 상기 제2마스터(114)의 우선순위보다 높은 우선순위를 갖는 상기 제1마스터(112)가 상기 버스(118)를 사용하고자하는 경우, 상기 제2마스터(114)는 데이터의 전송을 멈추고자 하는 구간(즉, 도 6에 도시된 데이터 홀드 구간)에서 클락 신호(CLK)의 레벨을 "0" 또는 "1"로 설정한다. 즉, 상기 제2마스터(114)는 상기 메모리 장치(130)로 공급되는 클락 신호(CLK)를 차단한다.
따라서 상기 제2마스터(114)로부터 상기 메모리 장치(130)로 출력된/출력될 데이터(C 또는 H) 또는 상기 메모리 장치(130)로부터 상기 제2마스터(114)로 출력된/출력될 데이터(C 또는 H)는 도 6에 도시된 바와 같이 현재의 데이터를 유지한다.
그리고, 상기 제2마스터(114)가 상기 버스(118)의 사용권한을 다시 얻은 경우 상기 제2마스터(114)는 정상적으로 토글링하는 클락 신호(CLK)를 상기 메모리 장치(130)로 다시 공급한다. 따라서 상기 제2마스터(114)와 상기 메모리 장치(130)는 상기 클락 신호(CLK)에 동기되어 대용량의 데이터를 주거나 받을 수 있다.
도 4는 본 발명의 일 실시예에 따른 마스터의 내부 블록도를 나타내고, 도 6은 도 3 내지 도 5에 도시된 본 발명의 실시예에 따른 마스터로부터 출력된 신호들의 타이밍 도를 나타낸다. 도 3 내지 도 5를 참조하면, 본 발명에 따른 제2마스터(114)는 모드 정보 저장회로(210), 선택신호 발생회로(220), 및 선택회로(226)를 구비하고, 지연 로직(224)을 선택적으로 더 구비할 수 있다.
상기 모드 정보 저장회로(210)는 비동기 데이터 전송 모드(asynchronous data transfer mode)에 대한 정보 또는 동기 데이터 전송 모드(synchronous data transfer mode)에 대한 정보를 저장한다. 상기 모드 정보 저장회로(210)는 SFR(specifical function register)로 구현될 수 있으나 이에 한정되는 것은 아니다.
예컨대, 상기 비동기 데이터 전송 모드일 때 상기 모드 정보 저장회로(210)로는 "0"의 데이터가 입력되고, 상기 동기 데이터 전송 모드일 때 상기 모드 정보 저장회로(210)로는 "1"의 데이터가 입력된다. 즉, 상기 제2마스터(114)의 외부로부터 입력되는 모드 선택신호(MODE_DEL)는 "0" 또는 "1"이다.
여기서, 상기 비동기 데이터 전송 모드란 상기 메모리 장치(130)로 공급되는 클락신호(CLK)에 동기되지 않은 데이터를 상기 제2마스터(114)와 상기 메모리 장치(130)가 주거나 받는 모드를 의미하고, 상기 동기 데이터 전송 모드란 상기 메모리 장치(130)로 공급되는 클락 신호(CLK)에 동기된 데이터를 상기 제2마스터(114)와 상기 메모리 장치(130)가 주거나 받는 모드를 의미한다.
상기 중재기(120)는 상기 제2마스터(114)가 상기 버스(118)에 대한 소유권을 갖는 경우에 상기 제2마스터(114)로 제1중재신호(예컨대, 하이 레벨 또는 논리 "1"을 갖는 중재신호; GRANT)를 출력한다.
그러나, 상기 중재기(120)는 상기 제2마스터(114)가 상기 버스(118)에 대한 소유권을 갖지 못하는 경우에 상기 제2마스터(114)로 제2중재신호(예컨대, 로우 레벨 또는 논리 "0"을 갖는 중재신호; GRANT)를 출력한다.
상기 선택신호 발생회로(220)는 상기 제1중재신호와 상기 제2중재신호 중에서 어느 하나의 중재신호와 상기 모드 정보 저장회로(210)로부터 출력된 신호를 수신하고 이들을 논리 조합하여 선택신호(SEL)를 발생한다. 상기 선택신호 발생회로(220)는 NAND 게이트(222)로 구현될 수 있으나 이에 한정되는 것은 아니다.
만일, 동기 데이터 전송 모드에서 상기 제2마스터(114)가 상기 버스(118)에 대한 소유권을 갖는 경우에 상기 선택신호 발생회로(220)는 하이 레벨(또는, 논리 "1")을 갖는 선택신호(SEL)를 출력한다.
상기 선택회로(226)는 제1입력단자("0")로 입력되는 DC레벨을 갖는 신호와 제2입력단자("1")로 입력되는 클락 신호(CLK)를 수신하고, 상기 선택신호 발생회로(220)로부터 출력된 상기 선택신호(SEL)에 기초하여 상기 제1입력단자("0")를 통하여 입력된 상기 DC레벨을 갖는 신호와 상기 제2입력단자("1")를 통하여 입력된 상기 클락 신호(CLK) 중에서 어느 하나의 신호를 반도체 장치(130)로 출력한다. 상기 선택회로(226)는 멀티플렉서로 구현될 수 있으나 이에 한정되는 것은 아니다.
상기 DC레벨을 갖는 신호는 로우 레벨(논리 "0", 또는 접지전압 레벨) 또는 하이 레벨(논리 "1" 또는 전원전압 레벨)을 갖는다. 그러나 상기 DC레벨을 갖는 신 호는 상기 제2마스터(114)에서 소비되는 전력을 줄이기 위하여 로우 레벨을 갖는 것이 바람직하다.
상기 제2마스터(114)는 클락 신호(CLK)를 소정시간 지연시키기 위한 지연 로직(224)를 더 구비할 수 있다. 즉, 상기 제2마스터(114)는 시스템 클락 신호(SYS_CLK)을 수신하고, 이를 소정시간 지연시키고, 클락 신호(CLK)를 출력한다.
상기 지연 로직(224)은 제2마스터(114)와 메모리 장치(130) 사이에서 데이터를 용이하게 주거나 받게 하기 위함이다. 즉, 상기 지연 로직(224)은 상기 제2마스터(114)와 상기 메모리 장치(130) 사이의 라인 딜레이(line delay)를 조절할 수 있다.
즉, 도 6에 도시된 바와 같이 동기 데이터 전송 모드에서 상기 제2마스터(114)가 상기 버스(118)에 대한 소유권을 갖는 경우에 상기 제2마스터(114)는 메모리 장치(130)로 정상적인 클락신호(CLK)를 출력한다. 데이터(A, B, C, D, E, H, I, 및 J)는 상기 클락 신호(CLK)의 상승 에지에 동기되어 상기 제2마스터(114)로 출력된다.
여기서 /AVD는 사양서에 기재된 바와 같이 Address Valid Detect를 나타내고, 동기 독출 동작시 상기 /AVD가 한 클락 사이클 동안 로우(low)를 유지하는 동안 모든 어드레스들(Address)은 클락 신호(CLK)의 상승 에지에서 래치된다. /CE는 칩 인에이블 신호를 나타낸다.
그러나, 상기 동기 데이터 전송 모드에서 상기 제2마스터(114)가 상기 버스(118)에 대한 소유권을 잃은 경우에 상기 제2마스터(114)는 상기 메모리 장치(130) 로 DC레벨을 갖는 신호를 출력한다.
도 6에 도시된 바와 같이 상기 DC레벨을 갖는 신호가 상기 메모리 장치(130)로 출력되는 동안, 상기 제2마스터(114)로부터 메모리 장치(130)로 출력될/출력된 데이터(C 또는 H) 또는 상기 메모리 장치(130)로부터 상기 제2마스터(114)로 출력된/출력될 데이터(C 또는 H)는 상기 제2마스터(114)가 상기 버스(118)에 대한 소유권을 다시 가질 때까지 그대로 유지된다. 즉, 데이터(C와 H)는 홀딩된다.
따라서 상기 제2마스터(114)는 상기 버스(118)를 사용하지 않는 동안에는 클락 신호(CLK)를 상기 메모리 장치(130)로 공급하지 않으므로, 상기 제2마스터(114) 및/또는 상기 메모리 장치(130)에서 소비되는 전력은 상당히 감소한다.
도 5는 본 발명의 다른 실시예에 따른 컨트롤러의 내부 블록도를 나타낸다. 도 5를 참조하면, 제2마스터(114)는 클락 신호(SYS_CLK)를 발생하는 클락신호 발생기(300)를 더 구비한다.
도 5와 도 6을 참조하면, 동기 데이터 전송 모드에서 상기 제2마스터(114)가 상기 버스(118)에 대한 소유권을 갖는 경우에 상기 제2마스터(114)는 메모리 장치(130)로 정상적인 클락 신호(CLK)를 출력한다.
그러나, 상기 동기 데이터 전송 모드에서 상기 제2마스터(114)가 상기 버스(118)에 대한 소유권을 잃은 경우에 상기 제2마스터(114)는 상기 메모리 장치(130)로 DC레벨을 갖는 신호를 출력한다. 상기 동기 데이터 전송 모드에서 상기 제2마스터(114)가 상기 버스(118)에 대한 소유권을 다시 획득한 경우에 상기 제2마스터(114)는 상기 메모리 장치(130)로 정상적인 클락 신호(CLK)를 출력한다.
상기 제2마스터(114)는 DMA(direct memory access)를 구비하며, 상기 DMA를 세팅(setting)하는 과정을 설명하면 다음과 같다. 우선, 제2마스터(114)의 초기 어드레스 레지스터(미도시)에 데이터를 기입하거나 독출할 제2슬레이브(124)의 어드레스를 기입한다. 그리고 상기 제2마스터(114)의 메모리 장치 초기 어드레스 레지스터(미도시)에 상기 데이터를 기입하거나 독출할 메모리 장치(130)의 어드레스를 기입한다.
그리고, 상기 제2마스터(114)의 데이터 카운터 레지스터(미도시)에 DMA를 이영하여 전송할 데이터의 크기(size)를 기입하고, 상기 제2마스터(114)의 제어 레지스터(미도시)에 데이터 전송 방향(기입 또는 독출)을 세팅하고, 동기 독출/기입 동작 레이턴시 (synchronous read/write operating latency)를 세팅하고, 상기 DMA를 실행시킨다.
도 7은 본 발명의 실시예에 따른 클락 신호 출력방법을 나타내는 흐름도이다. 도 3 내지 도 7을 참조하여 클락 신호(CLK) 공급 방법을 설명하면 다음과 같다. 동기 데이터 전송 모드(또는 동기 버스트 독출/기입 모드)에서 메모리 장치(130)와 상기 메모리 장치(130)사이에서 주고받는 데이터는 클락 신호(CLK)에 동기되어 전송된다(S110).
상기 동기 데이터 전송 모드에서 상기 제2마스터(114)는 중재기(120)로부터 출력된 제1중재신호와 상기 제2중재신호 중에서 어느 하나에 기초하여 상기 제2마스터(114)에게 버스(118)의 소유권이 있는가의 여부를 판단한다(S120).
상기 제2마스터(114)가 상기 버스(118)에 대한 소유권을 갖는 경우, 상기 제 2마스터(114)는 상기 메모리 장치(130)로 정상적인 클락 신호(CLK)를 출력한다(S140).
그러나, 상기 동기 데이터 전송 모드에서, 상기 제2마스터(114)가 상기 버스(118)에 대한 소유권을 잃은 경우, 상기 제2마스터(114)는 상기 메모리 장치(130)로 DC레벨을 갖는 신호를 출력한다(S130).
상기 제2마스터(114)는 상기 S120 단계, S130단계, 및 S140단계를 지속적으로 수행하면서, 효율적으로 메모리 장치(130)와 대용량의 데이터를 주고받는다.
본 발명에 따른 클락 신호 공급방법은 컴퓨터로 읽을 수 있는 기록매체에 컴퓨터가 읽을 수 있는 코드로서 구현하는 것이 가능하다. 컴퓨터가 읽을 수 있는 기록매체는 컴퓨터 시스템에 의하여 읽혀질 수 있는 데이터가 저장되는 모든 종류의 기록장치를 포함한다. 컴퓨터가 읽을 수 있는 기록매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어, 분산방식으로 컴퓨터가 읽을 수 있는 코드가 저장되고 실행될 수 있다. 그리고 본 발명을 구현하기 위한 기능적인(functional) 프로그램, 코드 및 코드 세그먼트들은 본 발명이 속하는 기술분야의 프로그래머들에 의해 용이하게 추론될 수 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 클락 신호를 제어할 수 있는 컨트롤러는 동기 데이터 전송 모드에서 데이터를 전송할 수 없을 때 메모리 장치로 공급되는 상기 클락 신호를 차단할 수 있으므로 불필요한 상기 메모리 장치의 동작을 막을 수 있는 효과가 있다.
또한, 상기 메모리 장치로 공급되는 상기 클락 신호가 차단됨에 따라 토글링하는 상기 클락 신호에 기초하여 상기 컨트롤러와 상기 메모리 장치에서 불필요하게 소비되는 전력을 줄일 수 있는 효과가 있다.
또한, 상기 컨트롤러, 및 상기 컨트롤러와 메모리 장치를 구비하는 시스템은 상기 메모리 장치로 데이터를 전송하는 도중에 상기 데이터를 전송할 수 없는 상황이 발생된 후 상기 상황이 종료되는 경우라고 상기 컨트롤러와 상기 메모리 장치의 설정을 다시 할 필요가 없으므로, 상기 컨트롤러와 상기 시스템의 성능이 저하되지 않는 효과가 있다.

Claims (18)

  1. 클락 신호에 동기되어 데이터를 주고받는 반도체 장치를 제어하는 컨트롤러에 있어서,
    클락 신호를 소정시간 지연시키기 위한 지연 로직; 및
    중재신호에 기초하여 제1입력단자를 통하여 입력된 DC레벨을 갖는 신호와 제2입력단자를 통하여 입력된 상기 지연 로직의 출력신호 중에서 어느 하나의 신호를 상기 반도체 장치로 출력하는 선택회로를 구비하는 것을 특징으로 하는 컨트롤러.
  2. 제1항에 있어서, 상기 반도체 장치는 로직이 내장된 NAND 플레쉬 메모리인 것을 특징으로 하는 컨트롤러.
  3. 클락 신호에 동기되어 데이터를 주고받는 반도체 장치를 제어하는 컨트롤러에 있어서,
    전송 모드에 대한 정보를 저장하는 모드 정보 저장회로;
    중재기로부터 출력된 중재신호와 상기 모드 정보 저장장치로부터 출력된 신호를 수신하고, 이들의 논리조합에 기초하여 선택신호를 발생하는 선택신호 발생회로; 및
    DC레벨을 갖는 신호와 상기 클락 신호를 수신하고, 상기 선택신호 발생회로로부터 출력된 상기 선택신호에 기초하여 상기 클락 신호와 상기 DC레벨을 갖는 신 호 중에서 어느 하나의 신호를 상기 반도체 장치로 출력하는 선택회로를 구비하는 것을 특징으로 하는 컨트롤러.
  4. 제3항에 있어서, 상기 반도체 장치는 NAND 플레쉬 메모리 코어와 NOR 인터페이스와 SRAM 버퍼를 구비하는 반도체 장치인 것을 특징으로 하는 컨트롤러.
  5. 컨트롤러에 있어서,
    버스;
    상기 버스에 접속된 제1마스터;
    상기 버스에 접속되고, 상기 컨트롤러의 외부의 반도체 장치와 통신하는 제2마스터; 및
    상기 버스에 접속되고, 상기 제1마스터 또는 상기 제2마스터에게 상기 버스에 대한 소유권을 중재하기 위한 중재기를 구비하며,
    상기 제2마스터는 상기 중재기로부터 출력된 제1중재신호에 응답하여 클락 신호를 상기 반도체 장치로 출력하거나 상기 중재기로부터 출력된 제2중재신호에 응답하여 DC레벨을 갖는 신호를 상기 반도체 장치로 출력하는 것을 특징으로 하는 컨트롤러.
  6. 제5항에 있어서,
    상기 제2마스터는 상기 제2마스터가 상기 버스에 대한 소유권을 갖는 경우에 상기 중재기로부터 출력된 상기 제1중재신호에 응답하여 상기 클락 신호를 출력하고, 상기 제2마스터가 상기 버스에 대한 소유권을 갖지 못하는 경우에 상기 중재기로부터 출력된 상기 제2중재신호에 응답하여 상기 DC레벨을 갖는 신호를 출력하는 것을 특징으로 하는 컨트롤러.
  7. 제5항에 있어서, 상기 제2마스터는,
    상기 DC레벨을 갖는 신호를 수신하는 제1입력단자, 상기 클락 신호를 수신하는 제2입력단자, 및 출력단자를 구비하고, 상기 제1중재신호와 상기 제2중재신호 중에서 어느 하나의 신호에 응답하여 상기 DC레벨을 갖는 신호와 상기 클락 신호 중에서 어느 하나의 신호를 상기 출력단자를 통하여 출력하는 선택회로를 구비하는 것을 특징으로 하는 컨트롤러.
  8. 제5항에 있어서, 상기 제2마스터는,
    전송 모드에 대한 정보를 저장하는 모드정보 저장회로;
    상기 제1중재신호와 상기 제2중재신호 중에서 어느 하나와 상기 모드 정보 저장장치로부터 출력된 신호를 수신하고, 이들의 논리조합에 기초하여 선택신호를 발생하는 선택신호 발생회로; 및
    상기 DC레벨을 갖는 신호와 상기 클락 신호를 수신하고, 상기 선택신호 발생회로로부터 출력된 상기 선택신호에 기초하여 상기 DC레벨을 갖는 신호와 상기 클락 신호 중에서 어느 하나의 신호를 출력하는 선택회로를 구비하는 것을 특징으로 하는 컨트롤러.
  9. 제5항에 있어서, 상기 제2마스터는,
    상기 클락 신호를 발생하기 위한 클락 신호발생기를 더 구비하는 것을 특징으로 하는 컨트롤러.
  10. 제5항에 있어서, 상기 제2마스터는,
    동기 데이터 전송 모드에 대한 정보 또는 비동기 데이터 전송 모드에 대한 정보를 저장하는 모드정보 저장회로;
    상기 제1중재신호와 상기 제2중재신호 중에서 어느 하나와 상기 모드 정보 저장장치로부터 출력된 신호를 수신하고, 이들의 논리조합에 기초하여 선택신호를 발생하는 선택신호 발생회로;
    상기 클락 신호를 소정시간 지연시키기 위한 지연회로; 및
    상기 DC레벨을 갖는 신호와 상기 지연회로의 출력신호를 수신하고, 상기 선택신호 발생회로로부터 출력된 상기 선택신호에 기초하여 상기 DC레벨을 갖는 신호와 상기 지연회로의 출력신호 중에서 어느 하나의 신호를 출력하는 선택회로를 구비하는 것을 특징으로 하는 컨트롤러.
  11. 제10항에 있어서, 상기 제2마스터는,
    상기 클락 신호를 발생하기 위한 클락 신호발생기를 더 구비하는 것을 특징 으로 하는 컨트롤러.
  12. 시스템에 있어서,
    클락 신호를 출력하는 컨트롤러; 및
    상기 컨트롤러로부터 출력된 클락 신호에 동기되어 상기 컨트롤러와 데이터 통신하는 반도체 장치를 구비하며,
    상기 컨트롤러는,
    버스;
    상기 버스에 접속된 제1마스터;
    상기 버스에 접속된 제2마스터; 및
    상기 버스에 접속되고, 상기 제1마스터 또는 상기 제2마스터에게 상기 버스에 대한 소유권을 중재하기 위한 중재기를 구비하며,
    상기 제2마스터는 상기 중재기로부터 출력된 제1중재신호에 응답하여 클락 신호를 출력하거나 상기 중재기로부터 출력된 제2중재신호에 응답하여 DC레벨을 갖는 신호를 출력하는 것을 특징으로 하는 시스템.
  13. 제12항에 있어서, 상기 제2마스터는,
    전송 모드에 대한 정보를 저장하는 모드 정보 저장회로;
    상기 제1중재신호와 상기 제2중재신호 중에서 어느 하나와 상기 모드 정보 저장장치로부터 출력된 신호를 수신하고, 이들의 논리조합에 기초하여 선택신호를 발생하는 선택신호 발생회로;
    상기 클락 신호를 소정시간 지연시키기 위한 지연회로; 및
    상기 DC레벨을 갖는 신호와 상기 지연회로의 출력신호를 수신하고, 상기 선택신호 발생회로로부터 출력된 상기 선택신호에 기초하여 상기 DC레벨을 갖는 신호와 상기 지연회로의 출력신호 중에서 어느 하나의 신호를 출력하는 선택회로를 구비하는 것을 특징으로 하는 시스템.
  14. 제12항에 있어서, 상기 제2마스터는 상기 제2마스터가 상기 버스에 대한 소유권을 갖는 경우에 상기 중재기로부터 출력된 상기 제1중재신호에 응답하여 상기 클락 신호를 출력하고, 상기 제2마스터가 상기 버스에 대한 소유권을 갖지 못하는 경우에 상기 중재기로부터 출력된 상기 제2중재신호에 응답하여 상기 DC레벨을 갖는 신호를 출력하는 것을 특징으로 하는 시스템.
  15. 메모리 장치와 컨트롤러를 구비하는 시스템에 있어서,
    상기 컨트롤러는,
    다수의 마스터들;
    상기 다수의 마스터들 각각이 공유하여 사용하는 버스; 및
    상기 다수의 마스터들 사이에서 상기 버스의 사용권한을 중재하는 중재기를 구비하며,
    동기 데이터 전송 모드에서 상기 다수의 마스터들 중에서 상기 메모리 장치 와 데이터를 주고받는 것을 제어하는 제1마스터는 상기 중재기의 중재결과에 기초하여 클락 신호 또는 DC레벨을 갖는 신호를 상기 메모리 장치로 출력하는 것을 특징으로 하는 시스템.
  16. 제15항에 있어서,
    상기 제1마스터는 상기 중재기의 중재결과에 기초하여 상기 버스에 대한 소유권을 유지하는 동안에는 상기 클락 신호를 상기 메모리 장치로 출력하고, 상기 버스에 대한 소유권을 상실한 동안에는 상기 DC레벨을 갖는 신호를 상기 메모리 장치로 출력하는 것을 특징으로 하는 시스템.
  17. 제15항에 있어서, 상기 메모리 장치는 상기 DC레벨을 갖는 신호에 응답하여 상기 제1마스터로 전송될 데이터를 유지하는 것을 특징으로 하는 시스템.
  18. 컨트롤러가 클락 신호에 동기된 데이터를 메모리 장치와 주거나 받는 단계;
    상기 컨트롤러가 내부 리소스에 대한 사용권한을 잃은 경우 상기 메모리 장치로 DC레벨을 갖는 신호를 공급하는 단계; 및
    상기 컨트롤러가 상기 내부 리소스에 대한 사용권한을 다시 획득한 경우 상기 메모리 장치로 상기 클락 신호를 다시 공급하는 단계를 구비하는 것을 특징으로 하는 클락 신호 공급방법.
KR1020050115738A 2005-11-30 2005-11-30 클락 신호의 출력을 제어할 수 있는 컨트롤러 및 상기 컨트롤러를 구비하는 시스템 KR101247247B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020050115738A KR101247247B1 (ko) 2005-11-30 2005-11-30 클락 신호의 출력을 제어할 수 있는 컨트롤러 및 상기 컨트롤러를 구비하는 시스템
US11/418,559 US7698524B2 (en) 2005-11-30 2006-05-05 Apparatus and methods for controlling output of clock signal and systems including the same
CNB2006100943576A CN100481041C (zh) 2005-11-30 2006-06-29 控制时钟信号的输出的装置和方法和包括该装置的系统

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050115738A KR101247247B1 (ko) 2005-11-30 2005-11-30 클락 신호의 출력을 제어할 수 있는 컨트롤러 및 상기 컨트롤러를 구비하는 시스템

Publications (2)

Publication Number Publication Date
KR20070056724A true KR20070056724A (ko) 2007-06-04
KR101247247B1 KR101247247B1 (ko) 2013-03-25

Family

ID=38088879

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050115738A KR101247247B1 (ko) 2005-11-30 2005-11-30 클락 신호의 출력을 제어할 수 있는 컨트롤러 및 상기 컨트롤러를 구비하는 시스템

Country Status (3)

Country Link
US (1) US7698524B2 (ko)
KR (1) KR101247247B1 (ko)
CN (1) CN100481041C (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100778082B1 (ko) * 2006-05-18 2007-11-21 삼성전자주식회사 단일의 래치 구조를 갖는 멀티-비트 플래시 메모리 장치,그것의 프로그램 방법, 그리고 그것을 포함하는 메모리카드
US7876613B2 (en) 2006-05-18 2011-01-25 Samsung Electronics Co., Ltd. Multi-bit flash memory devices having a single latch structure and related programming methods, systems and memory cards
KR100919156B1 (ko) * 2006-08-24 2009-09-28 삼성전자주식회사 멀티-비트 플래시 메모리 장치 및 그것의 프로그램 방법
KR100845527B1 (ko) * 2006-12-06 2008-07-10 삼성전자주식회사 메모리 장치 및 메모리 컨트롤러의 클럭 싸이클 제어방법
KR100784865B1 (ko) 2006-12-12 2007-12-14 삼성전자주식회사 낸드 플래시 메모리 장치 및 그것을 포함한 메모리 시스템
JP5130754B2 (ja) * 2007-03-15 2013-01-30 富士通セミコンダクター株式会社 半導体集積回路及びメモリシステム
CN102279801B (zh) * 2010-06-09 2014-12-17 晨星软件研发(深圳)有限公司 存储器共享系统及方法
US9207802B2 (en) * 2013-07-01 2015-12-08 Atmel Korea Llc Suppression of unintended touch objects
KR20180078864A (ko) * 2016-12-30 2018-07-10 에스케이하이닉스 주식회사 메모리 시스템 및 이의 동작 방법
US10936234B2 (en) * 2019-05-22 2021-03-02 Macronix International Co., Ltd. Data transfer between memory devices on shared bus
US11327922B2 (en) * 2020-08-19 2022-05-10 Qualcomm Incorporated Bus ownership for a system power management interface (SPMI) bus

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5708794A (en) * 1993-08-10 1998-01-13 Dell Usa, L.P. Multi-purpose usage of transaction backoff and bus architecture supporting same
US6073211A (en) * 1994-12-13 2000-06-06 International Business Machines Corporation Method and system for memory updates within a multiprocessor data processing system
US5764932A (en) * 1996-12-23 1998-06-09 Intel Corporation Method and apparatus for implementing a dual processing protocol between processors
US6088751A (en) * 1998-02-12 2000-07-11 Vlsi Technology, Inc. Highly configurable bus priority arbitration system
US6430658B1 (en) * 1999-05-20 2002-08-06 International Business Machines Corporation Local cache-to-cache transfers in a multiprocessor system
JP3420120B2 (ja) 1999-06-29 2003-06-23 日本電気株式会社 同期型半導体メモリシステム
KR20010073570A (ko) * 2000-01-18 2001-08-01 윤종용 마이크로 컨트롤러의 버스 중재기
JP2002093173A (ja) 2000-09-20 2002-03-29 Mitsubishi Electric Corp 同期型マルチポートメモリ
KR100384775B1 (ko) 2000-11-23 2003-05-22 주식회사 하이닉스반도체 쿼드 데이터 레이트 싱크로노스 에스램의 리드/라이트를위한 워드라인 및 비트라인 구동 방법 및 그 회로
JP4017177B2 (ja) * 2001-02-28 2007-12-05 スパンション エルエルシー メモリ装置
US6912609B2 (en) 2002-12-24 2005-06-28 Lsi Logic Corporation Four-phase handshake arbitration
KR100535102B1 (ko) * 2003-05-23 2005-12-07 주식회사 하이닉스반도체 컬럼 어드레스 전송 구조 및 방법
KR100678047B1 (ko) * 2004-05-06 2007-02-02 삼성전자주식회사 낸드 플래시 메모리를 구비한 이동 통신 단말기 및 그의부팅 방법
US7366825B2 (en) * 2005-04-26 2008-04-29 Microsoft Corporation NAND flash memory management

Also Published As

Publication number Publication date
CN1975702A (zh) 2007-06-06
KR101247247B1 (ko) 2013-03-25
CN100481041C (zh) 2009-04-22
US7698524B2 (en) 2010-04-13
US20070124558A1 (en) 2007-05-31

Similar Documents

Publication Publication Date Title
KR101247247B1 (ko) 클락 신호의 출력을 제어할 수 있는 컨트롤러 및 상기 컨트롤러를 구비하는 시스템
CN105589831B (zh) 具有信号量功能的片上系统和信号量分配方法
US8335883B2 (en) Data processing device and data processing system
US8850086B2 (en) SD switch box in a cellular handset
US7725621B2 (en) Semiconductor device and data transfer method
CN101160569A (zh) 改进具有多个存储器控制器的电路的带宽的设备
JP2004506975A (ja) クロックフォワードシステムｉ／ｏのための効率的なクロック開始および停止装置
JP2013089226A (ja) メモリ制御装置
US8180990B2 (en) Integrated circuit including a plurality of master circuits transmitting access requests to an external device and integrated circuit system including first and second interated circuits each including a plurality of master circuits transmitting access requests
TWI694331B (zh) 共享記憶體的雙模網路通訊裝置
CN109828944B (zh) 一种通信方法及通信系统
CN109992560B (zh) 一种通信方法及通信系统
CN103106157B (zh) 存储器控制元件
CN114641764A (zh) 总线系统及操作总线系统的方法
TW552507B (en) Bridge device
US7209988B2 (en) Management of the freezing of a functional module in a system on a chip
EP1191456B1 (en) A method of transferring data in a processing system
KR100487218B1 (ko) 칩 내장형 버스를 인터페이스하기 위한 장치 및 방법
US8145809B1 (en) Busy detection logic for asynchronous communication port
JP2007052685A (ja) マイクロコントローラ
TW533357B (en) Method of hot switching the data transmission rate of bus
US20200319697A1 (en) Information processing system
JP3718764B2 (ja) コンピュータ装置、回路基板およびコンピュータにおける拡張デバイスの選択方法
CN115762596A (zh) 一种mcu的存取记忆体数字电路架构
KR0121973B1 (ko) 전전자 교환기에 있어서 프로세서 보드간의 공통버스 중재회로

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20170228

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20180228

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20190228

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20200228

Year of fee payment: 8