KR20010073570A - 마이크로 컨트롤러의 버스 중재기 - Google Patents

마이크로 컨트롤러의 버스 중재기 Download PDF

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KR20010073570A KR1020000002193A KR20000002193A KR20010073570A KR 20010073570 A KR20010073570 A KR 20010073570A KR 1020000002193 A KR1020000002193 A KR 1020000002193A KR 20000002193 A KR20000002193 A KR 20000002193A KR 20010073570 A KR20010073570 A KR 20010073570A
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Abstract

여기에 개시된 마이크로 컨트롤러 내에 구비되는 공통 버스 시스템의 버스 중재기는, 차등적인 우선 순위를 가지는 두 개 이상의 마스터들로부터 제공되는 버스 사용 요구 소스 신호들 가운데 높은 우선 순위를 가진 버스 사용 요구 소스 신호를 선택적으로 출력하는 우선 순위 인코더, 클럭 신호에 동기되어 상기 우선 순위 인코더로부터 출력되는 버스 사용 요구 소스 신호를 버스 사용 요구 신호로 출력하는 제 1 래치 회로, 그리고 외부로부터 제공되는 클럭 신호를 상기 제 1 래치 회로의 클럭 신호로 제공하는 클럭 제어 수단을 포함한다. 상기 클럭 제어 수단은 상기 마스터들 가운데 우선 순위가 가장 낮은 마스터에 대응하는 버스 사용 요구 신호가 활성화 상태인 경우에는 상기 제 1 래치 회로로 상기 클럭 신호를 제공하지 않고, 나머지 마스터들로부터의 버스 사용 요구 소스 신호가 활성화될 때 상기 외부로부터 제공되는 클럭 신호를 상기 제 1 래치 회로로 제공한다. 이러한 버스 중재기는 오랜 시간 버스를 점유하는 마스터가 버스를 점유하고 있는 동안 그 마스터보다 높은 우선 순위를 가지는 마스터로부터 버스 사용 요청이 있기 전까지 래치 회로로 공급되는 클럭을 차단한다. 따라서, 래치 회로의 불필요한 동작이 방지되어 전류 소모가 줄어든다.

Description

마이크로 컨트롤러의 버스 중재기{BUS ARBITER FOR MICROCONTROLLER}
본 발명은 마이크로 컨트롤러의 버스 중재기에 관한 것으로, 좀 더 구체적으로는 여러 개의 마스터들을 공통 버스 시스템으로 연결할 때 마스터들의 버스 사용 요구를 적절히 중재하는 버스 중재기에 관한 것이다.
마이크로 컨트롤러에는 레지스터들 사이나 레지스터와 메모리 사이 또는 I/O 장치와 레지스터 사이에 정보 전송을 하기 위한 경로(path)가 제공되어야 한다.마이크로 컨트롤러에서는 이와 같은 경로를 공통 버스 시스템으로 구성한다. 즉, 레지스터, 메모리 또는 I/O 장치와 같은 여러 개의 마스터들이 하나의 버스를 공유하여 사용한다. 이러한 공통 버스 시스템에는 마스터들로부터의 버스 사용 요구를 적절히 중재하기 위한 버스 중재기가 제공되어야 한다.
도 1은 종래의 공통 버스 시스템에 구비되는 버스 중재기를 보여주는 회로도이다.
도 1을 참조하면, 종래의 버스 중재기는, 복수 개의 마스터들로부터의 버스 사용 요구 소스 신호들(BREQ0, BREQ1, BREQ2, 및 BREQ3)을 받아들여 높은 우선 순위를 가진 입력에 우선권을 주는 우선 순위 인코더(10)와 상기 우선 순위 인코더(10)로부터 출력되는 신호를 클럭 신호(CLK)에 동기시켜 버스 사용 요구 신호(BGNT0, BGNT2, BGNT1, 또는 BGNT0)로 출력하는 래치 회로(20)로 구성된다.
네 개의 마스터들로부터의 버스 사용 요구 소스 신호들(BREQ0, BREQ1, BREQ2, 및 BREQ3)은 차등적인 우선 순위를 갖는다. 즉, 소스 신호(BREQ0)가 가장 높은 우선 순위를 가지며 소스 신호(BREQ3)가 가장 낮은 우선 순위를 갖는다. 상기 버스 사용 요구 소스 신호들(BREQ0, BREQ1, BREQ2, 및 BREQ3)을 받아들이는 상기 우선 순위 인코더(10)는 세 개의 앤드 게이트들(14, 16, 18)을 포함한다. 상기 앤드 게이트(14)는 반전된 소스 신호(BREQ0)와 소스 신호(BREQ1)를 받아들여 앤드 연산하고, 상기 앤드 게이트(16)는 반전된 소스 신호들(BREQ0, BREQ1)과 소스 신호(BREQ2)를 받아들여 앤드 연산하고, 그리고 상기 앤드 게이트(18)는 반전된 소스 신호들(BREQ0, BREQ1, BREQ2)과 소스 신호(BREQ3)를 받아들여 앤드 연산한다.상기 래치 회로(20)는 네 개의 D-플립플롭들(22, 24, 26, 28)로 구성된다. 상기 D-플립플롭들(22, 24, 26, 28)은 클럭 신호(CLK)에 동기되어 상기 버스 사용 요구 소스 신호(BREQ1)와 상기 우선 순위 인코더(10) 내의 앤드 게이트들(14, 16, 18)로부터 출력되는 신호들을 각각 래치하여 출력한다.
이러한 구성을 갖는 종래의 버스 중재기는, 가장 높은 우선 순위를 가지는 버스 사용 요구 소스 신호(BREQ0)가 활성화되면 나머지 버스 사용 요구 신호들(BREQ1, BREQ2, BREQ3)의 상태와 무관하게 버스 사용 요구 신호(BGNT0)가 활성화된다. 반면, 가장 낮은 우선 순위를 가지는 버스 사용 요구 소스 신호(BREQ3)가 활성화될 때에는 나머지 버스 사용 요구 신호들(BREQ0, BREQ1, BREQ2)이 모두 비활성화 상태일 때에만 버스 사용 요구 신호(BGNT3)가 활성화된다. 다음 표 1은 상기 버스 사용 요구 소스 신호들(BREQ0, BREQ1, BREQ2, BREQ3)의 상태에 따라 활성화되는 버스 사용 요구 신호를 정리한 것이다. 표 1에서 'X'는 don't care 조건이다.
[표 1]
이러한 버스 중재기는 클럭 신호의 라이징 에지(rising edge) 또는 폴링 에지(falling edge) 마다 마스터들로부터의 버스 사용 요구 여부를 감지하고 우선 순위에 따라 어느 한 마스터에게만 버스 사용권을 부여한다. 이와 같이, 우선 순위에 따라 버스 사용권을 부여하는 버스 중재기는 비록 버스 사용 빈도가 낮더라도 매우 빠른 응답을 필요로 하는 마스터에게 높은 우선 순위를 부여하고, 버스 사용 빈도가 높더라도 상대적으로 빠른 응답을 필요로 하지 않는 마스터에게 낮은 우선 순위를 부여한다.
이렇게 고정된 우선 순위를 갖는 마스터들 가운데 우선 순위는 낮지만 가장 오랜 시간 버스를 점유하는 마스터로부터의 버스 사용 요구 소스 신호(BREQ3)가 활성화되면, 그것보다 높은 우선 순위를 가지는 다른 마스터들로부터의 버스 사용 요구 소스 신호들이 활성화되기 전까지 상기 활성화된 버스 사용 요구 소스 신호(BREQ3)에 대응하는 마스터에게 버스가 할당된다.
그러나, 종래의 버스 중재기는 상기 활성화된 버스 사용 요구 소스 신호(BREQ3)에 대응하는 마스터가 버스를 점유하고 있는 오랜 시간 동안, 클럭 신호의 매 사이클마다 우선 순위가 더 높은 마스터들로부터의 버스 사용 요구 소스 신호들(BREQ0, BREQ1, BREQ2)이 활성화되었는 지의 여부를 감지하기 위해 상기 래치 회로(20) 내의 D-플립플롭들(22, 24, 26)을 동작시킨다. 이와 같이, 버스 사용 빈도가 낮은 마스터들로부터 버스 사용 요구 소스 신호들(BREQ0, BREQ1, BREQ2)이 활성화되었는 지의 여부를 감지하기 위해 매 사이클마다 상기 래치 회로(20) 내의 D-플립플롭들(22, 24, 26)을 동작시키는 것은 불필요한 전류 소모를 야기한다.
따라서, 본 발명의 목적은 불필요한 전류 소모를 방지하는 마이크로 컨트롤러의 버스 중재기를 제공하는데 있다.
도 1은 종래의 공통 버스 시스템에 구비되는 버스 중재기를 보여주는 회로도; 그리고
도 2는 본 발명의 바람직한 실시예에 따른 공통 버스 시스템에 구비되는 버스 중재기를 보여주는 회로도이다.
*도면의 주요 부분에 대한 부호의 설명*
110 : 우선 순위 인코더
120 : 래치 회로
130 : 클럭 제어 회로
상술한 바와 같은 본 발명의 목적을 달성하기 위한 본 발명의 특징에 의하면, 마이크로 컨트롤러 내에 구비되는 공통 버스 시스템의 버스 중재기는: 차등적인 우선 순위를 가지는 두 개 이상의 마스터들로부터 제공되는 버스 사용 요구 소스 신호들 가운데 높은 우선 순위를 가진 버스 사용 요구 소스 신호를 선택적으로 출력하는 우선 순위 인코더, 클럭 신호에 동기되어 상기 우선 순위 인코더로부터 출력되는 버스 사용 요구 소스 신호를 버스 사용 요구 신호로 출력하는 제 1 래치 회로, 그리고 외부로부터 제공되는 클럭 신호를 상기 제 1 래치 회로의 클럭 신호로 제공하는 클럭 제어 수단을 포함한다. 단, 상기 클럭 제어 수단은 상기 마스터들 가운데 우선 순위가 가장 낮은 마스터에 대응하는 버스 사용 요구 신호가 활성화 상태인 경우에는 상기 제 1 래치 회로로 상기 클럭 신호를 제공하지 않고, 나머지 마스터들로부터의 버스 사용 요구 소스 신호가 활성화될 때 상기 외부로부터 제공되는 클럭 신호를 상기 제 1 래치 회로로 제공한다.
바람직한 실시예에 있어서, 상기 클럭 제어 수단은, 외부로부터 제공되는 클럭 신호에 동기되어 상기 마스터들 가운데 우선 순위가 가장 낮은 마스터에 대응하는 버스 사용 요구 신호를 래치하는 제 2 래치 수단, 상기 우선 순위가 가장 낮은 마스터를 제외한 나머지 마스터들 가운데 적어도 하나의 마스터로부터의 버스 사용요구 소스 신호가 활성화되는 지를 감지하고 감지 신호를 출력하는 제 1 로직 회로, 그리고 기 제 1 로직 회로로부터의 감지 신호가 활성화 상태이거나, 또는 상기 제 1 로직 회로로부터의 감지 신호와 상기 D-플립플롭으로부터의 출력 신호가 모두 비활성화 상태일 때 상기 클럭 신호를 상기 제 1 래치 회로로 제공하는 제 2 로직 회로를 포함한다.
바람직한 실시예에 있어서, 상기 클럭 제어 수단은, 외부로부터 제공되는 클럭 신호에 동기되어 상기 마스터들 가운데 우선 순위가 가장 낮은 마스터에 대응하는 버스 사용 요구 신호를 래치하는 D-플립플롭, 상기 우선 순위가 가장 낮은 마스터를 제외한 나머지 마스터들로부터의 버스 사용 요구 소스 신호들을 받아들여 노아 연산하는 노아 게이트, 상기 D-플립플롭의 출력 신호와 상기 노아 게이트의 출력 신호를 받아들여 낸드 연산하는 낸드 게이트, 그리고 상기 낸드 게이트의 출력 신호와 상기 외부로부터 제공되는 클럭 신호를 받아들여 앤드 연산하고 그 결과를 상기 제 1 래치 회로의 클럭 신호로 제공하는 앤드 게이트를 포함한다.
(작용)
이와 같은 장치에 의해서, 불필요한 전류 소모를 방지하는 마이크로 컨트롤러의 버스 중재기를 구현할 수 있다.
(실시예)
이 실시예에서는 네 개의 마스터들(M0 ~ M3)이 하나의 버스를 공용으로 사용하고 있으며, 상기 마스터들(M0 ~ M3) 각각은 공통의 버스를 사용하기 위해 버스 사용 요구 소스 신호(BREQ0, BREQ1, BREQ2, 또는 BREQ3)를 출력한다. 또한, 상기마스터들(M0 ~ M3)은 공통의 버스를 사용하는데 있어서 차등적인 우선 순위를 갖는다. 즉, 버스 사용 요구 소스 신호(BREQ0)가 가장 높은 우선 순위를 가지며 버스 사용 요구 소스 신호(BREQ3)가 가장 낮은 우선 순위를 갖는다.
이하 본 발명에 따른 실시예를 첨부된 도면 도 2를 참조하여 상세히 설명한다.
도 2는 본 발명의 바람직한 실시예에 따른 마이크로 컨트롤러의 버스 중재기를 상세히 보여주는 회로도이다. 도 2를 참조하면, 상기 버스 중재기는 우선 순위 인코더(110), 래치 회로(120) 그리고 클럭 제어 회로(130)를 포함한다.
상기 우선 순위 인코더(110)는 높은 우선 순위를 가진 입력에 우선권을 주기 위해, 복수 개의 마스터들(M0 ~ M3)로부터의 버스 사용 요구 소스 신호들(BREQ0 ~ BREQ3)을 받아들여 높은 우선 순위를 가지는 입력을 선택적으로 출력한다. 이러한 우선 순위 인코더(110)는 세 개의 앤드 게이트들(114, 116, 118)을 포함한다. 상기 앤드 게이트(114)는 반전된 소스 신호(BREQ0)와 소스 신호(BREQ1)를 받아들여 앤드 연산하고, 상기 앤드 게이트(116)는 반전된 소스 신호들(BREQ0, BREQ1)과 소스 신호(BREQ2)를 받아들여 앤드 연산하고, 그리고 상기 앤드 게이트(118)는 반전된 소스 신호들(BREQ0, BREQ1, BREQ2)과 소스 신호(BREQ3)를 받아들여 앤드 연산한다.
상기 래치 회로(120)는 상기 클럭 제어 회로(130)로부터 제공되는 클럭 신호(CLK2)에 동기되어 상기 우선 순위 인코더(110)로부터 출력되는 신호들을 버스 사용 요구 신호(BGNT0, BGNT2, BGNT1, BGNT0)로 출력한다. 이 래치 회로(120)는네 개의 D-플립플롭들(122, 124, 126, 128)로 구성된다. 상기 D-플립플롭들(122, 124, 126, 128)은 상기 클럭 신호(CLK2)에 동기되어 상기 버스 사용 요구 소스 신호(BREQ1)와 상기 우선 순위 인코더(110) 내의 앤드 게이트들(114, 116, 118)로부터 출력되는 신호들을 각각 래치하여 출력한다.
그리고 상기 클럭 제어 회로(130)는 노아 게이트(132), D-플립플롭(134), 낸드 게이트(136) 및 앤드 게이트(138)를 포함한다. 상기 노아 게이트(132)는 가장 낮은 우선 순위를 가지며 가장 오랜 시간 버스를 점유하는 마스터(M3)를 제외한 나머지 마스터들(M0, M1, M2)로부터의 버스 사용 요구 소스 신호들(BREQ0, BREQ1, BREQ2)을 받아들여 노아 연산한다. 상기 D-플립플롭(134)은 외부로부터 제공되는 클럭 신호(CLK1)의 반전된 신호에 응답하여 상기 래치 회로(120) 내의 D-플립플롭(128)으로부터 출력되는 버스 사용 요구 신호(BGNT3)를 래치한다.
상기 낸드 게이트(136)는 상기 노아 게이트(132)와 D-플립플롭(134)의 출력 신호들을 받아들여 낸드 연산한다. 상기 앤드 게이트(138)는 상기 낸드 게이트(136)의 출력 신호와 외부로부터 제공되는 클럭 신호(CLK1)를 받아들여 앤드 연산한다. 상기 앤드 게이트(138)로부터 출력되는 신호는 상기 래치 회로(120)를 구성하는 D-플립플롭들(122, 124, 126, 128)의 클럭 신호(CLK2)로 제공된다.
계속해서, 상술한 바와 같은 구성을 가지는 본 발명의 버스 중재기의 동작이 설명된다.
우선, 상기 마스터들(M0 ~ M3) 가운데 어느 한 마스터로부터도 버스 사용 요구가 없을 때 즉, 상기 버스 사용 요구 소스 신호들(BREQ0, BREQ1, BREQ2, BREQ3)가운데 어느 하나도 하이 레벨로 활성화되지 않은 경우, 상기 노아 게이트(132)는 하이 레벨의 신호를 출력한다. 한편, 상기 버스 사용 요구 신호(BGNT3)가 로우 레벨이므로, 상기 낸드 게이트(136)는 하이 레벨의 신호를 출력한다. 상기 앤드 게이트(138)는 상기 낸드 게이트(136)로부터의 출력 신호가 하이 레벨인 동안 외부로부터 제공되는 클럭 신호(CLK1)를 받아들여 클럭 신호(CLK2)로 출력한다. 따라서, 상기 래치 회로(120) 내의 D-플립플롭들(122, 124, 126, 128)은 상기 클럭 제어 회로(130)로부터 제공되는 클럭 신호(CLK2)에 동기되어 동작한다.
이 상태에서, 가장 낮은 우선 순위를 가지며 가장 오랜 시간 버스를 점유하는 마스터(M3)로부터의 버스 사용 요구 소스 신호(BREQ3)가 하이 레벨로 활성화되면, 상기 D-플립플롭(128)은 상기 클럭 신호(CLK2)에 동기되어 상기 하이 레벨의 버스 사용 요구 소스 신호(BREQ3)를 버스 사용 요구 신호(BGNT3)로 출력한다. 따라서, 공통 버스는 상기 활성화된 버스 사용 요구 신호(BGNT3)에 대응하는 마스터(M3)에게 할당된다.
가장 낮은 우선 순위를 가지며 가장 오랜 시간 버스를 점유하는 마스터(M3)가 버스를 점유하고 있는 동안 즉, D-플립플롭(128)으로부터 출력되는 버스 사용 요구 신호(BGNT3)가 하이 레벨인 동안, 상기 마스터보다 높은 우선 순위를 가진 마스터들(M0 ~ M3)로부터의 버스 사용 요구 소스 신호들(BREQ1 ~ BREQ3)이 모두 로우 레벨의 비활성화 상태를 유지하면, 상기 노아 게이트(132)는 하이 레벨의 신호를 그리고 상기 D-플립플롭(134)은 하이 레벨의 신호를 출력한다. 따라서, 상기 낸드 게이트(136)는 로우 레벨의 신호를 출력하므로 상기 래치 회로(120)로 클럭신호(CLK2)가 제공되지 않는다.
현재 공통 버스를 점유하고 있는 가장 낮은 우선 순위를 가지는 마스터(M3)보다 높은 우선 순위를 가지는 마스터(M1)로부터의 버스 사용 요구 소스 신호(BREQ1)가 하이 레벨로 활성화되면, 상기 노아 게이트(132)는 로우 레벨의 신호를 출력한다. 따라서, 상기 낸드 게이트(136)로부터 출력되는 신호는 하이 레벨로 된다. 상기 앤드 게이트(138)는 상기 낸드 게이트(136)로부터 출력되는 신호가 하이 레벨인 동안 외부로부터 제공되는 클럭 신호(CLK1)를 상기 래치 회로(120)로 제공하기 위한 클럭 신호(CLK2)로 출력한다. 이 때, 상기 우선 순위 인코더(110) 내의 앤드 게이트(114)는 상기 버스 사용 요구 소스 신호(BREQ0)가 로우 레벨이므로 하이 레벨의 신호를 출력한다. 상기 래치 회로(120) 내의 D-플립플롭(124)은 상기 클럭 제어 회로(130)로부터 제공되는 클럭 신호(CLK2)에 동기되어 상기 앤드 게이트(114)로부터 출력되는 하이 레벨의 신호를 버스 사용 요구 신호(BGNT1)로 출력한다.
상술한 바와 같은 본 발명의 버스 중재기는 가장 높은 우선 순위를 가지는 마스터(M0)로부터의 버스 사용 요구 소스 신호(BREQ0)가 활성화되면 나머지 버스 사용 요구 신호들(BREQ1, BREQ2, BREQ3)의 상태와 무관하게 버스 사용 요구 신호(BGNT0)가 활성화된다. 반면, 가장 낮은 우선 순위를 가지는 마스터(M3)로부터의 버스 사용 요구 소스 신호(BREQ3)가 활성화될 때에는 나머지 버스 사용 요구 신호들(BREQ0, BREQ1, BREQ2)이 모두 비활성화 상태일 때에만 버스 사용 요구 신호(BGNT3)가 활성화된다. 그리고, 가장 낮은 우선 순위를 가지는 마스터(M3)에대응하는 버스 사용 요구 신호(BGNT3)가 활성화 상태인 경우에는 상기 마스터(M3)보다 높은 우선 순위를 가지는 마스터들(M0 ~ M2)로부터 버스 사용 요구가 있기 전까지 래치 회로(120)로 클럭을 공급하지 않는다. 따라서, 래치 회로(120)의 불필요한 동작이 방지되어 전류 소모가 줄어든다.
예시적인 바람직한 실시예를 이용하여 본 발명을 설명하였지만, 본 발명의 범위는 개시된 실시예에 한정되지 않는다는 것이 잘 이해될 것이다. 오히려, 본 발명의 범위에는 다양한 변형 예들 및 그 유사한 구성들을 모두 포함될 수 있도록 하려는 것이다. 따라서, 청구 범위는 그러한 변형 예들 및 그 유사한 구성들 모두를 포함하는 것으로 가능한 폭넓게 해석되어야 한다.
이상과 같은 본 발명에 의하면, 오랜 시간 버스를 점유하는 마스터가 버스를 점유하고 있는 동안 그 마스터보다 높은 우선 순위를 가지는 마스터로부터 버스 사용 요청이 있기 전까지 래치 회로로 공급되는 클럭을 차단한다. 따라서, 래치 회로의 불필요한 동작이 방지되어 전류 소모가 줄어든다.

Claims (3)

  1. 차등적인 우선 순위를 가지는 두 개 이상의 마스터들로부터 제공되는 버스 사용 요구 소스 신호들 가운데 높은 우선 순위를 가진 버스 사용 요구 소스 신호를 선택적으로 출력하는 우선 순위 인코더와;
    클럭 신호에 동기되어 상기 우선 순위 인코더로부터 출력되는 버스 사용 요구 소스 신호를 버스 사용 요구 신호로 출력하는 제 1 래치 회로; 그리고
    외부로부터 제공되는 클럭 신호를 상기 제 1 래치 회로의 클럭 신호로 제공하되, 상기 마스터들 가운데 우선 순위가 가장 낮은 마스터에 대응하는 버스 사용 요구 신호가 활성화 상태인 경우에는 상기 제 1 래치 회로로 상기 클럭 신호를 제공하지 않고, 나머지 마스터들로부터의 버스 사용 요구 소스 신호가 활성화될 때 상기 외부로부터 제공되는 클럭 신호를 상기 제 1 래치 회로로 제공하는 클럭 제어 수단을 포함하는 마이크로 컨트롤러의 버스 중재기.
  2. 제 1 항에 있어서,
    상기 클럭 제어 수단은,
    외부로부터 제공되는 클럭 신호에 동기되어 상기 마스터들 가운데 우선 순위가 가장 낮은 마스터에 대응하는 버스 사용 요구 신호를 래치하는 제 2 래치 수단과;
    상기 우선 순위가 가장 낮은 마스터를 제외한 나머지 마스터들 가운데 적어도 하나의 마스터로부터의 버스 사용 요구 소스 신호가 활성화되는 지를 감지하고 감지 신호를 출력하는 제 1 로직 회로; 그리고
    상기 제 1 로직 회로로부터의 감지 신호가 활성화 상태이거나, 또는 상기 제 1 로직 회로로부터의 감지 신호와 상기 D-플립플롭으로부터의 출력 신호가 모두 비활성화 상태일 때 상기 클럭 신호를 상기 제 1 래치 회로로 제공하는 제 2 로직 회로를 포함하는 마이크로 컨트롤러의 버스 중재기.
  3. 제 1 항에 있어서,
    상기 클럭 제어 수단은,
    외부로부터 제공되는 클럭 신호에 동기되어 상기 마스터들 가운데 우선 순위가 가장 낮은 마스터에 대응하는 버스 사용 요구 신호를 래치하는 D-플립플롭과;
    상기 우선 순위가 가장 낮은 마스터를 제외한 나머지 마스터들로부터의 버스 사용 요구 소스 신호들을 받아들여 노아 연산하는 노아 게이트와;
    상기 D-플립플롭의 출력 신호와 상기 노아 게이트의 출력 신호를 받아들여 낸드 연산하는 낸드 게이트; 그리고
    상기 낸드 게이트의 출력 신호와 상기 외부로부터 제공되는 클럭 신호를 받아들여 앤드 연산하고 그 결과를 상기 제 1 래치 회로의 클럭 신호로 제공하는 앤드 게이트를 포함하는 마이크로 컨트롤러의 버스 중재기.
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* Cited by examiner, † Cited by third party
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KR101247247B1 (ko) * 2005-11-30 2013-03-25 삼성전자주식회사 클락 신호의 출력을 제어할 수 있는 컨트롤러 및 상기 컨트롤러를 구비하는 시스템

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KR101247247B1 (ko) * 2005-11-30 2013-03-25 삼성전자주식회사 클락 신호의 출력을 제어할 수 있는 컨트롤러 및 상기 컨트롤러를 구비하는 시스템

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