CN1975702A - 控制时钟信号的输出的装置和方法和包括该装置的系统 - Google Patents

控制时钟信号的输出的装置和方法和包括该装置的系统 Download PDF

Info

Publication number
CN1975702A
CN1975702A CNA2006100943576A CN200610094357A CN1975702A CN 1975702 A CN1975702 A CN 1975702A CN A2006100943576 A CNA2006100943576 A CN A2006100943576A CN 200610094357 A CN200610094357 A CN 200610094357A CN 1975702 A CN1975702 A CN 1975702A
Authority
CN
China
Prior art keywords
clock signal
signal
memory device
main equipment
bus
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2006100943576A
Other languages
English (en)
Other versions
CN100481041C (zh
Inventor
李昶德
方三龙
梁信镐
文贵妍
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN1975702A publication Critical patent/CN1975702A/zh
Application granted granted Critical
Publication of CN100481041C publication Critical patent/CN100481041C/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
    • G06F13/4234—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus
    • G06F13/4243—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus with synchronous protocol
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
    • G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Bus Control (AREA)
  • Storage Device Security (AREA)
  • Memory System (AREA)

Abstract

用于控制与存储器件的数据交换的装置包括：配置成接收指示该装置使用共享总线的时间的仲裁信号的接口、和配置成将时钟信号提供给存储器件使该装置与存储器件之间的数据交换同步的与存储器件的接口。选择电路响应仲裁信号有选择地将时钟信号提供给存储器件。

Description

控制时钟信号的输出的装置和方法和包括该装置的系统
交叉参考相关专利申请
本申请涉及和要求2005年11月30日向韩国知识产权局提出的韩国专利申请第一0-2005-0115738号的优先权，特此全文引用以供参考。
技术领域
本发明涉及控制装置和方法，尤其涉及控制将时钟信号提供给存储器件的装置和方法。
背景技术
图1是包括存储器件40和传统控制器20的系统10的方块图。图2是从与如图1所示的存储器件40交接的主设备(master)输出的信号的时序图。参照图1和2，该系统10包括控制器20、存储器件40、第一主机50和第二主机52。
控制器20包括第一到第四主设备22、24、26、和28、仲裁器(arbiter)30、第一从设备(slave)32、第二从设备34、和总线36。为了便于描述，假设第一从设备32是存储与第三主设备26交换的数据的数据随机存取存储器(RAM)，和第二从设备34是存储与第四主设备28交换的数据的数据RAM。
由于第一到第四主设备22、24、26、和28在控制器28中共享总线36，它们可以根据控制总线36的使用或所有权的优先权协议访问总线36。仲裁器30根据诸如固定优先权方法或循环(round-robin)方法之类的指定方法或协议，在第一到第四主设备22、24、26、和28之间仲裁总线36的使用优先权。于是，在第一到第四主设备22、24、26、和28之一使用总线36的同时，其它主设备必须等待某个时间周期，直到它们获得使用总线36的优先权为止。
如果第一主机50利用总线36，通过第三主设备26、第一从设备32、和第二主设备24与存储器件40交换大量数据例如2KB数据，第二主设备24可能需要在长时间周期内使用/控制总线36。此外，当第二主机52利用总线36，通过第四主设备28、第二从设备34、和第二主设备24与存储器件40交换大量数据时，第二主设备24也可能需要在长时间周期内使用/控制总线36。
然而，当具有的优先权比第二主设备24高的主设备(例如，第一主设备22)请求仲裁器30允许它使用/控制总线36和使用总线36时，第二主设备24必须等待一个时间周期，直到第一主设备22丧失总线36的所有权为止。也就是说，当具有的优先权比第二主设备24高的主设备(例如，第一主设备22)请求使用总线36时，第二主设备24一般将当前发送数据A、B、...、C的预定地址ADD存储在预定存储器件中，将总线36的所有权传送到第一主设备22，和等待一个时间周期，直到较高优先权主设备丧失总线36的所有权为止。
参照图2，当第二主设备24重新获得总线36的所有权时，一般说来，必须将控制器20的第二主设备24和存储器件40重新设置成发送其余数据D、E、...、G。然后，第二主设备24可以向存储器件40发送接在已发送数据(例如，数据C)的地址之后的地址，和与存储器件40交换其余数据D、E、...、G。其结果是，含有第一到第四主设备22、24、26、和28的控制器20的第二主设备24与存储器件40之间的数据传输性能(效率)可能显著降低了。
此外，即使在控制器20的第二主设备与存储器件40之间不能交换数据(例如，当第二主设备24丧失总线36的所有权时)，第二主设备24通常也继续将时钟信号CLK提供给存储器件40，这可能引起第二主设备24和存储器件不必要的功耗。
发明内容
控制与存储器件的数据交换的装置的实施例包括：配置成接收指示该装置使用共享总线的时间的仲裁信号的接口、和配置成将时钟信号提供给存储器件使该装置与存储器件之间的数据交换同步的与存储器件的接口。选择电路响应仲裁信号有选择地将时钟信号提供给存储器件。
在一些实施例中，该装置进一步包括配置成接收输入时钟信号和延迟输入时钟信号以生成到存储器件的时钟信号的延迟逻辑电路。选择电路被配置成接收通过第一输入端输入的DC-电平信号和通过第二输入端的延迟输入时钟信号，并响应仲裁信号将输入的DC-电平信号或延迟输入时钟信号中的所选那一个提供给存储器件。存储器件可以是逻辑内置式NAND(与非)闪速存储器。
在其它实施例中，该装置进一步包括：存储当前数据传送模式的指示标记的模式信息存储电路、和接收仲裁信号和来自模式信息存储电路的指示当前数据传送模式的信号和根据接收信号的逻辑组合生成选择信号的选择信号生成电路。选择电路被设置成响应来自选择信号生成电路的选择信号，将DC-电平信号和时钟信号中的所选那一个提供给存储器件。存储器件可以是NAND闪速存储器核心、NOR(或非)接口、和SRAM(静态存储器)缓冲器。
在进一步的实施例中，控制器包括总线、与总线耦合的第一主设备、和与总线耦合的第二主设备。第二主设备可通信地与外部半导体器件耦合，和被配置成响应与总线相联系的仲裁信号，有选择地将使与半导体器件的数据交换同步的时钟信号提供给半导体器件。与总线耦合的仲裁器被配置成在第一和第二主设备之间仲裁总线的所有权和生成仲裁信号以通知总线的所有权。第二主设备可以响应指示第二主设备拥有总线所有权的仲裁信号的第一状态，将时钟信号提供给半导体器件，或响应指示第二主设备不拥有总线所有权的仲裁信号的第二状态，将DC-电平信号提供给半导体器件。
在其它实施例中，第二主设备包括选择电路。选择电路包括接收DC-电平信号的第一输入端、接收时钟信号的第二输入端和输出端。选择电路被配置成响应仲裁信号，通过输出端输出DC-电平信号和时钟信号中之一。
在还有的其它实施例中，第二主设备包括存储当前数据传送模式的指示标记的模式信息存储电路。第二主设备的选择信号生成电路接收仲裁信号和来自模式信息存储电路的指示当前数据传送模式的信号，和根据接收信号的逻辑组合生成选择信号。第二主设备的选择电路接收DC-电平信号和时钟信号，并响应来自选择信号生成电路的选择信号，有选择地输出DC-电平信号或时钟信号。第二主设备可以进一步包括生成时钟信号的时钟信号发生器。
在进一步的实施例中，第二主设备包括存储当前数据传送模式的指示标记(indication)的模式信息存储电路，其中，当前数据传送模式包含同步数据传送模式或异步数据传送模式。选择信号生成电路接收仲裁信号和来自模式信息存储电路的指示当前数据传送模式的信号，和根据接收信号的逻辑组合生成选择信号。延迟电路接收输入时钟信号和将输入时钟信号延迟预定时间以生成时钟信号。选择电路接收DC-电平信号和来自延迟电路的延迟输入时钟信号，并响应来自选择信号生成电路的选择信号，有选择地输出DC-电平信号或延迟输入时钟信号。
在其它实施例中，提供了包括与半导体器件结合在一起的如上所述的控制器的系统。该半导体器件被配置成与来自控制器的时钟信号同步地与控制器传送数据。
在更进一步的实施例中，系统包括存储器件和控制器。控制器包括共享总线和与共享总线耦合的多个主设备。主设备的第一个被设置成响应指示第一主设备拥有共享总线的所有权的时间的仲裁信号，有选择地将时钟信号或DC-电平信号提供给存储器件，以便在同步数据传送模式下使第一主设备和存储器件之间的数据传送同步。该系统进一步包括仲裁器，其被配置成在多个主设备当中仲裁共享总线的所有权和生成仲裁信号以通知共享总线的所有权。
在其它实施例中，第一主设备在第一主设备拥有总线的所有权时，将时钟信号提供给存储器件，和在第一主设备不拥有总线的所有权时，将DC-电平信号提供给存储器件。存储器件可以被配置成响应DC-电平信号，保持要发送到第一主设备的数据，并响应以后接收的时钟信号发送保持的数据。
在进一步的实施例中，提供了将来自与共享资源耦合的控制器的时钟信号提供给存储器件的方法。时钟信号用于使控制器与存储器件之间的数据传送同步。该方法包括当控制器不拥有共享资源的所有权时，将来自控制器的DC-电平信号提供给存储器件。响应提供的DC-电平信号保存要从存储器件发送的数据。当控制器重新获得内部资源的所有权时，将时钟信号提供给存储器件。响应提供的时钟信号，从存储器件传送保存的数据。
附图说明
通过参照附图对本发明的示范性实施例进行详细描述，本发明的上面和其它方面和优点将更加清楚，在附图中：
图1是含有存储器件和传统控制器的系统的方块图；
图2是从与如图1所示的存储器件交接的主设备输出的信号的时序图；
图3是表示根据本发明一些实施例的含有存储器件和控制器的系统的方块图；
图4是表示根据本发明一些实施例的主设备的方块图；
图5是表示根据本发明一些实施例的主设备的方块图；
图6是表示从根据本发明一些实施例的像图3到5所示那样的主设备输出的信号的时序图；和
图7是表示根据本发明一些实施例提供时钟信号的方法的流程图。
优选实施例详述
下文参照示出本发明实施例的附图更全面地描述本发明。然而，本发明可以以许多不同形式具体化，不应该被理解为局限于这里所述的实施例。更恰当地说，提供这些实施例是为了使本公开更透彻和全面，和这些实施例将向本领域的普通技术人员通报本发明的范围。在附图中，为了清楚起见，一些层和区域的尺寸和相对尺寸可能被夸大了。
应该理解，当一个元件或层被称为“在”另一个元件或层“上”，“与”另一个元件或层“连接”或“与”另一个元件或层“耦合”时，它可能直接在其它元件或层上，与另一个元件或层连接或与另一个元件或层耦合，或可能存在中间元件或层。与此不同，当一个元件或层被称为“直接在”另一个元件或层“上”，“直接与”另一个元件或层“连接”或“直接与”另一个元件或层“耦合”时，不存在中间元件或层。相同的标号自始至终表示相同的元件。正如这里所使用的那样，术语“和/或”包括一个或多个相关列出项的任何组合和所有组合。
应该理解，尽管术语“第一”、“第二”等在这里可能用于描述各种各样的元件、部件、区域、层和/或部分，但这些元件、部件、区域、层和/或部分不应该受这些术语限制。这些术语只用于将一个元件、部件、区域、层或部分与另一个元件、部件、区域、层或部分区分开。因此，下面讨论的第一元件、部件、区域、层或部分可以叫做第二元件、部件、区域、层或部分，这不偏离本发明的原理。
这里使用的术语只是为了描述特定实施例，并非意味着限制本发明。正如这里使用的那样，除非另有清楚说明，单数形式“一个”也包括复数形式。还应该理解，术语动词“包含”和/或分词“包含”当用在本说明书中时，规定存在所述特征、整数、步骤、操作、元件、和/或部件，但不排除存在或附加一个或多个其它特征、整数、步骤、操作、元件、部件和/或它们形成的组。
除非另有定义，这里使用的所有术语(包含技术和科学术语)具有与本发明所属领域的普通技术人员通常所理解相同的含义。还应该理解，像定义在常用词典中的那些那样的术语应该被解释为具有与它们在相关技术背景下的含义一致的含义，和不应该在理想化或过分正式的意义上加以解释，除非这里特意如此定义。
现在参照图3-7进一步描述本发明的实施例。图3是表示根据本发明一些实施例的含有存储器件130和控制器110的系统100的方块图。如图3所示，系统100包括控制器110、存储器件(或集成电路器件)130和主机140。系统100可以与例如手机(例如，移动通信装置)、数字电视(TV)、数字摄像机、全球定位系统(GPS)装置、存储卡等一起使用。存储卡可以例如是保密数字(SD)卡或多媒体卡(MMC)。
控制器110在主机140的控制下与存储器件130交换预定数据。所表示的控制器110包括表示成如图3中所示的第一到第三主设备112、114、和116的多个主设备、总线118、仲裁器120、第一从设备122、和第二从设备124。总线118是共享内部资源的例子。
第一主设备112可以实现成控制该控制器110的所有操作的微控制单元(MCU)、第二主设备114可以实现成与存储器件130交接的主设备，和第三主设备116可以实现成与主机140交接的主设备。第二主设备114将控制信号CLK例如如图6所示的信号/AVD、/CE提供给存储器件130。
第一到第三主设备112、114、和116共享总线118。仲裁器120在第一到第三主设备112、114、和116当中确定(或仲裁)使用总线118的优先权。除了要求全面说明本发明的示范性实施例之外，这里将不进一步描述常规的为了总线控制而实现在第一到第三主设备112、114、和116之一与仲裁器120之间交换的总线请求信号和总线许可信号的方面。
为了便于这里的说明，假设第一主设备112具有比其它主设备114和116高的使用总线118的优先权。第一从设备122可以是存储固件和预定数据的数据存储器件。第一从设备122可以在第一主设备112的控制下存储与第一主设备112交换的数据。第二从设备124可以是存储与第二和第三主设备114和116交换的数据的数据存储器件。第二主设备114可以与存储器件130交换数据。第三主设备116可以与主机140交换数据。在主机140和存储器件130之间交换的数据可以临时存储在第二主设备124中。因此，第二从设备124可以起缓冲器的作用。
存储器件130可以包括例如NAND闪速存储器核心、NOR接口逻辑电路和/或SRAM缓冲器。在一些实施例中，存储器件130可以是像三星电子公司制造的OneNANDTM那样的逻辑内置式NAND闪速存储器。如果存储器件130是OneNANDTM，存储器件130的操作和结构公开在它的说明书中。
存储器件130可以实现成含有NAND闪速存储器、控制器逻辑电路、缓冲器RAM和硬件ECC的芯片。此外，存储器件130可以是将NAND闪速存储器作为核心的非易失性存储器件。
当具有的优先权比第二主设备114高的第一主设备112在第二主设备114正在通过总线118与存储器件130和第二从设备124交换数据的时候请求使用总线118时，第二主设备114在数据发送中止的周期(如图6所示的数据保存周期)期间将到存储器件130和第二从设备124的时钟信号CLK的电平设置成“低(或0)”或“高(或1)”。换句话说，第二主设备114中断(切断)将时钟信号CLK提供给存储器件130。因此，如图6所示，由第二主设备114或存储器件130保持(或保存)从(将从)第二主设备114输出到存储器件130或反过来的数据C或H。
当第二主设备114重新获得总线118的所有权时，它重新开始将正常切换的时钟信号CLK提供给存储器件130。于是，第二主设备114和存储器件130可以继续与时钟信号CLK同步地相互交换数据。
图4是根据本发明一些实施例的表示在图3中的第二主设备114的方块图。图6是从根据本发明一些实施例的像图3到图5所示那样的主设备输出的信号的时序图。参照图3和4，第二主设备114包括模式信息存储电路210、选择信号生成电路220、和选择电路226。在一些实施例中，第二主设备114可以进一步包括延迟逻辑电路224。
模式信息存储电路210存储与异步数据传送模式或同步数据传送模式有关的信息。模式信息存储电路210可以例如是如图4所示的特殊功能寄存器(SFR)。
在一些示范性实施例中，在异步数据传送模式下将数据“0”输入模式信息存储电路210中，和在同步数据传送模式下将数据“1”输入模式信息存储电路210中。也就是说，输入第二主设备114的模式选择信号MODE_SEL具有“0”或“1”的值。
在异步数据传送模式下，第二主设备114和存储器件130交换与提供给存储器件130的时钟信号CLK不同步的数据。同步数据传送模式指示第二主设备114和存储器件130交换与提供给存储器件130的时钟信号CLK同步的数据的模式。
如果第二主设备114拥有总线118的所有权，仲裁器120将第一仲裁信号(例如，处在高电平或逻辑“1”上的仲裁信号GRANT)提供给第二主设备114。然而，当第二主设备114不拥有总线118的所有权时，仲裁器120将第二仲裁信号(例如，处在低电平或逻辑“0”上的仲裁信号GRANT)提供给第二主设备114。
选择信号生成电路220接收第一和第二仲裁信号中之一、和来自模式信号存储电路210的信号，并从接收信号的逻辑组合中生成选择信号SEL。选择信号生成电路220可以例如是如图4所示的AND门222。
如果第二主设备114在同步数据传送模式下拥有总线118的所有权，从选择信号生成电路220输出的选择信号处在高电平或逻辑“1”上。选择电路226通过第一输入端“0”)接收具有DC-电平的信号和通过第二输入端(“1”)接收时钟信号CLK，并根据从选择信号生成电路220接收的选择信号SEL，将DC-电平信号或时钟信号CLK提供给存储器件130。选择电路226可以例如是如图4所示的多路复用器。
DC-电平信号具有低电平(逻辑“0”或地电压电平)或高电平(逻辑“1”或电源电压电平)。然而，一些实施例中的DC-电平信号具有低电平，这可以降低第二主设备114的功耗。
第二主设备114可以进一步包括将时钟信号CLK延迟预定时间长度的延迟逻辑电路224。也就是说，延迟逻辑电路224接收系统时钟信号SYS_CLK，和将它延迟预定时间以生成时钟信号CLK。延迟逻辑电路224通过调整第二主设备114和存储器件130之间的线路延迟，可以使数据在第二主设备114和存储器件130之间更容易交换。。
现在参照图6，当第二主设备114在同步数据传送模式下拥有总线118的所有权时，第二主设备114将正常时钟信号CLK提供给存储器件130。将数据A、B、C、D、E、G、H、I、和J与时钟信号CKL的上升沿同步地提供给第二主设备114。在图6中，/AVD表示地址有效检测。在同步读操作期间，在/AVD保持在低电平上持续一个时钟周期的同时，在时钟信号CLK的上升沿上锁存所有地址。/CE表示芯片使能信号。
当第二主设备114在同步数据传送模式下丧失总线118的所有权时，第二主设备114将DC-电平信号提供经存储器件130。如图6所示，在将DC-电平信号提供给存储器件130的同时，在恒定逻辑电平上保持从(或将从)第二主设备114输出到存储器件130或反过来的数据C和/或H，直到第二主设备114重新获得总线118的所有权为止。换句话说，保存数据C和/或H。换句话说，在第二主设备114不使用总线118的时候，它不将时钟信号CLK提供给存储器件130，这可以大大于降低第二主设备114和/或存储器件130的功耗。
图5是表示根据本发明进一步实施例的第二主设备114的方块图。参照图5，所表示的实施例与上面讨论的图4的那些不同之处在于，第二主设备114进一步包括生成时钟信号SYS_CLK的时钟信号发生器300。
参照图5和6，当第二主设备114在同步数据传送模式下拥有总线118的所有权时，它将正常时钟信号CLK提供给图3的存储器件130。然而，当第二主设备114在同步数据传送模式下丧失总线118的所有权时，第二主设备114将DC-电平信号提供给存储器件130。如果第二主设备114在同步数据传送模式下重新获得总线118的所有权时，第二主设备114将正常时钟信号CLK提供给存储器件130。
尽管未示出，但一些实施例中的第二主设备114包括直接存储器访问(DMA)。现在描述设置DMA的方法。首先，将读写数据的第二从设备124的地址写入第二主设备114的初始地址寄存器(未示出)中。将读写数据的存储器件130的地址写入第二主设备114的存储器件初始地址寄存器(未示出)中。利用DMA将要发送的数据的大小写入第二主设备的数据计数寄存器(未示出)中，在第二主设备114的控制寄存器(未示出)中设置数据发送方向(读/写操作)，设置同步读/写操作等待时间，和进行DMA。
图7是表示根据本发明一些实施例输出时钟信号的方法的流程图。参照图3到7，现在描述提供时钟信号CLK的方法。在同步数据传送模式下(或在同步突发读/写模式下)，与时钟信号CLK同步地将数据从存储器件130发送到控制器110(S110)，或者相反。在同步数据传送模式下，第二主设备114根据从仲裁器120接收的第一和第二仲裁信号中之一，确定第二主设备114是否拥有总线118的所有权(S120)。如果第二主设备114拥有总线118的所有权，第二主设备114将正常时钟信号CLK提供给存储器件130(S140)。然而，如果第二主设备114在同步数据传送模式下丧失了总线118的所有权(S120)，第二主设备114将DC-电平信号提供给存储器件130(S130)。通过连续地执行操作S120、S130、和S140，第二主设备114可以有效地与存储器件130交换大量数据。
如上所述，根据本发明一些实施例的控制器控制时钟信号，当在同步数据传送模式下不允许数据传送时防止将时钟信号提供存储器件，从而可中断存储器件的不必要操作。随着时钟信号到存储器件的提供被阻止，视切换的时钟信号而定，可以降低控制器和存储器件的不必要功耗。
在一些实施例中，即使在将数据发送到存储器件期间出现数据传送中断，然后结束的状况，也不需要重置控制器和/或包括该控制器的系统，这可以限制或甚至防止控制器和系统的性能变差。本发明的一些实施例提供了当控制器不能将数据发送到存储器件时防止将时钟信号提供给存储器件的控制器和方法、和包括该控制器的系统。
虽然通过参照本发明的示范性实施例，已经对本发明进行了具体图示和描述，但本领域的普通技术人员应该理解，可以在形式和细节上对其作各种各样的改变，而不偏离所附权利要求书所限定的本发明的精神和范围。

Claims (18)

1.一种控制与存储器件的数据交换的装置，该装置包含：
配置成接收指示该装置使用共享总线的时间的仲裁信号的接口；
配置成将时钟信号提供给存储器件使该装置与存储器件之间的数据交换同步的与存储器件的接口；和
响应仲裁信号有选择地将时钟信号提供给存储器件的选择电路。
2.根据权利要求1所述的装置，进一步包含配置成接收输入时钟信号和延迟输入时钟信号以生成到存储器件的时钟信号的延迟逻辑电路，其中，选择电路被配置成接收通过第一输入端输入的DC-电平信号和通过第二输入端的延迟输入时钟信号，并响应仲裁信号将输入的DC-电平信号或延迟输入时钟信号中的所选那一个提供给存储器件。
3.根据权利要求1所述的装置，其中，存储器件包含逻辑内置式NAND闪速存储器。
4.根据权利要求2所述的装置，进一步包含：
存储当前数据传送模式的指示标记的模式信息存储电路；和
接收仲裁信号和来自模式信息存储电路的指示当前数据传送模式的信号和根据接收信号的逻辑组合生成选择信号的选择信号生成电路，
其中，选择电路被设置成响应来自选择信号生成电路的选择信号，将DC-电平信号和时钟信号中的所选那一个提供给存储器件。
5.根据权利要求4所述的装置，其中，存储器件包含NAND闪速存储器核心、NOR接口、和SRAM缓冲器。
6.一种控制器，包含：
总线；
与总线耦合的第一主设备；
与总线耦合的第二主设备，其中，第二主设备可通信地与外部半导体器件耦合，和被配置成响应与总线相联系的仲裁信号，有选择地将使与半导体器件的数据交换同步的时钟信号提供给半导体器件；和
被配置成在第一和第二主设备之间仲裁总线的所有权和生成仲裁信号以通知总线的所有权的与总线耦合的仲裁器。
7.根据权利要求6所述的控制器，其中，第二主设备响应指示第二主设备拥有总线所有权的仲裁信号的第一状态，将时钟信号提供给半导体器件，或响应指示第二主设备不拥有总线所有权的仲裁信号的第二状态，将DC-电平信号提供给半导体器件。
8.根据权利要求7所述的控制器，其中，第二主设备包括选择电路，该选择电路包含：
接收DC-电平信号的第一输入端；
接收时钟信号的第二输入端；和
输出端；
其中，选择电路被配置成响应仲裁信号，通过输出端输出DC-电平信号和时钟信号中之一。
9.根据权利要求7所述的控制器，其中，第二主设备包含：
存储当前数据传送模式的指示标记的模式信息存储电路；
接收仲裁信号和来自模式信息存储电路的指示当前数据传送模式的信号，和根据接收信号的逻辑组合生成选择信号的选择信号生成电路；和
接收DC-电平信号和时钟信号，并响应来自选择信号生成电路的选择信号，有选择地输出DC-电平信号或时钟信号的选择电路。
10.根据权利要求7所述的控制器，其中，第二主设备进一步包含生成时钟信号的时钟信号发生器。
11.根据权利要求7所述的控制器，其中，第二主设备包含：
存储当前数据传送模式的指示标记的模式信息存储电路，其中，当前数据传送模式包含同步数据传送模式或异步数据传送模式；
接收仲裁信号和来自模式信息存储电路的指示当前数据传送模式的信号，和根据接收信号的逻辑组合生成选择信号的选择信号生成电路；
接收输入时钟信号和将输入时钟信号延迟预定时间以生成时钟信号的延迟电路；和
接收DC-电平信号和来自延迟电路的延迟输入时钟信号，并响应来自选择信号生成电路的选择信号，有选择地输出DC-电平信号或延迟输入时钟信号的选择电路。
12.根据权利要求11所述的控制器，其中，第二主设备进一步包含生成输入时钟信号的时钟信号发生器。
13.一种包括根据权利要求11所述的控制器和进一步包含半导体器件的的系统，其中，该半导体器件被配置成与来自控制器的时钟信号同步地与控制器传送数据。
14.一种包括根据权利要求7所述的控制器和进一步包含半导体器件的的系统，其中，该半导体器件被配置成与来自控制器的时钟信号同步地与控制器传送数据。
15.一种系统，包含：
存储器件；和
控制器，该控制器包含：
共享总线；
与共享总线耦合的多个主设备，多个主设备中的第一个被配置成响应指示第一主设备拥有共享总线的所有权的时间的仲裁信号，有选择地将时钟信号或DC-电平信号提供给存储器件，以便在同步数据传送模式下使第一主设备和存储器件之间的数据传送同步；和
配置成在多个主设备当中仲裁共享总线的所有权和生成仲裁信号以通知共享总线的所有权的仲裁器。
16.根据权利要求15所述的系统，其中，第一主设备在第一主设备拥有总线的所有权时，将时钟信号提供给存储器件，和在第一主设备不拥有总线的所有权时，将DC-电平信号提供给存储器件。
17.根据权利要求15所述的系统，其中，存储器件被配置成响应DC-电平信号，保持要发送到第一主设备的数据，并其后响应以后接收的时钟信号发送保持的数据。
18.一种将来自与共享资源耦合的控制器的时钟信号提供给存储器件的方法，该时钟信号用于使控制器与存储器件之间的数据传送同步，该方法包含：
当控制器不拥有共享资源的所有权时，将来自控制器的DC-电平信号提供给存储器件；
响应提供的DC-电平信号保存要从存储器件发送的数据；
当控制器重新获得内部资源的所有权时，将时钟信号提供给存储器件；和
响应提供的时钟信号，从存储器件传送保存的数据。
CNB2006100943576A 2005-11-30 2006-06-29 控制时钟信号的输出的装置和方法和包括该装置的系统 Active CN100481041C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR115738/05 2005-11-30
KR1020050115738A KR101247247B1 (ko) 2005-11-30 2005-11-30 클락 신호의 출력을 제어할 수 있는 컨트롤러 및 상기 컨트롤러를 구비하는 시스템

Publications (2)

Publication Number Publication Date
CN1975702A true CN1975702A (zh) 2007-06-06
CN100481041C CN100481041C (zh) 2009-04-22

Family

ID=38088879

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2006100943576A Active CN100481041C (zh) 2005-11-30 2006-06-29 控制时钟信号的输出的装置和方法和包括该装置的系统

Country Status (3)

Country Link
US (1) US7698524B2 (zh)
KR (1) KR101247247B1 (zh)
CN (1) CN100481041C (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102279801A (zh) * 2010-06-09 2011-12-14 晨星软件研发(深圳)有限公司 存储器共享系统及方法
CN111984559A (zh) * 2019-05-22 2020-11-24 旺宏电子股份有限公司 用于数据传送的系统及存储器装置

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100778082B1 (ko) * 2006-05-18 2007-11-21 삼성전자주식회사 단일의 래치 구조를 갖는 멀티-비트 플래시 메모리 장치,그것의 프로그램 방법, 그리고 그것을 포함하는 메모리카드
US7876613B2 (en) 2006-05-18 2011-01-25 Samsung Electronics Co., Ltd. Multi-bit flash memory devices having a single latch structure and related programming methods, systems and memory cards
KR100919156B1 (ko) * 2006-08-24 2009-09-28 삼성전자주식회사 멀티-비트 플래시 메모리 장치 및 그것의 프로그램 방법
KR100845527B1 (ko) * 2006-12-06 2008-07-10 삼성전자주식회사 메모리 장치 및 메모리 컨트롤러의 클럭 싸이클 제어방법
KR100784865B1 (ko) * 2006-12-12 2007-12-14 삼성전자주식회사 낸드 플래시 메모리 장치 및 그것을 포함한 메모리 시스템
JP5130754B2 (ja) * 2007-03-15 2013-01-30 富士通セミコンダクター株式会社 半導体集積回路及びメモリシステム
US9207802B2 (en) * 2013-07-01 2015-12-08 Atmel Korea Llc Suppression of unintended touch objects
KR20180078864A (ko) * 2016-12-30 2018-07-10 에스케이하이닉스 주식회사 메모리 시스템 및 이의 동작 방법
US11327922B2 (en) * 2020-08-19 2022-05-10 Qualcomm Incorporated Bus ownership for a system power management interface (SPMI) bus

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5708794A (en) * 1993-08-10 1998-01-13 Dell Usa, L.P. Multi-purpose usage of transaction backoff and bus architecture supporting same
US6073211A (en) * 1994-12-13 2000-06-06 International Business Machines Corporation Method and system for memory updates within a multiprocessor data processing system
US5764932A (en) * 1996-12-23 1998-06-09 Intel Corporation Method and apparatus for implementing a dual processing protocol between processors
US6088751A (en) * 1998-02-12 2000-07-11 Vlsi Technology, Inc. Highly configurable bus priority arbitration system
US6430658B1 (en) * 1999-05-20 2002-08-06 International Business Machines Corporation Local cache-to-cache transfers in a multiprocessor system
JP3420120B2 (ja) * 1999-06-29 2003-06-23 日本電気株式会社 同期型半導体メモリシステム
KR20010073570A (ko) * 2000-01-18 2001-08-01 윤종용 마이크로 컨트롤러의 버스 중재기
JP2002093173A (ja) 2000-09-20 2002-03-29 Mitsubishi Electric Corp 同期型マルチポートメモリ
KR100384775B1 (ko) 2000-11-23 2003-05-22 주식회사 하이닉스반도체 쿼드 데이터 레이트 싱크로노스 에스램의 리드/라이트를위한 워드라인 및 비트라인 구동 방법 및 그 회로
JP4017177B2 (ja) * 2001-02-28 2007-12-05 スパンション エルエルシー メモリ装置
US6912609B2 (en) 2002-12-24 2005-06-28 Lsi Logic Corporation Four-phase handshake arbitration
KR100535102B1 (ko) * 2003-05-23 2005-12-07 주식회사 하이닉스반도체 컬럼 어드레스 전송 구조 및 방법
KR100678047B1 (ko) * 2004-05-06 2007-02-02 삼성전자주식회사 낸드 플래시 메모리를 구비한 이동 통신 단말기 및 그의부팅 방법
US7366825B2 (en) * 2005-04-26 2008-04-29 Microsoft Corporation NAND flash memory management

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102279801A (zh) * 2010-06-09 2011-12-14 晨星软件研发(深圳)有限公司 存储器共享系统及方法
CN111984559A (zh) * 2019-05-22 2020-11-24 旺宏电子股份有限公司 用于数据传送的系统及存储器装置

Also Published As

Publication number Publication date
CN100481041C (zh) 2009-04-22
KR101247247B1 (ko) 2013-03-25
US7698524B2 (en) 2010-04-13
US20070124558A1 (en) 2007-05-31
KR20070056724A (ko) 2007-06-04

Similar Documents

Publication Publication Date Title
CN1975702A (zh) 控制时钟信号的输出的装置和方法和包括该装置的系统
CN100595744C (zh) 芯片上系统集成电路、电子系统及在其内传送数据的方法
US8601192B2 (en) Arbitration device, arbitration system, arbitration method, semiconductor integrated circuit, and image processing device
US7739425B2 (en) Two channel computer bus architecture
EP1564646A2 (en) Configurable embedded processor
US9213545B2 (en) Storing data in any of a plurality of buffers in a memory controller
US7725621B2 (en) Semiconductor device and data transfer method
US20180246828A1 (en) Shared resource access arbitration method, and shared resource access arbitration device and shared resource access arbitration system for performing same
US20080195782A1 (en) Bus system and control method thereof
US7865645B2 (en) Bus arbiter, bus device and system for granting successive requests by a master without rearbitration
KR20010085681A (ko) 집적 회로 및 그것을 이용한 정보 처리 장치
US20070186026A1 (en) System having bus architecture for improving CPU performance and method thereof
US8397006B2 (en) Arbitration scheme for accessing a shared resource
KR20060112349A (ko) 에스오씨 버스 시스템 및 버스 데이터 처리방법
WO1997029432A1 (en) Apparatus for programmably defining the access latency
CN105723317A (zh) 用于与非易失性存储器通信的方法和系统
JP4335327B2 (ja) 調停装置および方法
JP2537526B2 (ja) マルチプロセッサシステム
US7747806B2 (en) Resource use management device, resource use management system, and control method for a resource use management device
CN101727360A (zh) 一种硬件自复位方法、装置及移动多媒体处理器
US7979766B2 (en) Architecture for a message bus
US20080229030A1 (en) Efficient Use of Memory Ports in Microcomputer Systems
CN115762596A (zh) 一种mcu的存取记忆体数字电路架构
JP2014154000A (ja) メモリ制御装置、その制御方法、および制御プログラム
JP2007328647A (ja) Ｃｐｕ間のデータ転送方式

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant