KR20010085681A

KR20010085681A - 집적 회로 및 그것을 이용한 정보 처리 장치

Info

Publication number: KR20010085681A
Application number: KR1020017002497A
Authority: KR
Inventors: 노부까즈 곤도; 게이 스즈끼; 고우끼 노구찌; 이따루 노노무라
Original assignee: 가나이 쓰토무; 가부시키가이샤 히타치세이사쿠쇼
Priority date: 1999-02-23
Filing date: 2000-02-14
Publication date: 2001-09-07
Also published as: MY127415A; JP2008159075A; KR100546546B1; TW455778B; JP4630462B2; WO2000051005A1; US6931472B1; CN1322318A; CN1196065C

Abstract

온 칩 버스를 이용한 LSI 시스템에 있어서, 버스상의 전송이 전송처의 모듈의 버퍼 상태에 의해 대기하게 됨으로써, 전송원의 모듈이 다음 처리로 진행할 수 없는 것을 방지한다. LSI 상의 온 칩 버스의 전송 경로상에 일시적으로 전송 데이터를 저장할 수 있는 전송 버퍼를 설치한다. 이에 따라, 가령, 전송처인 슬레이브 모듈내의 버퍼가 가득차서 더 이상 전송을 접수할 수 없는 상태라 해도, 버스 마스터는 온 칩 버스상의 버퍼에 데이터를 전송할 수가 있다. 이 때문에 버스 마스터는 슬레이브측 내부의 버퍼 상태 여부에 관계없이 전송 실행을 대기하게 되는 일이 없게 되어, 시스템의 토탈 처리 성능이 향상한다.

Description

집적 회로 및 그것을 이용한 정보 처리 장치{INTEGRATED CIRCUIT AND INFORMATION PROCESSING DEVICE}

퍼스널 컴퓨터나 워크스테이션을 비롯한 정보 처리 장치에 이용되는 버스 및 그 제어 방법에 관한 종래 기술에 관해서는 특개평5-324544호 공보 등에 기재된 기술이 알려져 있다. 종래의 버스 제어 방식을 도 8을 이용하여 설명한다. 현재, 인터페이스 회로의 설계가 용이하므로, 버스에 접속된 복수의 모듈이 각 모듈에 공통 클럭인 시스템 클럭에 동기하여 데이터의 송수신 제어를 행하는 동기식 버스가 주류로 되어 있다.

종래의 동기식 버스의 전송 방식을 4 데이터 사이클의 버스트 기록을 예로 들어 설명하면 , 도 8에 도시한 바와 같다. 도 8은 종래의 버스트 기록 타이밍차트(전송처 모듈측 버퍼: 빈 상태)이다. 도 8에 있어서, 801은 전송을 동기하여 행하기 위한 시스템 클럭 신호, 802는 전송원 모듈(버스 마스터)로부터 버스 모듈을통하여 전송처(슬레이브)에 어드레스/데이터를 전송하는 어드레스/데이터(A/D) 신호, 803은 어드레스/커맨드의 유효기간을 나타내는 어드레스 유효(ADV-N) 신호, 804는 데이터의 유효기간을 나타내는 데이터 유효(DTV-N) 신호, 805는 전송의 종류 등을 지정하는 커맨드(CMD) 신호, 806은 버스 모듈이 전송을 접수한 것을 전송원 모듈(버스 마스터)에 알리는 응답(ACK-N) 신호, 807은 전송처 모듈(슬레이브)이 자신의 모듈 내부의 버퍼가 가득차서 접수 불가 상태이므로, 후에 재차 실행할 것을 전송원 모듈(버스 마스터)에 요구하는 재시도 요구(RTY-N) 신호이다.

전송원인 버스 마스터가 시스템 클럭(801)에 동기하면서 전송 어드레스 및 전송 커맨드를 버스 상에 송출한다. 이 때, 버스 마스터는 어드레스/커맨드 사이클인 것을 어드레스 유효 신호(803)를 어서트(assert)함으로써 지정한다. 이어 전송처인 슬레이브 모듈~버스 마스터에 대하여 어드레스/커맨드 사이클을 확실히 수령하였다고 하는 보고가 응답 신호(806)를 통해 전해진다. 이것을 받은 버스 마스터는 시스템 클럭(801)에 동기하여 4 연속의 데이터 사이클 버스 상에 송출하여 데이터 전송을 종료한다. 이 때, 데이터 사이클인 것은 데이터 유효 신호(804)를 이용하여 지정된다.

한편, 최근, LSI의 집적도가 향상되어, 프로세서, 메모리, 각종 주변 기능 모듈 등 시스템을 구성하는 복수의 기능을 모두 1칩 상에 집적화하는 것이 가능해지고 있다. 이 경우, 즉 전술한 바와 같은 버스가, 온 칩 버스로서 LSI 내부에 장착되는 것을 생각할 수 있다. LSI 내부에 버스를 설치하는 이점으로서, 각 모듈의 인터페이스 회로의 공통화, 각종 기능 모듈의 다른 LSI에의 유용의 용이화 등을 들수 있다.

버스를 온 칩 버스로서 LSI 내부에 장착한 종래예로서는 USP5, 761, 516이 있다.

일반적으로, 전술한 바와 같은 버스를 이용한 시스템에 있어서는 전송처 모듈의 버퍼가 가득 참으로써, 버스상의 대기가 발생하여, 시스템 성능이 저하한다고 하는 문제가 발생한다. 4 데이터 사이클의 버스트 기록을 예로 들어 설명하면, 도 9에 도시한 바와 같다.

도 9는 종래 버스의 버스트 기록 타이밍차트(전송처 모듈측 버퍼: 풀(full) 상태)이다. 도 9에 있어서, 901은 전송을 동기하여 행하기 위한 시스템 클럭 신호, 902는 전송원 모듈(버스 마스터)에서 버스 모듈을 통하여 전송처(슬레이브)에 어드레스/데이터를 전송하는 어드레스/데이터(A/D) 신호, 903은 어드레스/커맨드의 유효 기간을 나타내는 어드레스 유효(ADV-N) 신호, 904는 데이터의 유효기간을 나타내는 데이터 유효(DTV-N) 신호, 905는 전송의 종류 등을 지정하는 커맨드(CMD) 신호, 906은 버스 모듈이 전송을 접수한 것을 전송원 모듈(버스 마스터)에 알리는 응답(ACK-N) 신호, 907은 전송처 모듈(슬레이브)이 자신의 모듈 내부의 버퍼가 가득차서, 접수 불가 상태이므로, 후에 재차 실행할 것을 전송원 모듈(버스 마스터)에 요구하는 재시도 요구(RTY-N) 신호이다. 전송원인 버스 마스터가 시스템 클럭(901)에 동기하면서 전송 어드레스 및 전송 커맨드를 버스 상에 송출한다. 이 때, 버스 마스터는 어드레스/커맨드 사이클인 것을 어드레스 유효 신호(903)를 어서트함으로써 지정한다.

여기서, 전송처인 슬레이브 모듈내의 버퍼가 가득차서 더 이상 전송을 수령할 수 없는 상태인 경우, 슬레이브 모듈은 버스 마스터에 대하여 후에 재차 전송을 실행할 것을 재시도 요구(RTY-N) 신호(907)를 이용하여 요구한다. 버스 마스터는 일정시간 경과 후, 다시, 버스 상에서 전송을 기동하여 전송처인 슬레이브 모듈내의 버퍼가 가득 차있지 않으면, 슬레이브로부터의 응답 보고 수령(재시도 요구 없슴)후, 4 사이클의 버스트 기록 전송을 실행하여 전송을 완료한다. 여기서는 버스가 재시도 프로토콜을 구비하고 있기 때문에 버스 마스터가 버스를 점유한 채로 대기하게 되어, 다른 전송을 방해하는 일은 없다. 그러나, 재시도 요구를 받은 전송원 모듈의 전송은 접수될 수 없어, 전송원 모듈에 있어서의 처리를 진행시킬 수 없다고 하는 문제가 여전히 남는다.

본 발명의 목적은 온 칩 버스를 이용한 LSI 시스템에 있어서, 버스 전송이 전송처의 모듈의 버퍼 상태에 의해 대기됨으로 인해, 전송원의 모듈이 다음 처리로 진행할 수 없게 되는 것을 방지하는 데에 있다.

<발명의 개시>

본 발명에서는 LSI 상의 온 칩 버스의 전송 경로 상에, 버스에 접속되는 각 모듈이 전송 중에 공통으로 사용할 수 있는 전송 버퍼 및 그 제어부를 설치한다.

전송처인 슬레이브 모듈내의 버퍼가 가득차서, 더 이상 전송을 접수할 수 없는 상태이더라도, 해당 버스 마스터는 LSI 상의 온 칩 버스 상에 있는 각 모듈이 공통으로 사용할 수 있는 버퍼에 데이터를 일시적으로 전송하여 다음 처리로 진행할 수 있다. 이 때문에 버스 마스터는 슬레이브 모듈(전송처)측 버퍼의 상태에 의해서, 전송 실행을 대기하게 되는 가능성이 없어지기 때문에, 시스템의 토탈 처리 성능이 향상한다.

본 발명은 퍼스널 컴퓨터나 워크스테이션을 비롯하는 정보 처리 장치의 부품으로서 이용되는 LSI 기술에 관한 것으로, 특히, 프로세서, 메모리, 각종 주변 기능 모듈등 복수의 기능이 1 칩상에 집적화된 LSI의 내부 버스의 구성 및 그 제어방법에 관한 것이다.

도 1은 본 발명의 온 칩 버스를 채용한 시스템 LSI를 이용한 정보 처리 장치의 블록도이다.

도 2는 본 발명의 온 칩 버스를 채용한 시스템 LSI의 블록도이다.

도 3은 본 발명의 온 칩 버스를 채용한 시스템 LSI의 내부 구성을 나타내는 블록도이다.

도 4는 오프 칩에서 크로스바 스위치를 이용한 버스 구성을 온 칩에서 실현한 시스템 LSI의 내부 구성을 나타내는 블록도이다.

도 5는 본 발명의 온 칩 버스의 어드레스할당을 나타내는 어드레스 공간맵이다.

도 6은 본 발명의 온 칩 버스의 버스트 기록 타이밍차트(받는 측 버퍼: 빈 상태)이다.

도 7은 본 발명의 온 칩 버스의 버스트 기록 타이밍차트(받는 측 버퍼: 풀 상태)이다.

도 8은 종래예의 온 칩 버스의 버스트 기록 타이밍차트(받는 측 버퍼: 빈 상태)이다.

도 9는 종래예의 온 칩 버스의 버스트 기록의 타이밍차트(받는 측 버퍼: 풀 상태)이다.

도 10은 본 발명의 온 칩 버스의 결선 관계를 나타내는 접속도이다.

도 11은 본 발명의 온 칩 버스의 전송 순서를 나타내는 플로우차트이다.

도 12는 종래의 온 칩 버스의 전송 순서를 나타내는 플로우차트이다.

도 13은 본 발명의 일 실시예의 내부 버스 계층 구조를 나타낸 블록도이다.

도 14는 본 발명의 버스 리피터의 내부 구조를 나타낸 블록도이다.

본 발명의 실시예를 도 1 내지 도 12를 이용하여 설명한다. 도 1은 본 발명의 온 칩 버스를 채용한 시스템 LSI를 이용한 정보 처리 장치의 블록도, 도 2는 본 발명의 온 칩 버스를 채용한 시스템 LSI의 블록도, 도 3은 본 발명의 온 칩 버스를 채용한 시스템 LSI의 내부 구성을 나타내는 블록도, 도 4는 오프 칩에서 크로스바 스위치를 이용한 버스 구성을 온 칩에서 실현한 시스템 LSI의 내부 구성을 나타내는 블록도, 도 5는 본 발명의 온 칩 버스의 어드레스할당을 나타내는 어드레스 공간맵, 도 6은 본 발명의 온 칩 버스의 버스트 기록의 타이밍차트(받는 측 버퍼: 빈 상태), 도 7은 본 발명의 온 칩 버스의 버스트 기록의 타이밍차트(받는 측 버퍼: 풀 상태), 도 10은 본 발명의 온 칩 버스의 결선 관계를 나타내는 접속도, 도 11은 본 발명의 온 칩 버스의 전송 순서를 나타내는 플로우차트, 도 12는 종래의 온 칩 버스의 전송 순서를 나타내는 플로우차트이다.

도 1에 있어서, 101은 본 발명의 온 칩 버스를 채용한 시스템 LSI, 102는 주기억 장치, 103은 ROM, 104는 시스템 버스(109)와 I/0 버스(110) 사이의 프로토콜 변환을 행하는 버스 어댑터, l05는 통신용 모듈, 106, 107은 입출력 장치, 108은온 칩 버스, 109는 시스템 버스, 110은 I/O 버스, 111은 메모리 관리 유닛(MMU) 및 캐쉬 메모리를 포함하는 CPU 모듈, 112는 온 칩의 DR AM 모듈, 113은 그래픽스 모듈, 114는 MPEG(Moving Picture Experts Group) 디코더 모듈, 115는 외부 버스(시스템 버스) 인터페이스 모듈, 116은 DSP (Digital Signal Processor) 모듈, 117~122는 온 칩 버스(108)로의 공통 인터페이스부이다.

도 2에 있어서, 201은 시스템 LSI 내부의 모듈인 모듈 A, 202는 모듈 B, 203은 모듈 C, 204는 모듈 D, 205는 모듈 E, 206은 모듈 F, 207은 모듈 G, 208은 모듈 H, 209는 온 칩 버스의 크로스바 스위치부, 210은 크로스바 스위치 제어부, 211은 크로스바 스위치 내부에 설치된 버퍼부, 212 내지 219는 각각 모듈 A에서 모듈 H의 온 칩 버스 인터페이스부, 220 내지 227은 온 칩 버스의 모듈 인터페이스부이다.

도 3에 있어서, 301, 302는 버스 모듈(108) 내의 전송 경로에 설치된 전송용 버퍼, 303, 305, 307, 309는 각각 모듈 A, B, C, D의 데이터 출력 버퍼, 304, 306, 308, 310은 각각 모듈 A, B, C, D의 데이터 입력 버퍼, 311, 313, 315, 317은 각각 모듈 A, B, C, D에서의 데이터 출력선, 312,314,316,318은 각각 모듈 A, B, C, D로의 데이터 입력선, 319는 버퍼(301)를 통하지 않기 위한 바이패스선, 320은 버퍼(302)를 통하지 않기 위한 바이패스선, 321 내지 328은 크로스바 스위치를 구성하는 셀렉터, 329 내지 336은 데이터의 경로를 결정하는 크로스바 스위치 제어부(210)로부터의 제어선이다.

도 3에 도시한 바와 같이 모듈 사이에서 공유하는 전송용 버퍼를 여러 개 설치함으로써, 전송용 버퍼에 대한 입출력 동작을 병렬로 행할 수 있다.

도 4에 있어서, 401, 402, 403, 404는 각각 모듈 A, B, C, D의 입력 데이터용 버퍼, 405 내지 412는 크로스바 스위치를 구성하는 셀렉터, 413 내지 420은 데이터의 경로를 결정하는 크로스바 스위치 제어부(210)로부터의 제어선이다.

도 5에 있어서, 501은 모듈 A의 어드레스 공간, 502는 모듈 B의 어드레스 공간, 503은 모듈 C의 어드레스 공간, 504는 모듈 D의 어드레스 공간이다.

도 6에 있어서, 601은 전송을 동기하여 행하기 위한 시스템 클럭 신호, 602는 전송원 모듈(버스 마스터)에서 버스 모듈(108)로 어드레스/데이터를 전송하는 어드레스/데이터(A/D-1) 신호, 603은 어드레스/커맨드의 유효 기간을 나타내는 어드레스 유효(ADV-N) 신호, 604는 데이터의 유효기간을 나타내는 데이터 유효(DTV-N) 신호, 605는 전송의 종류 등을 지정하는 커맨드(CMD) 신호, 606은 버스 모듈(108)이 전송을 접수한 것을 전송원 모듈(버스 마스터)에 알리는 응답(ACK-N) 신호, 607은 전송처 모듈(슬레이브)이 자신의 모듈 내부의 버퍼가 가득차서, 접수 불가 상태인 것을 버스 모듈(108)에 알리는 버퍼 풀(BFL-N) 신호, 608은 버스 모듈(108)에서 전송처 모듈(슬레이브)에 어드레스/데이터를 전송하는 어드레스/데이터(A/D-2) 신호이다.

도 7에 있어서, 701은 전송을 동기하여 행하기 위한 시스템 클럭 신호, 702는 전송원 모듈(버스 마스터)로부터 버스 모듈(108)에 어드레스/데이터를 전송하는 어드레스/데이터(A/D-1) 신호, 703은 어드레스/커맨드의 유효기간을 나타내는 어드레스 유효(ADV-N) 신호, 704는 데이터의 유효기간을 나타내는 데이터 유효(DTV-N) 신호, 705는 전송의 종류 등을 지정하는 커맨드(CMD) 신호, 706은 버스 모듈(108)이 전송을 접수한 것을 전송원 모듈(버스 마스터)에 알리는 응답(ACK-N) 신호, 707은 전송처 모듈(슬레이브)이 자신의 모듈 내부의 버퍼가 가득차서 접수 불가 상태인 것을 버스 모듈(108)에 알리는 버퍼 풀(BFL-N) 신호, 708은 버스 모듈(108)에서 전송처 모듈(슬레이브)로 어드레스/데이터를 전송하는 어드레스/데이터(A/D-2) 신호이다.

도 10에 있어서, 1001은 모듈 A와 버스 모듈(108) 사이의 커맨드 신호, 1002는 모듈 A와 버스 모듈(108) 사이의 버퍼풀 신호, 1003은 모듈 A와 버스 모듈(108) 사이의 응답 신호, 1004는 모듈 A와 버스 모듈(108) 사이의 데이터 유효 신호, 1005는 모듈 A와 버스 모듈(108) 사이의 어드레스 유효 신호, 1006은 모듈 A에서 버스 모듈(108)에의 어드레스/데이터 신호, 1007은 버스 모듈(108)에서 모듈 A로의 어드레스/데이터 신호, 1008은 모듈 B와 버스 모듈(108) 사이의 커맨드 신호, 1009는 모듈 B와 버스 모듈(108) 사이의 버퍼풀 신호, 1010은 모듈 B와 버스 모듈(108) 사이의 응답 신호, 1011은 모듈 B와 버스 모듈(108) 사이의 데이터 유효 신호, 1012는 모듈 B와 버스 모듈(108) 사이의 어드레스 유효 신호, 1013은 모듈 B에서 버스 모듈(108)로의 어드레스/데이터 신호, 1014는 버스 모듈(108)에서 모듈 B로의 어드레스/데이터 신호이다.

우선, 시스템 구성부터 설명한다. 도 1은 본 발명의 온 칩 버스를 채용한 시스템 LSI 이용한 정보 처리 장치의 블록도로서, 시스템 버스(109)상에 본 발명의 온 칩 버스를 채용한 시스템 LSI(주변 기능 모듈을 내장한 프로세서), 주기억 장치(102), ROM(103), 통신 모듈(105)이 접속되고, 또한 버스 어댑터(104)를 통한I/O 버스(110) 상에는 복수의 입출력 장치(106)(107)가 접속되어 있다. 시스템 LSI 내의 CPU 모듈, DRAM 모듈, 그래픽스 모듈 등의 각 모듈은 공통 인터페이스부(117 내지 116등)를 구비하여, 모두가 온 칩 버스(108)에 접속되어 있다. 시스템 LSI(101)의 내부 구성을 나타내는 블록도가 도 2이다.

본 실시예에 있어서의 시스템 LSI 내부의 온 칩 버스는 복수의 셀렉터로 이루어지는 크로스바 스위치 구성으로 되어 있고, 또한 내부에는 버스에 접속되는 각 모듈이 데이터 등을 전송 중에, 공통으로 사용할 수 있는 전송 버퍼가 설치되어 있다. 여기서는 이들 (제어부(210)도 포함한다)을 총칭하여 버스 모듈(108)이라 한다. 여기서, 크로스바 스위치는 1 이상의 입력에 대하여 1개의 출력을 선택하는 기능을 갖는다. 버스 모듈에는 크로스바 스위치의 전송 경로, 및 전송 타이밍을 제어하는 크로스바 스위치 제어부(210)가 포함된다. 버스 모듈(108)의 내부의 데이터의 흐름을 도시한 것이 도 3이다.

또한, 본 발명의 버스는 크로스바 스위치 구성이기 때문에, 도 5와 같이 미리 각 모듈의 어드레스 공간이 할당되어 있다. 여기서, 도 3에 있어서, 모듈 A(201)가 모듈 C(203)에 대하여 버스트 기록(4 데이터 사이클) 전송을 실행하는 경우를 생각한다. 모듈 A는 도 6의 타이밍차트에 도시한 바와 같이 모듈 C에 할당된 어드레스와 버스트 기록 전송을 지정하는 커맨드를 버스 상에 출력한다 (A/D-1은 도 3의 데이터 출력선(311)에 해당하고, 타이밍은 도 6의 602)(1102). 여기서, 어드레스/커맨드 사이클인 것을 어드레스 유효(ADV-N) 신호(603)로 지정한다. 버스 모듈(108)을 경유하여, 버스 신호선 (도 10의 1008, 1011, 1012, 1013)을 통해 버스트 기록 액세스 요구를 접수한 모듈 C는 그 수령 보고인 응답(ACK-N)(606)을 버스 모듈(108)을 통해 모듈 A에 송신한다 (1103).

동시에 모듈 C는 자신의 모듈 내부의 전송 접수 버퍼의 빈 상태를 버퍼풀(BFL-N) 신호(607)를 이용하여 모듈 A에 알린다 (1104). 도 6은 모듈 C 내부의 버퍼에 빈 부분이 있어, 전송 접수 가능 상태인 경우를 나타낸 것이다. 이 경우, 도 3 내의 크로스바 스위치 제어부(108)는 셀렉터(324, 322, 327)를 제어하고, 데이터 출력선(311), 버스 모듈내의 전송 경로에 설치된 전송용 버퍼(302)를 통하지 않은 바이패스선(320), 데이터 입력선(316)을 경유하여 데이터를 전송하도록 제어한다 (1105).

한편, 모듈 C에서, 자신의 모듈 내부의 버퍼에 빈 부분이 없어 접수 불가 상태인 경우의 타이밍차트를 도 7에 도시한다. 버스 신호선 (도 10의 l008, 1011, 1012, 1013)을 통해 버스트 기록 액세스 요구를 접수한 모듈 C는 그 수령 보고인 응답(ACK-N)(706)을 버스 모듈(108)을 통해 모듈 A에 송신함과 동시에 자신의 모듈 내부의 전송 접수 버퍼가 접수 불가 상태에 있는 것을 버퍼풀(BFL-N) 신호(707)를 이용하여 모듈 A에 알린다 (1106).

그리고 이 경우에는 도 3 내의 크로스바 스위치 제어부(210)는 셀렉터(324, 322, 327)를 제어하고, 데이터 출력선(311), 버스 모듈내의 전송 경로에 설치된 전송용 버퍼(302), 데이터 입력선(316)을 경유하여 데이터를 전송하도록 제어한다. 여기서, 전송용 버퍼(302)에는 어드레스/데이터 신호(A/D-1) (702)의 타이밍에서 데이터가 기입된다. 그리고, 모듈 C에 대하여는 버퍼풀(BFL-N) 신호(707)가 부정되는 것을 대기하여(1107), 어드레스/데이터 신호(A/D-2)(708)의 타이밍에서, 버스 모듈(108)에 의해, 데이터의 기입이 행해진다(1108). 이것들의 일련의 동작을 플로우차트로 한 것이 도 11이다.

여기서, 상기에서 설명한 공통으로 사용할 수 있는 전송용 버퍼를 갖는 경우와 전송용 버퍼를 갖지 않은 경우의 전송 제어 예와 비교하여 본다. 도 4에 전송 버퍼를 갖지 않은 경우의 버스 구성을 도시한다. 여기서, 도 4는 크로스바 스위치를 이용한 버스 구성을 온 칩에서 실현한 시스템 LSI의 버스 모듈(108)의 내부 데이터의 흐름을 도시한 것이다.

도 4에 있어서, 모듈 A가 모듈 C에 버스트 기록(4 데이터 사이클)하는 경우를 생각한다. 모듈 A는 도 8의 타이밍차트에 도시한 바와 같이 모듈 C의 어드레스와 버스트 기록을 지정하는 커맨드를 출력한다. 여기서, 어드레스/커맨드 사이클인 것을 어드레스 유효(ADV-N) 신호(803)로 지정한다. 버스 모듈(108)로부터의 버스 제어 신호를 통해 버스트 기록 액세스 요구를 접수한 모듈 C는 그 수령 보고인 응답(ACK-N)(806)을 버스 모듈(108)을 통해 모듈 A에 송신한다.

도 8에서는 자신의 모듈 내부의 버퍼에 빈 부분이 있어, 접수 가능 상태인 경우를 도시한다. 이 경우, 도 4 내의 크로스바 스위치 제어부(210)는 셀렉터를 제어하고(예: 405,411 경유), 데이터 출력선(31l), 데이터 입력선(316)을 통해 데이터 전송할 수 있도록 경로 제어를 행한다. 한편, 모듈 C에서, 자신의 모듈 내부의 버퍼에 빈 부분이 없어, 접수 불가 상태인 경우를 도 9에 도시한다.

모듈 A는 도 9의 타이밍차트에 도시한 바와 같이 모듈 C의 어드레스와 버스트 기록을 지정하는 커맨드를 출력한다(1202, 1203). 여기서, 어드레스/커맨드 사이클인 것을 어드레스 유효(ADV-N) 신호(903)로 지정한다. 버스 모듈(108)로부터의 버스 제어 신호를 통해 버스트 기록 액세스 요구를 접수한 모듈 C는 자신의 모듈 내부의 버퍼에 빈 부분이 없어, 접수 불가 상태인 것을 재실행 요구 신호(RTY-N)(907)를 이용하여 모듈 A에 통지한다 (1204). 재시도 요구에 의해 전송이 거절된 모듈 A는 일정 기간 후에 재차 전송 기동을 실행한다 (1206).

모듈 C측의 버퍼에 빈 부분이 생겨, 수령 보고인 응답(ACK-N)(906)이 있는 시점에서, 도 4 내의 크로스바 스위치 제어부(210)는 셀렉터(405,411)를 제어하고(예: 405,411 경유), 데이터 출력선(311), 데이터 입력선(316)을 통해 데이터를 전송하도록 버스 제어를 행하여 모듈 C로의 데이터 전송을 실행한다 (l205). 이들 일련의 제어를 플로우 차트로 도시하면 도 12와 같다.

프린트 기판 상에 실장되어 있는 종래 버스의 경우, 버스 라인 자체는 기판상의 배선일 뿐이다. 그 때문에, 버스 상에 본 방식과 같은 버퍼를 설치하는 것은 즉, LSI 부품의 추가를 의미한다. 이 때문에 통상, 본 발명과 같은 버퍼를 설치할 경우에는 버스에 접속되는 전 모듈의 버스 인터페이스부(수신측)에 버퍼를 내장하게 된다. 결과적으로, 종래의 기판 상의 버스의 케이스에서는 모듈의 게이트수가 증대한다고 하는 문제가 생기게 된다.

이에 대하여 본 발명과 같이 버스선의 배선부를 버스 모듈(108)로 하여 이 속에 공용할 수 있는 버퍼를 설치하면, 불필요한 버퍼의 추가를 막을 수 있다. 이것은 전 모듈이 동시에 전송하고 있는 케이스는 드물어서, 통상은 버스 사용율에적당한 버퍼(예를 들면, 사용율이 50%이면 전 모듈이 버퍼를 갖는 경우의 절반의 버퍼 용량)를 내장하면 되기 때문이다.

본 실시예에서는 버스의 구성이 크로스바 스위치인 것을 도시하였으나, 공통의 모선을 시분할로 사용하는 통상의 버스의 형태이더라도 전혀 문제가 없다.

본 발명에 따르면, 가령, 전송처인 슬레이브 모듈내의 버퍼가 가득차서 더 이상 전송을 접수할 수 없는 상태인 경우에도, 버스 마스터는 LSI 상의 온 칩 버스 상에 설치된 전송 버퍼에 데이터를 전송할 수가 있게 된다. 이 때문에 전송원인 버스 마스터는 슬레이브 내부의 버퍼의 빈 상태에 관계 없이 전송을 대기할 필요가 없게 되어, 시스템 토탈 처리 성능이 향상한다고 하는 효과가 있다.

또한, 본 발명은 LSI 주파수의 향상에도 효과가 있다. 최근, LSI 프로세스의 미세화가 진행하여 배선 용량의 증대에 의해, 게이트 지연보다 배선 지연이 문제가 되고 있다. 그 때문에, 칩의 가장자리에서 또한, 대각으로 배치된 모듈 사이의 전송이 칩 전체의 크리티컬 패스가 될 가능성이 크다 (이 경우, 배선 길이가 칩 1변의 길이의 약 2배가 되기 때문이다).

따라서, 버스 모듈(108)을 칩의 중앙에 실장함으로써, 내장된 버퍼로 일단 중계하는 것은 배선 길이를 약 2분의 1로 할 수 있고, 크리티컬 패스의 대책으로서 본 방식을 살릴 수도 있다. 즉, 주파수 향상이란 관점에서도 유효하다.

또한, 프린트 기판 상에 실장된 종래 버스에 비교하여 본 발명과 같이 온 칩 버스 상에 공유 버퍼를 설치함으로써, 배선 길이를 짧게 할 수 있어 배선 지연을 저감할 수 있다.

또한, 도 1의 정보 처리 장치 내부의 구성 요소는 그 응용 제품에 따라 다르다. 전형적인 예로서는 케이블 TV나 위성 방송용의 STB(셋톱 박스), 소형 휴대 단말, 인터넷 전용 단말 등을 들 수 있다. STB에서는 시스템 LSI(101)에 내장되는 모듈로서, DRAM, DMA(다이렉트 메모리 액세스) 컨트롤러나 기본 I/O 외에 MPEG 디코더, TV 출력 기구를 생각할 수 있다. 시스템 버스(109) 상에는 ROM이나 주기억 장치 외에 통신용 모듈로서, 케이블 모뎀 혹은 위성 튜너가 필요하게 된다.

또한, I/O 버스(110) 상에는 옵션으로서, 프린터 인터페이스, 하드디스크 장치 등을 생각할 수 있다. 한편, 소형 휴대 단말로서는 시스템 LSI(101)에 내장되는 모듈로서, DRAM, DMA(다이렉트 메모리 액세스) 컨트롤러, 기본 I/O 외에 액셀레이터 부착 LCD(액정) 컨트롤러를 생각할 수 있다. 시스템 버스(109) 상에는 ROM이나 주기억 장치 외에 모뎀, PC 카드 인터페이스, FD(플렉시블 디스크 인터페이스)등을 생각할 수 있고, 소형화를 위하여 경우에 따라서는 I/O 버스(110)를 설치하지 않은 것도 생각할 수 있다.

인터넷 전용 단말로서는 시스템 LSI(101)에 내장되는 모듈로서, DRAM, DMA(다이렉트 메모리 액세스) 컨트롤러, 기본 I/O 외에 액셀레이터 부착 그래픽스 컨트롤러를 생각할 수 있다. 시스템 버스(109) 상에는 ROM이나 주기억 장치 외에 통신 모듈로서, 이더넷(사무실용) 혹은 모뎀(가정용) 인터페이스가 필요하게 된다. 또한, I/O 버스(110) 상에는 프린터용 인터페이스, 하드디스크 장치등을 생각할 수 있다.

또, 본 발명은 프린트 기반 상에 공유 버퍼를 설치한 경우도 생각할 수 있다.

도 13은 본 발명의 일실시예의 내부 버스 계층 구조를 나타낸 블록도, 도 14는 도 13에 있어서의 버스 리피터의 내부 구조를 나타낸 블록도이다. 도 13에 있어서, 1301은 도 1에 있어서의 온 칩 버스(108)를 2개로 분리하기 위한 버스 리피터, 1302는 버스 리피터에 의해 2개로 분리된 온 칩 버스 중에 CPU 모듈과 외부 버스 인터페이스가 접속된 측의 온 칩 버스, 1303은 버스 리피터에 의해 2개로 분리된 온 칩 버스 중에 CPU 모듈과 외부 버스 인터페이스가 접속되어 있지 않은 측의 온 칩 버스, 1304는 온 칩 버스(1303)와 온 칩의 저속 I/O 버스를 접속하기 위한 버스 어댑터, 1305는 온 칩의 저속 I/O 버스, 1306, 1307은 저속 I/O 이다. 도 14에 있어서, 1401은 온 칩 버스(1302) 인터페이스, 1402는 온 칩 버스(1303) 인터페이스, 1403은 전송 버퍼부, 1404는 온 칩 버스(1302)측에서의 송수신 제어부, 1405는 온 칩 버스(1302)측으로의 전송 송신 제어부, 1406은 온 칩 버스(1303)측으로의 전송 송신 제어부, 1407은 온 칩 버스(1303)측에서의 송수신 제어부, 1408은 온 칩 버스(1302)에서 (1303)으로의 전송 시의 전송용 버퍼(어드레스, 데이터, 전송 제어 정보를 포함한다), l409는 온 칩 버스(1303)에서 (1302)로의 전송 시의 전송용 버퍼(어드레스, 데이터, 전송 제어 정보를 포함한다), l410은 온 칩 버스(1302)에서 버스 리피터(1301)로의 입력선, 1411은 버스 리피터(1301)에서 온 칩 버스(1302)로의 출력선, 1412는 온 칩 버스(1303)에서 버스 리피터(1301)로의 입력선, 1413은 버스 리피터(1301)에서 온 칩 버스(1303)로의 출력선이다.

여기서, 본 시스템 LSI의 동작 주파수를 더욱 향상시키는 방식을 생각한다.LSI의 동작 주파수 향상을 저지하는 큰 요인으로서 버스 상에 접속되는 모듈의 갯수가 있다. 버스 상에 접속되는 모듈수가 적을 수록, 배선 지연의 단축이나, 크로스바 스위치 논리 규모의 소형화를 도모할 수 있어, 결과적으로 동작 주파수를 향상할 수가 있다. 따라서, 온 칩 버스를 버스 리피터를 이용하여 2개 이상으로 분리하여 국소적으로 주파수를 향상시키는 것을 생각한다. 예를 들면, 8모듈이 연결되어 100MHz에서 동작하고 있는 온 칩 버스를 버스 리피터를 이용하여 2모듈과 6모듈로 분리한다. 이에 따라, 2모듈측의 온 칩 버스는 버스 리피터를 포함시키면 실제 3모듈, 6모듈측의 온 칩 버스는 7모듈의 부하가 걸리게 된다. 이 때문에 6모듈측의 온 칩 버스는 그다지 조건이 변하지 않지만, 2모듈측의 온 칩 버스는 모듈 부하가 감소한 만큼, 주파수를 향상할 수가 있게 된다. 여기서, 당연히, 2모듈측의 온 칩 버스에서 6모듈측의 온 칩 버스에 데이터 전송을 행하는 경우, 1 전송당의 오버헤드가 증가하여 레이턴시가 커진다고 하는 문제가 있다. 그 때문에, 모듈의 분류에는 충분히 주의할 필요가 있다. 도 13에서는 버스 리피터를 이용하여 메인의 온 칩 버스를 2개로 분리하고 있다 (온 칩 버스(1302)와 (1303)). 그리고, 온 칩 버스(1302)측에는 CPU 모듈(111)과 외부 버스 인터페이스(115) 만을 접속한다. 한편, 그 밖의 기능 모듈은 온 칩 버스(1303)측에 접속한다. 여기서, 온 칩 버스(l302)에는 버스 리피터를 포함해서, 3개의 모듈밖에 접속되어 있지 않기 때문에, 온 칩 버스 분리 전에 비하여 주파수를 향상시킬 수 있다. 즉, CPU와 외부 메모리 사이의 전송이 고속화되어, 시스템의 처리 성능이 향상한다. 한편, CPU나 외부 메모리와 온 칩 버스(1303) 상의 모듈 사이의 전송 레이턴시가 커진다고 하는문제가 있지만, 주변 기능 모듈로의 전송 요구 성능은 CPU와 주기억 사이의 전송 요구 성능에 비교하여 낮은 경우가 많고, 또한, CPU와 주기억 사이의 전송 비율이 높은 시스템이 많은 것을 생각하면 , 시스템 토탈 성능을 향상할 수 있는 경우가 많다. 통상은 버스 리피터에 있어서의 동기화의 손실을 작게 하기 위해서, 온 칩 버스(1302)와 (1303)의 주파수비를 1:1, 2:1, 4:1 등 정수비로 해놓으면 좋다.

또한 성능이 낮은 I/O를 위해서는 저속 I/O 버스(1305) 등을 준비하여 버스 어댑터로 접속하더라도 좋다. 또한, 버스 리피터의 내부구조를 나타낸 것이 도 14이다.

본 발명에 따르면, 가령, 전송처인 슬레이브 모듈내의 버퍼가 가득차서 더 이상 전송을 접수할 수 없는 상태인 경우라 해도, 버스 마스터는 LSI 상의 온 칩 버스 상에 설치된 전송 버퍼에 데이터를 전송할 수가 있게 된다. 이 때문에 일회의 정보 전송으로 버스를 독점하는 시간을 감소시킬 수 있어, 효율적으로 버스를 사용할 수가 있다. 또한, 전송원인 버스 마스터는 슬레이브 내부의 버퍼가 빈 상태임에도 불구하고, 버스가 사용되고 있기 때문에 전송을 대기해야 할 필요가 없게 되어, 시스템의 토탈 처리 성능이 향상한다고 하는 효과가 있다.

또한 그 외의 효과로서, 온 칩 버스를 버스 리피터를 이용하여 2개 이상으로 분리하여 국소적으로 주파수를 향상시킴으로써, 시스템의 토탈 성능을 향상할 수가 있다고 하는 효과가 있다.

Claims

복수의 기능 모듈을 탑재한 집적 회로에 있어서, 상기 복수의 기능 모듈 사이를 연결하는 버스 상에, 상기 복수의 기능 모듈 중 어느 하나의 기능 모듈 사이에서 전송되는 전송 정보를 저장하는 공유 버퍼를 설치한 집적 회로.
제1항에 있어서,

상기 공유 버퍼는 상기 전송 정보의 전송처 모듈의 버퍼가 접수 가능한지의 여부에 따라서, 상기 전송 정보를 저장할 것인지 아닌지의 상태로 되는 집적 회로.
제2항에 있어서,

상기 전송처 모듈로부터의 신호가 상기 전송처 모듈의 버퍼가 접수가능을 나타내는 경우에는, 상기 전송처 모듈로 정보를 전송하는 경로를 선택하고, 상기 전송처 모듈의 버퍼가 접수 불가능한 경우에는 상기 전송 정보를 상기 공유 버퍼에 저장하는 전송 경로를 선택하는 수단을 상기 버스 상에 설치하고 있는 집적 회로.
제1항에 있어서,

상기 전송 정보의 전송처인 전송처 모듈의 버퍼가 전송 접수 가능한 경우에, 상기 전송 정보를 전송하는 것으로서, 상기 공유 버퍼를 우회하고 있는 신호선을 구비하는 집적 회로.
제1항에 있어서,

상기 버스중의 공유 버퍼를 상기 집적 회로 내부의 상기 복수의 기능 모듈 각각에 인접하도록 배치한 상기 버스를 구비하는 집적 회로.
제1항에 있어서,

상기 전송처 모듈의 정보 수신용 버퍼가 전송 접수 불가능한 경우, 전송처 모듈로부터 전송원 모듈로 전송 불가인 정보를 전달하는 수단을 포함하는 집적 회로.
복수의 기능 모듈 사이에서 전송 정보를 전송하기 위한 버스 상에, 상기 전송 정보의 전송처 모듈의 버퍼가 접수 가능한지 여부에 따라서 전송 경로의 선택을 행하는 제어부와,

상기 제어부의 선택 결과에 따라서, 상기 복수의 기능 모듈 사이에서 전송되는 전송 정보를 저장하는 공유 버퍼와,

상기 복수의 기능 모듈과 상기 공유 버퍼 사이의 입출력 제어를 행하는 복수의 공통 버스 인터페이스로 이루어지는 전송 경로 제어 수단을 설치한 집적 회로.
복수의 기능 모듈을 탑재한 정보 처리 장치에 있어서,

상기 복수의 기능 모듈 사이를 연결하는 버스상에, 상기 복수의 기능 모듈중 어느 하나의 기능 모듈 사이에서 전송되는 정보를 일시 저장하는 공유 버퍼를 설치한 정보 처리 장치.
복수의 기능 모듈을 탑재한 집적 회로로서, 상기 복수의 기능 모듈 사이를 연결한 적어도 2개의 온 칩 버스를 포함하고, 상기 버스중 제1 버스와, 제2 버스가 버스 어댑터에 의해 접속되어 있는 집적 회로에 있어서,

상기 제1 버스에 접속되는 기능 모듈은 CPU 모듈과, 외부 메모리 인터페이스 모듈과, 상기 버스 어댑터 3개만으로 구성된 반도체의 집적 회로.
제9항에 있어서,

상기 제1 버스 프로토콜과, 상기 제2 버스 프로토콜은 동일한 반도체의 집적 회로.
제10항에 있어서,

상기 제1 버스의 동작 주파수는 상기 제2 버스의 동작 주파수의 정수배인 반도체의 집적 회로.