KR20070026157A - 상 변화 메모리 셀 내에 상 변화층 형성 - Google Patents

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오보닉스, 아이엔씨.
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Abstract

상 변화 메모리 셀은 반도체 바디 위에 상 변화 물질의 상 변화층을 포함한다. 상 변화층 위에 하드 마스크 구조물이 형성되고 하드 마스크 구조물 위에 레지스트 마스크가 형성된다. 하드 마스크는 레지스트 마스크를 이용하여 하드 마스크를 정형함으로써 형성된다. 상 변화층은 하드 마스크를 이용하여 정형된다. 레지스트 마스크는 상 변화층을 정형하기 전에 제거된다.
상 변화 메모리 셀, 상 변화층, 하드 마스크, 레지스트 마스크, 포토레지스트 스트리핑, CMP

Description

상 변화 메모리 셀 내에 상 변화층 형성{SHAPINHG A PHASE CHANGE LAYER IN A PHASE CHANGE MEMORY CELL}
본 발명의 이해를 위해, 그에 관한 바람직한 실시예들이, 첨부된 도면들을 참조하여, 순전히 비-한정적인 예들로서 설명된다.
도 1은 본 발명의 제1 실시예에 따른 제조 공정의 초기 단계에 있는 반도체 장치의 단면도.
도 2는 이어지는 제조 단계에서, 도 1의 세부 사항에 대한 확대된 상부 평면도.
도 3은 이어지는 제조 단계에서, 도 2의 III-III 선을 따라 취해진, 도 2의 세부 사항에 대한 단면도.
도 4는 이어지는 제조 단계에서, 도 2와 동일한 시점의 도면.
도 5 및 도 6은 이어지는 제조 단계들에서, 도 3과 동일한 시점의 도면.
도 7은 이어지는 제조 단계에서, 도 6의 세부 사항에 대한 상부 평면도.
도 8 및 도 9는 이어지는 제조 단계에서, 도 7의 VII-VII 선을 따라 취해진, 도 7의 세부 사항에 대한 단면도.
도 10은 이어지는 제조 단계에서, 도 9의 세부 사항에 대한 상부 평면도.
도 11은 이어지는 제조 단계에서, 도 9와 동일한 시점의 도면.
도 12는 이어지는 제조 단계에서, 도 10과 동일한 시점의 도면.
도 13 및 도 14는 이어지는 제조 단계에서, 도 12의 XIII-XIII 선을 따라서 취해진, 도 12의 세부 사항의 단면도.
도 15는 최종 제조 단계에서, 도 1 내지 도 15의 장치의 단면도.
도 16은 상 변화 메모리 장치의 간략화된 회로도.
도 17 내지 도 27은 본 발명의 제2 실시예에 따른 공정의 이어지는 제조 단계들에서, 반도체 장치의 단면도.
도 28은 도 27의 XXVIII-XXVIII 선을 따라 취해진, 도 27의 장치의 단면도.
도 29는 본 발명의 제2 실시예에 따른 공정에 의해 만들어진 반도체 장치의 상부 평면 주사전자현미경(SEM) 도면.
도 30은 알려진 공정에 의해 행해진 반도체 장치의 상부 평면 SEM 도면.
도 31은 일 실시예의 시스템 묘사도.
<도면의 주요 부분에 대한 부호의 설명>
1: 웨이퍼
7: 기판
20: 유전층
22: 발열기들
23: 절연층
35: 칼코게닉 층
48: 레지스트 마스크
50: 하드 마스크
51: 비트 라인
52: 밀봉층
본 발명은 상 변화 메모리 셀을 제조하는 방법에 관한 것이다.
상 변화 메모리들은, 물질의 두 개의 상이한 결정학적 구조와 관련된, 상세하게는 비정질의 혼란한 상과 결정질 또는 다결정질의 정렬된 상과 관련된, 독특한 전기적 특성들을 갖는 두 개의 상들 사이에서 전환하는 부류의 물질들을 이용한다. 따라서, 두 개의 상들은 매우 상이한 값들의 저항률과 연관된다.
현재, 칼코겐화물(chalcogenides) 또는 칼코게닉 물질들이라 불리는, Te 또는 Se와 같은 주기율 표의 6족 원소들의 합금은, 상 변화 메모리 셀들에서 안성맞춤으로 사용될 수 있다. 현재 가장 장래성 있는 칼코겐화물은 Ge, Sb 및 Te의 합금(Ge2Sb2Te5)으로부터 형성되고, 이것은 현재 재기록 가능한 디스크들에 정보를 저장하는데 널리 사용되고 있고 또한 대용량 저장에도 제안되어 왔다.
칼코겐화물에서, 물질이 비정질(보다 저항력이 있음) 상태에서 결정질(보다 전도성 있음) 상태로 변화할 때, 저항률은 둘 이상의 큰 등급으로 변화하고, 역도 또한 같다.
상 변화는 온도를 국부적으로 증가시킴으로써 얻어질 수 있다. 150℃ 이하에서, 양쪽 상들은 모두 안정하다. 비정질의 상태에서 시작해서, 온도를 200℃ 이상으로 올리면 미세결정들(crystallites)의 급속한 핵 형성(nucleation)이 나타나고, 물질이 결정화 온도에서 충분히 오랜 시간 동안 유지되면, 상 변화를 거쳐 결정질이 된다. 칼코겐화물을 다시 비정질 상태로 돌리기 위해서는 온도를 융해점(약 600℃) 이상으로 올리고, 이후 칼코겐화물을 급속하게 냉각시키는 것이 필요하다.
상 변화 메모리 장치들의 제조에서 한가지 문제점은 칼코겐화물 층을 정형하는 단계와 관련된다. 좀 더 정확히는, 상기 언급된 단계는 레지스트 마스크와, 가능하게는 하드 마스크를 이용하는 것을 포함한다. 예를 들어, 레지스트 마스크는 칼코게닉 층 위에 직접 형성될 수 있고, 또는 대안적으로, 칼코게닉 층 위에 피착된 하드 마스크 층으로부터 하드 마스크를 형성하는데 레지스트 마스크가 사용될 수 있다. 일단, 바라던 칼코게닉 구조물들이 칼코게닉 층으로부터 시작하여 윤곽이 잡히기 시작하면, 레지스트 마스크 및 하드 마스크는 제거될 필요가 있다. 그러나 칼코겐화물은 에칭제들에 노출되면 쉽게 손상될 수 있고, 특히 레지스트 마스크들과 같은 중합체 구조물들을 제거하는데 일반적으로 사용되는 화학 물질들로 인해 손상될 수 있다. 게다가, 칼코게닉 층을 에칭하는 동안 중합체 레지스트 마스크 내에 갇힌 염소에 의해 칼코게닉 구조물들의 상당한 부식(erosion)이 야기될 수 있다. 중합체가 제거되고 칼코겐화물와 반응할 때, 염소 원자들이 실제로 가해지고, 그 때문에 칼코게닉 구조물들을 손상시킨다.
이하의 설명에서, "서브리소그래픽(sublithographic)"이라는 용어는, 요즘의 자외선(UV) 리소그래픽 기법으로 달성할 수 있는 최소 치수보다 작은 선형 치수, 즉, 100nm 미만을 나타내는데 사용된다.
도 1을 참조하면, 예를 들어, P-형 실리콘과 같은 반도체 물질의 기판(7)을 포함하는 웨이퍼(1)에, 표준적인 전처리(front end) 단계를 행하여, 회로 컴포넌트들과 기판(7) 내로 통합될 임의의 소자를 형성할 수 있다. 도 1에는 그 중 1개만이 도시된, 복수의 선택 트랜지스터가 기판(7)의 선택된 위치들에 만들어질 수 있으며, 이어지는 처리 단계들에서 저장 소자들이 형성된다. 도 1의 실시예에서, 선택 트랜지스터들은 N-형 베이스 영역들(3), N+-형 베이스 접촉 영역들(4) 및 P+-형 에미터 영역들(5)을 갖는 PNP 바이폴라 트랜지스터들이다. 유전체 영역들(6)은 셀렉터들(2)을 서로 고립시킨다.
셀렉터들을 만들기 위해, 베이스 영역들(3)을 형성한 후에, 제1 유전층(8)을 피착하고 평탄화할 수 있다. 제1 유전층(8) 내에, 베이스 영역들(3)의 선택된 지역들 상부에 개구부들이 만들어진다. 개구부들의 자기-정렬에 추가하여 두 개의 전용 마스크들을 사용하여, 베이스 접촉 영역들(4)과 에미터 영역들(5)이 N+ 및 P+ 주입에 의하여 각각 형성될 수 있다. 다음에, 제1 유전층(8)의 개구부들은, 예를 들어, Ti/TiN(도시되지 않음)의 배리어 층으로 덮이고, 텅스텐으로 채워져서 일 실시예에서 베이스 접촉부(9b)와 에미터 접촉부(9a)를 형성한다.
다음으로, 예를 들어, 비도핑 실리콘 글라스(undoped silicon glass)(USG)층과 같은 제2 유전층(20)이 피착되고, 발열기들(22)이 그 안에, 에미터 접촉부(9a)의 바로 위에 만들어진다. 특히, 원형 또는 타원형의 개구부들(21)(도 2)이 에미터 접촉부(9a) 상부의 제2 유전층(20) 내에 먼저 형성된다. 예를 들어 TiN, TiSiN, TiAlN, TiSiC 또는 WCN의 발열층이 5-50nm의 서브리소그래픽 두께로 피착되어 개구부들의 벽들과 바닥들을 등각으로 피복한다. 이후에, 개구부들은 유전체 물질(23), 바람직하게는 유전층(20)을 형성하는 물질과 동일한 물질로 완전히 채워진다. 발열층 및 유전체 물질(23)은 화학적 기계적 연마(chemical mechanical polishing) (CMP)에 의해 개구부(21)의 외부에서 제거될 수 있다. 따라서, 발열기들(22)은 유전체 물질(23)로 채워진 컵 모양의 영역들의 형상으로 존재하고 도 2의 상부 평면도에서는 원형 또는 타원형이다.
다음으로, 도 3의 확대 세부 사항도에 도시된 바와 같이, 실시예에서 예를 들어 비도핑 실리콘 글라스(USG) 또는 플라즈마 화학 기상 증착(plasma enhanced chemical vapor deposition)(PECVD) 또는 선택영역 화학 기상 증착(selective area chemical vapor deposition)(SACVD)에 의해 피착된 실리콘 질화물의 주조층(27)이 형성되고 후속하여 마스크를 이용하여 에칭되어, 일 실시예에서 슬릿들(28)을 개구한다. 슬릿들(28)은, 도 4에 도시된 바와 같이, 각각의 발열기들(22)을 단 한 번만 가로지른다.
도 5에 도시한 바와 같이, 이산화 실리콘과 같은 스페이서 층(33)이 웨이퍼(1) 위에 등각으로 피착되고, 따라서 슬릿들(28)을 부분적으로 채운다. 이후에, 도 6을 참조하면, 스페이서 층을 에치백(etch back)하여 슬릿들(28)의 측벽들을 따라 스페이서들(30)이 형성된다. 따라서, 경사를 갖는 벽들과 서브리소그래픽 바닥 폭 W를 갖는 마이크로트렌치들(microtrenches)(28')이 형성된다.
다음으로, 도 7 및 도 8을 참조하면, 칼코게닉 층(35)이 피착된다(이 경우에도, 예를 들어, 60nm 두께의 Ge2Sb2Te5). 칼코게닉 층(35)은 마이크로트렌치들(28')을 채우고 발열기들(22)과 상호 접촉 영역들에서 접촉한다. 따라서, (해칭(hatching)에 의해 표시되는) 상 변화 저장 소자들(40)이 마이크로트렌치들(28') 내에서 칼코게닉 층(35)과 발열기들(22)의 접촉 영역들에서 형성된다. 마이크로트렌치들(28')의 바닥 폭 W와 발열기들(22)의 두께가 모두 서브리소그래픽이기 때문에, 저장 소자들이 정의되는 접촉 영역들 또한 서브리소그래픽 치수들을 갖는다.
도 8에 도시된 바와 같이, 바람직하게는 Ti/TiN, 또는 그외의 적합한 물질인 배리어 층이 피착되어 캡 구조물(45)을 형성하고, 그 구조물은 주조층(27) 및 칼코게닉 층(35)을 덮는다. 캡 구조물(45)은 일 실시예에서 약 45nm의 두께를 갖는다.
다음으로, 도 9 및 도 10을 참조하면, 하드 마스크 구조물(47)이 캡 구조물(45) 위에 피착된다. 하드 마스크 구조물(47)은, 예를 들어, SiON, SiN, 또는 탄소 원자(alpha carbon)와 같은 유전체 물질로 만들어질 수 있다. 여기에 서술되는 실시예에서, 하드 마스크 구조물(47)은 SiON으로 이루어져 있고 적어도 약 100nm의, 바람직하게는 150nm의 초기 두께를 갖는다.
다른 실시예에서, 하드 마스크 구조물(47)은 이산화 실리콘층 및/또는 실리 콘 질화물층을 포함한다. 이어서, 하드 마스크 구조물(47) 위에, 실질적으로는 마이크로트렌치들(28')의 상부에 레지스트 마스크(48)(도 11)를 생성할 수 있다. 보다 정확히는, 레지스트 마스크(48)는 비트 라인 방향 BL(도 9에서 지면과 수직)에 평행한, 직선으로 둘러싸인 부분들을 포함하고 그에 따라 정렬된 마이크로트렌치들(28')을 덮는다.
도 11에 도시된 바와 같이, 하드 마스크 구조물(47)은 레지스트 마스크(48)를 이용하여 마이크로트렌치들(28') 상부에서, 역시 비트 라인 방향 BL에 평행한 부분들인 하드 마스크(50)를 형성하도록 정형된다.
이후에, 캡 구조물(45)과 칼코게닉 층(35)을 에칭하기 전에, 포토레지스트 스트리핑(photoresist stripping)에 의해 레지스트 마스크(48)가 제거된다(도 12 및 도 13). 따라서, 일부 실시예들에서는, 중합 구조물들(예를 들어, 레지스트 마스크(48)) 내에 갇힌 염소나 그외의 반응성 물질들 또는 혼합물들의 악영향은 실질적으로 제거되고, 이어지는 처리 단계들에서, 노출된 칼코겐화물 부분들과 반응하는데 더 이상 이용되지 않는다. 포토레지스트 스트리핑의 동안에, 캡 구조물(45)만이 부분적으로 노출되지만, 결국 손상을 받게 될 부분들은, 어떠한 경우에도, 이후에 제거된다.
도 14를 참조하면, 캡 구조물(45) 및 칼코게닉 층(35)은 하드 마스크(50)를 이용하여 에칭된다. 따라서, 저항성 비트 라인들(51)이 생성되는데, 그것들은 차례로 비트 라인 방향 BL과 평행하게 되고 캡 구조물의 잔여부(45')와 칼코게닉 층의 잔여부(35')를 포함한다. 레지스트 마스크(48)가 이전에 제거되었기 때문에, 하드 마스크(50)는 이 단계 중에 에칭제에 직접 노출되어 얇아진다. 그러나 그 초기 두께 TI로 인하여, 하드 마스크(50)는 단지 부분적으로 에칭되어 잔여부(50')가 남겨지고, 일부 실시예들에서 약 20-30nm의 최종 두께(TF)를 갖는다.
도 15에서 도시된 바와 같이, 실리콘 질화물로 이루어진 밀봉층(52)과 이산화 실리콘으로 이루어진 제3 유전층(54)이 웨이퍼(1) 위에 피착될 수 있고, 평탄화되고 선택적으로 에칭되어 (베이스 접촉부(9b) 상부에) 베이스 플러그 구멍들과 금속 비트 라인 트렌치들을 개구한다. 밀봉층(52)은 하드 마스크(50)와 동일한 물질로 만들어질 수 있다.
따라서, 하드 마스크(50)의 잔여부들(50')은 밀봉층(52)이 피착될 때 그 밀봉층에 통합될 수 있다. 베이스 플러그 구멍들과 금속 비트 라인 트렌치들은, TaN/Ta(도시되지 않음)의 배리어 층에 의해 피복되고 구리로 매립되어, CMP 평탄화 이후에, 베이스 플러그들(55) 및 금속 비트 라인들(56)이 만들어진다(구리-다마신 공법).
베이스 플러그들(55)은 각각의 베이스 접촉부들(9b)과 직접적으로 접촉할 수 있고; 금속 비트 라인들(56)은 각각의 저항성 비트 라인들(51) 위에, 그리고 그에 평행하게 형성된다. 최종적으로, 제4 유전층(58)이 피착되고 에칭되어 구멍들을 통하여 베이스 플러그들(55)을 노출시키고 저항성 비트 라인들(51)에 수직인 워드 라인 트렌치들을 개구할 수 있다. 구멍들과 워드 라인 트렌치들은 추가의 TaN/Ta 배리어 층(도시되지 않음)에 의해 피복되고 구리로 채워질 수 있다. 웨이퍼(1)는 CMP에 의해 평탄화되어 구멍들과 워드 라인 트렌치들 외부에 피착된 구리와 TaN/Ta를 제거한다. 이와 같이 하여 플러그들(55')과 금속 워드 라인들(59)이 만들어진다(추가의 구리-다마신 공법).
상 변화 메모리 셀들(60)과 도 15의 구조물이 얻어진다. 특히, 상 변화 메모리 셀들(60)은 하나의 개별적인 저장 소자(40) 및 대응하는 발열기(22)와 선택 트랜지스터(2)를 포함한다. 처리 흐름은 금속 레벨들의 형성과 결합한다(도시되지 않음).
도 16에 도시된 바와 같이, 상 변화 메모리 셀들(60)은 행 및 열로 배열되어 상 변화 메모리 장치(65)를 형성하고, 이 상 변화 메모리 장치(65)는 알려진 제어, 판독 및 프로그래밍 회로들(여기 도시되지 않음)을 더 포함한다. 특히, 도 16은 각각의 금속 비트 라인들(53)을 갖는 세 개의 열들과 각각의 워드 라인들(59)을 갖는 두 개의 행들의 부분을 도시한다.
제2 실시예가 도 17 내지 도 27에 도시되어 있다.
도 17을 참조하면, 반도체 물질, 예를 들어, 실리콘의 기판(110)을 포함하는 웨이퍼(100)는 처음에 처리되어 기판(110)으로 통합될 임의의 소자와 회로 컴포넌트들을 형성한다.
이후에, 웨이퍼(100)는 절연층(112)에 의해 피복된다. 워드 라인들(113)(예를 들어, 구리)은 절연층(112)으로 형성되고, 제1 유전층(114)에 의해 서로 간에 절연된다. 워드 라인들(113)은, 제1 유전층(114)을 피착하고 이후에 워드 라인들(113)이 형성될 곳에 유전체 물질을 제거하고, 그렇게 해서 얻어진 트렌치들을 구리로 채움으로써 형성될 수 있다. 그 다음에 임의의 초과 구리를 CMP에 의해 웨이퍼(100)의 표면으로부터 제거한다("구리-다마신" 공정).
그 후에, (도 18) 캡슐화된 구조물가 생성된다. 캡슐화된 구조물는, 제1 질화층(118), 제1 산화층(119) 및 접착층(117)을 차례로 피착하고 그 다음에 제1 질화층(118), 제1 산화층(119) 및 접착층(117)을 제1 유전층(114)의 표면까지 선택적으로 제거함으로써 형성될 수 있다. 따라서, 각 워드 라인(113)에 대해, 개구부들(120)이 형성되고, 그것들은 적어도 부분적으로는 워드 라인(113)의 상부로 확장된다. 각 개구부(120)는 각각의 워드 라인(113)의 전체를 따라 또는 그 일부만을 따라 확장될 수 있고, 그 경우에 복수의 개구부들(120)이 각 워드 라인(113)을 따라 서로 정렬되어 확장된다. 접착 영역(117)은 일 실시예에서 개구부들(120)의 주변에 정의된다.
이후에, 도 19를 참조하면, 예를 들어 실리콘 질화물로 이루어진 스페이서 층이 피착되고 에치백(etch back) 된다. 따라서, 스페이서 층의 수평 부분은 제거되고, 121로 나타내어지고, 개구부(120)의 수직 벽을 따라 확장하는, 스페이서 층의 수직 부분만이 남겨 진다. 이 수직 부분들(121)은, 개구부들(120)의 제1 질화층(118)과 측방향으로 만나고, 제1 질화층(118)과 함께, 122로 나타내어지는 보호 영역을 형성한다. 보호 영역(122)은 제1 산화층(119)과 함께 캡슐화 구조물을 형성한다.
그 후에, 예를 들어, TiSiN의 발열층(123)이 피착되고, 도 20에 도시된 바와 같이, 하부 구조물을 등각으로 덮는다. 발열층(123)의 한 수직 벽은 각각의 워드 라인(113) 위로 확장하고 그에 접촉한다. 이어서, 일부 경우들에서, 예를 들어 실리콘 질화물로 이루어진 외장층(sheath layer)(124) 및 제2 유전층이 피착된다. 제2 유전층(125)은 개구부들(120)을 완전히 채워서 캡슐화 구조물을 완성한다.
그 구조물은 이후에 CMP(화학적 기계적 연마)에 의해 평탄화되어, 개구부들(120) 외부에 확장하는 제2 유전층(125), 외장층(124), 및 발열층(123)의 모든 부분을 제거하고, 접착층(117)을 노출시킨다.
이후에, 도 21을 참조하면, 오보닉(Ovonic) 메모리 스위치/오보닉 임계 스위치(OMS/OTS) 스택(126)이 피착된다. 자세히는, 일 실시예에서 제1 칼코게닉 층(예를 들어, Ge2Sb2Te5)(127), 제1 배리어 층(128)(예를 들어, TiAlN), 제2 칼코게닉 층(129)(예를 들어, As2Se3) 및 제2 배리어 층(130)(예를 들어 TiAlN)이 피착된다. 상기 물질들은 단지 설명을 위한 것이고, (제1 칼코게닉 층(127)에 대해) 그 물리적 상태에 따라 정보를 저장하고 (제2 칼코게닉 층(129)에 대해) 선택기로서 동작하기에 적합한 임의의 칼코게닉 물질이 사용될 수 있다. 저장 소자들(150)은 발열층(123)과 제1 칼코게닉 층(127)의 상호 접촉 부위에 형성된다.
이후에, 도 22를 이용하면, (두께 150nm의) SiON으로 이루어진 하드 마스크 구조물(132)가 제2 배리어 층(130) 위에 피착되고 레지스트 마스크(133)를 이용하여 정형되는데, 그것은 각각의 저장 소자들(150) 상부에 구성된 대략 원형, 타원형 또는 사각형의 마스크 부분들을 포함한다(도 23). 다른 실시예에서, 하드 마스크 구조물(132)는 SiN 또는 탄소 원자와 같은 상이한 유전체 물질로 만들어진다. 따 라서, 하드 마스크(134)는 하드 마스크 구조물(132)로부터 형성되고, 원형, 타원형 또는 사각형의 마스크 부분들은 원형, 타원형 또는 사각형 마스크 부분들을 또한 포함한다.
레지스트 마스크(133)는, 도 24에 도시된 바와 같이, OMS/OTS 스택(126)을 에칭하기 전에 포토레지스트 스트리핑에 의해 제거될 수 있다.
이후에, 도 25에서, OMS/OTS 스택(126)은 하드 마스크(134)만을 이용하여 정형되고, 그에 의해 소위 "도트들(dots)"(135)이 형성되며, 각 도트는 각각의 저장 소자들(150)을 포함한다. 레지스트 마스크(133)가 이전에 제거되었기 때문에, 하드 마스크(134)는 이 단계 중에 에칭제에 직접적으로 노출되어 얇아진다. 그러나, 그 초기 두께 TI로 인해, 하드 마스크(134)는 부분적으로 에칭되어 잔여부(134')가 남겨지고, 약 20-30nm의 최종 두께 TF를 갖는다.
하드 마스크(134)의 잔여부(134')를 완전하게 제거한 뒤에, 예를 들어, 실리콘 질화물로 이루어진 밀봉층(136)과 절연 물질(예를 들어, 이산화 실리콘)로 이루어진 인터메탈(intermetal) 층(137)이 피착된다. 따라서, 도 26의 구조물가 얻어진다.
최종적으로, 웨이퍼(100)에 CMP 공법을 행하여 그 구조물을 평탄화하고, 바람직하게는 표준 듀얼 구리-다마신 공정을 사용하여 비트 라인들과 비아(via)들을 형성한다. 이 목적을 위하여, 바람직하게는 (밀봉층(136)과 보호 영역(122)의 바닥 뿐만 아니라) 인터메탈 층(137)과 제1 유전층(114)이 2단계 공정에서 에칭되어 (아래로 워드 라인들(113)까지 확장되는) 비아 개구부들(138), (아래로 도트들(131)까지 확장되는) 열 트렌치들(140) 및 행 접속 트렌치들(139)을 형성한다. 2개의 에칭 단계는 임의의 순서로 시행될 수 있다. 이후에, 비아 개구부들(138)과 열 트렌치들(140)을 채우는 금속 물질(예를 들어, 구리)을 피착하여 비아들(141)과 비트 라인들(142)을 형성한다. 또한, 워드 라인 접속부들(143)도 형성된다. 따라서 도 27 및 도 28의 구조물가 얻어진다.
도 27 및 도 28에 도시된 바와 같이, 발열층(123)은, 각각의 워드 라인(113)의 대략 중앙선의 상부에 확장된 제1 수직 연장 벽(123a)(도면에서 좌측)과 제1 산화층(119)의 상부 위에 확장된 제2 수직 연장 벽(123b)(우측)을 이용하여 실질적으로 상자 형태를 갖는 발열기들 또는 저항 소자들을 형성한다. 각각의 제1 수직 연장 벽(123a)은 라인을 따라 각각의 도트들(131)과 접촉하는 우물 모양의 발열기를 형성하고 단일 워드 라인(113)을 따라 정렬된 모든 도트들(131)에 의해 공유되는 반면, 제2 수직 연장 벽(123b)은 아무런 기능을 갖지 않는다. 우물 모양의 발열기(123)를 통하여 동일한 워드 라인을 따른 모든 도트들(131)의 전기적 연결은, 도트들(131)의 제2 칼코게닉 물질(129)이, 어드레스된 워드 라인(113)과 비트 라인(142) 모두에 접속된 도트들만을 어드레싱할 수 있게 하는 OTS 또는 선택 소자를 형성하기 때문에, 일부 실시예들에서 메모리 장치의 동작을 손상시키지 않을 수 있다.
저항성 비트 라인들(151)(도 14 및 도 15) 또는 도트들(135)(도 25 내지 도 28)에 포함된 칼코게닉 구조물들은 일부 실시예들에서 부식 및 손상을 야기할 수 있는 화학제들과 반응하는 것을 피할 수 있다. 사실, 중합체들(레지스트 마스크)은 피착된 칼코게닉 물질을 정형하기 전에 제거될 수 있다. 따라서, 칼코게닉 물질의 외면 부분만이 노출되고 어떤 경우들에서는 손상될 수 있다. 그러나, 그러한 외면 부분은 칼코게닉 구조물들을 형성하기 위해 최종적으로 제거되어야 하고, 최종 셀에 포함되어서는 안된다. 하드 마스크는 칼코게닉 층을 정형한 후에야 수 나노미터의 최종 두께를 가질 수 있고, 어떤 경우들에서는, 필요한 경우 칼코게닉 구조물들을 손상시키지 않고 쉽게 제거될 수 있다. 그렇지 않으면, 하드 마스크 구조물의 잔여부들이 남겨져서 밀봉층에 탑재될 수 있다. 따라서, 최종 셀들은 정확히 정형되고 높은 품질을 갖는 칼코게닉 구조물들을 포함할 수 있다.
예로써, 도 29 및 도 30은 도트 타입의 메모리 셀들을 갖는 상 변화 메모리 장치들의 상부 평면도들을 도시한다. 도 29의 장치는 상술한 공정에 의해 제조되고, 종래의 공정에 의해 제조된 도 30의 장치의 도트들과 비교하여 매우 높은 품질의 도트들을 갖는다. 도 29의 장치의 도트들에는, 사실상, 부식이 보이지 않는다.
도 31로 넘어가서, 본 발명의 실시예에 따른 시스템(500)의 일부가 설명된다. 시스템(500)은, 예를 들어, 개인 정보 단말기(PDA), 무선 기능이 있는 랩탑 또는 휴대용 컴퓨터, 웹 타블렛, 무선 전화, 페이저, 인스턴트 메시징 장치, 디지털 음악 재생기, 디지털 카메라 또는 무선으로 정보를 송신 및/또는 수신하도록 구성될 수 있는 그외의 장치들과 같은 무선 장치들에서 사용될 수 있다. 본 발명의 범위가 다음에 한정되는 것은 아니지만, 시스템(500)은 이하의 시스템들: 무선 지역망(WLAN) 시스템, 무선 개인 영역 통신망(WPAN) 시스템, 셀룰러 네트워크 중 임 의의 것에서 사용될 수 있다.
시스템(500)은 제어기(510), 입력/출력(I/O) 장치(520)(예를 들어, 키패드, 디스플레이), 스태틱 랜덤 액세스 메모리(SRAM)(560), 메모리(530), 및 버스(550)를 통해 서로 결합된 무선 인터페이스(540)를 포함한다. 일부 실시예들에서는, 배터리(580)가 사용될 수 있다. 본 발명의 범위는 이러한 구성요소들의 일부 또는 전부를 가지는 실시예들에 한정되지 않음을 유의해야 한다.
제어기(510)는, 예를 들어, 하나 이상의 마이크로 프로세서들, 디지털 신호 처리기들, 마이크로 컨트롤러들 등을 포함할 수 있다. 메모리(530)는 시스템(500)으로 전송되거나 또는 시스템에 의해 전송되는 메시지들을 저장하는데 사용될 수 있다. 메모리(530)는 시스템(500)의 동작 중에 제어기(510)에 의해 실행되는 명령어들을 저장하는데 선택적으로 사용될 수 있고, 사용자 데이터를 저장하는데 사용될 수 있다. 메모리(530)는 하나 이상의 상이한 종류의 메모리에 의해 제공될 수 있다. 예를 들어, 메모리(530)는 임의의 종류의 랜덤 액세스 메모리, 휘발성 메모리, 플래시 메모리 및/또는 여기서 논의된 메모리와 같은 비휘발성 메모리를 포함할 수 있다.
I/O 장치(520)는 사용자에 의해 사용되어 메시지를 생성할 수 있다. 시스템(500)은, 라디오 주파수(RF) 신호로 무선통신 네트워크로부터 메시지를 수신하고 무선 통신 네트워크로 메시지들을 송신하기 위하여 무선 인터페이스(540)를 사용할 수 있다. 무선 인터페이스(540)의 예들은, 본 발명의 범위가 여기 한정되지는 않지만, 안테나 또는 무선 송수신기를 포함할 수 있다.
최종적으로, 첨부된 청구항들에 정의된 본 발명의 범위 내에서, 다수의 변경들이 여기 설명되고 예시된 공정에 대해 행해질 수 있다. 특히, 그 공정은 임의의 종류의 상 변화 메모리 셀들을 제조하는데 이용될 수 있다. 예를 들어, 창(lance) 타입의 발열기를 갖는 상 변화 메모리 셀들이 제조될 수 있다. 창 발열기들은 관습적으로, 유전층 내에 구멍들을 개구하고, 스페이서 층을 피착하고 에치백하여 구멍들의 교차 면적을 서브리소그래픽 치수로 감소시키고, CMP 평탄화 전에 구멍들을 발열 물질로 채움으로써 만들어진다. 이후에 칼코게닉 층이 상술한 바와 같이 피착되고 정형되어 발열기들 위에 도트들을 형성한다. 상 변화 저장 소자들은 도트들의 각각의 발열기들과의 접촉 영역들에서 정의된다.
본 명세서 전반에 걸쳐 "일 실시예" 또는 "실시예"에 대한 참조들은, 실시예와 관련하여 설명된 특유의 특징, 구조물, 또는 특성이 본 발명 내에 포함된 적어도 하나의 구현예에 포함된다는 것을 의미한다. 따라서, "일 실시예" 또는 "실시예에서"와 같은 어구의 외형들은 반드시 동일한 실시예를 언급하는 것은 아니다. 게다가, 특유의 특징들, 구조물들, 또는 특성들은 예시된 특정 실시예 이외의 적합한 그외의 형태로 실시될 수 있고, 그러한 모든 형태들은 본 출원 명세서의 청구항들에 포함될 수 있다.
본 발명이 제한된 수의 실시예들에 대해 설명되었지만, 당업자라면 그로부터 다수의 변경들과 변동들을 인식할 수 있을 것이다. 첨부된 청구항들은 본 발명의 진정한 사상과 범위 내에 있는 그러한 모든 변경들과 변동들을 포함하는 것을 의도한다.
본 발명에 따르면, 종래의 공정에 의해 제조된 장치의 도트들과 비교하여 사실상 부식이 보이지 않는 매우 높은 품질의 도트들을 갖는 메모리 셀들을 갖는 상 변화 메모리 장치들을 제공할 수 있다.

Claims (26)

  1. 반도체 바디 위에 상 변화(phase change) 물질의 상 변화층을 형성하는 단계;
    상기 상 변화층 위에 하드 마스크 구조물을 생성하는 단계;
    상기 하드 마스크 구조물 위에 레지스트 마스크를 생성하는 단계;
    상기 레지스트 마스크를 이용하여 상기 하드 마스크 구조물을 정형함으로써 하드 마스크를 형성하는 단계;
    상기 레지스트 마스크를 제거하는 단계; 및
    상기 레지스트 마스크를 제거한 후 상기 하드 마스크를 이용하여 상기 상 변화층을 정형하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서,
    하드 마스크 구조물을 생성하는 단계는 유전체 물질을 포함하는 하드 마스크 구조물을 형성하는 단계를 포함하는 방법.
  3. 제1항에 있어서,
    상기 상 변화층을 정형하는 단계는 상기 하드 마스크를 적어도 부분적으로 제거하는 단계를 포함하는 방법.
  4. 제1항에 있어서,
    상기 상 변화층 위에 캡 구조물을 형성하는 단계를 포함하고, 상기 하드 마스크 구조물이 상기 캡 구조물과 접촉하여 형성되는 방법.
  5. 제1항에 있어서,
    상기 레지스트 마스크를 제거하는 단계는 포토레지스트 스트리핑(stripping)을 포함하는 방법.
  6. 제1항에 있어서,
    상기 반도체 바디 위에는 유전체 구조층을, 상기 유전체 구조층 내에는 발열 소자를 형성하는 단계를 더 포함하는 방법.
  7. 제6항에 있어서,
    상기 상 변화층을 형성하는 단계는 상기 상 변화층을 상기 발열 소자에 직접 접촉하도록 피착하는 단계를 포함하고, 그에 의해 상기 발열 소자와 상기 상 변화층의 접촉 영역에서 저장 소자를 정의하는 단계를 포함하는 방법.
  8. 제7항에 있어서,
    저장 소자를 정의하는 단계는 적어도 하나의 서브리소그래픽 치 수(sublithographic dimension)를 갖는 접촉 영역에서 상기 소자를 정의하는 단계를 포함하는 방법.
  9. 칼코겐화물 층(chalcogenide layer);
    상기 칼코겐화물 층을 덮는 배리어 층; 및
    상기 배리어 층 위의 마스크 층
    을 포함하는 반도체 구조물.
  10. 제9항에 있어서,
    상기 배리어 층은 금속을 포함하는 반도체 구조물.
  11. 제10항에 있어서,
    상기 금속은 티타늄을 포함하는 반도체 구조물.
  12. 제11항에 있어서,
    상기 금속은 Ti/TiN을 포함하는 반도체 구조물.
  13. 제12항에 있어서,
    상기 배리어 층은 약 45nm인 반도체 구조물.
  14. 제9항에 있어서,
    상기 배리어 층은 상기 칼코겐화물 층을 완전히 덮는 반도체 구조물.
  15. 제9항에 있어서,
    상기 배리어 층 상부에 레지스트 마스크를 포함하는 반도체 구조물.
  16. 제9항에 있어서,
    상기 배리어 층 상부에 하드 마스크를 포함하는 반도체 구조물.
  17. 제16항에 있어서,
    상기 하드 마스크 상부에 레지스트 마스크를 포함하는 반도체 구조물.
  18. 제9항에 있어서,
    두 개의 분리된 칼코겐화물 층들을 포함하는 반도체 구조물.
  19. 반도체 바디 위에 상 변화 물질의 상 변화층을 형성하는 단계;
    상기 상 변화층 위에 하드 마스크 구조물을 생성하는 단계;
    상기 하드 마스크 구조물 위에 레지스트 마스크를 생성하는 단계;
    상기 레지스트 마스크를 이용하여 상기 하드 마스크 구조물을 정형함으로써 하드 마스크를 형성하는 단계;
    상기 레지스트 마스크를 제거하는 단계; 및
    상기 레지스트 마스크를 제거한 후 상기 하드 마스크를 이용하여 상기 상 변화층을 정형하는 단계
    를 포함하는 공정에 의해 형성되는 제품.
  20. 제19항에 있어서,
    상기 상 변화층을 정형하는 단계는 상기 하드 마스크를 적어도 부분적으로 제거하는 단계를 포함하는 공정에 의해 형성되는 제품.
  21. 제19항에 있어서,
    상기 상 변화층 위에 캡 구조물을 형성하는 단계를 포함하고, 상기 하드 마스크 구조물은 상기 캡 구조물과 접촉하여 형성되는 공정에 의해 형성되는 제품.
  22. 제19항에 있어서,
    상기 레지스트 마스크를 제거하는 단계는 포토레지스트 스트리핑을 포함하는 공정에 의해 형성되는 제품.
  23. 제19항에 있어서,
    상기 반도체 바디 위에는 유전체 구조층을, 상기 유전체 구조층 내에는 발열 소자를 형성하는 단계를 더 포함하는 공정에 의해 형성되는 제품.
  24. 제23항에 있어서,
    상기 상 변화층을 형성하는 단계는 상기 상 변화층을 상기 발열 소자와 직접 접촉하여 피착하는 단계를 포함하고, 그에 의해 상기 발열 소자와 상기 상 변화층의 접촉 영역에서 저장 소자를 정의하는 공정에 의해 형성되는 제품.
  25. 제24항에 있어서,
    저장 소자를 정의하는 단계는 적어도 하나의 서브리소그래픽 치수를 갖는 상기 접촉 영역에서 상기 소자를 정의하는 단계를 포함하는 공정에 의해 형성되는 제품.
  26. 제19항에 있어서,
    상기 제품은 상기 상 변화층을 포함하는 상 변화 메모리 및 프로세서를 포함하는 제품.
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