KR20070009902A - 소스 드라이버 및 소스 드라이버의 구동 방법 - Google Patents

소스 드라이버 및 소스 드라이버의 구동 방법 Download PDF

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Abstract

본 발명은 액정 표시 장치에 포함된 소스 드라이버에 관한 것이다. 본 발명에 따른 소스 드라이버는 프레임 변화에 따라 교번 신호를 출력하는 제어부와 상기 교번 신호에 응답하여 양의 오프셋 값과 음의 오프셋 값을 각각 포함한 데이터 라인 구동 신호를 연속적으로 반복하여 출력하는 출력 버퍼를 포함하는 것을 특징으로 한다.

Description

소스 드라이버 및 소스 드라이버의 구동 방법{SOURCE DRIVER AND DRIVING METHOD THEREOF}
도 1은 본 발명에 따른 액정 표시 장치의 개략적인 구성을 보여주는 블록도이다.
도 2는 본 발명의 바람직한 실시예에 따른 소스 드라이버의 회로도이다.
도 3은 도 2에 도시된 출력 버퍼의 상세 블록도이다.
도 4는 도 3의 출력 버퍼의 회로도이다.
도 5는 도 4에 도시된 출력 버퍼의 동작을 설명하기 위한 파형도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
10 : 소스 드라이버부 20 : 게이트 드라이버부
30 : 패널 100 : 소스 드라이버
1100 : 제어부 1200 : 바이어스부
1300 : 입력 신호부 1400 : 출력 버퍼
1401 : 차동 입력부 1402 : 제 1 전류 미러
1403 : 제 2 전류 미러 1404 : 제 1 스위칭부
1405 : 제 2 스위칭부 1406 : 플로팅 전류원
1407 : 클래스 AB 증폭부 1408 : 제 1 커패시터 연결부
1409 : 제 2 커패시터 연결부 1410 : 커패시터부
1411 : 출력부
본 발명은 표시 장치(Display Device)에 관한 것으로, 구체적으로는 액정 표시 장치에 포함된 소스 드라이버에 관한 것이다.
액정 표시 장치는 소형화, 저전력 소모의 장점들을 가지며, 노트북 컴퓨터 및 LCD TV 등에 이용되고 있다. 특히, 스위치 소자로서 박막 트랜지스터(TFT : Thin Film Transistor)를 이용하는 액티브 매트릭스 타입(Active Matrix Type)의 액정 표시 장치는 동영상을 표시하기에 적합하다.
액정 표시 장치는 액정 패널, 다수의 데이터 라인(Data Line)들을 구동하는 구동 전압을 발생하는 소스 드라이버부, 및 다수의 게이트 라인(Gate Line)들을 구동하는 게이트 드라이버부로 구성된다.
액정 표시 장치가 대형화되면서, 액정 패널의 크기가 증가하게 되었다. 액정 패널의 크기 증가는 구동할 데이터 라인 수의 증가를 초래하고, 이는 소스 드라이버부에 구비된 출력 버퍼들의 증가로 이어진다. 액정 패널에 왜곡없는 화상을 표시하기 위해서는 출력 버퍼들에서 발생하는 출력 전압의 오프셋(Offset) 값을 제거하는 것이 필요하다.
출력 버퍼에서 발생하는 오프셋은 회로 자체 특성으로 인한 시스템 오프셋(Systematic offset)과 온도나 공정 상의 변동 등으로 인한 랜덤 오프셋(Random offset)으로 구분된다. 시스템 오프셋은 오프셋 값의 크기도 작고, 오프셋 조절이 회로적으로 가능하지만, 랜덤 오프셋은 오프셋 값을 예측할 수 없으며, 오프셋의 회로적인 조절에 한계가 있다.
따라서 본 발명이 이루고자 하는 기술적 과제는 상술한 제반 문제점을 해결하기 위해 제안된 것으로, 출력 버퍼에서 발생하는 랜덤 오프셋을 시각적으로 제거하고자 한다.
본 발명에 따른 소스 드라이버는 프레임 변화에 따라 교번 신호를 출력하는 제어부와 상기 교번 신호에 응답하여 양의 오프셋 값과 음의 오프셋 값을 각각 포함한 데이터 라인 구동 신호를 연속적으로 반복하여 출력하는 출력 버퍼를 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 출력 버퍼는 차동 입력 전압을 입력받아 차동 전류를 출력하는 차동 입력부, 상기 차동 전류를 입력받아 가산 전류를 출력하는 전류 미러, 상기 전류 미러로 일정한 정지 바이어스 전류를 공급하는 플로팅 전류원, 상기 가산전류에 해당되는 전압을 증폭하는 클래스 AB 증폭부, 그리고 상기 증폭된 전압을 출력하는 출력부를 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 차동 입력 전압은 입력 신호와 상기 출력 버퍼의 출력 신호가 상기 교번 신호에 응답하여 교번되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 전류 미러는 트랜지스터들로 구성되며, 상기 트랜지스터들은 상기 교번 신호에 응답하여 교번되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 차동 입력 전압과 상기 전류 미러의 교번에 관계없이 상기 출력 버퍼 내의 전류 패스는 동일하게 유지되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 출력부는 상기 증폭된 전압의 주파수 특성을 안정화시키는 커패시터부를 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 커패시터부는 상기 교번 신호의 변화에 관계없이 상기 클래스 AB 증폭부와 연결되는 것을 특징으로 한다.
본 발명에 따른 소스 드라이버의 구동 방법은 프레임 변화에 따라 교번 신호를 발생하는 단계, 상기 교번 신호에 응답하여 출력 버퍼에서 양의 오프셋 값을 포함한 데이터 라인 구동 신호를 발생하는 단계, 그리고 상기 교번 신호에 응답하여 상기 출력 버퍼에서 음의 오프셋 값을 포함한 데이터 라인 구동 신호를 발생하는 단계로 구성되며, 상기 양의 오프셋 값을 포함한 데이터 라인 구동 신호를 발생하는 단계와 상기 음의 오프셋 값을 포함한 데이터 라인 구동 신호를 발생하는 단계가 연속적으로 반복되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 출력 버퍼로 입력되는 차동 입력 전압들은 상기 교번 신호에 응답하여 교번되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 오프셋 값은 상기 출력 버퍼를 구성하는 트랜지스터들의 공정에 따른 부정합과 온도 등에 의해 발생하는 것을 특징으로 한다.
(실시예)
이하 본 발명에 따른 실시예를 첨부된 도면들을 참조하여 상세히 설명하도록 한다.
도 1은 본 발명에 따른 액정 표시 장치의 개략적인 구성을 보여주는 블록도이다. 도 1을 참조하면, 액정 표시 장치는 액정 패널(Liquid Crystal Panel)(30), 소스 드라이버부(SD : Source Driver)(10), 및 게이트 드라이버부(GD : Gate Driver)(20)를 포함한다.
소스 드라이버부(10)는 다수 개의 소스 드라이버(SD, 100)들로 구성되고, 게이트 드라이버부(20)는 다수 개의 게이트 드라이버(GD)들로 구성된다. 소스 드라이버부(10)에 구비되어 있는 각각의 소스 드라이버(SD, 100)는 액정 패널(30) 상에 배치되는 데이터 라인(DL)들을 구동한다. 게이트 드라이버부(20)에 구비되어 있는 각각의 게이트 드라이버(GD)는 액정 패널(30) 상에 배치되는 게이트 라인(GL)들을 구동한다. 여기서, 데이터 라인은 소스 라인(Source Line) 또는 채널(Channel)이라고도 한다.
액정 패널(30)은 다수의 화소(31)들을 포함한다. 각각의 화소(31)들은 스위치 트랜지스터(Switch Transistor)(TR), 액정으로부터의 전류 누설을 감소시키기 위한 저장 커패시터(Storage Capacitor)(CST), 및 액정 커패시터(Liquid Crystal Capacitor)(CLC)를 포함한다. 스위치 트랜지스터(TR)는 게이트 라인(GL)을 구동하는 신호에 응답하여 턴온/턴오프(turn on/turn off)되고, 스위치 트랜지스터(TR)의 한 단자는 데이터 라인(DL)에 연결된다. 저장 커패시터(CST)는 스위치 트랜지스터(TR)의 타 단자와 접지 전압(VSS) 사이에 연결되고, 액정 커패시터(CLC) 는 스위치 트랜지스터(TR)의 타 단자와 공통 전압(Common Voltage)(VCOM) 사이에 연결된다.
소스 드라이버(100)의 내부 회로는 칩 제조업체(Chip Maker)에 따라 약간씩 차이가 있지만, 일반적으로 소스 드라이버(100)는 타이밍 컨트롤러(Timing Controller)(도시되지 않음)에서 인가된 디지털 데이터를 차례대로 쉬프트(shift) 하는 쉬프트 레지스터(Shift Register), 디지털 데이터를 대응하는 아날로그 전압값으로 변환하는 디지털 아날로그 변환부(DAC : Digital to Analog Converter), 그리고 변환된 아날로그 전압값을 입력받아서 패널의 데이터 라인들을 구동하기 위한 소스 드라이버 출력회로(Source Driver Output Circuit)를 포함하고 있다. 아날로그 전압값을 액정 패널(30)에 제공할 것을 명하는 클록신호(TP)가 입력되면, 소스 드라이버 출력부는 데이터 라인(DL)을 구동하여 턴온된 박막 트랜지스터(TR)들을 통해 액정 커패시터(CLC)에 영상신호를 인가한다. 이와 같은 기능 이외에, 본 발명에 따른 소스 드라이버(100)는 출력 전압의 오프셋 값이 두 프레임(Frame) 단위로 타겟 전압을 기준으로 위, 아래로 교번되게 구동한다. 그 결과, 시각적으로는 오프셋 값이 제거된 타겟 전압을 출력 전압으로 인식하게 된다. 이에 대한 상세 구성은 다음과 같다.
도 2는 본 발명의 바람직한 실시예에 따른 소스 드라이버(100)의 회로도이다. 도 2는 소스 드라이버(100)를 구성하는 여러 내부 회로들 중 출력과 관련된 회로들, 예컨대 제어부(1100), 바이어스부(1200), 입력 신호부(1300), 출력 버퍼(1400)에 대한 구성을 보여주고 있다.
제어부(1100)는 외부로부터 프레임 정보를 입력받아 교번 신호(CHOP/CHOPB)를 출력한다. 외부로부터 입력되는 프레임 정보는 액정 패널(30) 상에 표시되는 프레임의 변환 시점에 대한 정보이다. CHOP 신호와 CHOPB 신호는 서로 상보 신호 관계를 가진다.
바이어스부(1200)는 제어부(1100)로부터 입력되는 교번 신호(CHOP/CHOPB)에 응답하여 출력 버퍼(1400)로 바이어스 전압(V1~V8)을 인가한다.
입력 신호부(1300)는 입력 신호(Input)와 출력 신호(out)를 입력받아, 제어부(1100)로부터 입력되는 교번 신호(CHOP/CHOPB)에 따라 출력 버퍼(1400)로 교번된 차동 입력 신호(DiffA, DiffB)를 인가한다. [표 1]은 교번 신호(CHOP/CHOPB)에 따른 차동 입력 신호(DiffA, DiffB)의 값을 나타낸 것이다.
CHOP High DiffA Input
DiffB out
CHOP Low DiffA out
DiffB Input
[표 1]에 의하면, 교번 신호(CHOP/CHOPB) 중 CHOP 신호가 하이(High)인 경우, 제 1 차동 입력 신호(DiffA)에 입력 신호(Input)가 인가되고, 제 2 차동 입력 신호(DiffB)에 출력 신호(out)가 인가된다. 반대로, 교번 신호(CHOP/CHOPB) 중 CHOP 신호가 로우(Low)인 경우, 제 1 차동 입력 신호(DiffA)에 출력 신호(out)가 인가되고, 제 2 차동 입력 신호(DiffB)에 입력 신호(Input)가 인가된다. 이와같이 차동 입력 신호(DiffA, DiffB)는 교번 신호(CHOP/CHOPB)의 값에 따라 바뀌게 된다.
출력 버퍼(1400)는 입력 신호부(1300)로부터 차동 입력 신호(DiffA, DiffB)를 인가받아 출력 신호(out)를 발생한다. 출력 버퍼(1400)는 출력 신호(out)에 섞인 랜덤 오프셋 값을 시각적으로 제거하기 위하여 랜덤 오프셋 값이 발생하는 원인 부분을 두 프레임 단위로 교번하도록 한다. 그 결과, 랜덤 오프셋 값은 타겟 전압을 기준으로 양의 값과 음의 값을 가져, 시각적으로는 오프셋 값이 제거된 타겟 전압을 출력 신호(out)로 인식하게 된다.
도 3은 도 2에 도시된 출력 버퍼(1400)의 상세 블록도이다. 출력 버퍼(1400)는 차동 입력부(1401), 제 1 및 제 2 전류 미러(1402, 1403), 제 1 및 제 2 스위칭부(1404, 1405), 플로팅 전류원(1406), 클래스 AB 증폭부(1407), 제 1 및 제 2 커패시터 연결부(1408, 1409), 커패시터부(1410), 출력부(1411)로 구성된다.
출력 버퍼(1400)에서 발생하는 랜덤 오프셋의 원인은 차동 입력부(1401)와 제 1 및 제 2 전류 미러(1402, 1403)를 구성하는 트랜지스터들의 부정합(mismatching)에 의한 것으로 알려져 있다. 본 발명에서는 출력 버퍼(1400)에서 발생하는 랜덤 오프셋을 시각적으로 제거하기 위하여, 차동 입력부(1401)와 제 1 및 제 2 전류 미러(1402, 1403)를 구성하는 트랜지스터들을 두 프레임 단위로 교번하게 된다.
차동 입력부(1401)는 교번 신호(CHOP/CHOPB)에 따라 교번되는 차동 입력 신호(DiffA, DiffB)를 입력받아 차동 전류를 출력한다.
제 1 및 제 2 전류 미러(1402, 1403)는 차동 입력부(1401)로부터 출력되는 차동 전류들을 입력받아 가산하는 역할을 한다. 제 1 및 제 2 전류 미러(1402, 1403)를 구성하는 트랜지스터들은 교번되는 차동 입력 신호(DiffA, DiffB)에 따라 바뀌게 된다.
제 1 및 제 2 스위칭부(1404, 1405)는 차동 입력부(1401)와 제 1 및 제 2 전류 미러(1402, 1403)를 구성하는 트랜지스터들의 교번에 따라 출력 버퍼(1400) 내의 전류 패스가 정상적으로 동작하도록 제어하는 역할을 한다.
플로팅 전류원(1406)은 제 1 및 제 2 스위칭부(1404, 1405)와 연결되어, 일정한 정지 바이어스 전류를 제어하고, 유지시키는 역할을 한다.
클래스 AB 증폭부(1407)는 출력 버퍼(1400)의 이득을 증대시키는 역할을 한다.
제 1 및 제 2 커패시터 연결부(1408, 1409)는 차동 입력부(1401)와 제 1 및 제 2 전류 미러(1402, 1403)를 구성하는 트랜지스터들의 교번에 관계없이 커패시터부(1410)가 클래스 AB 증폭부(1407)와 연결되도록 제어하는 역할을 한다.
커패시터부(1410)는 클래스 AB 증폭부(1407)로부터 출력되는 증폭된 전압의 주파수 특성(Frequency Characteristics)을 안정화시키는 역할을 수행한다. 즉, 커패시터부(1410)는 출력 신호(out)가 발진(Oscillation)하지 않도록 제어한다.
출력부(1411)는 커패시터부(1410)로부터 출력되는 전압을 인가받아 출력 신호(out)를 발생한다.
도 4는 도 3의 출력 버퍼(1400)의 회로도이다.
차동 입력부(1401)는 피모스(PMOS) 트랜지스터들(MP1, MP2, MP3)과 엔모스(NMOS) 트랜지스터들(MN1, MN2, MN3)을 포함하며, 교번 신호(CHOP/CHOPB)에 따라 교번되는 차동 입력 신호(DiffA, DiffB)를 입력받아, 차동 전류를 출력한다. 차동 입력부(1401)는 제 1 피모스 트랜지스터(MP1)와 제 2 피모스 트랜지스터(MP2)로 구성되는 제 1 입력 차동쌍과 제 1 엔모스 트랜지스터(MN1)와 제 2 엔모스 트랜지스터(MN2)로 구성되는 제 2 입력 차동쌍을 포함한다. 제 3 피모스 트랜지스터(MP3)와 제 3 엔모스 트랜지스터(MN3)는 제 1 입력 차동쌍과 제 2 입력 차동쌍에 바이어스 전류를 공급하는 역할을 한다. 제 3 피모스 트랜지스터(MP3)는 제 1 바이어스 전압(V1)에 따라 일정한 바이어스 전류를 제 1 입력 차동쌍에 인가하고, 제 3 엔모스 트랜지스터(MN3)는 제 4 바이어스 전압(V4)에 따라 일정한 바이어스 전류를 제 2 입력 차동쌍에 인가한다. 제 1 입력 차동쌍과 제 2 입력 차동쌍 각각은 입력되는 바이어스 전류를 분리하여 제 1 및 제 2 전류 미러(1402, 1403)로 차동 전류를 출력한다. 차동 입력부(1401)로 입력되는 차동 입력 신호(DiffA, DiffB)는 표 1과 같이 교번 신호(CHOP/CHOPB)에 따라 바뀌게 된다.
제 1 전류 미러(1402)는 피모스 트랜지스터들(MP4, MP5)로 구성된다. 제 4 피모스 트랜지스터(MP4)의 소스는 전원 전압(Vdd)과 연결되고, 게이트는 제 5 피모스 트랜지스터(MP5)의 게이트와 연결되며, 드레인은 제 2 엔모스 트랜지스터(MN2)의 드레인과 제 1 노드(n1)에서 연결된다. 제 5 피모스 트랜지스터(MP5)의 소스는 전원 전압(Vdd)과 연결되고, 게이트는 제 4 피모스 트랜지스터(MP4)의 게이트와 연결되며, 드레인은 제 1 엔모스 트랜지스터(MN1)의 드레인과 제 2 노드(n2)에서 연결된다. 교번 신호(CHOP/CHOPB) 중 CHOP 신호가 하이(High)인 경우, 제 1 차동 입력 신호(DiffA)에 입력 신호(Input)가 인가되고, 제 2 차동 입력 신호(DiffB)에 출력 신호(out)가 인가되면, 제 4 피모스 트랜지스터(MP4)의 드레인과 연결된 제 1 노드(n1)에는 출력 신호(out)에 의한 전류가 흐르고, 제 5 피모스 트랜지스터(MP5)의 드레인과 연결된 제 2 노드(n2)에는 입력 신호(Input)에 의한 전류가 흐르게 된다. 반대로, 교번 신호(CHOP/CHOPB) 중 CHOP 신호가 로우(Low)인 경우, 제 1 차동 입력 신호(DiffA)에 출력 신호(out)가 인가되고, 제 2 차동 입력 신호(DiffB)에 입력 신호(Input)가 인가되면, 제 4 피모스 트랜지스터(MP4)의 드레인과 연결된 제 1 노드(n1)에는 입력 신호(Input)에 의한 전류가 흐르고, 제 5 피모스 트랜지스터(MP5)의 드레인과 연결된 제 2 노드(n2)에는 출력 신호(out)에 의한 전류가 흐르게 된다.
제 2 전류 미러(1403)는 엔모스 트랜지스터들(MN4, MN5)로 구성된다. 제 4 엔모스 트랜지스터(MN4)의 소스는 접지 전압(Vss)과 연결되고, 게이트는 제 5 엔모스 트랜지스터(MN5)의 게이트와 연결되며, 드레인은 제 2 피모스 트랜지스터(MP2)의 드레인과 제 7 노드(n7)에서 연결된다. 제 5 엔모스 트랜지스터(MN5)의 소스는 접지 전압(Vss)과 연결되고, 게이트는 제 4 엔모스 트랜지스터(MN4)의 게이트와 연결되며, 드레인은 제 1 피모스 트랜지스터(MP1)의 드레인과 제 8 노드(n8)에서 연결된다. 교번 신호(CHOP/CHOPB) 중 CHOP 신호가 하이(High)인 경우, 제 1 차동 입력 신호(DiffA)에 입력 신호(Input)가 인가되고, 제 2 차동 입력 신호(DiffB)에 출력 신호(out)가 인가되면, 제 4 엔모스 트랜지스터(MN4)의 드레인과 연결된 제 7 노드(n7)에는 출력 신호(out)에 의한 전류가 흐르고, 제 5 엔모스 트랜지스터(MN5)의 드레인과 연결된 제 8 노드(n8)에는 입력 신호(Input)에 의한 전류가 흐르게 된다. 반대로, 교번 신호(CHOP/CHOPB) 중 CHOP 신호가 로우(Low)인 경우, 제 1 차동 입력 신호(DiffA)에 출력 신호(out)가 인가되고, 제 2 차동 입력 신호(DiffB)에 입력 신호(Input)가 인가되면, 제 4 엔모스 트랜지스터(MN4)의 드레인과 연결된 제 7 노드(n7)에는 입력 신호(Input)에 의한 전류가 흐르고, 제 5 엔모스 트랜지스터(MN5)의 드레인과 연결된 제 8 노드(n8)에는 출력 신호(out)에 의한 전류가 흐르게 된다.
제 1 스위칭부(1404)는 피모스 트랜지스터들(MP6, MP7, MP8, MP9)로 구성된다. 제 6 피모스 트랜지스터(MP6)는 제 3 노드(n3)와 제 5 노드(n5) 사이에 연결되며, 게이트에는 제 2 바이어스 전압(V2)이 인가된다. 제 7 피모스 트랜지스터(MP7)는 제 3 노드(n3)와 제 6 노드(n6) 사이에 연결되며, 게이트에는 반전된 제 2 바이어스 전압(V2B)이 인가된다. 제 8 피모스 트랜지스터(MP8)는 제 4 노드(n4)와 제 6 노드(n6) 사이에 연결되며, 게이트에는 제 2 바이어스 전압(V2)이 인가된다. 제 9 피모스 트랜지스터(MP9)는 제 4 노드(n4)와 제 5 노드(n5) 사이에 연결되며, 게이트에는 반전된 제 2 바이어스 전압(V2B)이 인가된다. 만약, 제 2 바이어스 전압(V2)이 로우(Low)인 경우, 제 6 피모스 트랜지스터(MP6)와 제 8 피모스 트랜지스터(MP8)는 턴온(turn on)되고, 제 7 피모스 트랜지스터(MP7)와 제 9 피모스 트랜지스터(MP9)는 턴오프(turn off)된다. 그 결과, 제 3 노드(n3)와 제 5 노드(n5) 사이, 제 4 노드(n4)와 제 6 노드(n6) 사이에 전류 패스가 각각 형성된다. 반대로, 제 2 바이어스 전압(V2)이 하이(High)인 경우, 제 6 피모스 트랜지스터(MP6)와 제 8 피모스 트랜지스터(MP8)는 턴오프되고, 제 7 피모스 트랜지스터(MP7)와 제 9 피모스 트랜지스터(MP9)는 턴온된다. 그 결과, 제 3 노드(n3)와 제 6 노드(n6) 사이, 제 4 노드(n4)와 제 5 노드(n5) 사이에 전류 패스가 각각 형성된다. 제 2 바이어스 전압(V2)은 교번 신호(CHOP/CHOPB)에 따라 바이어스부(1200)에서 생성되어 인가된다.
제 2 스위칭부(1405)는 엔모스 트랜지스터들(MN6, MN7, MN8, MN9)로 구성된다. 제 6 엔모스 트랜지스터(MN6)는 제 11 노드(n11)와 제 9 노드(n9) 사이에 연결되며, 게이트에는 제 3 바이어스 전압(V3)이 인가된다. 제 7 엔모스 트랜지스터(MN7)는 제 12 노드(n12)와 제 9 노드(n9) 사이에 연결되며, 게이트에는 반전된 제 3 바이어스 전압(V3B)이 인가된다. 제 8 엔모스 트랜지스터(MN8)는 제 12 노드(n12)와 제 10 노드(n10) 사이에 연결되며, 게이트에는 제 3 바이어스 전압(V3)이 인가된다. 제 9 엔모스 트랜지스터(MN9)는 제 11 노드(n11)와 제 10 노드(n10) 사이에 연결되며, 게이트에는 반전된 제 3 바이어스 전압(V3B)이 인가된다. 만약, 제 3 바이어스 전압(V3)이 하이(High)인 경우, 제 6 엔모스 트랜지스터(MN6)와 제 8 엔모스 트랜지스터(MN8)는 턴온(turn on)되고, 제 7 엔모스 트랜지스터(MN7)와 제 9 엔모스 트랜지스터(MN9)는 턴오프(turn off)된다. 그 결과, 제 11 노드(n11)와 제 9 노드(n9) 사이, 제 12 노드(n12)와 제 10 노드(n10) 사이에 전류 패스가 각각 형성된다. 반대로, 제 3 바이어스 전압(V3)이 로우(Low)인 경우, 제 6 엔모스 트랜지스터(MN6)와 제 8 엔모스 트랜지스터(MN8)는 턴오프되고, 제 7 엔모스 트랜지스터(MN7)와 제 9 엔모스 트랜지스터(MN9)는 턴온된다. 그 결과, 제 11 노드(n11)와 제 10 노드(n10) 사이, 제 12 노드(n12)와 제 9 노드(n9) 사이에 전류 패스가 각각 형성된다. 제 3 바이어스 전압(V3)는 교번 신호(CHOP/CHOPB)에 따라 바이어스부(1200)에서 생성되어 인가된다.
플로팅 전류원(1406)은 제 12 피모스 트랜지스터(MP12)와 제 12 엔모스 트랜지스터(MN12)가 병렬로 연결된 형태를 가진다. 제 12 피모스 트랜지스터(MP12) 및 제 12 엔모스 트랜지스터(MN12)는 제 5 및 제 6 바이어스 전압(V5, V6)을 입력받아, 일정한 정지 바이어스 전류를 제어하고 유지시키는 역할을 한다. 플로팅 전류원(1406)은 트랜지스터들(MP12, MN12)을 사용하지 않고, 단일의 전류원(미 도시됨)으로도 구성될 수 있다.
클래스 AB 증폭부(1407)는 제 13 피모스 트랜지스터(MP13)와 제 13 엔모스 트랜지스터(MN13)가 병렬로 연결된 형태를 가진다. 제 13 피모스 트랜지스터(MP13) 및 제 13 엔모스 트랜지스터(MN13)는 제 7 및 제 8 바이어스 전압(V7, V7)을 입력받아, 게인을 증폭시키는 역할을 한다.
제 1 커패시터 연결부(1408)는 피모스 트랜지스터들(MP10, MP11)로 구성되고, 제 2 커패시터 연결부(1409)는 엔모스 트랜지스터들(MN10, MN11)로 구성된다. 각 트랜지스터들(MP10, MP11, MN10, MN11)은 교번 신호(CHOP/CHOPB)에 따라 턴온 또는 턴오프되어 커패시터부(1410)가 항상 클래스 AB 증폭부(1407)와 연결되도록 제어하는 역할을 한다.
커패시터부(1410)는 커패시터들(C1, C2)로 구성되며, 클래스 AB 증폭부(1407)로부터 출력되는 증폭된 전압의 주파수 특성을 안정화시키는 역할을 수행한다.
출력부(1411)는 제 14 피모스 트랜지스터(MP14)와 제 14 엔모스 트랜지스터(MN14)로 구성된다. 출력부(1411)는 클래스 AB 증폭부(1407)로부터 출력되는 증폭된 전압을 입력받아, 출력 신호(out)를 발생한다.
출력 버퍼(1400)에서 발생하는 랜덤 오프셋 값은 아래의 [수학식 1]과 같다.
Figure 112005038220240-PAT00001
Figure 112005038220240-PAT00002
Figure 112005038220240-PAT00003
[수학식 1]은 제 1 피모스 트랜지스터(MP1)와 제 2 피모스 트랜지스터(MP2)로 구성되는 제 1 입력 차동쌍만 고려한 것으로, 제 2 입력 차동쌍에 대해서도 동일한 식이 유도된다. 만약, [수학식 1]이 교번 신호(CHOP/CHOPB) 중 CHOP 신호가 하이(High)인 경우에 발생하는 오프셋 값이라면, CHOP 신호가 로우(Low)인 경우에 발생하는 오프셋 값은 아래의 [수학식 2]로 나타낼 수 있게 된다.
Figure 112005038220240-PAT00004
따라서, [수학식 1]과 [수학식 2]에 의하면, 교번 신호(CHOP/CHOPB)에 따라 출력 버퍼(1400)에서 발생하는 오프셋 값이 타겟 전압을 기준으로 양의 값(Vos1)과 음의 값(Vos2)을 가져, 시각적으로는 오프셋 값이 제거된 타겟 전압을 출력 신호(out)로 인식하게 된다.
도 5는 도 4에 도시된 출력 버퍼(1400)의 동작을 설명하기 위한 파형도이다. 교번 신호(CHOP/CHOPB) 두 프레임 주기로 반전되어 인가되며, 교번 신호(CHOP/CHOPB)에 따라 차동 입력 신호(DiffA, DiffB)의 값이 결정된다. 제 2 바이어스 전압(V2)과 제 3 바이어스 전압(V3)도 교번 신호(CHOP/CHOPB)에 따라 그 값이 결정된다. 출력 신호(out)가 프레임 별로 반전되어 출력되는 경우, 제 1 프레임(F1)은 CHOP 신호가 하이(High)가 되어 양의 오프셋 값(os1)이 발생되고, 제 3 프레임(F3)은 CHOP 신호가 로우(Low)가 되어 음의 오프셋 값(os2)이 발생된다. 각 프레임은 수십 분의 1초 단위로 바뀌므로, 시각적으로는 양의 오프셋 값(os1)과 음의 오프셋 값(os2)이 서로 상쇄되어 원하는 양의 타겟 전압(Vout1)이 출력 신호(out)로 인식된다. 마찬가지로, 제 2 프레임(F2)과 제 4 프레임(F4)에서 발생하는 오프셋 값(os3, os4)도 서로 상쇄되어 원하는 음의 타겟 전압(Vout2)이 출력 신호(out) 로 인식된다.
앞에서 설명한 바와 같이, 교번 신호(CHOP/CHOPB)에 따라 출력 버퍼(1400)에서 발생하는 랜덤 오프셋의 원인인 차동 입력부(1401)와 제 1 및 제 2 전류 미러(1402, 1403)를 교번하여, 출력 버퍼(1400)에서 발생하는 랜덤 오프셋을 시각적으로 제거하게 된다.
한편, 이와 같은 본 발명의 특징은 액정 표시 장치와 유사한 구동 방식을 갖는 평판 디스플레이 장치들, 예를 들면 ECD(Electrochromic display), DMD(Digital Mirror Device), AMD(Actuated Mirror Device), GLV(Grating Light Value), PDP(Plasma Display Panel), ELD(Electro Luminescent Display), LED(Light Emitting Diode) 디스플레이, VFD(Vacuum Fluorescent Display) 중 적어도 어느 하나에 적용될 수 있다. 그리고 본 발명이 적용되는 액정 표시 장치는 대화면 TV, HDTV(High Definition Television), 휴대용 컴퓨터, 캠코더, 자동차용 디스플레이, 정보통신용 멀티미디어, 및 가상현실 분야 등에 적용될 수 있다.
이상과 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
이상과 같은 본 발명에 의하면, 출력 버퍼에서 발생하는 랜덤 오프셋을 시각적으로 제거하여 화질이 왜곡되는 현상을 방지할 수 있게 된다.

Claims (10)

  1. 프레임 변화에 따라 교번 신호를 출력하는 제어부; 그리고
    상기 교번 신호에 응답하여 양의 오프셋 값과 음의 오프셋 값을 각각 포함한 데이터 라인 구동 신호를 연속적으로 반복하여 출력하는 출력 버퍼를 포함하는 것을 특징으로 하는 소스 드라이버.
  2. 제 1 항에 있어서,
    상기 출력 버퍼는,
    차동 입력 전압을 입력받아 차동 전류를 출력하는 차동 입력부;
    상기 차동 전류를 입력받아 가산 전류를 출력하는 전류 미러;
    상기 전류 미러로 일정한 정지 바이어스 전류를 공급하는 플로팅 전류원;
    상기 가산전류에 해당되는 전압을 증폭하는 클래스 AB 증폭부; 그리고
    상기 증폭된 전압을 출력하는 출력부를 포함하는 것을 특징으로 하는 소스 드라이버.
  3. 제 2 항에 있어서,
    상기 차동 입력 전압은 입력 신호와 상기 출력 버퍼의 출력 신호가 상기 교번 신호에 응답하여 교번되는 것을 특징으로 하는 소스 드라이버.
  4. 제 3 항에 있어서,
    상기 전류 미러는 트랜지스터들로 구성되며, 상기 트랜지스터들은 상기 교번 신호에 응답하여 교번되는 것을 특징으로 하는 소스 드라이버.
  5. 제 4 항에 있어서,
    상기 차동 입력 전압과 상기 전류 미러의 교번에 관계없이 상기 출력 버퍼 내의 전류 패스는 동일하게 유지되는 것을 특징으로 하는 소스 드라이버.
  6. 제 2 항에 있어서,
    상기 출력부는 상기 증폭된 전압의 주파수 특성을 안정화시키는 커패시터부를 포함하는 것을 특징으로 하는 소스 드라이버.
  7. 제 6 항에 있어서,
    상기 커패시터부는 상기 교번 신호의 변화에 관계없이 상기 클래스 AB 증폭부와 연결되는 것을 특징으로 하는 소스 드라이버.
  8. 프레임 변화에 따라 교번 신호를 발생하는 단계;
    상기 교번 신호에 응답하여 출력 버퍼에서 양의 오프셋 값을 포함한 데이터 라인 구동 신호를 발생하는 단계; 그리고
    상기 교번 신호에 응답하여 상기 출력 버퍼에서 음의 오프셋 값을 포함한 데 이터 라인 구동 신호를 발생하는 단계로 구성되며,
    상기 양의 오프셋 값을 포함한 데이터 라인 구동 신호를 발생하는 단계와 상기 음의 오프셋 값을 포함한 데이터 라인 구동 신호를 발생하는 단계가 연속적으로 반복되는 것을 특징으로 하는 소스 드라이버의 구동 방법.
  9. 제 8 항에 있어서,
    상기 출력 버퍼로 입력되는 차동 입력 전압들은 상기 교번 신호에 응답하여 교번되는 것을 특징으로 하는 소스 드라이버의 구동 방법.
  10. 제 8 항에 있어서,
    상기 오프셋 값은 상기 출력 버퍼를 구성하는 트랜지스터들의 공정에 따른 부정합과 온도 등에 의해 발생하는 것을 특징으로 하는 소스 드라이버의 구동 방법.
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