KR20070009325A - 배선 구조와 배선 형성 방법 및 박막 트랜지스터 기판과 그제조 방법 - Google Patents

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Abstract

배선 구조와 배선 형성 방법 및 박막 트랜지스터 기판과 그 제조 방법이 제공된다. 배선 구조는 하부 구조물 상에 형성된 구리 질화물을 포함하는 배리어막 및 배리어막 상에 형성된 구리 또는 구리 합금을 포함하는 구리 도전막을 포함한다.
박막 트랜지스터, 구리, 구리 질화물, 배리어막

Description

배선 구조와 배선 형성 방법 및 박막 트랜지스터 기판과 그 제조 방법{Wire and method for fabricating interconnection line and thin film transistor substrate and method for fabricating the same}
도 1은 본 발명의 일 실시예에 따른 배선 구조의 단면도이고,
도 2는 본 발명의 일 실시예에 따른 배선 구조의 하부 구조물과의 계면 접촉을 나타내는 모식도이고,
도 3 및 도 4는 본 발명의 일 실시예에 따른 배선 형성 방법의 공정 단계별 단면도들이고,
도 5a는 본 발명의 일 실시예에 따른 방법으로 형성된 배선 구조의 평면 사진이고,
도 5b는 본 발명의 일 실시예에 따른 방법으로 형성된 배선 구조의 단면 사진이고,
도 6a는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 배치도이고,
도 6b는 도 6a의 B - B'선을 따라 절단한 단면도이고,
도 7a, 도 8a, 도 9a 및 도 10a는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 순차적으로 나타낸 배치도들이고,
도 7b, 도 8b, 도 9b 및 도 10b는 각각 도 7a, 도 8a, 도 9a 및 도 10a의 B - B'선을 따라 절단한 단면도들이고,
도 11a는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 변형예의 배치도이고,
도 11b는 도 11a의 B - B'선을 따라 절단한 단면도이고,
도 12a는 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 배치도이고,
도 12b 및 도 12c는 각각 도 12a의 B - B'선 및 C - C'선을 따라 절단한 단면도들이고,
도 13a, 도 14a, 도 15a, 도 16a, 도 17a 및 도 18a는 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 순차적으로 나타낸 배치도들이고,
도 13b, 도 14b, 도 15b, 도 16b, 도 17b 및 도 18b는 각각 도 13a, 도 14a, 도 15a, 도 16a, 도 17a 및 도 18a의 B - B'선을 따라 절단한 공정 단계별 단면도들이고,
도 13c, 도 14c, 도 15c, 도 16c, 도 17c 및 도 18c는 도 13a, 도 14a, 도 15a, 도 16a, 도 17a 및 도 18a의 C - C'선을 따라 절단한 공정 단계별 단면도들이다.
<도면의 주요부분에 대한 부호의 설명>
10: 절연 기판 22: 게이트선
24: 게이트 끝단 26: 게이트 전극
27: 유지 전극 28: 유지 전극선
30: 게이트 절연막 40: 반도체층
55, 56: 저항성 접촉층 62: 데이터선
65: 소스 전극 66: 드레인 전극
67: 드레인 전극 확장부 68: 데이터 끝단
70: 보호막 82: 화소 전극
본 발명은 배선 구조에 관한 것으로서, 보다 상세하게는 구리 또는 구리 합금을 포함하는 배선 구조와 배선 형성 방법 및 박막 트랜지스터 기판과 그 제조 방법에 관한 것이다.
박막 트랜지스터 기판은 매트릭스 배열의 화소를 구비하는 액정 표시 장치 또는 유기 EL 표시 장치 등의 기판으로 사용된다.
액정 표시 장치(Liquid Crystal Display)는 전극이 형성되어 있는 두 장의 기판과 그 사이에 삽입되어 있는 액정층으로 이루어져, 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 투과되는 빛의 양을 조절하는 장치로서, 전극에 전달되는 화상 신호를 제어하기 위한 스위칭 소자로 박막 트랜지스터를 사용한다.
유기 EL(organic Electro-Luminescence) 표시 장치는 형광성 유기 물질을 전기적으로 여기 발광시켜 화상을 표시하는 표시 장치로서, 각각의 화소에 발광을 위 한 전류를 공급하는 구동 박막 트랜지스터와 스위칭 박막 트랜지스터를 구비한다.
한편, 액정 표시 장치 또는 유기 EL 표시 장치 등의 표시 면적이 점점 대형화됨에 따라, 상기 박막 트랜지스터와 연결되는 게이트선 및 데이터선이 길어져 배선의 저항이 증가하게 된다. 이러한 저항 증가는 신호 지연 등의 문제를 유발하는데, 이를 극복하기 위해서는 상기 게이트선 및 데이터선을 최대한 낮은 비저항을 가지는 재료로 형성할 필요가 있다.
배선 재료 중 낮은 비저항을 가지면서도 가격이 저렴한 물질로는 구리(Cu)를 들 수 있다. 구리는 비저항이 약 1.67μΩ㎝로, 약 2.65μΩ㎝인 알루미늄(Al)에 비해 비저항이 훨씬 낮다. 따라서, 실제 공정에서 구리로 이루어진 게이트선 및 데이터선을 사용하게 되면, 알루미늄을 사용한 경우에 비해 신호 지연 등의 문제가 개선될 수 있다.
그러나, 구리는 유리 등의 절연 기판 또는 반도체층 등의 하부 구조물에 대한 접착성(adhesion)이 불량하여 벗겨지거나 뜰뜨기 쉽고, 화학 물질에 대한 내화학성이 취약하여 후속 공정에서 화학 물질에 노출될 경우 쉽게 산화되거나 부식된다. 따라서 구리 단독 배선을 사용하기는 어렵고, 하부에 배리어막과 상부에 캡핑막이 구비된 다중막의 형태로 사용하는 것이 일반적이다. 그러나 이러한 다중막을 적층하는 것은 공정이 복잡해질 뿐만 아니라, 배선의 전체 비저항을 증가시킬 수 있다. 또한 각 층별로 식각 속도가 상이하여 식각 공정시 양호한 측면 프로파일로 패터닝되기 어려우며 배선의 신뢰성이 저하된다.
본 발명이 이루고자 하는 기술적 과제는 접착력이 개선되고, 양호한 측면 프로파일을 갖는 구리 배선 구조를 제공하고자 하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기한 구조를 갖는 배선 형성 방법을 제공하고자 하는 것이다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 상기한 배선 구조를 포함하는 박막 트랜지스터 기판을 제공하고자 하는 것이다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 상기한 바와 같은 박막 트랜지스터 기판의 제조 방법을 제공하고자 하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 배선 구조는 하부 구조물 상에 형성된 구리 질화물을 포함하는 배리어막 및 상기 배리어막 상에 형성된 구리 또는 구리 합금을 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 배선 형성 방법은 하부 구조물 상에 구리 질화물을 포함하는 배리어막을 형성하는 단계와, 상기 배리어막이 형성되어 있는 하부 구조물 상에 구리 또는 구리 합금을 포함하는 구리 도전막을 형성하는 단계와, 상기 구리 도전막 상에 몰리브덴 또는 몰리브덴 합금을 포함하는 캡핑막을 형성하는 단계 및 배선을 정의하는 포토레지스트 패턴을 식각 마스크로 이용하여 상기 캡핑막, 구리 도전막 및 배리어막을 패터닝하는 단계를 포함한다.
상기 또 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 박막 트랜지스터 기판은 절연 기판 상에 형성되고 제1 방항으로 연장된 게이트선 및 상기 게이트선에 연결된 게이트 전극을 포함하는 게이트 배선과, 상기 절연 기판 위에 상기 게이트 배선과 절연되어 형성되고, 상기 게이트선과 교차하도록 제2 방향으로 연장된 데이터선, 상기 데이터선에 연결된 소스 전극 및 상기 소스 전극과 이격되어 위치하는 드레인 전극을 포함하는 데이터 배선과, 상기 게이트 배선과 상기 데이터 배선 상에 각 화소마다 형성되며 상기 드레인 전극과 연결된 화소 전극을 포함하되, 상기 게이트 배선 및/또는 상기 데이터 배선은 하부 구조물 상에 형성된 구리 질화물을 포함하는 배리어막 및 상기 배리어막 상에 형성된 구리 또는 구리 합금을 포함하는 구리 도전막을 포함한다.
상기 또 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법은 절연 기판 상에 제1 방항으로 연장된 게이트선 및 상기 게이트선에 연결된 게이트 전극을 포함하는 게이트 배선을 형성하는 단계와, 상기 절연 기판 상에 상기 게이트선과 교차하도록 2 방향으로 연장된 데이터선, 상기 데이터선에 연결된 소스 전극 및 상기 소스 전극과 이격되어 위치하는 드레인 전극을 포함하며, 상기 게이트 배선과 절연되어 있는 데이터 배선을 형성하는 단계와, 상기 게이트 배선과 상기 데이터 배선 상에 각 화소마다 상기 드레인 전극과 연결된 화소 전극을 형성하는 단계를 포함하되, 상기 게이트 배선 및/또는 상기 데이터 배선을 형성하는 단계는 하부 구조물 상에 구리 질화물을 포함하는 배리어막을 형성하는 단계와, 상기 배리어막이 형성되어 있는 하부 구조물 상에 구리 또는 구리 합금을 포함하는 구리 도전막을 형성하는 단계와, 상기 구리 도전막 상에 몰리브덴 또는 몰리브덴 합금을 포함하는 캡핑막을 형성하는 단계 및 상기 배선을 정의하는 포토레지스트 패턴을 식각 마스크로 이용하여 상기 캡핑막, 구리 도전막 및 배리어막을 패터닝하는 단계를 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위 뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 ""직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below 또는 beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있으며, 이 경우 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자에 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않은 한 이상적으로 또는 과도하게 해석되지 않는다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
이하, 첨부된 도면을 참조하여 본 발명의 일 실시예에 따른 배선 구조 및 배선 형성 방법을 설명한다. 도 1은 본 발명의 일 실시예에 따른 배선 구조의 단면도이다. 도 2는 본 발명의 일 실시예에 따른 배선 구조의 하부 구조물과의 계면 접촉을 나타내는 모식도이다.
도 1을 참조하면, 하부 구조물(lower structure)(1) 상에 구리 질화물을 포함하는 배리어막(barrier layer)(2a)을 개재하여 구리 도전막(2b)이 형성되어 있다. 구리 도전막(2b)의 상부에는 캡핑막(capping layer)(2c)이 위치한다.
하부 구조물(1)은 배선(2) 등이 형성되는 면을 제공하며, 배선 등을 지지한다. 하부 구조물(1)은 상부에 형성되는 배선(2)과는 다른 구성을 가지며, 복수의 구성요소, 소자, 층 등이 조합되어 있는 복합물(complex) 뿐만 아니라, 하나의 구성요소, 소자, 층 등으로 이루어진 단일 구조물을 포함한다. 예를 들어 유리 등으 로 이루어진 절연 기판, 비정질 규소 등으로 이루어진 반도체층, 절연막일 수 있으며, 이에 제한되지 않는다.
하부 구조물(1) 상에는 구리 또는 구리 합금을 포함하는 구리 도전막(2b)이 위치한다. 여기서 구리는 박막(thin flim) 상태에서 비저항이 2.1μΩ㎝로 낮고, 가격이 비교적 저렴하여 저저항 배선에 바람직하게 사용된다.
하부 구조물(1)과 구리 도전막(2b) 사이에는 구리 질화물을 포함하는 배리어막(2a)이 위치한다. 배리어막(2a)은 구리 도전막(2b)과 하부 구조물(1)의 접착력을 증진시키고, 구리 이온이 하부 구조물(1)로 확산되는 것을 방지하는 역할을 한다. 구리는 하부 구조물(1)과의 접착력이 좋지 않아 구리 도전막(2b)을 적층하고 패터닝하는 과정에서 들뜨거나 벗겨지는 현상이 발생할 수 있는데, 배리어막(2a)에는 구리 질화물이 존재하며, 이러한 구리 질화물이 접착력을 증진시켜 상기한 바와 같은 현상을 방지한다.
여기서 구리 질화물은 구리와 같은 계열의 물질이기 때문에 구리에 대한 접착력이 다른 이종 물질에 비해 상대적으로 우수하며, 증착 및 식각 등의 제조 공정이 단순화될 수 있는 이점을 가진다. 또, 상부막을 구성하는 구리와 식각 선택비가 작고 식각 속도가 유사하기 때문에 일괄 식각이 유리하며, 양호한 프로파일을 얻을 수 있다. 구리 질화물의 예로는 Cu3N을 들 수 있으며, 이에 제한되지 않는다.
도 2를 참조하면, 배리어막(2a)에 존재하는 구리 질화물은 하부 구조물과의 계면에서 구리보다 접착력이 좋기 때문에 구리 질화물이 배리어막(2a)과 하부 구조 물(1)의 계면에 위치함으로써 구리 도전막(2b)의 접착력을 촉진할 수 있다. 이때 구리 질화물이 계면에 반드시 연속적으로 위치하여야 하는 것은 아니며, 비연속적으로 위치하더라도 구리 질화물과 구리간의 접착력이 어느 정도 인정되기 때문에 결과적으로 구리의 이탈을 방지할 수 있다.
또, 배리어막(2a)은 구리 도전막(2b)으로부터 구리 이온이 예컨대 반도체층과 같은 하부 구조물(1)로 확산하는 것을 방지하여 하부 구조물(1)의 특성을 유지하며, 동시에 하부 구조물(1)의 물질이 구리 도전막(2b)으로 확산하는 것을 방지하여 구리 도전막(2b)의 비저항이 증가되는 것을 방지한다. 따라서 배리어막(2a)은 바람직하기로는 이러한 확산 방지 기능을 담당하기에 충분한 양의 구리 질화물을 포함할 수 있다. 배리어막(2a)에서의 구리 질화물의 함량을 전체의 원소에 대한 질소의 아토믹 퍼센트(atomic percent)로 나타내면, 0.001 내지 50at%의 범위일 수 있다.
다시 도 1을 참조하면, 배리어막(2a)의 두께는 배리어막(2a) 내의 구리 질화물의 함량, 즉 질소의 아토믹 퍼센트에 따라 적절히 조절될 수 있다. 예컨대 질소의 아토믹 퍼센트가 높으면 배리어막(2a)의 두께가 얇더라도 무방하나, 질소의 아토믹 퍼센트가 낮은 경우에는 충분한 두께를 가질 필요가 있다. 또, 하부 구조물(1)과의 계면에 위치하는 구리 질화물의 양이 많을수록 얇게 형성될 수 있다. 이론적으로 상기 계면에 구리 질화물이 연속적으로 위치할 경우 배리어막(2a)의 두께는 원자 또는 분자 수준의 두께로도 접착력을 확보할 수 있다. 그러나 구리 질화물만으로 연속적인 계면을 형성하는 것이 실제 공정상 어려울 뿐만 아니라, 하부 구조 물(1)의 특성에 따라 도전성을 가져야 할 경우에는 오히려 비연속적으로 위치하는 것이 유리할 수 있다. 또, 충분한 확산 방지 기능을 담당하기 위해서는 어느 정도의 두께가 요구된다. 이러한 것들을 고려하여 배리어막(2a)의 두께는 예컨대 50 내지 1000Å의 범위에서 조절될 수 있다.
한편 배리어막(2a)에는 형성 공정에 따라 구리 또는 구리 합금이 포함될 수 있는데, 배리어막(2a)과 상부의 구리 도전막(2b)이 연속적으로 형성되는 등의 경우에는 그 경계가 불분명할 수 있다. 이 경우 배리어막(2a)과 구리 도전막(2b)을 나누는 기준으로 구리 질화물의 함량을 고려할 수 있다. 즉, 소량의 구리 질화물을 포함한다 하더라도 충분한 도전성을 나타내는 범위에서는 구리 도전막(2b)에 포함시킬 수 있다. 반면 동일한 높이(level)의 다른 구간은 구리 질화물을 다량 함유하고 있지만, 특정의 좁은 구간에서 구리 질화물이 거의 발견되지 않는다 하더라도, 전체로서 배리어막(2a)의 기능을 한다면 배리어막(2a)에 포함되는 것으로 할 수 있다. 따라서 배리어막(2a)의 두께는 전체로서 평균적으로 나타낸 두께이며, 구간에 따라 미세하게 바뀌는 것을 배제한 것일 수 있다.
구리 도전막(2b)의 상부에는 구리 도전막(2b)이 화학 물질과 반응하여 부식하는 것을 방지하기 위한 캡핑막(2c)이 형성되어 있다. 구리 도전막(2b)의 패터닝 공정에 사용되는 식각액은 구리를 산화 및 부식시켜 비저항을 증가시킨다. 따라서 구리 도전막(2b)이 직접 식각액 등에 노출되지 않도록 상부에 캡핑막(2c)을 배치한다. 이때 캡핑막은 구리 도전막(2b) 패터닝용 식각액 등에 부식되지 않는, 또는 내화학성이 강한 물질을 사용하는데, 구리 도전막(2b)과 일괄 식각되는 물질을 사용 하는 것이 공정 단순화의 측면에서 유리하다. 이러한 조건을 만족시키는 물질로는 몰리브덴 또는 몰리브덴 합금이 있으며, 이러한 예로서 Mo, MoW, MoTi, MoNb, MoZr, MoTa 또는 MoIn 등을 들 수 있다. 한편 후속 공정이 없거나, 후속 공정에서 부식 등의 문제가 발생하지 않는 경우에는 캡핑막(2c)은 생략될 수 있다.
계속해서 도 1, 도 3 및 도 4를 참조하여 상기한 바와 같은 배선 구조를 갖는 배선의 형성 방법의 일 실시예에 대해 설명한다. 도 3 및 도 4는 본 발명의 일 실시예에 따른 배선 형성 방법의 공정 단계별 단면도들이다.
도 3을 참조하면, 먼저 유리 등의 절연 기판, 반도체층, 절연막 등의 하부 구조물(1)을 준비한다. 이어서, 하부 구조물(1) 상에 예컨대, 질소를 포함하는 분위기 하에서 구리 또는 구리합금을 타겟으로 하여 스퍼터링(sputtering)을 수행한다. 이때 스퍼터링에 이용되는 기체로 질소 이외에도 아르곤(Ar)을 포함할 수 있다. 비활성 기체인 아르곤 기체가 플라즈마 상태로 타겟인 구리 등에 충돌하면, 구리 등은 상기 타겟으로부터 분리되어 그대로 하부 구조물(1) 상에 증착된다. 반면, 질소 기체는 반응성을 가지기 때문에 이와 충돌한 구리 등은 질소와 반응하여 구리 질화물을 형성한다. 이러한 구리 질화물이 하부 구조물(1)에 증착되어 접착 촉진 및 확산 방지의 배리어막(2a)의 기능을 수행할 수 있게 된다. 이때, 모든 타겟 원소가 질소 기체와 반응하는 것은 아니며, 아르곤 기체와 충돌한 구리 원자, 질소 기체와 충돌하였지만 반응하지 않은 구리 원자 등이 증착되어 구리 질화물과 함께 배리어막(2a)을 구성하게 된다.
스퍼터링 챔버 내에 존재하는 아르곤 기체와 질소 기체는 90:10 내지 40:60 의 비율을 가질 수 있으며, 바람직하기로는 스퍼터링 초기에는 질소의 함량을 높게 유지하다가, 서서히 질소의 양을 줄이고 아르곤 기체의 공급을 증가시킬 수 있다. 그러면 구리 질화물이 하부 구조물(1)과의 계면 근처에 많이 증착되고, 계면에서 멀어질수록 농도가 감소하게 된다. 배리어막(2a)의 질소의 함량은 0.001 내지 50at%의 범위를 가질 수 있으며, 배리어막(2a)의 두께는 예컨대 50 내지 1000Å의 범위에서 조절될 수 있다.
이어서, 배리어막(2a) 상에 구리 또는 구리 합금을 스퍼터링 등으로 증착하여 구리 도전막(2b)을 형성한다. 본 단계는 이전 단계인 배리어막(2a) 형성 단계로부터 연속하여 인시츄(in-situ)로 진행될 수 있다. 구체적으로 동일한 챔버 내에서 질소의 공급을 중단하고, 아르곤 기체의 양을 증가시키면서 진행할 수 있다. 또 배리어막(2a)과 구리 도전막(2b)의 경계를 명확하게 하기 위하여 질소 공급을 중단한 뒤, 약간의 환기 타임을 두어 질소 기체를 모두 빼낸 다음 구리 도전막(2b) 스퍼터링 공정을 진행할 수도 있다. 구리 도전막(2b)의 두께는 1000 내지 3000Å, 바람직하기로는 1500 내지 2500Å으로 형성할 수 있다.
이어서, 구리 도전막(2b)의 상부에 아르곤 기체를 이용한 스퍼터링으로 캡핑막(2c)을 형성한다. 여기서 캡핑막(2c)을 구성하는 물질인 상기 스퍼터링의 타겟으로는 하부의 구리 도전막(2b) 및 배리어막(2a)을 구성하는 구리계 물질과 일괄 습식 식각이 가능한 물질, 즉 식각 선택비가 작은 물질을 사용할 수 있으며, 몰리브덴 또는 몰리브덴 합금을 사용할 수 있다. 몰리브덴 합금의 예로는 MoW, MoTi, MoNb, MoZr, MoTa 또는 MoIn 등을 들 수 있다. 이로써 배리어막(2a), 구리 도전막 (2b) 및 캡핑막(2c)으로 이루어지는 3층 다중막이 형성된다.
도 4를 참조하면, 다중막(2) 상부에 포토레지스트를 도포하고, 노광 및 현상하여 배선을 정의하는 포토레지스트 패턴(3)을 형성한다.
이어서, 도 1에 도시된 바와 같이 포토레지스트 패턴(3)을 식각 마스크로 하여 캡핑막(2c), 구리 도전막(2b) 및 배리어막(2a)을 순차적으로 식각한다. 여기서의 식각은 습식 식각으로 이루어질 수 있으며, 캡핑막(2c), 구리 도전막(2b) 및 배리어막(2a)의 식각 선택비가 낮기 때문에 동일한 식각액을 사용하여 일괄적으로 식각할 수 있다. 식각액으로는 과산화수소 또는 질산을 베이스로 하는 식각액을 사용할 수 있으며, 인산, 초산 등을 더 포함할 수 있다. 이어서 포토레지스트 패턴(3)을 제거한다. 이로써 도 1에 도시된 바와 같은 배선(2)이 형성된다.
이와 같이 형성된 배선(2)의 접착 정도, 측면 프로파일 등을 확인하기 위해 상기한 바와 같은 제조 방법으로 형성된 배선 구조의 평면 및 단면을 미세 촬영하였다. 도 5a는 본 발명의 일 실시예에 따른 방법으로 형성된 배선 구조의 평면 사진이다. 도 5b는 본 발명의 일 실시예에 따른 방법으로 형성된 배선 구조의 단면 사진이다. 도 5a 및 도 5b에서 각각 상대적으로 밝게 보이는 영역이 배선 영역을 나타낸다. 여기서 배선 구조는 CuN으로 이루어진 배리어막, Cu로 이루어진 구리 도전막 및 Mo으로 이루어진 캡핑막의 삼중막 구조를 갖도록 하며, 배리어막, 구리 도전막 및 캡핑막의 두께가 각각 200Å, 2000Å 및 500Å이 되도록 하였다.
도 5a 및 도 5b를 참조하면, 습식 식각 및 포토레지스트막 제거 등의 패터닝 공정 후에도 부식 등이 발생하지 않고 깨끗한 배선 패턴이 형성되며, 구리 도전막 을 포함하는 배선이 하부 구조물과 잘 접착하여 있음을 알 수 있다. 또, 측면 프로파일을 살펴보면, 오버행 등이 나타나지 않고, 양호한 테이퍼각을 가짐을 알 수 있다. 따라서 상기 배선은 저저항 배선으로서의 신호 특성이 우수하며, 접착력 및 측면 프로파일이 좋아 배선 신뢰도가 높다.
이상 설명한 본 발명의 일 실시예에 따른 배선 구조 및 배선의 형성 방법은 액정 표시 장치, 유기 EL 표시 장치 등에 사용되는 박막 트랜지스터 기판, 반도체 소자, 반도체 장치 등에 적용될 수 있으며, 그밖에도 정밀한 배선 패턴이 요구되는 어떠한 분야에도 적용 가능하다. 이하 박막 트랜지스터 기판에 적용된 예를 설명하지만 이에 제한되는 것이 아님은 명백하다.
본 명세서에서 사용되는 용어인 "박막 트랜지스터 기판"은 박막 트랜지스터를 적어도 하나 포함하는 기판을 말하며, 박막 트랜지스터와 기판 사이에 다른 구조물이 개재되어 있거나, 그 위에 다른 구조물이 형성되어 있는 경우를 배제하지 않는다.
먼저 도 6a 및 도 6b를 참조하여 상기한 바와 같은 배선 구조를 포함하는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판에 대하여 설명한다. 본 발명의 일 실시예에 따른 배선 구조가 동일하게 적용되는 부분에 대해서는 본 실시예가 당업자에게 명확하게 유추 또는 이해될 수 있는 범위 내에서 설명을 생략하거나 간략화한다. 도 6a는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 배치도이고, 도 6b는 도 6a의 B - B' 선을 따라 절단한 단면도이다.
도 6a 및 도 6b에 도시된 바와 같이 절연 기판(10) 위에 게이트 신호를 전달 하는 복수의 게이트 배선이 형성되어 있다. 게이트 배선(22, 24, 26, 27, 28)은 가로 방향으로 뻗어 있는 게이트선(22), 게이트선(22)의 끝에 연결되어 있어 외부로부터의 게이트 신호를 인가받아 게이트선으로 전달하는 게이트 끝단(24), 게이트선(22)에 연결되어 돌기 형태로 형성된 박막 트랜지스터의 게이트 전극(26), 게이트선(22)과 평행하게 형성되어 있는 유지 전극(27) 및 유지 전극선(28)을 포함한다. 유지 전극선(28)은 화소 영역을 가로질러 가로 방향으로 뻗어 있으며, 유지 전극선(28)에 비해 너비가 넓게 형성되어 있는 유지 전극(27)이 연결된다. 유지 전극(27)은 후술할 화소 전극(82)과 연결된 드레인 전극 확장부(67)와 중첩되어 화소의 전하 보존 능력을 향상시키는 유지 축전기를 이룬다. 이와 같은 유지 전극(27) 및 유지 전극선(28)의 모양 및 배치 등은 다양한 형태로 변형될 수 있으며, 화소 전극(82)과 게이트선(22)의 중첩으로 발생하는 유지 용량이 충분할 경우 형성되지 않을 수도 있다.
도 6b에 도시된 바와 같이 게이트 배선(22, 24, 26, 27)은 구리 질화물을 포함하는 배리어막(221, 241, 261, 271), 구리(Cu) 또는 구리 합금을 포함하는 구리 도전막(222, 242, 262, 272) 및 캡핑막(223, 243, 263, 273)의 3층 다중막으로 형성되어 있다. 또한 도면에 직접 도시되지는 않았지만, 유지 전극선(28)도 다른 게이트 배선(22, 24, 26, 27)과 동일한 다중막의 구조를 갖는다. 이하에서 설명되는 다중막 구조의 게이트 배선에는 유지 전극선(28)도 포함되며, 다른 게이트 배선(22, 24, 26, 27)의 다층 구조상 특징이 동일하게 적용된다.
이와 같은 다중막 구조의 게이트 배선(22, 24, 26, 27, 28)에는 상기한 바와 같은 본 발명의 일 실시예에 따른 배선 구조가 적용된다. 여기서 배리어막(221, 241, 261, 271)은 상부의 구리 도전막(222, 242, 262, 272)의 절연 기판(10)에 대한 접착을 보조하고, 절연 기판(10)을 구성하는 물질과 구리 도전막(222, 242, 262, 272)을 구성하는 물질이 상호 확산되지 않도록 한다.
기판(10), 게이트 배선(22, 24, 26, 27, 28)의 위에는 질화 규소(SiNx) 등으로 이루어진 게이트 절연막(30)이 형성되어 있다.
게이트 전극(26)의 게이트 절연막(30) 상부에는 수소화 비정질 규소 등의 반도체로 이루어진 반도체층(40)이 섬 모양으로 형성되어 있으며, 반도체층(40)의 상부에는 실리사이드 또는 n형 불순물이 고농도로 도핑된 n+ 수소화 비정질 규소 등의 물질로 이루어진 저항성 접촉층(55, 56)이 각각 형성되어 있다.
저항성 접촉층(55, 56) 및 게이트 절연막(30) 위에는 데이터 배선(62, 65, 66, 67, 68)이 형성되어 있다. 데이터 배선(62, 65, 66, 67, 68)은 세로 방향으로 형성되어 게이트선(22)과 교차하여 화소를 정의하는 데이터선(62), 데이터선(62)의 분지이며 저항성 접촉층(55)의 상부까지 연장되어 있는 소스 전극(65), 데이터선(62)의 한쪽 끝에 연결되어 외부로부터의 화상 신호를 인가받는 데이터 끝단(68), 소스 전극(65)과 분리되어 있으며 게이트 전극(26) 또는 박막 트랜지스터의 채널부에 대하여 소스 전극(65)의 반대쪽 저항성 접촉층(56) 상부에 형성되어 있는 드레인 전극(66) 및 드레인 전극(66)으로부터 연장되어 유지 전극(27)과 중첩하는 넓은 면적의 드레인 전극 확장부(67)를 포함한다.
이러한 데이터 배선(62, 65, 66, 67, 68)은 게이트 배선(22, 24, 26, 27)에 서와 같이 구리 질화물을 포함하는 배리어막(621, 651, 661, 671, 681), 구리(Cu) 또는 구리 합금을 포함하는 구리 도전막(622, 652, 662, 672, 682) 및 캡핑막(623, 653, 663, 673, 683)의 3층 다중막 구조를 갖는다. 이와 같은 다중막 구조의 데이터 배선(62, 65, 66, 67, 68)에는 상기한 바와 같은 본 발명의 일 실시예에 따른 배선 구조가 적용된다. 여기서 배리어막(621, 651, 661, 671, 681)은 하부 구조물, 즉 여기서는 저항성 접촉층(55, 56)과 게이트 절연막(30)에 대한 구리 도전막(622, 652, 662, 672, 682)의 접착력을 보완하고, 저항성 접촉층(55, 56)과 게이트 절연막(30)을 이루는 물질과 구리 도전막(622, 652, 662, 672, 682)을 구성하는 물질이 상호 확산되지 않도록 한다.
소스 전극(65)은 반도체층(40)과 적어도 일부분이 중첩되고, 드레인 전극(66)은 게이트 전극(26)을 중심으로 소스 전극(65)과 대향하며 반도체층(40)과 적어도 일부분이 중첩된다. 여기서, 저항성 접촉층(55, 56)은 그 하부의 반도체층(40)과, 그 상부의 소스 전극(65) 및 드레인 전극(66) 사이에 존재하며 접촉 저항을 낮추어 주는 역할을 한다.
드레인 전극 확장부(67)는 유지 전극(27)과 중첩되도록 형성되어, 유지 전극(27)과 게이트 절연막(30)을 사이에 두고 유지 용량이 형성된다. 유지 전극(27)을 형성하지 않을 경우 드레인 전극 확장부(27) 또한 형성하지 않는다.
여기서 게이트 전극(26), 그 위에 형성된 반도체층(40), 저항성 접촉층(55, 56) 및 소스 전극(65)과 드레인 전극(66)이 박막 트랜지스터를 구성하며, 이때 반도체층(40)은 박막 트랜지스터의 채널부를 이룬다. 본 실시예에서는 게이트 전극 (26)이 채널부를 포함하는 반도체층(40)의 하부에 존재하는 이른바 "바텀 게이트(bottom gate)" 방식의 박막 트랜지스터가 채용되어 있다.
데이터 배선(62, 65, 66, 67, 68) 및 이들이 가리지 않는 반도체층(40) 상부에는 보호막(70)이 형성되어 있다. 보호막(70)은 예를 들어 평탄화 특성이 우수하며 감광성(photosensitivity)을 가지는 유기 물질, 플라즈마 화학기상증착(Plasma Enhanced Chemical Vapor Deposition; PECVD)으로 형성되는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질, 또는 무기 물질인 질화 규소(SiNx) 등으로 형성될 수 있다. 또한, 보호막(70)을 유기 물질로 형성하는 경우에는 소스 전극(65)과 드레인 전극(66) 사이의 반도체층(40)이 드러난 부분에 보호막(70)의 유기 물질이 접촉하는 것을 방지하기 위하여, 유기막의 하부에 질화 규소(SiNx) 또는 산화 규소(SiO2)로 이루어진 절연막(미도시)이 추가로 형성될 수도 있다.
보호막(70)에는 드레인 전극 확장부(67) 및 데이터선 끝단(68)을 각각 드러내는 컨택홀(77, 78)이 형성되어 있으며, 보호막(70)과 게이트 절연막(30)에는 게이트선 끝단(24)을 드러내는 컨택홀(74)이 형성되어 있다. 보호막(70) 위에는 컨택홀(77)을 통하여 드레인 전극(66)과 전기적으로 연결되며 화소에 위치하는 화소 전극(82)이 형성되어 있다. 데이터 전압이 인가된 화소 전극(82)은 상부 표시판의 공통 전극과 함께 전기장을 생성함으로써 화소 전극(82)과 공통 전극 사이의 액정층의 액정 분자들의 배열을 결정한다.
또한, 보호막(70) 위에는 컨택홀(74, 78)을 통하여 각각 게이트 끝단(24) 및 데이터 끝단(68)과 연결되어 있는 보조 게이트 끝단(84) 및 보조 데이터 끝단(88)이 형성되어 있다. 화소 전극(82)과 보조 게이트 및 데이터 끝단(86, 88)은 ITO로 이루어져 있다.
상기한 바와 같은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판은 액정 표시 장치 등에 적용될 수 있다.
계속해서, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법에 대하여 도 6a 및 도 6b와, 도 7a 내지 도 10b를 참조하여 상세히 설명한다. 본 발명의 일 실시예에 따른 배선 형성 방법이 동일하게 적용되는 부분에 대해서는 본 실시예가 당업자에게 명확하게 유추 또는 이해될 수 있는 범위 내에서 설명을 생략하거나 간략화한다.
먼저 도 7a 및 도 7b에 도시된 바와 같이, 절연 기판(10) 상에 구리 질화물을 포함하는 배리어막(221, 241, 261, 271), 구리 또는 구리 합금을 포함하는 구리 도전막(222, 242, 262, 272) 및 캡핑막(223, 243, 263, 273)을 예컨대 스퍼터링 등의 방법으로 순차적으로 적층한 게이트 다중막을 형성한다. 이어서, 상기 게이트 다중막의 상부에 게이트 배선(22, 24, 26, 27, 28)을 정의하는 포토레지스트 패턴을 형성하고, 이를 식각 마스크로 하여 캡핑막(223, 243, 263, 273), 구리 도전막(222, 242, 262, 272) 및 배리어막(221, 241, 261, 271)을 순차적으로 또는 일괄적으로 식각한다. 이어서 상기 포토레지스트 패턴을 제거한다. 이로써 게이트선(22), 게이트 전극(26), 게이트 끝단(24), 유지 전극(27) 및 유지 전극선(28)을 포함하는 게이트 배선(22, 24, 26, 27, 28)이 완성된다. 이와 같은 게이트 배선(22, 24, 26, 27, 28) 형성 방법으로는 본 발명의 일 실시예에 따른 배선 형성 방법이 동일하게 적용된다. 따라서 완성된 게이트 배선(22, 24, 26, 27, 28)은 도 5a 및 도 5b에서 설명한 바와 같이 습식 식각 및 포토레지스트막 제거 공정 후에도 구리 도전막(222, 242, 262, 272)을 포함하는 게이트 배선(22, 24, 26, 27, 28)이 하부 구조물과 잘 접착하며, 측면 프로파일이 오버행 등을 나타내지 않고 양호한 테이퍼각을 갖는다.
이어서, 도 8a 및 도 8b에 도시된 바와 같이, 질화 규소 등으로 이루어진 게이트 절연막(30), 진성 비정질 규소층 및 도핑된 비정질 규소층을 예컨대, 화학 기상 증착법(Chemical Vapor Deposition; CVD)을 이용하여 각각 1,500Å 내지 5,000Å, 500Å 내지 2,000Å, 300Å 내지 600Å의 두께로 연속 증착하고, 진성 비정질 규소층과 도핑된 비정질 규소층을 사진 식각하여 게이트 전극(24) 상부의 게이트 절연막(30) 위에 일부가 섬 모양의 반도체층(40)과 도핑된 반도체층(50)을 형성한다.
이어서, 도 9a 및 도 9b를 참조하면, 게이트 절연막(30) 및 저항성 접촉층(50) 위에 스퍼터링 등의 방법으로 구리 질화물을 포함하는 배리어막(621, 651, 661, 671, 681), 구리 또는 구리 합금을 포함하는 구리 도전막(622, 652, 662, 672, 682) 및 캡핑막(623, 653, 663, 673, 683)을 순차적으로 적층한 데이터 다중막을 형성한다. 이어서, 상기 데이터 다중막의 상부에 데이터 배선(62, 65, 66, 67, 68)을 정의하는 포토레지스트 패턴을 형성하고, 이를 식각 마스크로 하여 캡핑막(623, 653, 663, 673, 683), 구리 도전막(622, 652, 662, 672, 682) 및 배리어막 (621, 651, 661, 671, 681)을 순차적 또는 일괄적으로 식각하여 채널부 하부의 도핑된 반도체층(50)을 노출한다. 이어서, 상기 포토레지스트 패턴을 제거한다. 이로써 게이트선(22)과 교차하는 데이터선(62), 데이터선(62)과 연결되어 게이트 전극(26) 상부까지 연장되어 있는 소스 전극(65), 데이터선(62)의 한쪽 끝에 연결되어 있는 데이터 끝단(68), 소스 전극(65)과 분리되어 있으며 게이트 전극(26)을 중심으로 소스 전극(65)과 마주하는 드레인 전극(66) 및 드레인 전극(66)으로부터 연장되어 유지 전극(27)과 중첩하는 넓은 면적의 드레인 전극 확장부(67)을 포함하는 데이터 배선(62, 65, 66, 67, 68)이 완성된다. 이상 설명된 데이터 배선(62, 65, 66, 67, 68) 형성 방법으로는 본 발명의 일 실시예에 따른 배선 형성 방법이 동일하게 적용된다. 따라서 완성된 데이터 배선(62, 65, 66, 67, 68)은 도 5a 및 도 5b에서 설명한 바와 같이 습식 식각 및 포토레지스트막 제거 공정 후에도 구리 도전막(622, 652, 662, 672, 682)을 포함하는 데이터 배선(62, 65, 66, 67, 68)이 하부 구조물과 잘 접착하며, 측면 프로파일이 오버행 등을 나타내지 않고 양호한 테이퍼각을 갖는다.
이어서, 데이터 배선(62, 65, 66, 67, 68)으로 가리지 않는 도핑된 반도체층(50)을 건식 식각하여 데이터 배선(62, 65, 66, 67, 68)을 게이트 전극(26)을 중심으로 양쪽으로 저항성 접촉층(55, 56)을 형성하고, 그 사이의 반도체층(40)을 노출시킨다. 이때, 소스 전극 및 드레인 전극(65, 66)을 식각 마스크로 하여 식각할 수 있으며, 전술한 공정에서 데이터 배선(62, 65, 66, 67, 68)을 정의하는 포토레지스트 패턴을 제거하지 않고 이를 그대로 식각 마스크로 사용하여 도핑된 반도체층 (40)을 건식 식각한 다음 포토레지스트 패턴을 제거할 수도 있다. 이로써 게이트 전극(26), 그 위에 형성된 반도체층(40), 저항성 접촉층(55, 56) 및 소스 전극(65)과 드레인 전극(66)으로 구성되며, 게이트 전극(26)이 반도체층(40)의 채널부의 하부에 존재하는 바텀 게이트 방식의 박막 트랜지스터가 완성된다.
이어서, 도 10a 및 도 10b에 도시된 바와 같이 평탄화 특성이 우수하며 감광성을 가지는 유기 물질, 플라즈마 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition; PECVD)으로 형성되는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질, 또는 무기 물질인 질화 규소(SiNx) 등을 단일층 또는 복수층으로 형성하여 보호막(passivation layer)(70)을 형성한다.
이어서, 사진 식각 공정으로 게이트 절연막(30)과 함께 보호막(70)을 패터닝하여, 게이트 끝단(24), 드레인 전극 확장부(67) 및 데이터 끝단(68)을 드러내는 컨택홀(74, 77, 78)을 형성한다. 이때 감광성을 가지는 유기막일 경우에는 사진 공정만으로 컨택홀을 형성할 수 있으며, 게이트 절연막(30)과 보호막(70)에 대하여 실질적으로 동일한 식각비를 갖는 식각 조건으로 실시하는 것이 바람직하다.
이어서, 마지막으로 도 5a 및 도 5b에 도시된 바와 같이, ITO막을 증착하고 사진 식각하여 컨택홀(77)을 통하여 드레인 전극(66)과 연결되는 화소 전극(82)과 컨택홀(74, 78)을 통하여 게이트 끝단(24) 및 데이터 끝단(68)과 각각 연결되는 보조 게이트 끝단(84) 및 보조 데이터 끝단(88)을 형성한다.
본 실시예에서는 반도체층이 섬형으로 형성되어 있으며, 데이터 배선과 서로 다른 패턴을 갖는 박막 트랜지스터 기판 및 그의 제조 방법에 대해 설명하였으나, 반도체층과 데이터 배선이 실질적으로 동일한 패턴을 갖는 박막 트랜지스터 기판 및 그의 제조 방법에 대해서도 동일하게 적용할 수 있다. 이에 대하여 도 11a 및 도 11b를 참조하여 설명한다. 도 11a는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 변형예의 배치도이다. 도 11b는 도 11a의 B - B'선을 따라 절단한 단면도이다.
도 11a 및 도 11b에 도시된 바와 같이 본 변형예에서는 반도체층(42, 44, 48)과 저항성 접촉층(52, 55, 56, 58)이 데이터 배선(62, 65, 66, 67, 68)과 대체로 동일한 패턴의 선형으로 형성되어 있는 것을 제외하고는 도 6a 및 도 6b에서와 대체로 동일한 구조를 갖는다. 단, 저항성 접촉층(52, 55, 56, 58)은 데이터 배선(62, 65, 66, 67, 68)과 실질적으로 동일한 패턴이지만 반도체층(44)은 채널부에서 분리되지 않고 연결되어 있는 점이 다르다. 이러한 박막 트랜지스터 기판의 제조 방법은 서로 다른 마스크를 사용하여 반도체층과 데이터 배선을 형성한 본 발명의 일 실시예와는 달리 슬릿 또는 반투과막을 포함하는 하나의 마스크를 사용하여 데이터 배선과 저항성 접촉층 및 데이터 배선을 패터닝한다. 기타 다른 공정은 본 발명의 일 실시예에 따른 제조 방법과 실질적으로 동일하며, 당업자의 입장에서 용이하게 실시할 수 있기 때문에 그에 대한 구체적인 설명은 생략한다.
다음으로, 도 12a 내지 도 12c를 참조하여 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판에 대해 설명한다. 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판은 유기 EL 표시 장치 등에 사용되는 것으로 본 발명의 일 실시예에 따른 배선 구조를 포함한다. 본 실시예에서는 본 발명의 일 실시예에 따른 배선 구조가 동일하게 적용되는 부분에 대해서는 당업자에게 명확하게 유추 또는 이해될 수 있는 범위 내에서 설명을 생략하거나 간략화한다. 도 12a는 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 배치도이고, 도 12b 및 도 12c는 각각 도 12a의 B - B'선 및 C - C'선을 따라 절단한 단면도들이다.
절연 기판(10) 위에 산화 규소 또는 질화 규소 등으로 이루어진 차단층(11)이 형성되어 있고, 차단층(11) 위에 다결정 규소 등으로 이루어진 제1 및 제2 반도체층(40a, 40b)이 형성되어 있다. 제2 반도체층(40b)에는 다결정 규소 등으로 이루어진 축전기용 반도체층(40c)이 연결되어 있다. 제1 반도체층(40a)은 제1 박막 트랜지스터부(405a, 406a, 402a)를 포함하고 있으며, 제2 반도체층(40b)은 제2 박막 트랜지스터부(405b, 406b, 402b)를 포함한다. 제1 박막 트랜지스터부(405a, 406a, 402a)의 소스 영역(405a; 이하 '제1 소스 영역'이라 함)과 드레인 영역(406a; 이하 '제1 드레인 영역'이라 함)은 n형 불순물로 도핑되어 있고, 제2 박막 트랜지스터부(405b, 406b, 402b)의 소스 영역(405b; 이하 '제2 소스 영역'이라 함)과 드레인 영역(406b; 이하 '제2 드레인 영역'이라 함)은 p형 불순물로 도핑되어 있다. 구동 조건에 따라서는 제1 소스 영역(405a) 및 드레인 영역(406a)이 p형 불순물로 도핑되고 제2 소스 영역(405b) 및 드레인 영역(406b)이 n형 불순물로 도핑될 수도 있다.
반도체층(40a, 40b, 40c) 위에는 산화 규소 또는 질화 규소 등으로 이루어진 게이트 절연막(30)이 형성되어 있다.
게이트 절연막(30) 위에는 가로 방향으로 뻗어 있는 게이트선(22), 게이트선(22)에 연결되어 돌기 형태로 형성되며 제1 박막 트랜지스터의 채널부(402a)와 중 첩하는 제1 게이트 전극(26a), 게이트선(22)과는 분리되어 형성되며 제2 박막 트랜지스터의 채널부(402b)와 중첩하는 제2 게이트 전극(26b) 및 제2 게이트 전극에 연결되며, 하부의 축전기용 반도체층(40c)과 중첩되어 있는 유지 전극(27)을 포함하는 게이트 배선(22, 26a, 26b, 27)이 형성되어 있다.
게이트 배선(22, 26a, 26b, 27)은 구리 질화물을 포함하는 배리어막(261a, 261b, 271), 구리(Cu) 또는 구리 합금을 포함하는 구리 도전막(262a, 262b, 272) 및 캡핑막(263a, 263b, 273)의 3층 다중막으로 형성되어 있다. 또한 도면에 직접 도시되지는 않았지만, 게이트선(22)도 다른 게이트 배선(26a, 26b, 27)과 동일한 다중막의 구조를 갖는다. 이하에서 설명되는 다중막 구조의 게이트 배선에는 게이트선(22)도 포함되며, 다른 게이트 배선(26a, 26b, 27)의 다층 구조상 특징이 동일하게 적용된다.
이와 같은 다중막 구조의 게이트 배선(22, 26a, 26b, 27)에는 본 발명의 일 실시예에 따른 배선 구조가 적용된다. 여기서 배리어막(261a, 261b, 271)은 상부의 구리 도전막(262a, 262b, 272)의 게이트 절연막(30)에 대한 접착을 보조하고, 절연 기판(10)을 구성하는 물질과 구리 도전막(262a, 262b, 272)을 구성하는 물질이 상호 확산되지 않도록 한다.
게이트 배선(22, 26a, 26b, 27)이 형성되어 있는 게이트 절연막(30) 위에는 제1 층간 절연막(71)이 형성되어 있다.
제1 층간 절연막(71) 위에는 데이터 배선(62, 63, 65a, 65b, 66a, 66b)이 형성되어 있다. 데이터 배선(62, 63, 65a, 65b, 66a, 66b)은 세로 방향으로 형성되어 게이트선(22)과 교차하여 화소를 정의하는 데이터선(62), 구동 전압을 공급하는 구동 전압선(63), 데이터선(62)의 분지로서 컨택홀(75a)을 통하여 제1 소스 영역(405a)과 연결되어 있는 제1 소스 전극(65a), 제1 소스 전극(65a)과 이격되어 위치하며 제1 드레인 영역(406a)에 연결되어 있는 제1 드레인 전극(66a), 구동 전압선(63)의 분지이며 컨택홀(75b)을 통하여 제2 소스 영역(406a)과 연결되어 있는 제2 소스 전극(65b), 제2 소스 전극(65b)과 이격되어 위치하며 제2 드레인 영역(406b)과 연결되어 있는 제2 드레인 전극(66b)을 포함한다. 제1 드레인 전극(66a)은 제1 층간 절연막(71)과 게이트 절연막(30)을 관통하고 있는 컨택홀(76a, 73)을 통하여 제1 드레인 영역(406a) 및 제2 게이트 전극(26b)과 접촉하여 이들을 서로 전기적으로 연결하고 있다. 제2 드레인 전극(66b)은 제1 층간 절연막(71)과 게이트 절연막(30)을 관통하고 있는 컨택홀(76b)를 통하여 제2 드레인 영역(406b)과 연결되어 있다.
이러한 데이터 배선(62, 63, 65a, 65b, 66a, 66b)은 게이트 배선(22, 26a, 26b, 27)에서와 같이 구리 질화물을 포함하는 배리어막(621, 631, 651a, 651b, 661a, 661b), 구리(Cu) 또는 구리 합금을 포함하는 구리 도전막(622, 632, 652a, 652b, 662a, 662b) 및 캡핑막(623, 633, 653a, 653b, 663a, 663b)의 3층 다중막 구조를 갖는다.
이와 같은 다중막 구조의 데이터 배선(62, 63, 65a, 65b, 66a, 66b)에는 상기한 바와 같은 본 발명의 일 실시예에 따른 배선 구조가 적용된다. 여기서 배리어막(621, 631, 651a, 651b, 661a, 661b)은 하부 구조물, 즉 여기서는 반도체층 (405a, 405b, 406a, 406b)과 제1 층간 절연막(71)에 대한 구리 도전막(621, 632, 652a, 652b, 662a, 662b)의 접착력을 보완하고, 반도체층(405a, 405b, 406a, 406b)과 제1 층간 절연막(71)을 이루는 물질과 구리 도전막(622, 632, 652a, 652b, 662a, 662b)을 구성하는 물질이 상호 확산되지 않도록 한다.
여기서 반도체층(40a, 40b), 제1 및 제2 게이트 전극(26a, 26b), 제1 및 제2 소스 전극(65a, 65b) 및 제1 및 제2 드레인 전극(66a, 66b)이 각각 제1 및 제2 박막 트랜지스터를 구성한다. 제1 박막 트랜지스터는 스위칭 박막 트랜지스터이고 제2 박막 트랜지스터는 구동 박막 트랜지스터이다. 본 실시예에서는 게이트 전극(26a, 26b)이 채널부(402a, 402b)를 포함하는 반도체층(40a, 40b)의 상부에 존재하는 이른바 "탑 게이트(top gate)" 방식의 박막 트랜지스터가 채용되어 있다.
데이터 배선(62, 63, 65a, 65b, 66a, 66b) 위에는 질화 규소, 산화 규소 또는 유기 절연 물질 등으로 이루어진 제2 층간 절연막(72)이 형성되어 있으며, 제2 층간 절연막(72)은 제2 드레인 전극(66b)을 드러내는 컨택홀(72b)을 구비한다.
제2 층간 절연막(72) 상부에는 컨택홀(72b)을 통하여 제2 드레인 전극(66b)과 연결되어 있는 화소 전극(82)이 형성되어 있다. 화소 전극(82)은 알루미늄(또는 그 합금) 또는 은(또는 그 합금) 등의 반사성이 우수한 물질로 형성할 수 있다. 또, 필요에 따라서는 화소 전극(82)을 ITO 또는 IZO 등의 투명한 도전성 물질로 형성할 수도 있다. 상기와 같은 화소 전극(82)을 구성하는 물질은 표시 장치가 박막 트랜지스터 기판의 아래 방향으로 화상을 표시하는 바텀 방출(bottom emission) 방식인지 또는 상부 방향으로 화상을 표시하는 탑 방출(top emission) 방식인지 여부에 따라 적절하게 선택될 수 있다.
제2 층간 절연막(72) 상부에는 유기 절연 물질로 이루어져 있으며, 유기 발광 셀을 분리시키기 위한 격벽(91)이 형성되어 있다. 격벽(91)은 검정색 안료를 포함하는 감광제를 노광, 현상하여 형성함으로써 차광막의 역할을 하도록 하고, 동시에 형성 공정도 단순화할 수 있다. 격벽(91)에 둘러싸인 화소 전극(82) 위의 영역에는 유기 발광층(92)이 형성되어 있다. 유기 발광층(92)은 적색, 녹색, 청색 중 어느 하나의 빛을 내는 유기 물질로 이루어지며, 적색, 녹색 및 청색 유기 발광층(92)이 순서대로 반복적으로 배치되어 있다.
유기 발광층(92)과 격벽(91) 위에는 버퍼층(95)이 형성되어 있다. 버퍼층(95)은 필요에 따라 생략될 수도 있다.
버퍼층(95) 위에는 공통 전극(100)이 형성되어 있다. 공통 전극(100)은 ITO 또는 IZO 등의 투명한 도전성 물질로 이루어져 있다. 만약 화소 전극(82)이 ITO 또는 IZO 등의 투명한 도전성 물질로 이루어지는 경우에는 공통 전극(100)은 알루미늄(또는 그 합금) 또는 은(또는 그 합금) 등의 반사성이 좋은 금속으로 이루어질 수 있다.
상기한 바와 같은 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판은 유기 EL 표시 장치 등에 적용될 수 있다.
계속해서, 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 제조 방법에 대하여 도 12a 내지 도 12c 및 도 13a 내지 도 18c를 참조하여 상세히 설명한다. 본 실시예에서 본 발명의 일 실시예에 따른 배선 형성 방법이 동일하게 적용되 는 부분에 대해서는 명확하게 유추 또는 이해될 수 있는 범위 내에서 설명을 생략하거나 간략화한다.
도 13a 내지 도 13c를 참조하면, 기판(10)의 상부에 산화 규소 등을 증착하여 차단층(11)을 형성하고, 차단층(11) 위에 LPCVD(low temperature chemical vapor deposition), PECVE(plasma enhanced chemical vapor deposition) 등의 방법으로 비정질 규소를 증착하고 패터닝한다. 이어서, 예컨대 레이저를 조사하거나 열을 가하여 다결정 규소로 결정화한다. 이로써 다결정 규소로 이루어진 반도체층(40a, 40b, 40c)이 형성된다.
도 14a 내지 도 14c를 참조하면, 반도체층(40a, 40b, 40c)이 형성된 차단층(11) 상에 질화 규소 등을 예컨대, CVD를 이용하여 증착하여 게이트 절연막(30)을 형성한다.
이어서 게이트 절연막(30) 위에 구리 질화물을 포함하는 배리어막(261a, 261b, 271), 구리 또는 구리 합금을 포함하는 구리 도전막(262a, 262b, 272) 및 캡핑막(263a, 263b, 273)을 예컨대 스퍼터링 등의 방법으로 순차적으로 적층한 게이트 다중막을 형성한다.
이어서, 상기 게이트 다중막의 상부에 이어서, 상기 게이트 다중막의 상부에 제1 게이트 전극(26a) 및 게이트선(22)을 정의하는 제1 포토레지스트 패턴을 형성한다. 이때 제2 박막 트랜지스터의 채널부(402b) 영역을 포함하여 제2 게이트 전극(26b) 및 유지 전극(27)이 형성될 영역은 상기 제1 포토레지스트막에 덮여 보호된다. 이어서 상기 제1 포토레지스트 패턴을 식각 마스크로 하여 캡핑막(263a), 구리 도전막(262a) 및 배리어막(261a)을 순차적으로 또는 일괄적으로 식각한다.
이어서 제1 박막 트랜지스터부의 반도체층(40a)에 n형 불순물 이온을 주입하여 제1 게이트 전극(26a) 하부의 채널부(402a)를 정의하고 제1 소스 영역(405a) 및 제1 드레인 영역(406a)을 형성한다. 이어서 상기 제1 포토레지스트 패턴을 제거한다. 이로써 게이트선(22), 제1 게이트 전극(26a) 및 채널부(402a), 제1 소스 영역(405a)과 제1 드레인 영역(406a)을 구비하는 반도체층(40a)이 완성된다.
이어서, 제2 게이트 전극(26b) 및 유지 전극(27)을 정의하는 제2 포토레지스트 패턴을 형성한다. 이때 제1 박막 트랜지스터 채널부(402a) 영역을 포함하여 제1 게이트 전극(26a) 및 게이트선(22) 영역이 상기 제2 포토레지스트막에 덮여 보호된다. 이어서 상기 제2 포토레지스트 패턴을 식각 마스크로 하여 캡핑막(263b, 273), 구리 도전막(262b, 272) 및 배리어막(261b, 271)을 순차적으로 또는 일괄적으로 식각한다.
이어서 제2 박막 트랜지스터부의 반도체층(40b)에 p형 불순물을 주입하여 제2 게이트 전극(26b) 하부의 채널부(402b)를 정의하고 제2 소스 영역(405b) 및 제2 드레인 영역(406b)을 형성한다. 이어서 상기 제2 포토레지스트 패턴을 제거한다. 이로써 제2 게이트 전극(26b), 유지 전극(27) 및 채널부(402b), 제2 소스 영역(405b)과 제2 드레인 영역(406b)을 구비하는 반도체층(40b)이 완성된다.
상기한 바와 같은 게이트 배선(22, 26a, 26b, 27) 형성 방법에는 본 발명의 일 실시예에 따른 배선 형성 방법이 동일하게 적용될 수 있다. 따라서 완성된 게이트 배선(22, 26a, 26b, 27)은 도 5a 및 도 5b에서 설명한 바와 같이 습식 식각 및 포토레지스트막 제거 공정 후에도 구리 도전막(262a, 262b, 272)을 포함하는 게이트 배선(22, 26a, 26b, 27)이 하부 구조물과 잘 접착하며, 측면 프로파일이 오버행 등을 나타내지 않고 양호한 테이퍼각을 갖는다.
도 15a 내지 도 15c를 참조하면, 게이트 배선(22, 26a, 26b, 27)이 형성되어 있는 게이트 절연막(30) 위에 제1 층간 절연막(71)을 적층하고, 게이트 절연막(30)과 함께 사진 식각하여 제1 소스 영역(405a), 제1 드레인 영역(406a), 제2 소스 영역(405b) 및 제2 드레인 영역(406b)을 각각 노출시키는 컨택홀(75a, 76a, 75b, 76b)과 제2 게이트 전극(26b)의 일부를 노출시키는 컨택홀(73)을 형성한다.
도 16a 내지 도 16c를 참조하면, 이어서, 제1 층간 절연막(71) 및 컨택홀(75a, 76a, 75b, 76b)에 의해 노출된 반도체층(40a, 40b) 위에 스퍼터링 등의 방법으로 구리 질화물을 포함하는 배리어막(621, 631, 651a, 651b, 661a, 661b), 구리 또는 구리 합금을 포함하는 구리 도전막(622, 632, 652a, 652b, 662a, 662b) 및 캡핑막(623, 633, 653a, 653b, 663a, 663b)을 순차적으로 적층한 데이터 다중막을 형성한다. 이어서, 상기 데이터 다중막의 상부에 데이터 배선(62, 63, 65a, 65b, 66a, 66b)을 정의하는 포토레지스트 패턴을 형성하고, 이를 식각 마스크로 하여 캡핑막(623, 633, 653a, 653b, 663a, 663b), 구리 도전막(622, 632, 652a, 652b, 662a, 662b) 및 배리어막(621, 631, 651a, 651b, 661a, 661b)을 순차적으로 또는 일괄적으로 식각한다. 이로써 세로 방향으로 형성되어 게이트선(22)과 교차하여 화소를 정의하는 데이터선(62), 구동 전압을 공급하는 구동 전압선(63), 데이터선(62)의 분지로서 컨택홀(75a)을 통하여 제1 소스 영역(405a)과 연결되어 있는 제1 소스 전극(65a), 제1 소스 전극(65a)과 이격되어 위치하며 컨택홀(76a)을 통해 제1 드레인 영역(406a)에 연결되어 있는 제1 드레인 전극(66a), 구동 전압선(63)의 분지이며 컨택홀(75b)을 통하여 제2 소스 영역(406a)과 연결되어 있는 제2 소스 전극(65b), 제2 소스 전극(65b)과 이격되어 위치하며 컨택홀(76b)을 통해 제2 드레인 영역(406b)과 연결되어 있는 제2 드레인 전극(66b)을 포함하는 데이터 배선(62, 63, 65a, 65b, 66a, 66b)이 완성된다. 이상 설명된 데이터 배선(62, 63, 65a, 65b, 66a, 66b) 형성 방법으로는 본 발명의 일 실시예에 따른 배선 형성 방법이 동일하게 적용된다. 따라서 완성된 데이터 배선(62, 63, 65a, 65b, 66a, 66b)은 도 5a 및 도 5b에서 설명한 바와 같이 습식 식각 및 포토레지스트막 제거 공정 후에도 구리 도전막(622, 632, 652a, 652b, 662a, 662b)을 포함하는 데이터 배선(62, 63, 65a, 65b, 66a, 66b)이 하부 구조물과 잘 접착하며, 측면 프로파일이 오버행 등을 나타내지 않고 양호한 테이퍼각을 갖는다. 이로써 반도체층(40a, 40b), 그 위에 형성된 게이트 전극(26a, 26b) 및 소스 전극(65a, 65b)과 드레인 전극(66a, 66b)으로 구성되며, 게이트 전극(26a, 26b)이 반도체층(40a, 40b)의 상부에 존재하는 탑 게이트 방식의 제1 및 제2 박막 트랜지스터가 완성된다.
이어서, 도 17a 내지 도 17c에 도시된 바와 같이 제2 층간 절연막(72)을 적층하고 패터닝하여 제2 드레인 전극(66b)을 드러내는 컨택홀(72b)을 형성한다.
이어서, 도 18a 내지 도 18c에 도시된 바와 같이 알루미늄(또는 그 합금) 또는 은(또는 그 합금)과 같은 반사성이 우수한 금속을 적층하고 패터닝하여 화소 전극(82)을 형성한다.
이어서, 도 12a 내지 도 12c 에 도시된 바와 같이 화소 전극(82)이 형성되어 있는 제2 층간 절연막(72) 위에 검정색 안료를 포함하는 유기막을 도포하고 노광 및 현상하여 유기 발광 공간을 제외한 영역에 채워져 있는 격벽(91)을 형성한다. 이어서 유기 발광 공간에는 증착 또는 잉크젯 프린팅 등의 방법으로 유기 발광층(92)을 형성한다.
이어서, 격벽(91) 및 유기 발광층(92) 위에 전도성 유기 물질을 도포하여 버퍼층(95)을 형성하고, 버퍼층(95) 위에 ITO 또는 IZO를 증착하여 공통 전극(100)을 형성한다. 여기서 화소 전극(82)은 ITO, IZO 등의 투명한 또는 도전 물질로 형성할 수 있으며, 이 경우 공통 전극(100)은 알루미늄(또는 그 합금) 또는 은(또는 그 합금)과 같은 반사성이 우수한 금속으로 형성한다.
이상 설명한 본 발명의 실시예들에 따른 박막 트랜지스터 기판 및 그 제조 방법에서는 게이트 배선과 데이터 배선이 구리 질화물을 포함하는 배리어막, 구리 또는 구리 합금을 포함하는 구리 도전막 및 캡핑막의 3층 다중막 구조로 형성된 예를 들었지만, 게이트 배선 및 데이터 배선 중 어느 하나만 상기 3층 다중막으로 형성되고, 나머지는 당업자에게 공지된 배선 구조 또는 다른 특별한 배선 구조로 형성될 수도 있으며, 이 또한 본 발명의 범위에 포함되는 것이다.
또, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판 및 그 제조 방법은 바텀 게이트 방식을 채용하여 액정 표시 장치에 사용될 수 있는 예를 들었지만, 이에 제한되지 않으며, 유기 EL 발광 장치에도 적용될 수 있다. 이 경우 바텀 게이트 방식의 박막 트랜지스터가 화소당 스위치용과 구동용의 2개씩 구비될 수 있다. 또 한 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판 및 그 제조 방법에서는 탑 게이트 방식의 박막 트랜지스터를 채용하여, 유기 EL 발광 장치에 적용된 예를 들었지만, 화소당 하나의 박막 트랜지스터를 구비하는 액정 표시 장치용 박막 트랜지스터 기판에도 동일하게 적용할 수 있다. 이러한 탑 게이트 방식의 액정 표시 장치는 바람직하기로는 반사형 액정 표시 장치에 사용될 수 있다. 또, 본 발명에 따른 박막 트랜지스터 기판 및 제조 방법은 상술한 실시예 외에도 색필터 위에 박막 트랜지스터 어레이를 형성하는 AOC(Array On Color filter) 구조에도 용이하게 적용될 수 있다. 그밖에도 다양한 다른 박막 트랜지스터 기판에 적용될 수 있으며, 이에 대한 구체적인 설명은 본 발명이 모호하게 해석되는 것을 방지하기 위해 생략한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상술한 바와 같이, 본 발명의 일 실시예에 따른 배선 구조 및 배선 형성 방법에 따르면 하부 구조물에 대하여 구리 도전막의 접착력이 개선되며, 양호한 측면 프로파일을 가지며 신뢰성이 좋은 저저항 구리 배선을 얻을 수 있다. 또, 배선 형 성 방법이 단순하여 공정 효율이 증대된다.
또, 본 발명의 실시예들에 따른 박막 트랜지스터 기판 및 그 제조 방법에 따르면 상기한 바와 같이 게이트 배선 및/또는 데이터 배선의 신뢰성이 확보되어 신호 특성이 좋아지고, 화질이 개선되며 공정 효율이 증대될 수 있다.

Claims (26)

  1. 하부 구조물 상에 형성된 구리 질화물을 포함하는 배리어막; 및
    상기 배리어막 상에 형성된 구리 또는 구리 합금을 포함하는 구리 도전막을 포함하는 배선 구조.
  2. 제1 항에 있어서,
    상기 하부 구조물 및 배리어막의 계면에 구리 질화물이 연속적 또는 비연속적으로 위치하는 배선 구조.
  3. 제1 항에 있어서,
    상기 배리어막의 두께는 50 내지 1000Å인 배선 구조.
  4. 제1 항에 있어서,
    상기 배리어막은 0.001 내지 50at%의 질소를 함유하는 배선 구조.
  5. 제1 항에 있어서,
    상기 구리 도전막의 상부에 몰리브덴 또는 몰리브덴 합금을 포함하는 캡핑막을 더 포함하는 배선 구조.
  6. 제1 항에 있어서,
    상기 하부 구조물은 절연 기판, 반도체층 또는 절연막인 배선 구조.
  7. 하부 구조물 상에 구리 질화물을 포함하는 배리어막을 형성하는 단계;
    상기 배리어막이 형성되어 있는 하부 구조물 상에 구리 또는 구리 합금을 포함하는 구리 도전막을 형성하는 단계;
    상기 구리 도전막 상에 몰리브덴 또는 몰리브덴 합금을 포함하는 캡핑막을 형성하는 단계; 및
    배선을 정의하는 포토레지스트 패턴을 식각 마스크로 이용하여 상기 캡핑막, 구리 도전막 및 배리어막을 패터닝하는 단계를 포함하는 배선 형성 방법.
  8. 제7 항에 있어서,
    상기 배리어막을 형성하는 단계는 상기 하부 구조물 및 배리어막의 계면에 구리 질화물을 연속적 또는 비연속적으로 위치시키는 단계를 포함하는 배선 형성 방법.
  9. 제7 항에 있어서,
    상기 배리어막을 형성하는 단계는 질소를 포함하는 분위기 하에서 구리 또는 구리 합금을 타겟으로 하여 스퍼터링하는 단계인 배선 형성 방법.
  10. 제9 항에 있어서,
    상기 구리 도전막을 형성하는 단계는 상기 배리어막을 형성하는 단계에 연속하여 질소 공급을 중단하며 인시츄로 진행되는 단계인 배선 형성 방법.
  11. 제7 항에 있어서,
    상기 캡핑막, 구리 도전막 및 배리어막을 패터닝하는 단계는 상기 캡핑막, 구리 도전막 및 배리어막을 일괄 식각하는 단계를 포함하는 배선 형성 방법.
  12. 제7 항에 있어서,
    상기 배리어막의 두께는 50 내지 1000Å인 배선 형성 방법.
  13. 제7 항에 있어서,
    상기 배리어막은 0.001 내지 50at%의 질소를 함유하는 배선 형성 방법.
  14. 제7 항에 있어서,
    상기 하부 구조물은 절연 기판, 반도체층 또는 절연막인 배선 형성 방법.
  15. 절연 기판 상에 형성되고 제1 방항으로 연장된 게이트선 및 상기 게이트선에 연결된 게이트 전극을 포함하는 게이트 배선;
    상기 절연 기판 위에 상기 게이트 배선과 절연되어 형성되고, 상기 게이트선 과 교차하도록 제2 방향으로 연장된 데이터선, 상기 데이터선에 연결된 소스 전극 및 상기 소스 전극과 이격되어 위치하는 드레인 전극을 포함하는 데이터 배선;
    상기 게이트 배선과 상기 데이터 배선 상에 각 화소마다 형성되며 상기 드레인 전극과 연결된 화소 전극을 포함하되,
    상기 게이트 배선 및/또는 상기 데이터 배선은 하부 구조물 상에 형성된 구리 질화물을 포함하는 배리어막; 및
    상기 배리어막 상에 형성된 구리 또는 구리 합금을 포함하는 구리 도전막을 포함하는 박막 트랜지스터 기판.
  16. 제15 항에 있어서,
    상기 하부 구조물 및 배리어막의 계면에 구리 질화물이 연속적 또는 비연속적으로 위치하는 박막 트랜지스터 기판.
  17. 제15 항에 있어서,
    상기 배리어막의 두께는 50 내지 1000Å인 박막 트랜지스터 기판.
  18. 제15 항에 있어서,
    상기 배리어막은 0.001 내지 50at%의 질소를 함유하는 박막 트랜지스터 기판.
  19. 제15 항에 있어서,
    상기 구리 도전막의 상부에 형성된 몰리브덴 또는 몰리브덴 합금을 포함하는 캡핑막을 더 포함하는 박막 트랜지스터 기판.
  20. 절연 기판 상에 제1 방항으로 연장된 게이트선 및 상기 게이트선에 연결된 게이트 전극을 포함하는 게이트 배선을 형성하는 단계;
    상기 절연 기판 상에 상기 게이트선과 교차하도록 2 방향으로 연장된 데이터선, 상기 데이터선에 연결된 소스 전극 및 상기 소스 전극과 이격되어 위치하는 드레인 전극을 포함하며, 상기 게이트 배선과 절연되어 있는 데이터 배선을 형성하는 단계;
    상기 게이트 배선과 상기 데이터 배선 상에 각 화소마다 상기 드레인 전극과 연결된 화소 전극을 형성하는 단계를 포함하되,
    상기 게이트 배선 및/또는 상기 데이터 배선을 형성하는 단계는
    하부 구조물 상에 구리 질화물을 포함하는 배리어막을 형성하는 단계;
    상기 배리어막이 형성되어 있는 하부 구조물 상에 구리 또는 구리 합금을 포함하는 구리 도전막을 형성하는 단계;
    상기 구리 도전막 상에 몰리브덴 또는 몰리브덴 합금을 포함하는 캡핑막을 형성하는 단계; 및
    상기 배선을 정의하는 포토레지스트 패턴을 식각 마스크로 이용하여 상기 캡핑막, 구리 도전막 및 배리어막을 패터닝하는 단계를 포함하는 박막 트랜지스터 기 판의 제조 방법.
  21. 제20 항에 있어서,
    상기 배리어막을 형성하는 단계는 상기 하부 구조물 및 배리어막의 계면에 구리 질화물을 연속적 또는 비연속적으로 위치시키는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법.
  22. 제20 항에 있어서,
    상기 배리어막을 형성하는 단계는 질소를 포함하는 분위기 하에서 구리 또는 구리 합금을 타겟으로 하여 스퍼터링하는 단계인 박막 트랜지스터 기판의 제조 방법.
  23. 제22 항에 있어서,
    상기 구리 도전막을 형성하는 단계는 상기 배리어막을 형성하는 단계에 연속하여 질소 공급을 중단하며 인시츄로 진행되는 단계인 박막 트랜지스터 기판의 제조 방법.
  24. 제20 항에 있어서,
    상기 캡핑막, 구리 도전막 및 배리어막을 패터닝하는 단계는 상기 캡핑막, 구리 도전막 및 배리어막을 일괄 식각하는 단계를 포함하는 박막 트랜지스터 기판 의 제조 방법.
  25. 제20 항에 있어서,
    상기 배리어막의 두께는 50 내지 1000Å인 박막 트랜지스터 기판의 제조 방법.
  26. 제20 항에 있어서,
    상기 배리어막은 0.001 내지 50at%의 질소를 함유하는 박막 트랜지스터 기판의 제조 방법.
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