KR20070004462A - 서지 흡수 소자 - Google Patents
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Abstract
본 발명의 서지 흡수 소자는, 제 1 단자전극과, 제 2 단자전극과, 제 3 단자전극과, 인덕터부와, 서지 흡수부와, 캐패시터부를 구비한다. 인덕터부는, 서로 극성 반전 결합되는 제 1 내부 도체 및 제 2 내부 도체를 갖는다. 제 1 내부 도체의 일단이 제 1 단자전극에 접속된다. 제 2 내부 도체의 일단이 제 2 단자전극에 접속된다. 제 1 내부 도체의 타단과 제 2 내부 도체의 타단이 접속된다. 서지 흡수부는, 제 1 내부 도체와 제 2 내부 도체의 접속점에 접속된 제 1 내부전극과, 제 3 단자전극에 접속된 제 2 내부전극을 갖는다. 캐패시터부는, 제 1 단자전극과 제 2 단자전극의 사이에 접속된 용량 성분을 갖는다.
서지 흡수 소자, 임피던스 정합, 입력 임피던스, 인덕터층, 배리스터층
Description
도 1은 제 1 실시형태에 따른 서지 흡수 소자를 도시하는 개략 사시도.
도 2는 제 1 실시형태에 따른 서지 흡수 소자에 포함되는 소체(素體)의 구성을 설명하기 위한 분해사시도.
도 3은 제 1 실시형태에 따른 서지 흡수 소자의 회로 구성을 설명하기 위한 도면.
도 4는 도 3에 도시된 회로 구성의 등가회로를 도시하는 도면.
도 5는 배리스터의 등가회로를 도시하는 도면.
도 6은 제 1 실시형태에 따른 서지 흡수 소자를 제조하는 공정을 설명하기 위한 흐름도.
도 7은 제 2 실시형태에 따른 서지 흡수 소자를 도시하는 개략 사시도.
도 8은 제 2 실시형태에 따른 서지 흡수 소자에 포함되는 소체의 구성을 설명하기 위한 분해사시도.
도 9는 제 2 실시형태에 따른 서지 흡수 소자에 포함되는 소체의 일 변형예의 구성을 설명하기 위한 분해사시도.
도 10은 제 3 실시형태에 따른 서지 흡수 소자에 포함되는 소체의 구성을 설명하기 위한 분해사시도.
도 11은 제 4 실시형태에 따른 서지 흡수 소자에 포함되는 소체의 구성을 설명하기 위한 분해사시도.
도 12는 제 4 실시형태에 따른 서지 흡수 소자의 변형예에 포함되는 소체의 구성을 설명하기 위한 분해사시도.
도 13은 제 4 실시형태에 따른 서지 흡수 소자에 포함되는 소체의 일 변형예의 구성을 설명하기 위한 분해사시도.
* 도면의 주요 부분에 대한 부호의 설명 *
1: 소체 3: 제 1 단자 전극
5: 제 2 단자 전극 7: 제 3 단자 전극
9: 외부 도체 10: 인덕터부
11: 제 1 내부 도체 13: 제 2 내부 도체
15, 17: 인덕터층 25, 27: 배리스터층
본 발명은, 서지 흡수 소자에 관한 것이다.
IC나 LSI 등의 반도체 디바이스는, 고압의 정전기에 의해서 파괴되거나, 또는, 특성이 열화된다. 그 때문에, 반도체 디바이스에는, 정전기 대책으로서 배리스터 등의 서지 흡수 소자가 사용되고 있다.
그런데, 배리스터를 비롯한 서지 흡수 소자는 부유 용량 성분이나 부유 유도 성분을 갖는다. 그 때문에, 고속 신호를 취급하는 회로에 서지 흡수 소자를 적용하면 고속 신호를 열화시켜 버린다. 고속 신호를 취급하는 회로에 서지 흡수 소자를 적용하기 위해서는, 서지 흡수 소자의 부유 용량 성분을 작게 하지 않으면, 고속 신호의 상승 특성이나 지연 특성의 열화를 피할 수 없다. 그렇지만, 서지 흡수 소자의 부유 용량 성분을 작게 하면, 서지 흡수 소자의 제어 전압의 상승이나 에너지 내량을 감소시켜 버린다.
부유 용량 성분의 영향을 경감시키는 서지 흡수 소자로서, 인덕터와 2개의 배리스터를 구비하는 서지 흡수 소자가 알려져 있다(예를 들면, 일본 공개특허공보 2001-60838호 참조). 일본 공개특허공보 2001-60838호에 기재된 서지 흡수 소자는, 제 1 배리스터와 인덕터로 이루어지는 병렬회로와, 병렬회로에 전기적으로 직렬로 접속된 제 2 배리스터와, 제 2 배리스터와 상기 병렬회로의 직렬 회로의 양단에 접속된 입출력 전극 및 접지(ground) 전극을 구비하고 있다.
그렇지만, 일본 공개특허공보 2001-60838호에 기재된 서지 흡수 소자에서는, 제 1 배리스터의 부유 용량과 인덕터에 의해 밴드패스 필터가 구성되게 되기 때문에, 광대역에 걸쳐서 임피던스 정합을 취하는 것은 곤란하다. 따라서, 고속 신호에 대해서는 충분한 특성을 실현할 수 없다.
본 발명의 목적은, 고속 신호에 대해서도 임피던스 정합이 우수한 서지 흡수 소자를 제공하는 것이다.
본 발명에 따른 서지 흡수 소자는, 제 1 단자전극과, 제 2 단자전극과, 제 3 단자전극과, 서로 극성 반전 결합되는 제 1 내부 도체 및 제 2 내부 도체를 갖고 있고, 제 1 내부 도체의 일단이 제 1 단자전극에 접속되고, 제 2 내부 도체의 일단이 제 2 단자전극에 접속되고, 제 1 내부 도체의 타단과 제 2 내부 도체의 타단이 접속된 인덕터부와, 제 1 내부 도체와 제 2 내부 도체의 접속점에 접속된 제 1 내부전극과, 제 3 단자전극에 접속된 제 2 내부전극을 갖는 서지 흡수부와, 제 1 단자전극과 제 2 단자전극의 사이에 접속된 용량 성분을 갖는 캐패시터부를 구비한다.
본 발명에 따른 서지 흡수 소자에서는, 인덕터부가 서로 극성 반전 결합되는 제 1 내부 도체 및 제 2 내부 도체를 갖고 있다. 이 때문에, 서지 흡수부의 부유 용량 성분에 대하여 인덕터부의 유도계수를 적절하게 설정함으로써, 부유 용량 성분의 영향을 캔슬하는 것이 가능해진다. 이 결과, 광대역에 걸쳐 주파수 특성이 평탄한 입력 임피던스를 실현할 수 있다.
본 발명에서는, 용량 성분을 갖는 캐패시터부를 더 구비하고 있다. 이로써, 서지 흡수부의 부유 용량 성분에 대하여 인덕터부의 유도계수와 캐패시터부의 용량 성분의 용량을 유연하게 설정할 수 있다.
바람직하게는, 캐패시터부가 갖는 용량 성분이, 제 1 내부 도체와 제 2 내부 도체에 의해 형성된다. 이 경우, 캐패시터부를 구성하기 위한 내부전극 등을 별도로 설치할 필요가 없고, 소자의 구성이 간소화되는 동시에, 소자의 소형화를 도모할 수 있다.
바람직하게는, 캐패시터부가, 제 1 단자전극에 접속된 제 3 내부전극과, 제 2 단자전극에 접속된 제 4 내부전극을 갖고 있고, 캐패시터부가 갖는 용량 성분이, 제 3 내부전극과 제 4 내부전극에 의해 형성된다.
바람직하게는, 인덕터부가, 제 1 내부 도체가 형성된 인덕터층과 제 2 내부 도체가 형성된 인덕터층이 적층됨으로써 구성되고, 서지 흡수부가, 제 1 내부전극이 형성된 배리스터층과 제 2 내부전극이 형성된 배리스터층이 적층됨으로써 구성되고, 제 1 내부 도체와 제 2 내부 도체가, 인덕터층의 적층방향으로부터 보아 서로 겹치는 영역을 포함하고, 제 1 내부전극과 제 2 내부전극이, 배리스터층의 적층방향으로부터 보아 서로 겹치는 영역을 포함하고 있다. 이 경우, 제 1 내부 도체와 제 2 내부 도체에 있어서의, 인덕터층의 적층방향으로부터 보아 서로 겹치는 영역끼리가 용량 결합하여, 상기 영역끼리에 의해 상술한 용량 성분이 형성되게 된다. 이로써, 캐패시터부를 구성하기 위한 내부전극 등을 별도로 설치할 필요가 없고, 소자의 구성이 간소화되는 동시에, 소자의 소형화를 도모할 수 있다. 또한, 서지 흡수부를 배리스터로 할 수 있다.
바람직하게는, 각 배리스터층이, ZnO를 주성분으로 하고, 첨가물로서, 희토류 및 Bi로 이루어지는 그룹으로부터 선택되는 적어도 일종의 원소, Co를 함유하고 있고, 각 인덕터층이, ZnO를 주성분으로 하고, Co를 실질적으로 함유하고 있지 않다. 이 경우, 배리스터층 및 인덕터층의 소체가 동일한 재료(ZnO)를 주성분으로 하고 있다. 따라서, 이들을 일체로 소결한 경우라도, 양 층 사이에 소결시의 소체(素體)의 체적 변화율의 상이에 기초하는 응력 등이 발생하기 어렵다. 이로써, 서지 흡수부와 인덕터부의 박리가 대폭 저감되게 된다. 또한, 인덕터층을 구성하고 있는 재료, 즉, 주성분으로서 ZnO를 포함하는 동시에 Co를 실질적으로 함유하고 있지 않는 재료는, ZnO 단체나, 상기 배리스터층의 구성 재료(ZnO에 희토류 또는 Bi와, Co를 첨가한 것)와 비교하여, 극히 고저항율이고, 저유전율이다. 따라서, 이러한 재료를 포함하는 인덕터층은, 우수한 인덕터 특성을 갖는다.
바람직하게는, 인덕터부, 서지 흡수부, 및 캐패시터부를 포함하는 소체를 더 구비하고 있고, 제 1 단자전극, 제 2 단자전극, 및 제 3 단자전극이, 소체의 외측 표면에 배치되고, 제 1 내부 도체의 타단, 제 2 내부 도체의 타단, 및 제 1 내부전극이, 소체의 외측 표면에 배치된 외부도체를 통하여 접속되어 있다. 이 경우, 제 1 내부 도체의 타단, 제 2 내부 도체의 타단, 및 제 1 내부전극을 용이하고 또한 확실하게 접속할 수 있다.
바람직하게는, 제 1 단자전극이, 입력 단자 전극이고, 제 2 단자전극이, 출력 단자 전극이고, 제 1 내부 도체와 제 2 내부 도체가, 정(正)결합하고 있다.
바람직하게는, 제 1 단자전극, 제 2 단자전극, 제 3 단자전극, 제 1 내부 도체, 제 2 내부 도체, 제 1 내부전극, 및 제 2 내부전극을 각각 복수 갖는다. 이 경우, 어레이형으로 된 서지 흡수 소자를 실현할 수 있다.
본 발명에 의하면, 고속 신호에 대해서도 임피던스 정합이 우수한 서지 흡수 소자를 제공할 수 있다.
본 발명은 단지 예로써 주어지고, 본 발명을 한정하는 것으로 간주되지 않는, 이하에 주어진 상세한 설명 및 첨부한 도면들로부터 더 완전하게 이해될 것이 다.
본 발명의 적용가능한 다른 범위는 이하에 주어진 상세한 설명으로부터 명확해질 것이다. 그러나, 본 발명의 바람직한 실시예들을 나타내는 상세한 설명 및 특정 예시들은 본 발명의 정신 및 범위 내에 다양한 변경들 및 변형들이 이 상세한 실시예로부터 당업자에게 명백하므로 단지 예로서 주어진다.
이하, 첨부 도면을 참조하여, 본 발명의 적합한 실시형태에 관해서 상세하게 설명한다. 또한, 설명에 있어서, 동일 요소 또는 동일 기능을 갖는 요소에는, 동일 부호를 사용하기로 하고, 중복되는 설명은 생략한다.
(제 1 실시형태)
우선, 도 1 및 도 2에 기초하여, 제 1 실시형태에 따른 서지 흡수 소자(SA1)의 구성을 설명한다. 도 1은, 제 1 실시형태에 따른 서지 흡수 소자를 도시하는 개략 사시도이다. 도 2는, 제 1 실시형태에 따른 서지 흡수 소자에 포함되는 소체의 구성을 설명하기 위한 분해사시도이다.
서지 흡수 소자(SA1)는, 도 1에 도시되는 바와 같이, 소체(1), 제 1 단자전극(3), 제 2 단자전극(5), 제 3 단자전극(7), 및 외부도체(9)를 구비하고 있다. 소체(1)는, 직방체 형상을 나타내고 있고, 예를 들면, 길이가 1mm 정도로 설정되고, 폭이 0.5mm 정도로 설정되고, 높이가 0.3mm 정도로 설정되어 있다. 제 1 단자전극(3)과 제 2 단자전극(5)은, 소체(1)의 긴변 방향의 단부에 각각 배치되어 있다. 제 3 단자전극(7)과 외부도체(9)는, 소체(1)의 측면에 서로 대향하도록 각각 배치되어 있다. 제 1 단자전극(3)은, 서지 흡수 소자(SA1)의 입력 단자 전극으로 서 기능한다. 제 2 단자전극(5)은, 서지 흡수 소자(SA1)의 출력 단자 전극으로서 기능한다. 제 3 단자전극(7)은, 서지 흡수 소자(SA1)의 접지 단자전극으로서 기능한다.
소체(1)는, 도 2에 도시되는 바와 같이, 인덕터부(10)와 서지 흡수부(20)를 갖고 있다. 소체(1)는, 서지 흡수부(20), 인덕터부(10) 및 보호층(50)이 도면 중 하방으로부터 차례로 적층된 구조를 나타내고 있다.
인덕터부(10)는, 서로 극성 반전 결합되는 제 1 내부 도체(11) 및 제 2 내부 도체(13)를 갖고 있다. 인덕터부(10)는, 제 1 내부 도체(11)가 형성된 인덕터층(15)과 제 2 내부 도체(13)가 형성된 인덕터층(17)이 적층됨으로써 구성되어 있다.
제 1 내부 도체(11)의 일단은, 소체(1)의 한쪽의 단면(제 1 단자전극(3)이 배치된 단면)에 노출되도록, 인덕터층(15)의 1변으로 끌려나오고 있다. 제 1 내부 도체(11)의 일단은, 제 1 단자전극(3)에 접속되어 있다. 제 2 내부 도체(13)의 일단은, 소체(1)의 다른쪽의 단면(제 2 단자전극(5)이 배치된 단면)에 노출되도록, 인덕터층(17)의 1변에 끌려나오고 있다. 제 2 내부 도체(13)의 일단은, 제 2 단자전극(5)에 접속되어 있다. 제 1 내부 도체(11)의 타단과 제 2 내부 도체(13)의 타단은, 소체(1)의 동일한 측면(외부도체(9)가 배치된 측면)에 노출되도록, 인덕터층(15, 17)의 1변에 각각 끌려나오고 있다. 제 1 내부 도체(11)의 타단과 제 2 내부 도체(13)의 타단은, 소체(1)의 측면에 형성된 외부도체(9)에 접속되어 있다. 제 1 내부 도체(11)의 타단과 제 2 내부 도체(13)의 타단은 외부도체(9)를 통하여 전기적으로 접속되어 있다.
제 1 내부 도체(11)와 제 2 내부 도체(13)는, 인덕터층(15, 17)의 적층방향으로부터 보아 서로 겹치는 영역(11a, 13a)을 각각 포함하고 있다. 제 1 내부 도체(11)와 제 2 내부 도체(13)는, 영역(11a, 13a)에 있어서 용량 결합하고 있다. 제 1 내부 도체(11)와 제 2 내부 도체(13)는, 상술한 바와 같은 외부도체(9)가 아닌, 소체(1)의 내부에 배치된 스루홀 도체 등에 의해서 접속되어도 좋다. 제 1 내부 도체(11) 및 제 2 내부 도체(13)에 포함되는 도전재로서는, 특히 한정되지 않지만, Pd 또는 Ag-Pd 합금으로 이루어지는 것이 바람직하다.
각 인덕터층(15, 17)은, ZnO를 주성분으로 하는 세라믹 재료로 구성되어 있다. 인덕터층(15, 17)을 구성하는 세라믹 재료는, ZnO 외에, 첨가물로서 희토류(예를 들면, Pr), K, Na, Cs, Rb 등의 금속원소를 함유하고 있어도 좋다. 희토류를 첨가하는 것이, 특히 바람직하다. 희토류의 첨가에 의해, 인덕터층(15, 17)과 후술하는 배리스터층(25, 27)의 체적 변화율의 차를 용이하게 저감시킬 수 있다. 인덕터층(15, 17)에는, 후술하는 서지 흡수부(20)와의 접합성의 향상을 목적으로서, Cr, Ca나 Si가 더 포함되어 있어도 좋다. 인덕터층(15, 17)중에 포함되는 이들의 금속원소는, 금속 단체나 산화물 등의 여러가지의 형태로 존재할 수 있다. 인덕터층(15, 17)에 포함되는 첨가물의 적합한 함유량은, 상기 인덕터층(15, 17)에 포함되는 ZnO의 총량 중, 0.02mol% 이상 2mol% 이하이면 바람직하다. 이들의 금속원소의 함유량은, 예를 들면, 유도결합 고주파 플라즈마 발광 분석장치(ICP)를 사용하여 측정할 수 있다.
각 인덕터층(15, 17)은, 후술하는 배리스터층(25, 27)에 포함되는 Co를 실질적으로 함유하고 있지 않다. 여기에서, 「실질적으로 함유하고 있지 않는」 상태란, 이들의 원소를, 인덕터층(15, 17)을 형성할 때에 원료로서 의도적으로 함유시키지 않은 경우의 상태를 말한다. 예를 들면, 서지 흡수부(20)로부터 인덕터부(10)로의 확산 등에 의해서 의도하지 않고서 이들의 원소가 포함되는 경우는, 「실질적으로 함유하지 않고 있는」상태에 해당한다. 또한, 인덕터층(15, 17)은, 상술한 조건을 만족시키는 한, 더욱 특성의 향상 등을 목적으로서, 그 밖의 금속원소 등을 더 포함하고 있어도 좋다.
서지 흡수부(20)는, 제 1 내부전극(21)과 제 2 내부전극(23)을 갖고 있다. 서지 흡수부(20)는, 제 1 내부전극(21)이 형성된 배리스터층(25)과 제 2 내부전극(23)이 형성된 배리스터층(27)이 적층됨으로써 구성되어 있다.
제 1 내부전극(21)은, 스트레이트라인형의 패턴을 갖고 있고, 배리스터층(25)의 단변 방향을 따라서 신장하고 있다. 제 1 내부전극(21)의 일단은, 소체(1)의 측면(외부도체(9)가 배치된 측면)으로 노출되도록, 배리스터층(25)의 1변으로 끌려나오고 있다. 제 1 내부전극(21)의 타단은, 소체(1)의 측면(제 3 단자전극(7)이 배치된 측면)으로 노출하고 있지 않고, 상기 측면으로부터 끌려들어간 위치에 있다. 제 1 내부전극(21)의 일단은, 소체(1)의 측면에 형성된 외부도체(9)에 접속되어 있다. 제 1 내부 도체(11)의 타단, 제 2 내부 도체(13)의 타단 및 제 1 내부전극(21)의 일단은 외부도체(9)를 통하여 전기적으로 접속되어 있다.
제 2 내부전극(23)은, 스트레이트라인형의 패턴을 갖고 있고, 배리스터 층(27)의 단변 방향을 따라서 신장하고 있다. 제 2 내부전극(23)의 일단은, 소체(1)의 측면(제 3 단자전극(7)이 배치된 측면)에 노출되도록, 배리스터층(27)의 1변으로 끌려나오고 있다. 제 2 내부전극(23)의 타단은, 소체(1)의 측면(외부도체(9)가 배치된 측면)으로 노출되어 있지 않고, 상기 측면으로부터 끌려들어간 위치에 있다. 제 2 내부전극(23)의 일단은, 소체(1)의 측면에 형성된 제 3 단자전극(7)에 접속되어 있다.
제 1 내부전극(21)과 제 2 내부전극(23)은, 배리스터층(25, 27)의 적층방향으로부터 보아 서로 겹치는 영역(21a, 23a)을 각각 포함하고 있다. 따라서, 배리스터층(25, 27)에 있어서의 제 1 내부전극(21)과 제 2 내부전극(23)과 겹치는 영역(21a, 23a)이 배리스터 특성을 발현하는 영역으로서 기능한다. 제 1 내부전극(21) 및 제 2 내부전극(23)에 포함되는 도전재로서는, 특히 한정되지 않지만, Pd 또는 Ag-Pd 합금으로 이루어지는 것이 바람직하다.
각 배리스터층(25, 27)은, ZnO를 주성분으로 하는 세라믹 재료로 구성되어 있다. 이 세라믹 재료 중에는, 첨가물로서, 희토류 및 Bi로 이루어지는 그룹으로부터 선택되는 적어도 일종의 원소와, Co가 더 포함되어 있다. 본 실시형태에서는, 배리스터층(25, 27)은, 희토류에 더하여 Co를 포함하고 있다. 이로써, 배리스터층(25, 27)은, 우수한 전압비 직선 특성(nonlinear voltage-current characteristics), 즉 배리스터 특성을 갖는 동시에, 높은 유전율(ε)을 갖는다. 상술한 인덕터층(15, 17)은, Co를 포함하고 있지 않기 때문에, 배리스터 특성을 갖지 않고, 또한 유전율이 작고, 더구나 저항율이 높기 때문에, 인덕터부(10)의 구성 재료로서 매우 적합한 특성을 갖고 있다. 배리스터층(25, 27)을 구성하는 세라믹 재료는, 첨가물로서 Al을 더 포함하고 있어도 좋다. Al을 포함하는 경우, 배리스터층(25, 27)은 저저항으로 된다. 첨가물로서 포함되는 희토류는, Pr이 바람직하다.
이들의 첨가물로서의 금속원소는, 배리스터층(25, 27)에 있어서, 금속단체나 산화물 등의 형태로 존재할 수 있다. 또한, 배리스터층(25, 27)은, 더욱 특성의 향상을 목적으로서, 첨가물로서 상술한 것 이외의 금속원소 등(예를 들면, Cr, Ca, Si, K 등)을 더 함유하고 있어도 좋다.
보호층(50)은, 각각 세라믹 재료로 이루어지는 층이고, 인덕터부(10)를 보호한다. 보호층(50)의 구성 재료는 특히 한정되지 않고, 여러가지 세라믹 재료 등을 적용할 수 있지만, 상술한 적층구조와의 박리를 저감하는 관점에서는, ZnO를 주성분으로서 포함하는 재료가 바람직하다.
제 1 단자전극(3), 제 2 단자전극(5), 제 3 단자전극(7) 및 외부도체(9)는, 내부 도체(11, 13)나 내부전극(21, 23)을 구성하고 있는 금속(예를 들면, Pd 등)과 전기적으로 양호하게 접속할 수 있는 금속재료로 이루어지는 것이면 바람직하다. 예를 들면, Ag는, Pd로 이루어지는 내부 도체(11, 13)나 내부전극(21, 23)의 전기적인 접속성이 양호하고, 더구나 소체(1)의 단면에 대한 접착성이 양호하기 때문에, 외부전극용의 재료로서 적합하다.
제 1 단자전극(3), 제 2 단자전극(5), 제 3 단자전극(7) 및 외부도체(9)의 표면에는, Ni 도금층(도시 생략) 및 Sn 도금층(도시 생략) 등이 순차로 형성되어 있다. 이들의 도금층은, 주로 서지 흡수 소자(SA1)를 땜납 리플로에 의해 기판 등에 탑재할 때의, 땜납 내열성이나 땜납 젖음성을 향상시키는 것을 목적으로서 형성되는 것이다.
다음에, 도 3 및 도 4에 기초하여, 상술한 구성을 갖는 서지 흡수 소자(SA1)의 회로 구성을 설명한다. 도 3은, 제 1 실시형태에 따른 서지 흡수 소자의 회로 구성을 설명하기 위한 도면이다. 도 4는, 도 3에 도시된 회로 구성의 등가회로를 도시하는 도면이다.
제 1 내부 도체(11)와 제 2 내부 도체(13)는, 상술한 바와 같이, 인덕터층(15, 17)의 적층방향으로부터 보아 서로 겹치는 영역(11a, 13a)을 각각 포함하고 있고, 상기 영역(11a, 13a)에서 용량 결합하고 있다. 이 때문에, 서지 흡수 소자(SA1)는, 도 3에 도시되는 바와 같이, 제 1 내부 도체(11)와 제 2 내부 도체(13)에 의해 형성되는 용량 성분(61)을 갖는다. 용량 성분(61)은, 제 1 단자전극(3)과 제 2 단자전극(5)의 사이에 접속되게 된다.
여기에서, 「극성 반전 결합」이란, 도 3에 도시되는 바와 같이, 제 1 내부 도체(11)에 상당하는 인덕턴스 성분의 권취시작부를 제 1 단자전극(3)측으로 하고, 제 2 내부 도체(13)에 상당하는 인덕턴스 성분의 권취시작부를 제 1 내부 도체(11)와 접속하는 측(본 실시형태에 있어서는, 외부도체(9)측)으로 한 경우에, 제 1 내부 도체(11)와 제 2 내부 도체(13)의 결합이 「정(正)」인 것을 의미한다. 즉, 「극성 반전 결합」이란, 제 1 내부 도체(11)에 제 1 단자전극(3)측으로부터 전류가 흘러 들어오고, 제 2 내부 도체(13)에 제 1 내부 도체(11)와 접속하는 측(본 실시 형태에 있어서는, 외부도체(9)측)으로부터 전류가 흘러 들어오고, 제 1 내부 도체(11)에 생기는 자속과 제 2 내부 도체(13)에 생기는 자속을 서로 강화하는 것을 의미한다.
서지 흡수 소자(SA1)에 있어서는, 제 1 내부전극(21)과, 제 2 내부전극(23)과, 배리스터층(25, 27)에 있어서의 제 1 내부전극(21) 및 제 2 내부전극(23)에 겹치는 영역(21a, 23a)에 의해, 하나의 배리스터(63)가 구성되게 된다. 배리스터(63)는, 도 3에 도시되는 바와 같이, 제 1 내부 도체(11)와 상기 제 2 내부 도체(13)의 접속점(외부도체(9))과 상기 제 3 단자전극(7)의 사이에 접속된다.
서로 극성 반전 결합되는 제 1 내부 도체(11) 및 제 2 내부 도체(13)는, 도 4에 도시되는 바와 같이, 제 1 인덕턴스 성분(65), 제 2 인덕턴스 성분(67) 및 제 3 인덕턴스 성분(69)으로 변환할 수 있다. 제 1 인덕턴스 성분(65)과 제 2 인덕턴스 성분(67)은, 제 1 단자전극(3)과 제 2 단자전극(5)의 사이에 직렬로 접속된다. 제 3 인덕턴스 성분(69)은, 직렬로 접속된 제 1 인덕턴스 성분(65)과 제 2 인덕턴스 성분(67)의 접속점과 배리스터(63)의 사이에 접속된다. 각 내부 도체(11, 13)의 유도계수를 Lz로 하고, 내부 도체(11,13)간의 결합계수를 Kz로 하면, 제 1 인덕턴스 성분(65) 및 제 2 인덕턴스 성분(67)의 유도계수는(1+Kz)Lz로 되고, 제 3 인덕턴스 성분(69)의 유도계수는 -KzLz로 된다.
배리스터(63)는, 도 4에 도시되는 바와 같이, 제 3 인덕턴스 성분(69)과 제 3 단자전극(7)의 사이에 병렬 접속되는 가변저항(71) 및 부유 용량 성분(73)으로 변환할 수 있다. 가변저항(71)은, 통상은 저항치가 크고, 고압 서지가 인가되면 저항치가 작아진다. 배리스터(63)에 있어서, 소진폭의 고속 신호에 대해서는, 부유 용량 성분(73)만으로 근사할 수 있다.
도 4에 도시된 서지 흡수 소자(SA1)의 입력 임피던스 Zin은, 하기 식 (1)로 나타난다. 여기에서, 용량 성분(61)의 용량을 Cs로 하고, 배리스터(63)의 부유 용량 성분(73)의 용량을 Cz로 하고 있다.
식 (1)에 있어서, 하기 식 (2)를 만족시키도록 용량 성분(61)의 용량 Cs를 설정하면, 입력 임피던스 Zin은 주파수 특성에 의존하지 않게 된다. 용량 성분(61)의 용량 Cs를 하기(2)식에 설정한 후에, 하기 식 (3)에 나타내는 것처럼 각 내부 도체의 유도계수 Lz를 설정하면, 입력 임피던스 Zin은 특성 임피던스 Zo에 정합시킬 수 있다.
상기 식 (2) 및 식 (3)으로부터도 알 수 있는 바와 같이, 내부 도체(11, 13) 사이의 결합계수 Kz를 임의로 선택할 수 있기 때문에, 유연성이 높은 회로 설계가 가능해진다.
따라서, 본 실시형태에 의하면, 서지 흡수 소자(SA1)를, 반도체 디바이스 등을 고압의 정전기로부터 보호하면서, 고속 신호에 대해서도 임피던스 정합이 우수 한 서지 흡수 소자로 할 수 있다.
그런데, 배리스터(63)는, 도 5에 도시되는 바와 같이, 부유 인덕턴스 성분(75)도 포함하고 있다. 통상은, 가변저항(71)의 저항치가 크고, 고압 서지가 인가되면 저항치가 작아진다. 그러나, 부유 용량 성분(73) 및 부유 인덕턴스 성분(75)이 존재한다. 이 때문에, 입력신호로서 고속 신호를 취급하는 반도체 디바이스의 입력측에 서지 흡수 소자(SA1)를 부가하면, 고속 신호의 열화의 원인이 된다. 고속 신호를 취급하는 회로에 서지 흡수 소자(SA1)를 적용하기 위해서는, 부유 용량 성분(73)뿐만 아니라 부유 인덕턴스 성분(75)의 영향도 작게 하는 편이 바람직하다.
도 4에 도시되는 등가회로로부터도 알 수 있는 것처럼, 부성 유도계수를 가지는 제 3 인덕턴스 성분(69)을 이용하면, 배리스터(63)의 부유 인덕턴스 성분(75)을 캔슬할 수 있다. 단, 외관상, 결합이 작아진 상태와 동일하게 되기 때문에, 결합계수 Kz와 유도계수 Lz는 그대로, 용량 성분(61)의 용량 Cs를 하기 식 (4)로 한다. 여기에서, 부유 인덕턴스 성분(75)의 유도계수를 Le로 하고 있다.
단, KzLz≥Le이다. 이렇게 설계하면, 서지 흡수 소자(SA1)에 부유 용량 성분(73)과 부유 인덕턴스 성분(75)이 포함되어 있더라도, 입력 임피던스 Zin을 특성 임피던스 Zo에 정합시킬 수 있다.
다음에, 도 6을 참조하여 제 1 실시형태에 따른 서지 흡수 소자(SA1)를 제조 하는 방법에 관해서 설명한다. 도 6은, 제 1 실시형태에 따른 서지 흡수 소자를 제조하는 공정을 설명하기 위한 플로우도이다.
서지 흡수 소자(SA1)의 제조에 있어서는, 우선, 인덕터층(15, 17), 및, 배리스터층(25, 27)의 원료가 되는 세라믹 재료를 포함하는 페이스트를 제조한다(스텝 S101). 구체적으로는, 배리스터층(25, 27) 형성용의 페이스트는, 주성분인 ZnO에 대하여, 첨가물로서, 희토류(예를 들면, Pr) 및 Bi로 이루어지는 그룹으로부터 선택되는 적어도 일종의 원소, Co의 외에, 필요에 따라서 Al, Cr, Ca, Si, K 등을, 소성 후에 소망의 함유량이 되도록 더하고, 이들의 결합제 등을 첨가하여 혼합함으로써 조제할 수 있다. 이 경우의 금속원소는, 예를 들면, 산화물로서 첨가할 수 있다.
인덕터층(15, 17) 형성용의 페이스트는, 주성분인 ZnO에 대하여, 필요에 따라서, 첨가물로서 희토류, Bi 등의 금속원소를 더하고, 또한 이들에 결합제 등을 첨가하여 혼합함으로써 조제 가능하다. 인덕터층(15, 17) 형성용의 페이스트에는, 배리스터층(25, 27) 형성용의 페이스트와는 달리, Co는 첨가하지 않는다. 상기 금속원소는, 예를 들면, 산화물, 옥살산염, 탄산염 등의 화합물의 형태로 첨가할 수 있다. 이들의 첨가량은, 후술하는 바와 같은 소성을 한 후의 소체(1)에 있어서, 금속원소가 상술한 바와 같은 소망의 함유량이 되도록 조정한다.
이들의 페이스트를, 플라스틱 필름 등의 위에 닥터블레이드법 등에 의해 도포한 후에 건조시키고, 세라믹 재료로 이루어지는 그린 시트를 형성한다(스텝 S102). 이로써, 인덕터층(15, 17) 형성용의 그린 시트(이하, 「인덕터 시트」라고 한다), 및, 배리스터층(25, 27) 형성용의 그린 시트(이하, 「배리스터 시트」라고 한다)를, 각각 소요의 매수씩 얻는다. 상기 그린 시트의 형성에 있어서, 플라스틱 필름 등은, 도포·건조후 즉시 각 시트로부터 박리하여도 좋고, 후술하는 적층의 직전에 박리하여도 좋다. 이 그린 시트의 형성 공정에서는, 이들의 시트와 함께, 상기와 같은 방법으로 ZnO를 포함하는 보호층(50) 형성용의 그린 시트를 형성한다.
다음에, 인덕터 시트 또는 배리스터 시트의 위에, 제 1 및 제 2 내부 도체(11, 13) 또는 제 1 및 제 2 내부전극(21, 23)을 형성하기 위한 도체 페이스트를, 각각의 시트에 대하여 소망의 패턴이 되도록 스크린 인쇄한다(스텝 S103). 이로써, 소망의 패턴을 갖는 도체 페이스트층이 설치된 각 시트를 얻는다. 예를 들면, 도체 페이스트로서는, Pd나 Ag-Pd 합금을 주성분으로서 포함하는 도체 페이스트를 들 수 있다.
계속해서, 제 1 및 제 2 내부전극(21, 23)에 각각 대응하는 도체 페이스트층이 설치된 배리스터 시트를 순차 적층한다(스텝 S104). 계속해서, 이 위에, 제 1 및 제 2 내부 도체(11, 13)에 각각 대응하는 도체 페이스트층이 설치된 인덕터 시트를 순차 적층한다(스텝 S105). 또한, 이들의 적층구조의 위에, 보호층(50) 형성용의 그린 시트를 더욱 겹치고, 이들을 압착함으로써, 소체(1)의 전구체인 적층체를 얻는다.
그 후, 얻어진 적층체를, 소망의 사이즈가 되도록 칩 단위로 절단한 후, 이 칩을, 소정 온도(예를 들면, 1000 내지 1400℃)에서 소성하여, 소체(1)를 얻는다(스텝 S106). 계속해서, 얻어진 소체(1)의 표면으로부터 그 내부에 Li를 확산시킨 다. 여기에서는, 얻어진 소체(1)의 표면에 Li 화합물을 부착시킨 후, 열처리 등을 한다. Li 화합물의 부착에는, 밀폐 회전 포트를 사용할 수 있다. Li 화합물로서는, 특히 한정되지 않지만, 열처리함으로써 Li가 소체(1)의 표면으로부터 제 1 및 제 2 내부 도체(11, 13)나 제 1 및 제 2 내부전극(21, 23)의 근방으로까지 확산할 수 있는 화합물이고, 예를 들면, Li의 산화물, 수산화물, 염화물, 질산염, 붕산염, 탄산염 및 옥살산염 등을 들 수 있다. 또한, 서지 흡수 소자(SA1)의 제조에 있어서, 이 Li 확산의 공정은 반드시 필수는 아니다.
그리고, 이 Li 확산된 소체(1)의 측면에, 은을 주성분으로 하는 페이스트를 전사한 후에 소결한 후, 더욱 도금을 실시함으로써, 제 1 단자전극(3), 제 2 단자전극(5), 제 3 단자전극(7), 및 외부도체(9)를 각각 형성하고, 서지 흡수 소자(SA1)를 얻는다(스텝 S107). 도금은, 전기도금에 의해 행할 수 있고, 예를 들면, Cu와 Ni와 Sn, Ni와 Sn, Ni와 Au, Ni와 Pd와 Au, Ni와 Pd와 Ag, 또는, Ni와 Ag 등을 사용할 수 있다.
이상과 같이, 본 제 1 실시형태에서는, 인덕터부(10)가 서로 극성 반전 결합되는 제 1 내부 도체(11) 및 제 2 내부 도체(13)를 갖고 있다. 이 때문에, 서지 흡수부(20)의 부유 용량 성분(73)에 대하여 인덕터부(10)의 유도계수를 적절하게 설정함으로써, 부유 용량 성분(73)의 영향을 캔슬하는 것이 가능해진다. 이 결과, 광대역에 걸쳐 주파수 특성이 평탄한 입력 임피던스를 실현할 수 있다.
본 제 1 실시형태에서는, 용량 성분(61)을 갖는 캐패시터부를 더 구비하게 된다. 이로써, 서지 흡수부(20)의 부유 용량 성분(73)에 대하여 인덕터부(10)의 유도계수와 캐패시터부(40)의 용량 성분(61)의 용량을 유연하게 설정할 수 있다.
본 제 1 실시형태의 서지 흡수 소자(SA1)는, 반도체 디바이스 등을 고압의 정전기로부터 보호하면서, 고속 신호에 대해서도 보다 한층 임피던스 정합이 우수한 서지 흡수 소자(SA1)로 할 수 있다.
본 제 1 실시형태에 있어서, 캐패시터부(40)가 갖는 용량 성분(61)은, 제 1 내부 도체(11)와 제 2 내부 도체(13)에 의해 형성되어 있다. 이로써, 캐패시터부(40)를 구성하기 위한 내부전극 등을 별도 설치할 필요가 없고, 소자의 구성이 간소화되는 동시에, 소자의 소형화를 도모할 수 있다.
본 제 1 실시형태에 있어서, 인덕터부(10)는, 제 1 내부 도체(11)가 형성된 인덕터층(15)과 제 2 내부 도체(13)가 형성된 인덕터층(17)이 적층됨으로써 구성되고, 제 1 내부 도체(11)와 제 2 내부 도체(13)는, 인덕터층(15, 17)의 적층방향으로부터 보아 서로 겹치는 영역(11a, 13a)을 포함하고 있다. 이로써, 제 1 내부 도체(11)와 제 2 내부 도체(13)에 있어서의, 인덕터층(15, 17)의 적층방향으로부터 보아 서로 겹치는 영역(11a, 13a) 끼리가 용량 결합하고, 상기 영역(11a, 13a) 끼리에 의해 상술한 용량 성분(61)이 형성된다. 이로써, 캐패시터부를 구성하기 위한 내부전극 등을 별도 설치할 필요가 없고, 서지 흡수 소자(SA1)의 구성이 간소화되는 동시에, 서지 흡수 소자(SA1)의 소형화를 도모할 수 있다.
본 제 1 실시형태에 있어서, 서지 흡수부(20)는, 제 1 내부전극(21)이 형성된 배리스터층(25)과 제 2 내부전극(23)이 형성된 배리스터층(27)이 적층됨으로써 구성되고, 제 1 내부전극(21)과 제 2 내부전극(23)은, 배리스터층(25, 27)의 적층 방향으로부터 보아 서로 겹치는 영역을 포함하고 있다. 이로써, 서지 흡수부(20)를 배리스터(63)에 의해 구성할 수 있다.
본 제 1 실시형태에 있어서, 인덕터부(10)를 구성하는 인덕터층(15, 17) 및 서지 흡수부(20)를 구성하는 배리스터층(25, 27)이, 모두 ZnO를 주성분으로 하는 세라믹 재료로 형성되어 있다. 이 때문에, 인덕터부(10)와 서지 흡수부(20)에서는 소성시에 생기는 체적 변화의 차가 극히 작다. 따라서, 이들을 동시에 소성하였다고 해도, 양자간에 일그러짐이나 응력 등이 발생하기 어렵다. 그 결과, 얻어진 서지 흡수 소자(SA1)는, 인덕터부(10)와 서지 흡수부(20)가 다른 재료에 의해 형성된 종래의 서지 흡수 소자(SA1)와 비교하여, 양자의 박리가 극히 생기기 어려운 것으로 된다.
인덕터층(15, 17)은, 상술한 바와 같이, ZnO를 주성분으로 하여, 첨가물로서 Co를 실질적으로 함유하지 않은 세라믹 재료로 구성된다. 이러한 재료는, 인덕터의 구성 재료로서 충분한 정도로 높은 저항율을 갖고 있다. 구체적으로는, 인덕터재료로서 적합한 1MΩ을 초과하는 저항율을 갖는 것으로 되기 쉽다. 이 때문에, 인덕터부(10)는, 단독으로는 저항율의 점에서 특성이 불충분하였던 ZnO를 주성분으로서 포함하고 있음에도 불구하고, 우수한 인덕터 특성을 발휘할 수 있게 된다.
본 제 1 실시형태에 있어서, 제 1 내부 도체(11)의 타단, 제 2 내부 도체(13)의 타단, 및 제 1 내부전극(21)은, 외부도체(9)를 통하여 접속되어 있다. 이로써, 제 1 내부 도체(11)의 타단, 제 2 내부 도체(13)의 타단, 및 제 1 내부전극(21)을 용이하고 또한 확실하게 접속할 수 있다.
(제 2 실시형태)
다음에, 도 7 및 도 8에 기초하여, 제 2 실시형태에 따른 서지 흡수 소자(SA2)의 구성을 설명한다. 도 7은, 제 2 실시형태에 따른 서지 흡수 소자를 도시하는 개략 사시도이다. 도 8은, 제 2 실시형태에 따른 서지 흡수 소자에 포함되는 소체의 구성을 설명하기 위한 분해사시도이다. 제 2 실시형태에 따른 서지 흡수 소자(SA2)는, 제 1 단자전극(3), 제 2 단자전극(5), 제 3 단자전극(7), 제 1 내부 도체(11), 제 2 내부 도체(13), 제 1 내부전극(21), 제 2 내부전극(23), 및 외부도체(9)의 수에 관해서 제 1 실시형태에 따른 서지 흡수 소자(SA1)와 상이하다.
서지 흡수 소자(SA2)는, 도 7에 도시되는 바와 같이, 소체(1)를 구비하고 있다. 소체(1)는, 직방체 형상을 나타내고 있고, 예를 들면, 길이가 1.4mm 정도로 설정되고, 폭이 1.0mm 정도로 설정되고, 높이가 0.5mm 정도로 설정되어 있다. 서지 흡수 소자(SA2)는, 제 1 단자전극(3), 제 2 단자전극(5), 제 3 단자전극(7), 및 외부도체(9)를 각각 복수(본 실시형태에 있어서는, 2개) 구비하고 있다. 제 1 단자전극(3)과 제 2 단자전극(5)과 제 3 단자전극(7)은, 소체(1)의 측면에 서로 대향하도록 각각 배치되어 있다. 외부도체(9)는, 소체(1)의 긴변 방향의 단부에 각각 배치되어 있다.
인덕터부(10)는, 도 8에 도시되는 바와 같이, 서로 극성 반전 결합되는 제 1 내부 도체(11) 및 제 2 내부 도체(13)를 각각 복수(본 실시형태에 있어서는, 2개) 갖고 있다. 제 1 내부 도체(11)끼리는, 인덕터층(15)상에 있어서, 서로 전기적으로 절연되도록 소정의 간격을 갖고 있다. 제 2 내부 도체(13)끼리는, 인덕터 층(17)상에 있어서, 서로 전기적으로 절연되도록 소정의 간격을 갖고 있다.
서지 흡수부(20)는, 도 8에 도시되는 바와 같이, 제 1 내부전극(21) 및 제 2 내부전극(23)을 각각 복수(본 실시형태에 있어서는, 2개) 갖고 있다.
제 1 내부전극(21)끼리는, 배리스터층(25)상에 있어서, 서로 전기적으로 절연되도록 소정의 간격을 갖고 있다. 각 제 1 내부전극(21)은, 제 1 전극부분(31)과, 제 2 전극부분(33)을 포함하고 있다. 제 1 전극부분(31)은, 배리스터층(25, 27)의 적층방향으로부터 보아, 후술하는 제 2 내부전극(23)의 제 1 전극부분(35)과 서로 겹친다. 제 1 전극부분(31)은, 대략 직사각형상을 나타내고 있다. 제 2 전극부분(33)은, 제 1 전극부분(31)으로부터 소체(1)의 측면(외부도체(9)가 배치된 측면)으로 노출되도록 끌려나오고 있고, 인출 도체로서 기능한다. 각 제 1 전극부분(31)은, 제 2 전극부분(33)을 통하여 외부도체(9)에 전기적으로 접속되어 있다. 제 2 전극부분(33)은, 제 1 전극부분(31)과 일체로 형성되어 있다.
각 제 2 내부전극(23)은, 제 1 전극부분(35)과, 제 2 전극부분(37)을 포함하고 있다. 제 1 전극부분(35)은, 배리스터층(25, 27)의 적층방향으로부터 보아 제 1 내부전극(21)의 제 1 전극부분(31)과 서로 겹치도록 형성된다. 제 1 전극부분(35)은, 대략 직사각형상을 각각 나타내고 있다. 제 2 전극부분(37)은, 각 제 1 전극부분(35)으로부터 소체(1)의 양측면(제 3 단자전극(7)이 배치된 양측면)으로 노출되도록 각각 끌려나오고 있고, 인출 도체로서 기능한다. 각 제 1 전극부분(35)은, 제 2 전극부분(37)을 통하여 제 3 단자전극(7)에 전기적으로 접속되어 있다. 제 2 전극부분(37)은, 제 1 전극부분(35)과 일체로 형성되어 있다.
제 2 내부전극(23)끼리는, 도 9에 도시되는 바와 같이, 배리스터층(27)상에 있어서, 서로 전기적으로 절연되도록 소정의 간격을 갖고 있어도 좋다. 이 경우, 각 제 2 전극부분(37)은, 도 9에 도시되는 바와 같이, 각 제 1 전극부분(35)으로부터 소체(1)의 측면(제 3 단자전극(7)이 배치된 측면)으로 노출되도록 각각 끌려나온다.
서지 흡수부(20)에 있어서는, 제 1 전극부분(31)과, 제 1 전극부분(35)과, 배리스터층(25, 27)에 있어서의 제 1 전극부분(31) 및 제 1 전극부분(35)에 겹치는 영역에 의해, 하나의 배리스터가 구성되게 된다.
이상과 같이, 본 제 2 실시형태에 있어서도, 제 1 실시형태와 마찬가지로, 반도체 디바이스 등을 고압의 정전기로부터 보호할 수 있는 동시에, 고속 신호에 대한 임피던스 정합이 보다 한층 우수한 것으로 된다.
본 제 2 실시형태에 있어서는, 제 1 단자전극(3), 제 2 단자전극(5), 제 3 단자전극(7), 제 1 내부 도체(11), 제 2 내부 도체(13), 제 1 내부전극(21), 및 제 2 내부전극(23)을 각각 복수 갖고 있다. 이로써, 어레이형으로 된 서지 흡수 소자(SA2)를 실현할 수 있다.
(제 3 실시형태)
다음에, 도 10에 기초하여, 제 3 실시형태에 따른 서지 흡수 소자의 구성을 설명한다. 도 10은, 제 3 실시형태에 따른 서지 흡수 소자에 포함되는 소체의 구성을 설명하기 위한 분해사시도이다. 제 3 실시형태에 따른 서지 흡수 소자는, 캐패시터부(40)의 구성에 관해서 제 1 실시형태에 따른 서지 흡수 소자(SA1)와 상이 하다.
제 3 실시형태의 서지 흡수 소자는, 도 1에 도시된 서지 흡수 소자(SA1)와 동일하게, 소체(1), 제 1 단자전극(3), 제 2 단자전극(5), 제 3 단자전극(7), 및 외부도체(9)를 구비하고 있다. 소체(1)는, 도 10에 도시되는 바와 같이, 인덕터부(10), 서지 흡수부(20) 및 캐패시터부(40)를 갖고 있다. 소체(1)는, 서지 흡수부(20), 인덕터부(10), 캐패시터부(40) 및 보호층(50)이 도면중 하방으로부터 차례로 적층된 구조를 나타내고 있다.
캐패시터부(40)는, 제 3 내부전극(41)과 제 4 내부전극(43)을 갖고 있다. 캐패시터부(40)는, 제 3 내부전극(41)이 형성된 절연체층(45)과 제 4 내부전극(43)이 형성된 절연체층(47)이 적층됨으로써 구성되어 있다.
제 3 내부전극(41)은, 제 1 전극부분(41a)과, 제 2 전극부분(41b)을 포함하고 있다. 제 1 전극부분(41a)은, 절연체층(45, 47)의 적층방향으로부터 보아, 후술하는 제 4 내부전극(43)의 제 1 전극부분(43a)과 서로 겹친다. 제 1 전극부분(41a)은, 대략 직사각형상을 나타내고 있다. 제 2 전극부분(41b)은, 제 1 전극부분(41a)으로부터 소체(1)의 한쪽의 단면(제 1 단자전극(3)이 배치된 단면)에 노출되도록 끌려나오고 있고, 인출 도체로서 기능한다. 제 1 전극부분(41a)은, 제 2 전극부분(41b)을 통하여 제 1 단자전극(3)에 전기적으로 접속되어 있다. 제 2 전극부분(41b)은, 제 1 전극부분(41a)과 일체로 형성되어 있다.
제 4 내부전극(43)은, 제 1 전극부분(43a)과, 제 2 전극부분(43b)을 포함하고 있다. 제 1 전극부분(43a)은, 절연체층(45, 47)의 적층방향으로부터 보아, 제 3 내부전극(41)의 제 1 전극부분(41a)과 서로 겹친다. 제 1 전극부분(43a)은, 대략 직사각형상을 나타내고 있다. 제 2 전극부분(43b)은, 제 1 전극부분(43a)으로부터 소체(1)의 다른쪽의 단면(제 2 단자전극(5)이 배치된 단면)에 노출되도록 끌려나오고 있고, 인출 도체로서 기능한다. 제 1 전극부분(43a)은, 제 2 전극부분(43b)을 통하여 제 2 단자전극(5)에 전기적으로 접속되어 있다. 제 2 전극부분(43b)은, 제 1 전극부분(43a)과 일체로 형성되어 있다.
제 3 내부전극(41)의 제 1 전극부분(41a)과 제 4 내부전극(43)의 제 1 전극부분(43a)은 용량 결합하고 있고, 제 3 내부전극(41)과 제 4 내부전극(43)에 의해 용량 성분(61)이 형성된다. 이로써, 캐패시터부(40)가, 제 1 단자전극(3)과 제 2 단자전극(5)의 사이에 접속된 용량 성분(61)을 갖는다.
각 절연체층(45, 47)은, 각각 세라믹 재료로 이루어지는 층이다. 절연체층(45, 47)의 구성 재료는 특히 한정되지 않고, 여러가지의 세라믹 재료 등을 적용할 수 있지만, 상술한 적층구조와의 박리를 저감시키는 관점에서는, ZnO를 주성분으로서 포함하는 재료가 바람직하다.
이상과 같이, 본 제 3 실시형태에 있어서도, 제 1 실시형태와 마찬가지로, 반도체 디바이스 등을 고압의 정전기로부터 보호할 수 있는 동시에, 고속 신호에 대한 임피던스 정합이 보다 한층 우수한 것으로 된다.
(제 4 실시형태)
다음에, 도 11에 기초하여, 제 4 실시형태에 따른 서지 흡수 소자의 구성을 설명한다. 도 11은, 제 4 실시형태에 따른 서지 흡수 소자에 포함되는 소체의 구 성을 설명하기 위한 분해사시도이다. 제 4 실시형태에 따른 서지 흡수 소자는, 인덕터부(10) 및 서지 흡수부(20)의 구성에 관해서 제 2 실시형태에 따른 서지 흡수 소자(SA2)와 상위(相違)하다.
제 4 실시형태의 서지 흡수 소자는, 도 7에 도시된 서지 흡수 소자(SA2)와 동일하게, 소체(1), 제 1 단자전극(3), 제 2 단자전극(5), 제 3 단자전극(7), 및 외부도체(9)를 각각 복수(본 실시형태에 있어서는, 2개) 구비하고 있다.
인덕터부(10)는, 제 1 내부 도체(11)가 형성된 인덕터층(15)과 제 2 내부 도체(13)가 형성된 인덕터층(17)을 각각 복수(본 실시형태에 있어서는, 2층) 구비하고 있다. 인덕터부(10)는, 인덕터층(15)과 인덕터층(17)이 한층씩 쌍으로 되도록 적층됨으로써 구성되어 있다.
인덕터부(10)는, 내부 도체가 형성되어 있지 않은 복수(본 실시형태에 있어서는, 2층)의 절연체층(더미층; 19)을 구비하고 있다. 절연체층(19)은, 인덕터층(15) 및 인덕터층(17)에 의해 구성되는 제 1 인덕터층쌍과, 인덕터층(15) 및 인덕터층(17)에 의해 구성되는 제 2 인덕터층쌍과의 사이에 위치한다. 절연체층(19)은, 제 1 인덕터층쌍을 구성하는 인덕터층(17)에 형성된 제 2 내부 도체(13)와, 제 2 인덕터층쌍을 구성하는 인덕터층(15)에 형성된 제 1 내부 도체(11)와의 극성 반전 결합을 억제하기 위한 층이다. 절연체층(19)의 구성 재료는 특히 한정되지 않고, 여러가지 세라믹 재료 등을 적용할 수 있지만, 상술한 적층구조와의 박리를 저감하는 관점에서는, 인덕터층(15, 17)과, 동일하게 ZnO를 주성분으로서 포함하는 재료가 바람직하다.
인덕터부(10)는, 복수(본 실시형태에 있어서는, 2층)의 절연체층(50; 더미층)과, 내부 도체가 형성되어 있지 않은 복수(본 실시형태에 있어서는 2층)의 절연체층(더미층; 51)의 사이에 위치하고 있다. 제 1 인덕터층쌍을 구성하는 인덕터층(15)과 인덕터층(17)의 사이에, 내부 도체가 형성되어 있지 않는 절연체층(더미층)이 위치하고 있어도 좋다. 제 2 인덕터층쌍을 구성하는 인덕터층(15)과 인덕터층(17)의 사이에, 내부 도체가 형성되어 있지 않는 절연체층(더미층)이 위치하고 있어도 좋다.
제 4 실시형태의 서지 흡수 소자에서는, 제 2 실시형태의 서지 흡수 소자(SA2)와 비교하여, 소체(1)의 길이 및 폭이 같은, 즉 인덕터층(15, 17)의 면적이 같은 경우, 제 1 내부 도체(11) 및 제 2 내부 도체(13)에 의한 코일 면적을 크게 설정하는 것이 가능해진다. 이 결과, 제 4 실시형태의 서지 흡수 소자에서는, 제 2 실시형태의 서지 흡수 소자(SA2)에 비하여, 유도계수(인덕턴스치)를 크게 할 수 있다.
서지 흡수부(20)는, 제 1 내부전극(21) 및 제 2 내부전극(23)을 각각 복수(본 실시형태에 있어서는, 2개) 갖고 있다. 인덕터부(10)와 서지 흡수부(20)의 사이에는, 내부 도체가 형성되어 있지 않은 복수의 절연체층(더미층; 51, 28)이 위치하고 있다. 서지 흡수부(20)는, 내부 도체가 형성되어 있지 않은 복수의 절연체층(더미층; 28)과, 내부 도체가 형성되어 있지 않은 복수의 절연체층(더미층; 29)과의 사이에 위치하고 있다. 절연체층(28, 29)의 구성 재료는 특히 한정되지 않고, 여러가지의 세라믹 재료 등을 적용할 수 있지만, 상술한 적층구조와의 박리를 저감시키는 관점에서는, 배리스터층(25, 27)과, 마찬가지로 ZnO를 주성분으로서 포함하는 재료가 바람직하다. 배리스터층(25)과 배리스터층(27)의 사이에, 내부 도체가 형성되어 있지 않은 절연체층(더미층)이 위치하고 있어도 좋다.
제 1 내부전극(21)끼리는, 배리스터층(25)상에 있어서, 서로 전기적으로 절연되도록 소정의 간격을 갖고 있다. 제 2 내부전극(23)끼리는, 배리스터층(27)상에 있어서, 서로 전기적으로 절연되도록 소정의 간격을 갖고 있다. 각 제 1 내부전극(21)은, 제 1 전극부분(31)과, 제 2 전극부분(33)을 포함하고 있다. 각 제 2 내부전극(23)은, 제 1 전극부분(35)과, 제 2 전극부분(37)을 포함하고 있다. 제 1 전극부분(31)은, 배리스터층(25, 27)의 적층방향으로부터 보아, 제 1 전극부분(35)과 서로 겹친다. 제 1 전극부분(31)과 제 1 전극부분(35)은, 대략 사다리꼴형을 각각 나타내고 있다.
제 4 실시형태의 서지 흡수 소자에서는, 제 2 실시형태의 서지 흡수 소자(SA2)와 비교하여, 제 1 전극부분(31)과 제 1 전극부분(35)이 서로 겹치는 부분의 면적이 크게 설정되어 있다. 이로써, 저등가 직렬저항(ESR)화 및 저등가 직렬 인덕턴스(ESL)화를 도모할 수 있다. 제 1 내부전극(21)끼리의 상기 소정의 간격은, 제 1 내부전극(21)끼리간의 크로스토크를 고려하여, 상기 크로스토크의 발생을 억제할 수 있는 값으로 설정된다. 제 2 내부전극(23)끼리의 상기 소정의 간격도, 제 2 내부전극(23)끼리간의 크로스토크를 고려하여, 상기 크로스토크의 발생을 억제할 수 있는 값에 설정된다.
이상과 같이, 본 제 4 실시형태에 있어서도, 제 1 실시형태와 마찬가지로, 반도체 디바이스 등을 고압의 정전기로부터 보호할 수 있는 동시에, 고속 신호에 대한 임피던스 정합이 보다 한층 우수한 것으로 된다.
본 제 4 실시형태에 있어서는, 제 1 단자전극(3), 제 2 단자전극(5), 제 3 단자전극(7), 제 1 내부 도체(11), 제 2 내부 도체(13), 제 1 내부전극(21), 및 제 2 내부전극(23)을 각각 복수 갖고 있다. 이로써, 어레이형으로 된 서지 흡수 소자를 실현할 수 있다.
계속해서, 도 12에 기초하여, 제 4 실시형태에 따른 서지 흡수 소자의 변형예의 구성을 설명한다. 도 12는, 제 4 실시형태에 따른 서지 흡수 소자의 변형예에 포함되는 소체의 구성을 설명하기 위한 분해사시도이다.
제 4 실시형태의 변형예에 따른 서지 흡수 소자에서는, 도 12에 도시되는 바와 같이, 2개의 제 2 내부전극(23)이, 접속도체(39)로써, 전기적으로 접속되어 있다. 접속도체(39)는, 2개의 제 2 내부전극(23)과 일체로 형성되어 있다. 이로써, 각 제 2 내부전극(23)이 전기적으로 접속되는 단자전극(도시하지 않음)에 전기도금층(예를 들면, Ni 도금층 및 Sn 도금층)을 형성할 때에, 2개의 제 2 내부전극(23)이 동전위로 된다. 이 결과, 각 단자전극에 형성되는 전기도금층의 두께가 대략 균일하게 된다. 단자전극은, 제 1 단자전극(3), 제 2 단자전극(5), 제 3 단자전극(7) 및 외부도체(9)와 같이, Ag를 주성분으로 할 수 있다.
이상, 본 발명의 적합한 실시형태에 관해서 설명하여 왔지만, 본 발명은 반드시 상술한 실시형태에 한정되는 것이 아니며, 그 요지를 일탈하지 않는 범위에서 여러 가지의 변경이 가능하다.
본 발명의 서지 흡수 소자는, 상술한 등가회로나 이것과 동등한 기능을 갖는 것을 구성할 수 있으면, 그 적층구조나 전극 등의 형성위치를 임의로 변화시킬 수 있다. 즉, 상술한 실시형태에서는 하나의 서지 흡수부(20)와 하나의 인덕터부(10)를 적층방향으로 병설한 구조를 예시하였지만, 예를 들면, 한쌍의 서지 흡수부(20)의 사이에 인덕터부(10)가 끼워진 구조로 하여도 좋다. 또한, 단자전극(3 내지 7) 및 외부도체(9)의 위치관계는 임의로 변경하여도 좋다. 이들의 구조를 갖는 경우라도, 상술한 바와 같은 효과가 우수한 서지 흡수 소자(SA1)가 얻어진다.
본 실시형태에서는, 서지 흡수부(20)로서 배리스터(63)를 사용하도록 하고 있지만, 이것에 한정되지 않는다. 서지 흡수부(20)로서, 콘덴서, PN 접합(예를 들면, 제너 다이오드나, 실리콘 서지 클램퍼 등), 갭 방전소자(도 13 참조) 등을 사용하도록 하여도 좋다.
인덕터부(10), 서지 흡수부(20), 캐패시터부(40) 및 보호층(50)의 각 적층수는, 반드시 상술한 실시형태에 한정되지 않는다. 즉, 예를 들면, 내부 도체가 형성된 인덕터층(15, 17)을 반복 적층함으로써, 코일패턴에 있어서의 턴수를 더욱 증가시켜도 좋다. 또한, 내부전극이 형성된 배리스터층(25, 27)을 더욱 반복하여 적층하여도 좋다. 이들의 적층수는, 소망으로 하는 서지 흡수 소자의 특성에 맞추어 적절하게 조정할 수 있다.
그런데, 서지 흡수 소자의 인덕터부(10)에 있어서 내부 도체를 적층하고 있으면, 인덕터층(15, 17)을 구성하는 재료가 고유전율을 갖는 경우, 적층방향에 인접하는 내부 도체가 결합하고, 상기 내부 도체간에 기생 용량이 생기게 된다. 따 라서, 인덕터부(10)에 있어서 내부 도체를 적층한 구성인 것으로서는, 특히, 고주파 용도로의 적용이 곤란한 경향이 있다. 이러한 관점에서, 인덕터층(15, 17)은, 그 유전율이 낮은 쪽이 바람직하고, 구체적으로는, 비유전율이 50 이하이면 바람직하다.
상술된 본 발명으로부터, 본 발명은 많은 방법들로 변경될 수 있음이 명백해질 것이다. 이러한 변형들은 본 발명의 정신 및 범위를 벗어나지 않는 것으로 고려되고, 모든 이러한 변형들은 당업자에게 후속하는 특허청구범위의 범위내에 포함되도록 의도되는 것으로 고려된다.
본 발명은 고속 신호에 대해서도 임피던스 정합이 우수한 서지 흡수 소자를 제공한다.
Claims (8)
- 서지 흡수 소자에 있어서,제 1 단자전극,제 2 단자전극,제 3 단자전극,서로 극성 반전 결합되는 제 1 내부 도체 및 제 2 내부 도체를 갖고 있고, 상기 제 1 내부 도체의 일단이 상기 제 1 단자전극에 접속되고, 상기 제 2 내부 도체의 일단이 상기 제 2 단자전극에 접속되고, 상기 제 1 내부 도체의 타단(他端)과 상기 제 2 내부 도체의 타단이 접속된, 인덕터부,상기 제 1 내부 도체와 상기 제 2 내부 도체의 접속점에 접속된 제 1 내부전극과, 상기 제 3 단자전극에 접속된 제 2 내부전극을 갖는 서지 흡수부, 및상기 제 1 단자전극과 상기 제 2 단자전극의 사이에 접속된 용량 성분을 갖는 캐패시터부를 구비하는, 서지 흡수 소자.
- 제 1 항에 있어서,상기 캐패시터부가 갖는 용량 성분이, 상기 제 1 내부 도체와 상기 제 2 내부 도체에 의해 형성되는, 서지 흡수 소자.
- 제 1 항에 있어서,상기 캐패시터부가, 상기 제 1 단자전극에 접속된 제 3 내부전극과, 상기 제 2 단자전극에 접속된 제 4 내부전극을 갖고 있고,상기 캐패시터부가 갖는 용량 성분이, 상기 제 3 내부전극과 상기 제 4 내부전극에 의해 형성되는, 서지 흡수 소자.
- 제 1 항에 있어서,상기 인덕터부가, 상기 제 1 내부 도체가 형성된 인덕터층과 상기 제 2 내부 도체가 형성된 인덕터층이 적층됨으로써 구성되고,상기 서지 흡수부가, 상기 제 1 내부전극이 형성된 배리스터층과 상기 제 2 내부전극이 형성된 배리스터층이 적층됨으로써 구성되고,상기 제 1 내부 도체와 상기 제 2 내부 도체가, 상기 인덕터층의 적층방향으로부터 보아 서로 겹치는 영역을 포함하고,상기 제 1 내부전극과 상기 제 2 내부전극이, 상기 배리스터층의 적층방향으로부터 보아 서로 겹치는 영역을 포함하고 있는, 서지 흡수 소자.
- 제 4 항에 있어서,상기 각 배리스터층이, ZnO를 주성분으로 하고, 첨가물로서, 희토류 및 Bi로 이루어지는 그룹으로부터 선택되는 적어도 일종의 원소, Co를 함유하고 있고,상기 각 인덕터층이, ZnO를 주성분으로 하고, Co를 실질적으로 함유하고 있지 않는, 서지 흡수 소자.
- 제 1 항에 있어서,상기 인덕터부, 상기 서지 흡수부, 및 상기 캐패시터부를 포함하는 소체(素體)를 더 구비하고 있고,상기 제 1 단자전극, 상기 제 2 단자전극, 및 상기 제 3 단자전극이, 상기 소체의 외측 표면에 배치되고,상기 제 1 내부 도체의 타단, 상기 제 2 내부 도체의 타단, 및 상기 제 1 내부전극이, 상기 소체의 외측 표면에 배치된 외부 도체를 통하여 접속되어 있는, 서지 흡수 소자.
- 제 1 항에 있어서,상기 제 1 단자전극이 입력 단자 전극이고,상기 제 2 단자전극이 출력 단자 전극이고,상기 제 1 내부 도체와 상기 제 2 내부 도체가 정결합하고 있는, 서지 흡수 소자.
- 제 1 항에 있어서,상기 제 1 단자전극, 상기 제 2 단자전극, 상기 제 3 단자전극, 상기 제 1 내부 도체, 상기 제 2 내부 도체, 상기 제 1 내부전극, 및 상기 제 2 내부전극을 각각 복수개 갖는, 서지 흡수 소자.
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