KR20070003139A - 깊은 콘택홀을 갖는 반도체소자의 제조 방법 - Google Patents

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Abstract

본 발명은 이웃하는 캐패시터(금속배선)간 브릿지를 방지하고, 콘택낫오픈을 방지할 수 있는 깊은 콘택홀을 갖는 반도체소자의 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체소자의 제조 방법은 기판 상부에 식각정지막과 절연막을 차례로 형성하는 단계, 상기 절연막 상에 마스크 형상의 하드마스크를 형성하는 단계, 상기 하드마스크를 식각배리어로 하여 상기 절연막을 일부 식각하여 제1오픈영역을 형성하는 단계, 상기 제1오픈영역의 면적을 확장시키는 단계, 상기 확장된 제1오픈영역의 측벽에 보잉방지스페이서를 형성하는 단계, 상기 보잉방지스페이서 및 상기 하드마스크를 식각배리어로 이용하여 남아 있는 상기 절연막을 식각하여 제2오픈영역을 형성하는 단계, 및 상기 제2오픈영역 아래의 식각정지막을 식각하여 상기 기판의 표면을 개방시키는 제3오픈영역을 형성하는 단계를 포함하고, 이와 같은 본 발명은 오픈영역(또는 콘택홀)이 완전히 오픈되기 전에 습식식각을 통해 오픈영역의 면적을 확장시켜주고 오픈영역의 측벽에 보잉방지스페이서를 이용하므로써, 극대화된 오픈 특성을 갖는 콘택홀 프로파일을 구현할 수 있는 효과가 있다.
캐패시터, 오픈영역, 콘택홀, 보잉방지스페이서

Description

깊은 콘택홀을 갖는 반도체소자의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE WITH DEEP CONTACT HOLE}
도 1a 및 도 1b는 종래기술에 따른 반도체소자의 캐패시터 제조 방법을 도시한 공정 단면도,
도 2a는 종래기술에 따른 캐패시터간 브릿지를 나타낸 도면,
도 2b는 종래기술에 따른 콘택낫오픈 문제를 나타낸 도면,
도 3a 내지 도 3f는 본 발명의 실시예에 따른 반도체소자의 캐패시터 제조 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 제1절연막
23 : 스토리지노드콘택 24 : 식각정지막
25 : 제2절연막 26 : 하드마스크
27a∼27c : 제1오픈영역 내지 제3오픈영역
28a : 질화막스페이서
본 발명은 반도체 소자 제조 기술에 관한 것으로, 특히 깊은 콘택홀을 갖는 반도체소자의 제조 방법에 관한 것이다.
DRAM에서 디자인룰이 작아짐에 따라 콘택홀을 형성하기 위한 마스크로 사용된 감광막의 두께가 점점 낮아지게 되었고, 이에 따라 식각공정시 감광막이 부족한 현상이 발생되기 시작했다.
이를 극복하기 위해 최근에는 하드마스크(Hardmask)를 이용하여 콘택홀을 주로 형성하고 있다.
이 경우 하드마스크를 잔류시키면 후속 공정에서 스트레스성 막흔들림(Film lifting) 등의 문제를 초래하기 때문에 이를 적절하게 제거하는 것이 매우 중요하다.
최근에 DRAM의 캐패시터 공정에서 스토리지노드를 위한 콘택홀 공정시 하드마스크로는 주로 질화막(Nitride), 폴리실리콘(Polysilicon) 등을 사용하고 있다. 여기서, 스토리지노드를 위한 콘택홀은 스토리지노드가 형성될 3차원 구조를 제공하면서 하부의 스토리지노드콘택플러그와 스토리지노드를 연결시키는 콘택홀이다.
도 1a 및 도 1b는 종래기술에 따른 반도체소자의 캐패시터 제조 방법을 도시한 공정 단면도이다. 그리고, 도 2a는 종래기술에 따른 캐패시터간 브릿지를 나타낸 도면이고, 도 2b는 종래기술에 따른 콘택낫오픈 문제를 나타낸 도면이다.
도 1a에 도시된 바와 같이, 워드라인, 트랜지스터 및 비트라인 공정이 완료된 반도체 기판(11) 상부에 제1절연막(12)을 형성한 후, 제1절연막(12)을 관통하는 스토리지노드콘택홀을 형성하고, 이 스토리지노드콘택홀에 매립되는 스토리지노드콘택플러그(13)를 형성한다. 여기서, 도시되지 않았지만, 제1절연막(12) 형성전에는 통상적으로 워드라인을 포함하는 트랜지스터, 비트라인 공정이 진행되어 있으므로, 제1절연막(12)은 다층 구조이다.
그리고, 스토리지노드콘택플러그(13)는 스토리지노드콘택홀을 채울때까지 전면에 폴리실리콘막을 증착한 후 에치백 또는 CMP(Chemical Mechanical Polishing) 공정을 진행하여 형성한다.
다음으로, 스토리지노드콘택플러그(13)를 포함한 제1절연막(12) 상에 식각정지절연막(14)을 형성한 후, 식각정지절연막(14) 상에 캐패시터구조 형성용 제2절연막(15)과 제3절연막(16)을 형성한다. 여기서, 식각정지절연막(14)은 후속 제2,3절연막(15, 16)의 식각시 식각배리어 역할을 하는 것으로 실리콘질화막으로 형성하며, 그리고, 캐패시터구조 형성을 위한 제2절연막(15)과 제3절연막(16)은 스토리지노드가 형성될 3차원 구조를 제공하기 위한 것으로, 제2절연막(15)은 PSG로 형성하고, 제3절연막(16)은 TEOS로 형성한다.
다음으로, 제3절연막(16) 상에 하드마스크(17)를 형성한 후, 하드마스크(17) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 마스크(도시 생략)를 형성한다. 이어서, 마스크를 식각배리어로 하드마스크(17)를 식각하여 마스크 형상의 하드마스크(17)를 잔류시킨다.
이어서, 하드마스크(17)를 식각배리어로 하여 높은 종횡비 콘택식각을 진행하여 제3절연막(16)과 제2절연막(15)을 식각하여 콘택홀(18)을 형성하고, 콘택홀(18)의 면적 극대화를 위하여 케미컬을 이용하여 습식식각을 진행한다.
도 1b에 도시된 바와 같이, 남아 있는 하드마스크(17)를 제거하고, 식각정지절연막(14)을 식각하여 스토리지노드콘택플러그(13)의 표면을 개방시킨다.
이어서, 콘택홀(18)의 내부에 하부전극(19)을 형성하고, 제2,3절연막(15, 16)을 습식딥공정을 통해 제거한다.
위와 같이, 종래기술은 초미세 패턴화되는 과정에서 높은 종횡비의 MIM 실린더 캐패시터의 콘택을 형성할 수 있는 콘택크기의 감소로 DRAM 동작에 필요한 캐패시턴스를 얻기 위해, 콘택홀(18) 면적 확대와 캐패시터의 높이 증가 방법을 적용하고 있다.
그러나, 종래기술은 콘택홀(18)의 면적 확대는 캐패시터간 디멘젼(Dimension)에 의해 이웃한 캐패시터간 브릿지가 발생하고(도 2a 참조), 캐패시터의 높이 증가는 콘택낫오픈(Contact not open)을 발생시키는 문제가 있다(도 2b 참조).
이러한, 브릿지 및 콘택낫오픈은 듀얼비트페일(Dual bit fail), 싱글비트페일(Single bit fail), DC 페일을 증가시켜 반도체소자의 제조수율을 저하시키는 문제가 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 이웃하는 캐패시터간 브릿지를 방지하고, 콘택낫오픈을 방지할 수 있는 깊은 콘택홀을 갖는 반도체소자의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체소자의 제조 방법은 기판 상부에 식각정지막과 절연막을 차례로 형성하는 단계, 상기 절연막 상에 마스크 형상의 하드마스크를 형성하는 단계, 상기 하드마스크를 식각배리어로 하여 상기 절연막을 일부 식각하여 제1오픈영역을 형성하는 단계, 상기 제1오픈영역의 면적을 확장시키는 단계, 상기 확장된 제1오픈영역의 측벽에 보잉방지스페이서를 형성하는 단계, 상기 보잉방지스페이서 및 상기 하드마스크를 식각배리어로 이용하여 남아 있는 상기 절연막을 식각하여 제2오픈영역을 형성하는 단계, 및 상기 제2오픈영역 아래의 식각정지막을 식각하여 상기 기판의 표면을 개방시키는 제3오픈영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명의 반도체소자의 제조 방법은 스토리지노드콘택이 형성된 반도체 기판 상부에 식각정지막과 절연막을 차례로 형성하는 단계, 상기 절연막 상에 마스크 형상의 하드마스크를 형성하는 단계, 상기 하드마스크를 식각배리어로 하여 상기 절연막을 일부 식각하여 제1오픈영역을 형성하는 단계, 상기 제1오픈영역의 면적을 확장시키는 단계, 상기 확장된 제1오픈영역의 측벽에 보잉방지스페이서를 형성하는 단계, 상기 보잉방지스페이서 및 상기 하드마스크를 식각배리어로 이용하 여 남아 있는 상기 절연막을 식각하여 제2픈영역을 형성하는 단계, 상기 제2오픈영역 아래의 식각정지막을 식각하여 상기 스토리지노드콘택의 상부를 개방시키는 제3오픈영역을 형성하는 단계, 상기 제1,2 및 제3오픈영역으로 구성되는 오픈영역의 바닥 및 측벽에 접하는 하부전극을 형성하는 단계, 및 상기 하부전극 상에 유전막과 상부전극을 차례로 형성하는 단계를 포함하는 것을 특징으로 하고, 상기 보잉방지스페이서는 질화막으로 형성하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 반도체소자의 캐패시터 제조 방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 워드라인, 트랜지스터 및 비트라인 공정이 완료된 반도체 기판(21) 상부에 제1절연막(22)을 형성한 후, 제1절연막(22)을 관통하는 스토리지노드콘택홀을 형성하고, 이 스토리지노드콘택홀에 매립되는 스토리지노드콘택플러그(23)를 형성한다. 여기서, 도시되지 않았지만, 제1절연막(22) 형성전에는 통상적으로 워드라인을 포함하는 트랜지스터, 비트라인 공정이 진행되어 있으므로, 제1절연막(22)은 다층 구조이다.
그리고, 스토리지노드콘택플러그(23)는 스토리지노드콘택홀을 채울때까지 전면에 폴리실리콘막을 증착한 후 에치백 또는 CMP(Chemical Mechanical Polishing) 공정을 진행하여 형성한다.
다음으로, 스토리지노드콘택플러그(23)를 포함한 제1절연막(22) 상에 식각정지막(24)을 형성한 후, 식각정지막(24) 상에 캐패시터구조 형성용 제2절연막(25)을 형성한다. 여기서, 식각정지막(24)은 후속 제2절연막(25)의 식각시 식각배리어 역할을 하는 것으로 실리콘질화막으로 형성하며, 그리고, 캐패시터구조 형성을 위한 제2절연막(25)은 스토리지노드가 형성될 3차원 구조를 제공하기 위한 것으로, 제1막(25a)과 제2막(25b)의 적층 구조이며, 제1막(25a)은 PSG로 형성하고, 제2막(25b)은 TEOS로 형성한다.
다음으로, 제2절연막(25) 상에 하드마스크(26)를 형성한 후, 하드마스크(26) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 마스크(도시 생략)를 형성한다. 이어서, 마스크를 식각배리어로 하드마스크(26)를 식각하여 마스크 형상의 하드마스크(26)를 잔류시킨다. 상기 하드마스크(26)는 큰 종횡비(High aspect ratio)의 깊은 캐패시터 콘택을 형성하기 위해 도입한 것으로, 바람직하게 폴리실리콘으로 형성한다.
예컨대, 하드마스크(26)의 식각 공정은 20mT의 압력과 450Ws/50Wb(Ws는 소스파워, Wb는 바이어스파워)의 파워를 인가하면서 HBr(350sccm), Cl2(10sccm) 및 O2(3sccm)의 혼합가스를 사용하여 진행한다.
다음으로, 마스크를 스트립한 후, 하드마스크(26)를 식각배리어로 하여 제2절연막(25)을 부분적으로 식각하는 1차 식각 공정을 진행하여 수직프로파일을 갖는 제1오픈영역(27a)를 형성한다. 여기서, 제1오픈영역(27a)은 하부전극이 형성될 공 간을 제공하는 오픈영역에서 일부분이다.
이때, 1차 식각 공정은, MERIE 형태의 플라즈마소스에서 CxFy/O2의 혼합가스를 주입하여 고밀도플라즈마를 형성하므로써 제1오픈영역(27a)의 식각 측벽이 수직 프로파일(Vertical profile)을 갖도록 하는데, 여기서, CxFy와 O2의 유량비는 40:1∼100:1로 하여, CxFy가 O2보다 더 많이 주입되도록 하며, CxFy는 예를 들어 CF4, C4F8, C4F6 또는 C5F8 중에서 선택되는 하나 또는 이들의 혼합을 사용한다. 예컨대, 1차 식각 공정은, 15mT의 압력과 1300Ws/1800Wb(Ws는 소스파워, Wb는 바이어스파워)의 파워를 인가하면서 C4F6(34sccm), O2(35sccm), CF4(14sccm) 및 Ar(550sccm)의 혼합가스를 사용하여 진행한다.
그리고, 1차 식각 공정시 식각되는 부분은 제2절연막(25)을 구성하는 막 중에서 제2막(25b)이고, 제2막(25b)은 제1막(25a)의 표면 위에서 일정 두께로 잔류한다.
도 3b에 도시된 바와 같이, 습식장비(배치형 또는 싱글형)에서 BOE 또는 HF 중에서 선택되는 습식케미컬을 이용한 등방성 식각(Isotropic etch)을 진행하여 제1오픈영역(27a)의 면적을 확장시킨다. 이하, 면적이 확장된 제1오픈영역(27a)을 제2오픈영역(27b)이라 한다.
이때, 제2오픈영역(27b)의 면적 확장은 캐패시터간 브릿지로 프리한 사이즈('W')까지 최대한 가능하며, 그 사이즈(W)는 전기적 절연이 가능한 10nm와 같거나 더 큰 폭(W≥10nm)으로 한다.
예를 들어, 제2오픈영역(27b)의 면적을 확장시키기 위한 등방성 식각은 100:1로 희석된 불산(HF) 용액을 이용하여 170초동안 진행한다.
케미컬 PE-TEOS E/R 10nm TG 20nm TG 30nm TG 40nm TG 50nm TG 60nm TG
20:1BOE 20Å/s 10초 20초 30초 40초 50초 60초
300:1 BOE 1.25Å/s 160초 320초 480초 640초 800초 960초
100:1 HF 4.5Å/s 44초 89초 133초 178초 222초 267초
표1에서 TG는 타겟을 의미하며, PE-TEOS E/R은 PE-TEOS의 식각률(Etch Rate)을 의미한다.
도 3c에 도시된 바와 같이, 제2오픈영역(27b)을 포함한 전면에 보잉 방지를 위한 질화막(28)을 100Å∼200Å 두께로 증착한다.
도 3d에 도시된 바와 같이, 질화막(28)을 식각하여 제2오픈영역(27b)의 측벽에 접하는 질화막스페이서(28a)를 형성한다.
상기 질화막스페이서(28a)를 형성하기 위한 식각 공정은, METRIE 형의 플라즈마소스에서 CxFy/CHxFy/O2의 혼합가스를 주입하여 고밀도플라즈마를 형성하므로써 질화막(28)을 식각한다. 이러한 식각을 통해 제2오픈영역(27b)의 측벽에 질화막스페이서(28a)가 형성되고 제2오픈영역(27b)의 바닥이 오픈된다.
예를 들어, 질화막스페이서(28a)를 형성하기 위한 질화막의 식각공정은, 50mT의 압력과 500W의 파워를 인가하면서 Ar(100sccm), CHF3(20sccm) 및 O2(8sccm)의 혼합가스를 사용하여 진행한다.
도 3e에 도시된 바와 같이, 질화막스페이서(28a)와 하드마스크(26)를 식각배리어로 하여 남아 있는 제2절연막(25)을 식각한 후, 제2오픈영역(27b) 아래의 식각정지막(24)을 식각하여 스토리지노드콘택플러그(23)의 상부를 완전히 개방시키는 제3오픈영역(27c)을 형성한다. 결국, 제3오픈영역(27c)은 캐패시터의 하부전극이 형성될 최종 3차원 구조를 제공한다.한다. 이때, 제3오픈영역(27c) 형성을 위한 제2절연막(25)의 식각공정은 식각정지막(24)에서 식각이 멈추도록 한다.
이때, 제2절연막(25)의 식각공정은, MERIE 형 플라즈마소스에서 CxFy/O2의 혼합가스를 주입하여 고밀도플라즈마를 형성하여 남아 있는 제2절연막(25)을 식각한다. 이때 기 형성된 제2오픈영역(27b) 측벽의 질화막스페이서(28a)는 고선택비(200:1 이상)로 인하여 오픈영역의 보잉방지막으로 역할을 하게 되어 더욱 수직하면서 낫오픈마진이 최대화된 오픈영역의 프로파일을 구현할 수 있다.
바람직하게, CxFy 가스는 CF4, C4F8, C5F8, CHF3 또는 CH2F2를 사용하므로써 다량의 CHx 라디칼을 유도하여 질화막스페이서(28a)에 대해서는 고선택비를 가지며, 제2절연막(25)에 대해서는 빠른 식각률을 가지도록 하여 식각한다.
위와 같은 CxFy 가스를 이용한 제2절연막(25)의 식각은 다음의 반응원리를 이용한다.
CF : SiO2 + 4CF -> SiF4 + 2CO↑ + 2C
CF2 : SiO2 + 2CF2 -> SiF4 + 2CO↑
CF3 : 3SiO2 + 4CF3 -> 3SiF4 + 4O2 + 4CO↑
예컨대, 남아 있는 제2절연막(25)의 식각 공정은 15mT의 압력과 1700Ws/2300Wb(Ws는 소스파워, Wb는 바이어스파워)의 파워를 인가하면서 C4F6(34sccm), O2(31sccm), CF4(16sccm) 및 Ar(400sccm)의 혼합가스를 사용하여 진행한다
도 3f에 도시된 바와 같이, 제1 내지 제3오픈영역의 바닥 및 측벽에 접하는 하부전극(29)을 형성한다. 도시되지 않았지만, 후속 공정으로 유전막과 상부전극을 형성한다.
전술한 바와 같은 본 발명은 하부전극이 형성될 오픈영역의 측벽에 보잉방지스페이서(질화막)를 형성하므로, 극대화된 질화막 하프 스페이서 구조(Enlarged Nitride half spacer scheme)를 이용한 캐패시터라 할 수 있다.
그리고, 본 발명을 적용하면 탑뷰(Top view)상에서 캐패시터간 최소사이즈를 25nm까지 줄일 수 있고, 단면(Cross view)상 캐패시터간 최소 거리를 18nm까지 줄일 수 있다.
다음의 표2는 종래기술과 본 발명의 캐패시터간 최소거리를 비교한 도면이다.
캐패시턴간 최소거리(Top view) 캐패시터간 최소 거리(Cross view)
종래기술 50nm 20nm
본 발명 25nm 18nm
보잉 정도 13nm/일측면 1nm/일측면
캐패시턴스 개선 정도 A fF (A+10)fF
상술한 실시예에서는 캐패시터의 콘택을 위한 깊은 콘택홀 형성시 보잉방지스페이서를 적용하였으나, 본 발명은 캐패시터 콘택외에도 반도체소자 제조공정시 깊은 콘택홀(30000Å 이상)을 형성하는 모든 공정에 적용이 가능하다. 즉, 본 발명을 금속배선공정에 적용하는 경우, 오픈영역은 콘택홀이 될 것이다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다
상술한 본 발명은 오픈영역(또는 콘택홀)이 완전히 오픈되기 전에 습식식각을 통해 오픈영역의 면적을 확장시켜주고 오픈영역의 측벽에 보잉방지스페이서를 이용하므로써, 극대화된 오픈 특성을 갖는 콘택홀 프로파일을 구현할 수 있는 효과가 있다.

Claims (22)

  1. 기판 상부에 식각정지막과 절연막을 차례로 형성하는 단계;
    상기 절연막 상에 마스크 형상의 하드마스크를 형성하는 단계;
    상기 하드마스크를 식각배리어로 하여 상기 절연막을 일부 식각하여 제1오픈영역을 형성하는 단계;
    상기 제1오픈영역의 면적을 확장시키는 단계;
    상기 확장된 제1오픈영역의 측벽에 보잉방지스페이서를 형성하는 단계;
    상기 보잉방지스페이서 및 상기 하드마스크를 식각배리어로 이용하여 남아 있는 상기 절연막을 식각하여 제2오픈영역을 형성하는 단계; 및
    상기 제2오픈영역 아래의 식각정지막을 식각하여 상기 기판의 표면을 개방시키는 제3오픈영역을 형성하는 단계
    를 포함하는 반도체소자의 제조 방법.
  2. 제1항에 있어서,
    상기 보잉방지스페이서를 형성하는 단계는,
    상기 제1오픈영역을 포함한 상기 하드마스크 상에 보잉방지막을 형성하는 단계; 및
    상기 보잉방지막 중에서 상기 하드마스크 상부에 형성된 부분과 상기 제1오 픈영역의 바닥부분에 형성된 부분을 선택적으로 식각하여 상기 제1오픈영역의 측벽에 상기 보잉방지스페이서를 잔류시키는 단계
    를 포함하는 것을 특징으로 하는 반도체소자의 제조 방법.
  3. 제2항에 있어서,
    상기 보잉방지스페이서는,
    질화막으로 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.
  4. 제1항에 있어서,
    상기 제1오픈영역의 면적을 확장시키는 단계는,
    습식케미컬을 이용한 등방성 식각으로 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
  5. 제4항에 있어서,
    상기 습식케미컬은, BOE 또는 HF 중에서 선택되는 것을 특징으로 하는 반도체소자의 제조 방법.
  6. 제4항에 있어서,
    상기 제1오픈영역의 면적을 확장시키는 단계는,
    이웃한 상기 제1오픈영역 사이의 폭이 10nm과 같거나 큰 폭이 될때까지 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
  7. 제1항에 있어서,
    상기 제1오픈영역을 형성하는 단계는,
    MERIE 형태의 플라즈마소스에서 CxFy/O2의 혼합가스를 주입하여 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
  8. 제7항에 있어서,
    상기 CxFy와 O2의 유량비는 40:1∼100:1로 하는 것을 특징으로 하는 반도체소자의 제조 방법.
  9. 제8항에 있어서,
    상기 CxFy는 CF4, C4F8, C4F6 또는 C5F8 중에서 선택되는 하나 또는 이들의 혼 합을 사용하는 것을 특징으로 하는 반도체소자의 제조 방법.
  10. 제1항에 있어서,
    상기 제2오픈영역을 형성하는 단계는,
    MERIE 형태의 플라즈마소스에서 CxFy/O2의 혼합가스를 주입하여 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
  11. 제10항에 있어서,
    상기 CxFy 가스는 CF4, C4F8, C5F8, CHF3 또는 CH2F2를 사용하는 것을 특징으로 하는 반도체소자의 제조 방법.
  12. 스토리지노드콘택이 형성된 반도체 기판 상부에 식각정지막과 절연막을 차례로 형성하는 단계;
    상기 절연막 상에 마스크 형상의 하드마스크를 형성하는 단계;
    상기 하드마스크를 식각배리어로 하여 상기 절연막을 일부 식각하여 제1오픈영역을 형성하는 단계;
    상기 제1오픈영역의 면적을 확장시키는 단계;
    상기 확장된 제1오픈영역의 측벽에 보잉방지스페이서를 형성하는 단계;
    상기 보잉방지스페이서 및 상기 하드마스크를 식각배리어로 이용하여 남아 있는 상기 절연막을 식각하여 제2픈영역을 형성하는 단계;
    상기 제2오픈영역 아래의 식각정지막을 식각하여 상기 스토리지노드콘택의 상부를 개방시키는 제3오픈영역을 형성하는 단계;
    상기 제1,2 및 제3오픈영역으로 구성되는 오픈영역의 바닥 및 측벽에 접하는 하부전극을 형성하는 단계; 및
    상기 하부전극 상에 유전막과 상부전극을 차례로 형성하는 단계
    를 포함하는 반도체소자의 제조 방법.
  13. 제12항에 있어서,
    상기 보잉방지스페이서를 형성하는 단계는,
    상기 제1오픈영역을 포함한 상기 하드마스크 상에 보잉방지막을 형성하는 단계; 및
    상기 보잉방지막 중에서 상기 하드마스크 상부에 형성된 부분과 상기 제1오픈영역의 바닥부분에 형성된 부분을 선택적으로 식각하여 상기 제1오픈영역의 측벽에 상기 보잉방지스페이서를 잔류시키는 단계
    를 포함하는 것을 특징으로 하는 반도체소자의 조 방법.
  14. 제13항에 있어서,
    상기 보잉방지스페이서는,
    질화막으로 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.
  15. 제12항에 있어서,
    상기 제1오픈영역의 면적을 확장시키는 단계는,
    습식케미컬을 이용한 등방성 식각으로 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
  16. 제15항에 있어서,
    상기 습식케미컬은, BOE 또는 HF 중에서 선택되는 것을 특징으로 하는 반도체소자의 제조 방법.
  17. 제15항에 있어서,
    상기 제1오픈영역의 면적을 확장시키는 단계는,
    이웃한 상기 제1오픈영역 사이의 폭이 10nm과 같거나 큰 폭이 될때까지 진행 하는 것을 특징으로 하는 반도체소자의 제조 방법.
  18. 제12항에 있어서,
    상기 제1오픈영역을 형성하는 단계는,
    MERIE 형태의 플라즈마소스에서 CxFy/O2의 혼합가스를 주입하여 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
  19. 제18항에 있어서,
    상기 CxFy와 O2의 유량비는 40:1∼100:1로 하는 것을 특징으로 하는 반도체소자의 제조 방법.
  20. 제19항에 있어서,
    상기 CxFy는 CF4, C4F8, C4F6 또는 C5F8 중에서 선택되는 하나 또는 이들의 혼합을 사용하는 것을 특징으로 하는 반도체소자의 제조 방법.
  21. 제12항에 있어서,
    상기 제2오픈영역을 형성하는 단계는,
    MERIE 형태의 플라즈마소스에서 CxFy/O2의 혼합가스를 주입하여 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
  22. 제21항에 있어서,
    상기 CxFy 가스는 CF4, C4F8, C5F8, CHF3 또는 CH2F2를 사용하는 것을 특징으로 하는 반도체소자의 제조 방법.
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