KR20060129937A - 발광장치 - Google Patents

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KR20060129937A
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요우이치 나가이
코지 카타야마
히로유키 키타바야시
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스미토모덴키고교가부시키가이샤
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Abstract

본 발명에 따른 발광 장치는 GaN 기판(1)과, GaN 기판(1)의 제1 주표면측에, n형 AlxGa1-xN층(3)과, GaN 기판(1)에서 보아 n형 AlxGa1-x보다 멀리에 위치하는 p형 AlxGa1-xN층(5)과, n형 AlxGa1-xN층(3) 및 p형 AlxGa1-xN층(5) 사이에 위치하는 양자우물(MQW4)을 구비한 발광 장치이다. 발광 장치는 p형 AlxGa1-xN층(5)의 측을 다운 실장하고, GaN 기판(1)의 제1 주표면과 반대측의 주표면인 제2 주표면(1a)으로부터 광을 방출하는 것이다. GaN 기판(1)의 제2 주표면(1a)은 요철부가 형성된 영역을 포함한다. 또한, 상기 발광 장치는 GaN 기판(1)의 제2 주표면(1a)상에 형성된 n 전극(11)과, n 전극(11)의 측벽을 덮도록 형성된 보호막(30)을 구비한다.
발광 장치, 질화물 반도체 기판

Description

발광장치{LIGHT-EMITTING DEVICE}
도 1은 본 발명에 따른 발광 장치로서의 LED의 실시형태를 도시한 도면.
도 2는 도 1에 도시한 LED의 n 전극을 도시한 사시도.
도 3은 도 1의 LED의 발광층을 포함하는 적층 구조를 도시한 도면.
도 4는 도 2에 도시한 구조의 칩을 웨이퍼로부터 채취할 때의 웨이퍼의 상태를 도시한 도면.
도 5는 도 4에 도시한 전극의 배치를 도시한 도면.
도 6은 도 1∼도 5에 도시한 본 발명에 의한 LED의 실시형태의 제1 변형예를 도시한 도면.
도 7은 도 6에 도시한 LED의 n 전극을 도시한 사시 모식도.
도 8은 도 1∼도 5에 도시한 본 발명에 의한 LED의 실시형태의 제2 변형예를 도시한 도면.
도 9는 도 8에 도시한 LED의 n 전극을 도시한 사시 모식도.
도 10은 비교예 1의 LED를 도시한 모식도.
도 11은 비교예 2의 LED를 도시한 모식도.
도 12는 요철의 사이즈와 광출력과의 관계를 도시한 그래프.
※ 도면의 주요 부분에 대한 부호의 설명
1 : GaN 기판 2 : n 형 GaN 에피택셜층
3 : n 형 AlxGa1 - xN층 4 : 양자우물
5 : p 형 AlxGa1 - xN층 6 : p 형 GaN층
본 발명은 발광 장치에 관한 것으로, 보다 구체적으로는 질화물 반도체로 형성되는 발광 장치에 관한 것이다. 또한, 본 발명에 있어서의 발광 장치란, 질화물 반도체 기판과 그 위에 적층된 반도체층을 주체로 형성되는 반도체 소자 또는 반도체칩만을 가리키는 경우도 있고, 또한, 반도체칩이 설치 부품에 탑재되어 수지 밀봉된 디바이스만을 가리키는 경우도 있다. 또한, 양방의 의미로 이용되는 경우도 있다. 또한, 반도체칩을 단순히 칩이라고 부르는 경우가 있다. 또한, 칩 중 기판과 그 위에 형성된 에피택셜층을, 단순히 기판이라고 부르는 경우가 있다.
백색 발광 다이오드(LED : Light Emitting Diode)는 지금으로서는 휴대 정보 단말 등의 소형 전자 기기의 조명으로 왕성하게 이용되고 있지만, 이후, 대공간 또는 대면적의 조명에 이용될 가능성을 안고 있다. 대공간, 대면적의 조명으로 이용되기 위해서는 LED의 광의 출력을 크게 해야 한다.
이와 같이 LED의 광의 출력을 크게 하기 위한 방책의 하나로서, LED의 내부에서 발생한 광을 효율적으로 외부에 출력시키는 것, 즉 광의 취출(取出) 효율의 향상을 끌어올릴 수 있다. 이러한 광의 취출 효율을 향상시키는 기술로서, 종래, LED를 구성하는 기판으로서, 사파이어 등으로 이루어지는 베이스 기판상에 질화물 반도체층을 성장시키고, 이 성장한 질화물 반도체층으로부터 베이스 기판을 제거함으로써 얻어지는 상기 질화물 반도체층으로 이루어지는 질화물 반도체 기판의 표면에, 웨트 에칭, 드라이 에칭, 연마 가공 등을 이용하여 요철을 형성하는 것(비경면화 처리를 실시하는 것)이 제안되고 있다(예컨대, 특허 공개 공보 제2003-69075호 참조). 특허 공개 공보 제2003-69075호에서는 상기와 같은 요철을 형성함으로써, 질화물 반도체 기판 내에서의 다중 반사에 의한 광의 간섭을 억제할 수 있기 때문에, 광의 취출 효율을 향상시킬 수 있다고 되어 있다.
그러나, 전술한 특허 공개 공보 제2003-69075호에 기재된 기술에서는, 요철을 형성하기 위한 가장 간편한 방법인 웨트 에칭을 이용할 때에, 먼저 질화물 반도체 기판의 표면에 전극이 형성되어 있으면, 상기 웨트 에칭에 의해 전극이 손상을 입는(혹은 전극이 제거되어 버림) 경우가 있었다. 이 경우, 전극으로부터 소정의 전류를 발광 장치에 공급할 수 없게 되기 때문에, 발광 장치로서의 기능을 발휘할 수 없게 되며, 결과적으로 광의 취출 효율을 향상시킨 발광 장치를 얻을 수 없는 것으로 되어 있었다.
본 발명은 상기와 같은 과제를 해결하기 위해 이루어진 것이며, 본 발명의 목적은, 광의 취출 효율을 향상시킨 발광 장치를 얻는 것이다.
본 발명에 따른 발광 장치는 질화물 반도체 기판과, 질화물 반도체 기판의 제1 주표면측에 n형 질화물 반도체층과, 질화물 반도체 기판에서 보아 n형 질화물 반도체층보다 멀리에 위치하는 p형 질화물 반도체층과, n형 질화물 반도체층 및 p형 질화물 반도체층 사이에 위치하는 발광층을 구비한 발광 장치로서, p형 질화물 반도체층의 측을 다운 실장하고, 질화물 반도체 기판의 제1 주표면과 반대측의 주표면인 제2 주표면으로부터 광을 방출하는 것이다. 질화물 반도체 기판의 제2 주표면은 요철부가 형성된 영역을 포함한다. 또한, 상기 발광 장치는 질화물 반도체 기판의 제2 주표면상에 형성된 전극과, 전극의 측벽을 덮도록 형성된 보호막을 구비한다.
이와 같이, 본 발명에 따른 발광 장치에서는 전극의 측벽을 보호하도록 측벽상에 보호막이 형성되어 있기 때문에, GaN 기판의 제2 주표면(N면)을 에칭에 의해 비경면화 처리할(요철부를 형성함)때, 이 에칭에 의해 전극의 측벽이 침식되고, 결과적으로 전극이 GaN 기판의 제2 주표면으로부터 제거된다고 하는 트러블의 발생 확률을 저감할 수 있다. 또한, 이와 같이 전극의 측벽(측면)상에 보호막을 형성해 두면, 전술한 비경면화 처리를 행하기 전에 미리 GaN 기판의 제2 주표면상에 전극을 형성해 둘 수 있다. 이 때문에, 제2 주표면의 비경면화 처리를 행한 후에, 이 제2 주표면상에 전극을 형성하고자 한 경우에, 비경면화 처리된(요철부가 형성됨)제2 주표면상에 전극을 확실하게 형성할 수 없다(전극이 제2 주표면으로부터 벗겨져 나가기 쉽고 혹은 뒤에 리드 프레임에 실장할 때에 와이어본딩하기 어려움)는 문제의 발생을 방지할 수 있다.
또한, 이와 같이 보호막을 전극의 측벽상에 형성해 두는 수법을 채용하면, 다른 수법(예를 들면, 이 전극이 형성되어야 하는 제2 주표면의 영역상에 피복막을 미리 설치해 두고, 이 상태에서 비경면화 처리를 실시한 후, 상기 피복막을 제거하여, 다시 전극을 형성하는 방법)을 채용하는 경우에 비해서, 발광 장치의 제조 공정수를 삭감할 수 있다. 이 결과, 발광 장치의 제조 비용을 저감할 수 있다.
또한, 전술한 바와 같이 보호막을 전극의 측벽상에 형성함으로써, 비경면화 처리 전의 제2 주표면이 평탄할 때에 미리 전극을 형성할 수 있기 때문에, 전극과 질화물 반도체 기판 사이의 접촉부의 밀착성을 양호하게 유지할 수 있다. 이 때문에, 이 접촉부에서의 접촉 저항을 충분히 작게 할 수 있기 때문에, 발광 장치의 구동 전압(소비 전력)을 크게 하지 않고, 발광 효율이 양호한 발광 장치를 실현할 수 있다.
또한, 전술한 바와 같이 제2 주표면에 요철부를 형성하고 있기 때문에, 요철부가 형성되어 있지 않은 경우보다 제2 주표면의 표면적을 크게 할 수 있다. 이 때문에, 요철부로부터 효율적으로 광을 취출할 수 있으므로 광의 취출 효율이 높은 발광 장치를 실현할 수 있다.
다음에 도면을 이용하여, 본 발명의 실시형태 및 실시예에 대해서 설명한다. 또한, 이하의 도면에 있어서 동일 또는 해당하는 부분에는 동일한 참조 번호를 붙여 그 설명은 반복하지 않는다.
도 1은 본 발명에 따른 발광 장치로서의 LED의 실시형태를 도시한 도면이다. 도 2는 도 1에 도시한 LED의 n 전극을 도시하는 사시도이다. 도 3은 도 1의 LED의 발광층을 포함하는 적층 구조를 도시하는 도면이다. 도 1∼도 3을 참조하여, 본 발명에 의한 LED의 실시형태를 설명한다.
도 1에 도시하는 바와 같이, GaN 기판(1)의 제1 주표면측에 뒤에 상세히 설명하는 발광층 등을 포함하는 적층 구조가 형성되고, p 전극(12)이 설치되어 있다. 본 실시형태에서는 이 p 전극(12)이 도전성 접착제(14)에 의해 리드 프레임 마운트부(21a)에 다운 실장되어 있다.
GaN 기판(1)의 제2 주표면(1a)은 발광층에서 발광한 광을 방출하는 면이며, 이 면에 n 전극(11)이 설치되어 있다. 이 제2 주표면(1a)에는 KOH를 에칭 용액으로서 이용한 웨트 에칭에 의해 비경면화 처리된 부분(요철부)이 형성되어 있다. n 전극(11)은 제2 주표면 전체를 덮지 않도록 제2 주표면(1a)의 대략 중앙부에 배치되어 있다. 단, n 전극(11)에 피복되어 있지 않은 부분의 비율을 크게 취하는 것이 중요하다. 개구율을 크게 하면, n 전극(11)에 의해 차단되는 광이 감소하며, 광을 밖으로 방출하는 방출 효율을 높일 수 있다.
n 전극(11)의 측벽상에는 보호막(30)이 형성되어 있다. 보호막(30)은 예컨대 니켈 등의 금속인 도전체라도 좋지만, 절연체라도 좋다. 보호막(30)의 재료는 전술한 웨트 에칭에 있어서 사용하는 에칭 용액에 대해서 내성이 있는 재질이면 임의의 재료를 선택할 수 있다. 보호막(30)은 도 2에 도시하는 바와 같이, n 전극(11)의 측벽을 덮는 동시에, n 전극(11)에 인접하는 제2 주표면(1a)상에까지 연장되는 외경(D2)의 플랜지부(30a)를 갖는다. 또한, 보호막(30)은 n 전극(11)의 상부 표면의 외주부를 덮는 연장부도 갖고 있다. 보호막(30)에는 n 전극(11)의 상부 표 면상에 있어서, n 전극(11)의 상부 표면의 일부를 노출시키는 직경(D3)의 개구부(35)가 형성되어 있다.
상기 개구부(35)로부터 노출되는 n 전극(11)의 상부 표면은 와이어(13)에 의해 리드 프레임의 리드부(21b)와 전기적으로 접속되어 있다. 와이어(13) 및 상기한 적층 구조는 밀봉 부재로서 에폭시계 수지(15)에 의해 밀봉되어 있다. 상기한 구성 중 GaN 기판(1)으로부터 p 전극(12)에 이르는 사이의 적층 구조가 확대되어 도 3에 도시되어 있다. 도 3에서는 도 1에 있어서의 적층 구조가 상하 반대로 되어 있다.
도 3을 참조하여, GaN 기판(1)상에 n형 GaN 에피택셜층(2)이 위치하고, 그 위에 n형 AlxGa1-xN층(3)이 형성되어 있다. 그 위에 AlxGa1-xN층과 AlxInyGa1-x-yN층으로 이루어진 층으로 이루어지는 양자우물(MQW : Multi-Quantum Well)(4)이 형성되어 있다. 그 양자우물(4)을 n형 AlxGa1-xN층(3)과 p형 AlxGa1-xN층(5) 사이에 끼우도록 이 배치하고 있다. 또한, p형 AlxGa1-xN층(5) 위에 p형 GaN층(6)이 배치되어 있다. 상기한 구조에 있어서는 양자우물(4)에 있어서 발광한다. 또한, 도 1에 도시하는 바와 같이, p형 GaN층(6) 위에 p 전극(12)이 p형 GaN층(6)의 상부 표면의 전면을 피복하도록 형성되며, 다운 실장된다.
다음에, 도 4 및 도 5를 참조하여 도 1∼도 3에 도시한 LED의 제조 방법에 대해서 간단히 설명한다. 도 4는 도 2에 도시한 구조의 칩을 웨이퍼로부터 채취할 때의 웨이퍼의 상태를 도시하는 도면이다. 도 5는 도 4에 도시한 전극의 배치를 도시하는 도면이다.
우선, 기판 준비 공정(S10)을 실시한다. 구체적으로는 우선, GaN 기판을 준비한다. 그리고, 상기 GaN 기판의 제1 주표면상에 MOCVD(Metal 0rganic Chemical Vapor Deposition) 등의 성막 방법을 이용하여 적층 구조(Si 도핑 n형 GaN층/클래드층의 Si 도핑 n형 Al0.2Ga0.8N층/GaN층과 In0.15Ga0.85N층과의 2층 구조가 복수층 중첩된 MQW(Multi-Quantum Well)/클래드층의 Mg 도핑 p형 Al0.2Ga0.8N층/Mg 도핑 p형 GaN층)를 형성한다. 다음에, 이 웨이퍼를 활성화 처리하여, Mg 도핑 p형 층의 저저항화를 행하여도 좋다. 이 웨이퍼를 또한, 포토리소그래피 기술과 RIE(Reactive Ion Etching)에 의해 Mg 도핑 p형층측으로부터 Si 도핑 n형층까지 Cl계 가스로 에칭한다. 이 에칭에 의해 도 4에 도시하는 바와 같이, 소자 분리구(25)를 형성하여 소자 분리를 행한다.
다음에, 전극 형성 공정(S20)을 실시한다. 구체적으로는 GaN 기판의 제2 주면(주표면)인 이면의 N면에 포토리소그래피 기술과, 증착과, 리프트오프법에 의해 소정의 간격(거리 L2)으로 칩 중심에 평면 형상이 원형상의 n 전극(11)을 형성한다(도 4 및 도 5 참조). n 전극(11)으로서는 GaN 기판에 접하여 아래로부터 순서대로(Ti층/Al층/Ti층/Au층)의 적층 구조를 형성하여도 좋다. 그리고, n 전극(11)과 GaN 기판의 이면과의 접촉 저항을 소정의 값으로 하기 위해, 질소(N2) 분위기 중에서 GaN 기판을 가열한다.
다음에, 보호막 형성 공정(S30)을 실시한다. 구체적으로는 n 전극(11)의 측 벽을 덮도록 도 2에 도시한 바와 같은 보호막(30)을 형성한다. 보호막(30) 개구부(35)의 중심과 n 전극(11) 상부 표면의 중심이 실질적으로 일치하도록 보호막(30)은 형성된다. 보호막(30)의 형성 방법으로서는 증착법 등 임의의 방법을 이용할 수 있다.
다음에, 비경면화 처리 공정(S40)을 실시한다. 구체적으로는 GaN 기판(1)의 제2 주표면(1a)에 대하여 웨트 에칭을 행함으로써 비경면화 처리를 실시한다. 이 웨트 에칭에 있어서는 에칭액으로서 KOH 용액을 이용할 수 있다.
다음에, p 전극으로서는 p형 GaN층에 접하여 소정의 두께를 갖는 도전체층을 형성한다. 도전체층으로서는, 예컨대 GaN층에 접하도록 소정의 두께 Ni층을 형성하고, 그 위에 소정의 두께 Au층을 전면에 형성하여도 좋다(도 4 및 도 5 참조). 이 경우, p 전극과 p형 GaN층의 접촉 저항을 소정의 값으로 하기 위해 GaN 기판을 불활성 가스 분위기 중에서 가열 처리하여도 좋다.
그 후에, 도 4 및 도 5에 도시하는 바와 같이, 칩 경계(50)가 측면으로서 드러나도록 스크라이브를 행하고, 칩화한 것을 발광 장치로 하였다. 그리고, 도 1을 참조하여 리드 프레임의 마운트부(21a)에 상기칩의 p형 GaN층측이 접하도록 탑재하여 발광 장치를 형성하였다. 마운트부에 도포한 도전성 접착제(14)에 의해 발광 장치와 마운트를 고정하는 동시에, 도통을 얻을 수 있도록 하고 있다. 그리고, n 전극(11)과 리드 프레임의 리드부를 와이어 본드에 의해 도통시킨 후, 에폭시계 수지(15)에 의해 수지 밀봉을 행하여 발광 장치를 램프화 하였다. 또한, 발광 장치로부터의 방열성을 좋게 하기 위해 발광 장치의 p형 GaN층이 전면(全面) 마운트부 와 접하도록 탑재하여도 좋다. 또한, 도전성 접착제(14)는 열전도가 좋은 Ag계의 것을, 또한 리드 프레임도 열전도가 좋은 CuW계의 것을 선택하여도 좋다.
도 6은 도 1∼도 5에 도시한 본 발명에 의한 LED의 실시형태의 제1 변형예를 도시하는 도면이다. 도 7은 도 6에 도시한 LED의 n 전극을 도시하는 사시 모식도이다. 도 6 및 도 7을 참조하여, 본 발명에 의한 LED의 실시형태의 제1 변형예를 설명한다.
도 6 및 도 7에 도시한 LED는 기본적으로는 도 1∼도 3에 도시한 LED와 동일한 구조를 구비하지만, 보호막(30)의 형상이 다르다. 구체적으로는 도 7에 도시하는 바와 같이, 보호막(30)은 평면 형상이 원형상의 n 전극 베이스부(31)의 전체를 덮도록 형성되어 있다. 또한, 다른 관점에서 말하면, n 전극 베이스부(31)의 측벽 상으로부터 n 전극 베이스부(31)의 상부 표면을 덮도록 이 상부 표면상에까지 보호막(30)은 연장되어 있다. 또한, 보호막(30)은 제2 주표면(1a)상에 있어서, n 전극 베이스부(31)의 중심으로부터 외측으로 넓어지도록 형성된 플랜지부(30a)를 갖는다. 보호막(30)은 도전체로 이루어지며, 보호막(30)과 n 전극 베이스부(31)에 의해 n 전극(11)이 구성되어 있다. 이러한 구성에 의해서도 도 1∼도 3에 도시한 LED와 동일한 효과를 얻을 수 있다. 또한, n 전극 베이스부(31)의 전체를 덮도록 보호막(30)이 형성되어 있기 때문에, 요철부를 형성하기 위한 에칭을 행할 때에 이미 n 전극(11)이 형성되어 있어도 이 n 전극(11)의 n 전극 베이스부(31)가 에칭에 의해 손상을 입는 것을 방지할 수 있다.
도 8은 도 1∼도 5에 도시한 본 발명에 의한 LED의 실시형태의 제2 변형예를 도시하는 도면이다. 도 9는 도 8에 도시한 LED의 n 전극을 도시하는 사시 모식도이다. 도 8 및 도 9를 참조하여, 본 발명에 의한 LED의 실시형태의 제2 변형예를 설명한다.
도 8 및 도 9에 도시한 LED는 기본적으로는 도 6 및 도 7에 도시한 LED와 같은 구조를 구비하지만, 보호막(30)의 상부 표면상에 상부 도전부(32)가 형성되어 있는 점이 다르다. 즉 n 전극(11)은 n 전극 베이스부(31), 보호막(30) 및 상부 도전부(32)로 이루어진다. n 전극 베이스부(31), 보호막(30) 및 상부 도전부(32)는 모두 도전체에 의해 구성된다. 그리고, 와이어(13)의 한쪽 단부는 상부 도전부(32)의 상부 표면에 접속되어 있다. 이러한 구성에 의해서도, 본원의 도 6 및 도 7에 도시한 LED와 동일한 효과를 얻을 수 있다. 또한, 상부 도전부(32)의 구성 재료로서 와이어(13)의 접속에 적합한 도전체 재료를 선택하면, 와이어(13)와 상부 도전부(32)와의 접속을 용이하게 행할 수 있다.
[실시예 1]
본 발명에 의한 발광 장치의 효과를 확인하기 위해, 이하와 같은 시료를 준비하여 소정의 전류를 입력한 경우의 청색광 출력의 값을 측정하였다. 이하, 준비한 시료에 대해서 우선 설명한다.
(본 발명예 1) : 본 발명예 1의 LED는 기본적으로 도 1∼도 3에 도시한 LED와 같은 구조를 구비한다. 본 발명예 1의 LED의 제조 방법도 기본적으로 도 4 및 도 5를 참조하여 설명한 발광 장치의 제조 방법과 동일하다. 이하, 구체적으로 설명한다.
(S1-1) c면으로부터 0.5°변위된 GaN의 오프 기판을 사용하였다. 이 기판의 비저항은 0.01 Ω·cm, 전위 밀도는 1E7/㎠이며, 두께는 400 μm로 하였다.
(S1-2) MOCVD(Metal 0rganic Chemical Vapor Deposition)로 GaN 기판의 제1 주요면인 Ga면상에 다음 적층 구조를 형성하였다. (Si 도핑 n형 GaN층/클래드층의 Si 도핑 n형 Al0.2Ga0.8N층/GaN층과 In0.15Ga0.85N층과의 2층 구조가 3층 중첩된 MQW(Multi-Quantum Well)/클래드층의 Mg 도핑 p형 Al0.2Ga0.8N층/Mg 도핑 p형 GaN층)
(S1-3) 발광 파장은 450 nm이며, 저온 4.2 K에서의 PL(Photo Luminescence)강도와 실온 298 K에서의 PL 강도를 비교함으로써 편의적으로 산출한 내부 양자 효율은 50%였다.
(S1-4) 이 웨이퍼를 활성화 처리하여, Mg 도핑 p형층의 저저항화를 행하였다. 홀 측정에 의한 캐리어 농도는 Mg 도핑 p형 Al0.2Ga0.8N층이 5E17(5×1017)/㎤, Mg 도핑 p형 GaN층이 1E18(1×1018)/㎤였다.
(S1-5) 이 웨이퍼를 또한, 포토리소그래피 기술과 RIE(Reactive Ion Etching)에 의해 Mg 도핑 p형층측에서 Si 도핑 n형층까지 Cl계 가스로 에칭한다.
이 에칭에 의해 도 4에 도시하는 바와 같이, 소자 분리구(25)를 형성하여 소자 분리를 행하였다. 소자 분리구(25)의 폭(L3)은 100 μm이다.
(S1-6) GaN 기판의 제2 주요면인 이면의 N면에는 포토리소그래피 기술과, 증착과, 리프트 오프법에 의해 도 4에 도시한 거리(L2)＝2 mm 마다 칩의 중심에 평면 형상이 원형상인 n 전극을 붙였다(도 5 참조). n 전극으로서, GaN 기판(1)에 접하여 아래에서부터 순서대로(Ti층 20 nm/Al층 100 nm/Ti층 20 nm/Au층 200 nm)의 적층 구조를 형성하였다. 이것을 질소(N2) 분위기 중에서 가열함으로써, 접촉 저항을 저저항화하였다.
(S1-7) n 전극의 측벽을 덮는 동시에, n 전극의 상부 표면의 외주부에까지 연장되는, 도 2에 도시하는 바와 같은 보호막(30)을 형성하였다. 또한, 보호막(30)은 n 전극에 인접하는 제2 주표면상까지 신장하는 플랜지부(30a)를 갖고 있다. 이 보호막(30)에 있어서 n 전극의 상부 표면에 형성된 개구부(35)의 직경(내경)은 70μm이다. 또한, 보호막(30)의 외경[플랜지부(30a)의 외주부의 직경](D2)은 130 μm로 하였다. 도 2로부터 알 수 있는 바와 같이 보호막(30)의 중심[개구부(35)의 중심]의 위치와 n 전극(11)의 중심 위치와는 거의 일치한다. 보호막(30)을 구성하는 재료는 니켈(Ni)을 이용하였다. 또한, 보호막(30)의 두께는 500 nm로 하였다.
(S1-8) 다음에, GaN 기판(1)의 제2 주표면인 N면에 비경면화 처리를 실시하였다. 이 비경면화 처리에서는 에칭제로서 KOH 수용액을 이용한 선택성 웨트 에칭을 행하였다. 에칭제로서는 8 mol/리터(1)의 KOH 수용액을 이용하였다. 이 에칭제와 시료[전술한 공정에 의해 n 전극(11) 및 보호막(30)이 N면상에 형성된 GaN 기판]을 밀폐 용기에 넣고, 시료가 에칭제에 침지된 상태로 하였다. 그리고, 밀폐 용기를 밀폐한 상태에서 밀폐 용기 내부의 온도를 110℃로 하여 1시간 유지하였다. 이 결과, GaN 기판(1)의 제2 주표면(N면)에는 요철부가 형성되었다. 이 요철부에 있어서의 평균적인 볼록부의 높이는 15 μm였다. 또한, GaN 기판의 적층 구조가 형성된 면인 Ga면측은, 특별히 에칭되지 않고 경면인 상태였다. 또한, 밀폐 용기로서는 에칭제와 시료를 내부에 유지할 수 있고, 외부와 격리(밀폐)할 수 있으면 어떠한 용기를 이용하여도 좋다. 상기한 바와 같이 밀폐 용기의 내부 온도를 소정의 온도로 설정하기 위해 밀폐 용기에는 히터 등의 가열 부재 및 용기 내부의 온도를 측정하는 측온 부재, 또한 측온 부재의 검출한 온도 데이터에 기초하여 히터 등의 가열 부재의 제어(ON/OFF 제어나 히터에 공급하는 전류량을 증감시키는 제어)를 행하는 제어부가 설치되어 있어도 좋다.
(S1-9) p 전극으로서는 p형 GaN층에 접하여 두께 4 nm의 Ni층을 형성하고, 그 위에 두께 4 nm의 Au층을 전면에 형성하였다(도 4 참조). 이것을 불활성 가스 분위기 중에서 가열 처리함으로써, 접촉 저항을 5E-4 Ω·㎠로 하였다.
(S1-10) 그 후에, 도 4에 도시하는 바와 같이, 칩 경계(50)가 측면으로서 드러나도록 스크라이브를 행하고, 칩화한 것을 발광 장치로 하였다. 칩화한 발광 장치는 광의 방출면이 1.9 mm □(1변의 길이가 1.9 mm의 사각형)의 형상이며, 발광층이 1.9 mm □의 형상을 취한다. 즉 도 5에 있어서, L1＝1.9 mm 이며, L2＝2 mm이다. 또한, 소자 분리구의 폭(L3)＝100 μm이다.
(S1-11) 도 1을 참조하여, 리드 프레임의 마운트부(21a)에 상기 칩의 p형 GaN층측이 접하도록 탑재하여 발광 장치를 형성하였다. 마운트부에 도포한 도전성 접착제(14)에 의해 발광 장치와 마운트를 고정하는 동시에, 도통를 얻을 수 있도록 하고 있다.
(S1-12) 발광 장치로부터의 방열성을 좋게 하기 위해 발광 장치의 p형 GaN층이 전면(全面) 마운트부와 접하도록 탑재하였다. 또한 접착제는 열전도가 좋은 Ag계의 것을, 또한 리드 프레임도 열전도가 좋은 CuW계의 것을 선택하였다. 이것에 의해, 얻어진 열저항은 8℃/W였다.
(S1-13) 또한, n 전극과 리드 프레임의 리드부를 와이어 본드에 의해 도통시킨 후, 에폭시계 수지에 의해 수지 밀봉을 행하여 발광 장치를 램프화 하였다.
(비교예 1) : 비교예 1의 LED는 기본적으로 상기 본 발명예 1의 LED와 유사한 구조를 구비하지만, 도 10에 도시하는 바와 같이, GaN 기판(1)의 N면에 요철부가 형성되어 있지 않는(N면이 경면 상태인)점, 또한, n 전극(11)의 측벽상에 보호막(30)(도 1 참조)이 형성되어 있지 않는 점이 다르다. 도 10은 비교예 1의 LED를 도시하는 모식도이다.
비교예 1의 LED의 제조 방법은 이하와 같다.
(S2-1)∼(S2-6) : 기본적으로 본 발명예 1의 (S1-1)∼(S1-6)과 같다.
(S2-7)∼(S2-11) : 기본적으로 본 발명예 1의 (S1-9)∼(S1-13)과 같다.
즉, 비교예 1의 제조 방법에서는 전술한 본 발명예 1의 제조 방법의 보호막을 형성하는 공정(S1-7) 및 KOH 수용액에 의한 에칭에 의해 요철부를 형성하는 공정(S1-8)을 실시하고 있지 않다.
(비교예 2) : 비교예 2의 LED는 기본적으로 상기 비교예 1의 LED와 같은 구조를 구비하지만, 도 11에 도시하는 바와 같이, GaN 기판(1)의 제2 주표면인 N면에 KOH 수용액을 이용한 에칭에 의해 요철부가 형성되어 있는 점이 다르다. 도 11은 비교예 2의 LED를 도시하는 모식도이다.
비교예 2의 LED의 제조 방법은 이하와 같다.
(S3-1)∼(S3-6) : 기본적으로 본 발명예 1의 (S1-1)∼(S1-6)과 같다.
(S3-7) 전술한 본 발명예 1의 제조 방법에 있어서의 공정(S1-8)과 같은 공정(선택성 웨트 에칭을 행하는 공정)을 실시하였다. 그러나, 이 에칭의 결과, n 전극이 GaN 기판의 N면상으로부터 제거되어 있었다. 또한, n 전극이 형성되어 있던 부분에는 N면의 다른 부분과 동일하게 요철부가 형성되어 있었다. 이 요철부에 있어서의 볼록부의 평균 높이는 15 μm였다. 여기서, n 전극을 재차 GaN 기판의 N면상에 형성하고자 하였지만, 전술한 본 발명예 1의 제조 방법의 공정(S1-6)으로 설명한 바와 같은 포토리소그래피 기술과 증착과 리프트 오프법을 이용한 방법에서는 소정의 n 전극을 형성하는 것은 곤란하였다. 이것은 포토리소그래피 기술에 있어서 이용하는 레지스트가 현상 처리시에 요철부의 오목부에 부분적으로 잔존하며, n 전극을 형성할 때의 장애가 되기 때문이라고 생각된다. 그래서, 비교 실험을 행하기 위해서 재차 메탈 마스크법을 이용하여 상기 공정에서 형성한 n 전극과 같은 구성의 n 전극(11)을 형성하였다. 그 후, 질소(N2) 분위기 중에서 시료를 가열 처리함으로써, 접촉 저항을 저저항화 하였다.
(S3-8)∼(S3-11) : 기본적으로 본 발명예 1의 (S1-9)∼(S1-12)와 같다.
(S3-12) : n 전극과 리드 프레임의 리드부를 와이어 본드에 의해 도통시키고 자 하였지만, n 전극의 상부 표면과 와이어를 본딩할 수 없었다. 여기서, 비교 실험을 행하기 위해, 도 11에 도시하는 바와 같이 와이어(13)와 n 전극(11)을 도전성 페이스트(40)에 의해 접착하고, 램프화 하였다.
(시험 및 그 결과)
본 발명예 1 및 비교예 1, 2를 각각 적분구(積分球) 내에 탑재한 소정의 전류(4 A)를 인가하고, 집광되어 디텍터로부터 출력되는 광출력치의 비교를 행하였다. 그 결과, 본 발명예 1에서는 1.95 W의 출력를 얻을 수 있었다. 한편, 비교예 1 및 비교예 2의 출력은 각각 1.6 W, 1.95 W였다.
또한, 본 발명예 1 및 비교예 1, 2에 대해서 n 전극의 접촉 저항을 TLM(Transmission Line Model)법을 이용하여 측정하였다. 그 결과, 본 발명예 1에서는 n 전극의 접촉 저항이 1E-5 Ω·㎠가 되었다. 한편, 비교예 1 및 비교예 2의 접촉 저항 출력은 각각 1E-5 Ω·㎠, 1E-3 Ω·㎠였다. 또한, 구동 전압에 대해서는 본 발명예 1 및 비교예 1이 4 V, 비교예 2가 6 V였다.
또한, GaN 기판(1)의 N면에 형성된 요철부에 있어서의 볼록부의 높이(요철 사이즈)와, 광출력과의 관계를 시뮬레이션에 의해 구하였다. 그 결과를 도 12에 나타낸다. 도 12는 요철의 사이즈와 광출력과의 관계를 나타내는 그래프이다. 도 12를 참조하여, 횡축은 요철부(비경면화면)의 볼록부의 평균 높이(평균적인 요철 사이즈)이며, 단위는 μm이다. 또한, 종축은 광출력이며, 단위는 W(와트)이다. 도 12로부터 알 수 있는 바와 같이, 볼록부의 높이가 1 μm를 넘으면, 특히 광출력이 향상하고 있다. 도 12에는 본 발명예 1의 데이터가 검은색 사각형(■)으로 플 롯되어 있으며, 대략 시뮬레이션에 의해 얻어진 결과와 동등한 결과를 나타내고 있는 것을 알 수 있다.
다음에, 상기한 실시예와 중복되는 것도 있지만, 본 발명의 실시예를 나열적으로 들어 설명한다.
본 발명에 따른 발광 장치는 도 1, 도 6 및 도 8 등에 도시하는 바와 같이, 질화물 반도체 기판[GaN 기판(1)]과, 질화물 반도체 기판의 제1 주표면측에 n형 질화물 반도체층[n형 AlxGa1-xN층(3)]과, 질화물 반도체 기판에서 보아 n형 질화물 반도체층보다 멀리에 위치하는 p형 질화물 반도체층[p형 AlxGa1-xN층(5)]과, n형 질화물 반도체층 및 p형 질화물 반도체층 사이에 위치하는 발광층[양자우물(MQW : Multi-Quantum Well)(4)]을 구비한 발광 장치이다. 발광장치는, p형 질화물 반도체층의 측을 다운 실장하고, 질화물 반도체 기판의 제1 주표면과 반대측의 주표면인 제2 주표면(1a)으로부터 광을 방출하는 것이다. 질화물 반도체 기판의 제2 주표면(1a)은 요철부가 형성된 영역을 포함한다.
또한, 상기 발광 장치는 질화물 반도체 기판의 제2 주표면(1a)상에 형성된 전극[n 전극(11) 또는 n 전극 베이스부(31)]과, 전극의 측벽을 덮도록 형성된 보호막(30)을 구비한다.
이와 같이, 본 발명에 따른 발광 장치에서는 전극[n 전극(11) 또는 n 전극 베이스부(31)]의 측벽을 보호하도록 측벽상에 보호막(30)이 형성되어 있기 때문에, GaN 기판의 제2 주표면(1a)을 에칭에 의해 비경면화 처리할(즉 요철부를 형성함) 때, 상기 에칭에 의해 n 전극(11) 또는 n 전극 베이스부(31)의 측벽이 침식되고, 결과적으로 이 n 전극(11) 등이 GaN 기판(1)의 제2 주표면(1a)으로부터 제거된다는 트러블의 발생 확률을 저감할 수 있다. 또한, 이와 같이 전극의 측벽(측면)상에 보호막(30)을 형성해 두면, 전술한 비경면화 처리를 행하기 전에 미리 GaN 기판(1)의 제2 주표면(1a)상에 전극을 형성해 둘 수 있다. 이 때문에, 제2 주표면(1a)의 비경면화 처리를 행한 후에, 이 제2 주표면(1a)상에 전극을 형성하고자 한 경우에, 비경면화 처리된(요철부가 형성됨) 제2 주표면(1a)상에 전극을 확실하게 형성할 수 없다는[n 전극(11) 등이 제2 주표면(1a)으로부터 박리되기 쉬움) 문제의 발생을 방지할 수 있다.
또한, 이와 같이 보호막(30)을 전극의 측벽상에 형성해 두는 수법을 채용하면, 다른 수법[예컨대, 상기 전극{n 전극(11) 또는 n 전극 베이스부(31)}이 형성되어야 하는 제2 주표면(1a)의 영역상에 피복막을 미리 설치해 두고, 이 상태에서 비경면화 처리를 실시한 후, 상기 피복막을 제거하여, 다시 전극을 형성하는 방법]을 채용하는 경우에 비해서 발광 장치의 제조 공정수를 삭감할 수 있다. 이 결과, 발광 장치의 제조 비용을 저감할 수 있다.
또한, 전술한 바와 같이 보호막(30)을 n 전극(11) 또는 n 전극 베이스부(31)의 측벽상에 형성함으로써, 비경면화 처리 전의 제2 주표면(1a)이 평탄할 때에 미리 전극을 형성할 수 있기 때문에, 전극과 GaN 기판(1) 사이의 접촉부의 밀착성을 양호하게 유지할 수 있다. 이 때문에, 상기 접촉부에서의 접촉 저항을 충분히 작게 할 수 있기 때문에, 발광 장치의 구동 전압(소비 전력)을 크게 하지 않고, 발광 효율이 양호한 발광 장치를 실현할 수 있다.
또한, 전술한 바와 같이 제2 주표면(1a)에 요철부를 형성하고 있기 때문에, 요철부가 형성되어 있지 않은 경우보다 제2 주표면의 표면적을 크게 할 수 있다. 이 때문에, 요철부로부터 효율적으로 광을 취출할 수 있기 때문에, 광의 취출 효율이 높은 발광 장치를 실현할 수 있다.
또한, 전술한 구성에서는 전기 저항이 낮은 질화물 반도체 기판[GaN 기판(1)]의 이면(제2 주표면)에 n형 전극(11)을 설치하기 때문에, 작은 피복률, 즉 큰 개구율로 n 전극(11)을 설치하여도 전류를 질화물 반도체 기판 전체에 널리 퍼지게 하여 흐르게 할 수 있다. 이 때문에, 방출면에서 광이 흡수되는 비율이 작아지며, 발광 효율을 높게 할 수 있다. 또한, 광의 방출은 제2 주표면뿐만 아니라 측면으로부터 이루어져도 좋다는 것은 물론 말할 것도 없다. 이하의 발광 장치에 있어서도 마찬가지이다.
또한, 전기 저항이 높은 p형 질화물 반도체층의 측은 광방출면이 되지 않기 때문에, p형 질화물 반도체층의 전면에 p형 전극층[p 전극(12)]을 형성할 수 있고, 대(大)전류를 흐르는 발열을 억제한 후에도, 또 발생한 열을 전도로 잃어버린 후에도 적합한 구조를 취하는 것이 가능하다. 즉 열적 요건을 위해, 받는 제약이 매우 완화된다. 이 때문에, 전기 저항을 저하시키기 위해 p 전극과 n 전극을 뒤얽히게 한 빗모양 형상 등으로 하지 않아도 된다.
게다가, GaN 기판(1)이 도전성에 우수하기 때문에, 서지(serge) 전압에 대한 보호 회로를 특별히 설치하지 않아도 되며, 또한, 내압성도 매우 우수한 것으로 할 수 있다. 또한, 복잡한 가공 공정을 행하지 않아도 되기 때문에, 제조 비용을 저감하는 것도 용이하게 된다.
또한, 상기 발광 장치에 있어서 질화물 반도체 기판은, GaN 또는 AlxGa1-xN(0<x≤1) 중 어느 하나에 의해 구성되어 있어도 좋다. 이 경우, 질화물 반도체 기판으로서 GaN 기판(1)을 이용하면, 대전류 밀도를 인가할 수 있기 때문에, 발광 장치에 있어서 고휘도(및 큰 광속)의 광을 출사할 수 있다. 또한, GaN 또는 AlxGa1-xN(0≤x≤1)에 의해 질화물 반도체 기판을 구성하면 열전도가 좋은, 즉 방열성이 우수한 질화물 반도체 기판을 이용하여 발광 장치로서의 LED를 구성할 수 있다. 이 때문에, 대전류 밀도를 인가하여도 충분히 방열을 행할 수 있기 때문에, 열에 의해 LED가 손상되는 가능성을 저감할 수 있다. 따라서, 장시간에 걸쳐 안정된 광을 출력할 수 있는 발광 장치를 실현할 수 있다.
상기 발광 장치에 있어서, 보호막(30)은 도 2에 도시하는 바와 같이, 전극으로서의 n 전극(11)의 측벽을 덮는 동시에 n 전극(11)의 외주에 따른 환형의 외형을 갖고 있어도 좋다. n 전극(11)의 상부 표면은 보호막(30)에 덮혀지지 않고 노출되어 있는 부분을 포함하고 있어도 좋다. 또한, 상기 발광 장치에 있어서, 보호막(30)의 재질은 절연체 및 도전체 중 어느 하나라도 좋다. 구체적으로는, 보호막(30)의 재질로서, 도전체로서는 Ni, Au, Pt, Ag, W, Mo, Pd, Cu, Cr, 또한, 절연체로서는 SiOx, SiOxN1-x, SiNx 등을 이용할 수 있다.
이 경우, n 전극(11)의 상기 노출된 상부 표면의 부분에, 칩의 외부와의 접 속용 와이어(13)를 본딩하는 가공을 용이하게 행할 수 있다. 또한, 이와 같이 n 전극(11)의 상부 표면을 부분적으로 노출시켜 두고, 이 노출된 부분에 의해 와이어(13) 등에 의한 외부와의 접속을 확보하기 때문에, n 전극(11)의 측벽상에 형성되는 보호막(30)의 재질로서 도전성의 재질뿐만 아니라 절연성의 재질 등 임의의 재질을 채용할 수 있다. 이 때문에, 보호막(30)의 재질에 대해서 선택의 자유도를 크게 할 수 있다.
상기 발광 장치에 있어서, 보호막(30)은 도 6 또는 도 8에 도시하는 바와 같이, 도전체로 이루어지며, 전극으로서의 n 전극 베이스부(31)의 측벽으로부터 상부 표면을 덮도록 연장되어 있어도 좋다. 이 경우, n 전극 베이스부(31)의 전체를 보호막(30)에 의해 덮게 되기 때문에, 비경면화 처리를 행하기 위한 에칭에 이용하는 에칭제에 의해 n 전극 베이스부(31)가 손상을 입을 가능성을 저감할 수 있다. 이 때문에, 상기 에칭에 의해 n 전극 베이스부(31)가 제2 주표면(1a)으로부터 제거될 가능성을 저감할 수 있기 때문에, 비경면화 처리를 행한(요철부가 형성됨) 것에 의해 광의 취출 효율이 향상된 발광 장치를 확실하게 얻을 수 있다.
상기 발광 장치는 도 8 및 도 9에 도시하는 바와 같이, 보호막(30)상에 형성된 상부 전극부[상부 도전부(32)]를 더 구비하고 있어도 좋다. 이 경우, 와이어 본딩을 행하는 데 적합한 재료에 의해 상기 상부 도전부(32)를 형성해 두면, 외부 단자 등과 상부 도전부(32)를 접속하기 위한 와이어 본딩을 용이하면서 확실하게 행할 수 있다. 또한, 상부 도전부(32)의 재질로서는, Au, Al 등을 이용할 수 있다.
상기 발광 장치에 있어서, 요철부는 제2 주표면에 대하여 에칭 처리를 행함으로써 형성되어 있어도 좋다. 여기서, 요철부를 형성하기 위한 에칭 처리에 의해 전극[n 전극(11) 또는 n 전극 베이스부(31)]의 측벽이 손상을 입을 가능성이 있지만, 본 발명은 그와 같은 에칭에 의한 전극 측벽의 손상을 보호막(30)에 의해 확실하게 방지할 수 있다. 즉 요철부를 에칭 처리에 의해 형성하는 발광 장치에 있어서 특히 효과적이다.
상기 발광 장치에 있어서, 질화물 반도체 기판은 GaN 기판(1)이어도 좋고, 에칭 처리에서는 KOH 용액을 에칭제(에칭 용액)로서 이용하는 웨트 에칭을 실시하는 것이 바람직하다. 또한, 제2 주표면(1a)은 N면인 것이 바람직하다.
이 경우, 에칭제로서 KOH를 이용하면, 제2 주표면인 N면에 있어서 용이하게 요철부를 형성할 수 있다. 이 때문에, 다이싱 등의 기계 가공을 이용하여 요철부를 형성하는 경우에 비해 공정을 간략화 할 수 있다. 이 결과, 발광 장치의 제조 비용을 저감할 수 있다.
상기 발광 장치에 있어서, 전극[n 전극(11) 또는 n 전극 베이스부(31)]을 구성하는 재료는 알루미늄(Al), 텅스텐(W) 및 백금(Pt)으로 이루어진 군으로부터 선택되는 적어도 하나를 포함하고 있어도 좋다. 전극은 복수의 층으로 이루어지는 적층 구조를 갖는 동시에, 복수의 층 중 제2 주표면(1a)에서 보아 가장 외측에 위치하는 층(최상층)은 금(Au)을 포함하고 있어도 좋다. 이 경우, 질화물 반도체 기판[GaN 기판(1)]과의 접촉 저항이 낮은 전극을 구성할 수 있다. 이 때문에, 발광 장치의 구동 전압(소비 전력)을 크게 하지 않고, 발광 효율이 양호한 발광 장치를 실현할 수 있다. 또한, 전극의 최상층이 금을 포함하기 때문에, 예컨대, 도 1 등에 도시하는 바와 같이, 금으로 이루어지는 와이어를 이 전극의 최상층에 용이하게 접속(와이어 본드)할 수 있다.
상기 발광 장치에 있어서, 전극[n 전극(11) 또는 n 전극 베이스부(31)]의 구조는 제2 주표면(1a)측으로부터 티탄(Ti)/알루미늄(Al)/티탄(Ti)/금(Au)이라는 적층 구조, Ti/A1/Au라는 적층 구조, W/Au라는 적층 구조, 또는 Ti/백금(Pt)/Au라는 적층 구조 중 어느 하나라도 좋다.
상기 발광 장치에 있어서, GaN 기판(1)의 제2 주표면(1a)에 형성된 요철부에 있어서의 볼록부의 높이는 1 μm 이상 300 μm 이하라도 좋다. 또한, 볼록부 높이의 하한에 대해서는 바람직하게는 2 μm 이상, 더욱 바람직하게는 3 μm 이상이다. 또한, 볼록부의 높이의 상한에 대해서는, 바람직하게는 200 μm 이하, 보다 바람직하게는 100 μm 이하, 더욱 바람직하게는 50 μm 이하이다.
여기서, 발명자는 발광 장치로부터 취출되는 광이 청색광인 경우, 볼록부의 높이를 1 μm 이상으로 하면 광의 취출 효율이 비약적으로 향상되는 것을 발견하였다. 이 때문에, 볼록부 높이의 하한을 1 μm로 하는 것이 바람직하다. 또한, 이 볼록부의 높이를 2 μm 이상으로 하면, 확실하게 광의 취출 효율의 향상 효과를 얻을 수 있다. 또한, 볼록부의 높이의 상한에 대해서는 볼록부의 높이를 300 μm 정도로 하면, 광의 취출 효율의 향상 효과가 포화된다. 그 때문에, 볼록부의 높이의 상한을 300 μm로 하였다. 또한, 볼록부의 높이를 300 μm보다 크게 하여도 광의 취출 효율은 거의 향상되지 않기 때문에, 볼록부의 가공에 필요한 공정 시간이 증 가하는 것만으로 발광 장치의 제조 비용이 상승하게 된다. 또한, 볼록부의 높이를 300 μm보다 크게 하면, 최초에 준비된 질화물 반도체 기판의 두께에 의해서는 상기 기판에 부분적으로 관통 구멍이 형성되거나 혹은 관통 구멍이 형성되지 않을 때까지도 기판의 요철부에 있어서의 오목부 바닥에서의 기판의 두께가 너무 얇아져, 후속 공정에 있어서 기판이 쉽게 깨진다는 문제가 발생한다.
또한, 상기 볼록부의 높이는 볼록부 평균의 높이라도 좋다. 평균 높이란, 예컨대 소정 개수의 볼록부에 대해서 그 높이를 측정하고, 평균값을 산출함으로써 결정하여도 좋다. 구체적으로는, 기판의 N면에서의 임의의 3 개소에 대해서 소정의 배율로 관찰한 시야 내에서 임의로 선택한 5개의 볼록부에 관해서 높이를 측정한다. 그리고, 이들 3 개소×5개의 볼록부＝15개의 볼록부에 대해서 높이의 데이터를 측정하고, 이들 높이의 데이터에 대해서 평균값을 산출함으로써 상기 평균 높이를 결정하여도 좋다.
이번에 개시된 실시형태 및 실시예는 모든 점에서 예시로서 제한적인 것은 아니라고 생각되어야 한다. 본 발명의 범위는 상기한 설명이 아니라 특허청구의 범위에 의해 표시되며, 특허청구의 범위와 균등의 의미 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다.
[산업상 이용 가능성]
본 발명의 발광 장치는 도전성이 높은 질화물 반도체 기판을 이용하여, 광의 출사면에 선택성 웨트 에칭을 행함으로써 요철부를 형성하고, 또한 n 전극의 측벽상에 보호막을 미리 형성해 두기 때문에, (1) 광의 취출 효율을 향상시킬 수 있는 동시에, n 전극이 상기 웨트 에칭에 의해 제거되어 버리는(손상을 입음) 가능성을 저감할 수 있고, (2) 방열성이 우수하고, 복잡한 전극 구조를 설치하지 않아도 되며, 대출력의 발광을 가능하게 하며, (3)도전성이 우수하고, 과도 전압이나 정전 방전으로부터 발광 소자를 보호하기 위한 보호 회로를 설치하지 않아도 되며, 대면적 발광 및 정전 내압이 우수하고, (4) 발광층으로부터 기판에 걸쳐 굴절률이 대에서 소로의 큰 불연속성이 없기 때문에, 발광층으로부터 방출면에 이르는 사이에서 전반사가 발생하기 어려우며, 따라서 전반사에 기인하는 효율 저하나 측면부의 수지 열화가 없고, 이 때문에, 금후, 자동차의 조명 장치를 포함하여 각종 조명 제품에 광범위하게 이용되는 것이 기대된다.
이와 같이, 본 발명에 따르면 전극의 측벽상에 보호막을 형성해 둠으로써 상기 전극을 소실시키지 않고, 질화물 반도체 기판의 제2 주표면에 요철부를 형성할 수 있다. 이 때문에, 광의 취출 효율이 높은 발광 장치를 얻을 수 있다.

Claims (7)

  1. 질화물 반도체 기판과, 상기 질화물 반도체 기판의 제1 주표면측에, n형 질화물 반도체층과 상기 질화물 반도체 기판에서 보아 상기 n형 질화물 반도체층보다 멀리에 위치하는 p형 질화물 반도체층과 상기 n형 질화물 반도체층 및 p형 질화물 반도체층 사이에 위치하는 발광층을 구비한 발광 장치로서,
    상기 p형 질화물 반도체층측을 다운 실장하고, 상기 질화물 반도체 기판의 상기 제1 주표면과 반대측의 주표면인 제2 주표면으로부터 광을 방출하고,
    상기 질화물 반도체 기판의 상기 제2 주표면은 요철부가 형성된 영역을 포함하며,
    상기 질화물 반도체 기판의 상기 제2 주표면상에 형성된 전극과,
    상기 전극의 측벽을 덮도록 형성된 보호막을 구비하는 발광 장치.
  2. 제 1 항에 있어서, 상기 보호막은 상기 전극의 측벽을 덮는 동시에 상기 전극의 외주에 따른 환형의 외형을 포함하고,
    상기 전극의 상부 표면은 상기 보호막으로 덮혀지지 않고 노출되어 있는 부분을 포함하는 것인 발광 장치.
  3. 제 1 항에 있어서, 상기 보호막은 도전체로 이루어지며, 상기 전극의 측벽으로부터 상부 표면을 덮도록 연장되어 있는 것인 발광 장치.
  4. 제 3 항에 있어서, 상기 보호막상에 형성된 상부 전극부를 더 구비하는 것인 발광 장치.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서, 상기 요철부는 상기 제2 주표면에 대하여 에칭 처리를 행함으로써 형성되어 있는 것인 발광 장치.
  6. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서, 상기 전극을 구성하는 재료는 알루미늄, 텅스텐 및 백금으로 이루어진 군으로부터 선택되는 적어도 하나를 포함하고,
    상기 전극은 복수의 층으로 이루어지는 적층 구조를 포함하는 동시에, 상기복수의 층 중 상기 제2 주표면에서 보아 가장 외측에 위치하는 층은 금을 포함하는 것인 발광 장치.
  7. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서, 상기 요철부에 있어서의 볼록부의 높이는 1 μm 이상 300 μm 이하인 것인 발광 장치.
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