KR100984750B1 - 발광 다이오드 및 발광 다이오드 램프 - Google Patents
발광 다이오드 및 발광 다이오드 램프 Download PDFInfo
- Publication number
- KR100984750B1 KR100984750B1 KR1020087005149A KR20087005149A KR100984750B1 KR 100984750 B1 KR100984750 B1 KR 100984750B1 KR 1020087005149 A KR1020087005149 A KR 1020087005149A KR 20087005149 A KR20087005149 A KR 20087005149A KR 100984750 B1 KR100984750 B1 KR 100984750B1
- Authority
- KR
- South Korea
- Prior art keywords
- light emitting
- single crystal
- silicon single
- crystal substrate
- substrate
- Prior art date
Links
- 239000000758 substrate Substances 0.000 claims abstract description 152
- 239000013078 crystal Substances 0.000 claims abstract description 150
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 141
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 141
- 239000010703 silicon Substances 0.000 claims abstract description 141
- 239000004065 semiconductor Substances 0.000 claims abstract description 109
- 229910052751 metal Inorganic materials 0.000 claims abstract description 68
- 239000002184 metal Substances 0.000 claims abstract description 68
- 150000004767 nitrides Chemical class 0.000 claims abstract description 11
- 238000000034 method Methods 0.000 claims description 28
- 239000000463 material Substances 0.000 claims description 19
- 239000007769 metal material Substances 0.000 claims description 15
- 230000000149 penetrating effect Effects 0.000 claims description 4
- 230000001747 exhibiting effect Effects 0.000 claims 2
- 239000011248 coating agent Substances 0.000 claims 1
- 238000000576 coating method Methods 0.000 claims 1
- 239000010408 film Substances 0.000 description 65
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 22
- 229910002601 GaN Inorganic materials 0.000 description 19
- NJPPVKZQTLUDBO-UHFFFAOYSA-N novaluron Chemical compound C1=C(Cl)C(OC(F)(F)C(OC(F)(F)F)F)=CC=C1NC(=O)NC(=O)C1=C(F)C=CC=C1F NJPPVKZQTLUDBO-UHFFFAOYSA-N 0.000 description 18
- 239000010931 gold Substances 0.000 description 11
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 10
- 239000010409 thin film Substances 0.000 description 10
- 229910052782 aluminium Inorganic materials 0.000 description 8
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 8
- 229910010271 silicon carbide Inorganic materials 0.000 description 8
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 7
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 description 7
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 6
- FFBGYFUYJVKRNV-UHFFFAOYSA-N boranylidynephosphane Chemical compound P#B FFBGYFUYJVKRNV-UHFFFAOYSA-N 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 6
- 229910052709 silver Inorganic materials 0.000 description 6
- 239000004332 silver Substances 0.000 description 6
- 150000001875 compounds Chemical class 0.000 description 5
- 229910052737 gold Inorganic materials 0.000 description 5
- 239000000203 mixture Substances 0.000 description 5
- 238000005253 cladding Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 229910052738 indium Inorganic materials 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 238000003892 spreading Methods 0.000 description 4
- 230000007480 spreading Effects 0.000 description 4
- 238000001771 vacuum deposition Methods 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 3
- 239000000956 alloy Substances 0.000 description 3
- 229910045601 alloy Inorganic materials 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 230000005611 electricity Effects 0.000 description 3
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 3
- 230000003068 static effect Effects 0.000 description 3
- 229910052720 vanadium Inorganic materials 0.000 description 3
- PIGFYZPCRLYGLF-UHFFFAOYSA-N Aluminum nitride Chemical compound [Al]#N PIGFYZPCRLYGLF-UHFFFAOYSA-N 0.000 description 2
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 239000000470 constituent Substances 0.000 description 2
- 239000003822 epoxy resin Substances 0.000 description 2
- 238000000605 extraction Methods 0.000 description 2
- 229910052733 gallium Inorganic materials 0.000 description 2
- 238000003475 lamination Methods 0.000 description 2
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229920000647 polyepoxide Polymers 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- 239000004215 Carbon black (E152) Substances 0.000 description 1
- 239000004593 Epoxy Substances 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- HCHKCACWOHOZIP-UHFFFAOYSA-N Zinc Chemical compound [Zn] HCHKCACWOHOZIP-UHFFFAOYSA-N 0.000 description 1
- HSFWRNGVRCDJHI-UHFFFAOYSA-N alpha-acetylene Natural products C#C HSFWRNGVRCDJHI-UHFFFAOYSA-N 0.000 description 1
- RNQKDQAVIXDKAG-UHFFFAOYSA-N aluminum gallium Chemical compound [Al].[Ga] RNQKDQAVIXDKAG-UHFFFAOYSA-N 0.000 description 1
- AJGDITRVXRPLBY-UHFFFAOYSA-N aluminum indium Chemical compound [Al].[In] AJGDITRVXRPLBY-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- -1 boron phosphide compound Chemical class 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- QNDQILQPPKQROV-UHFFFAOYSA-N dizinc Chemical compound [Zn]=[Zn] QNDQILQPPKQROV-UHFFFAOYSA-N 0.000 description 1
- 238000000295 emission spectrum Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 125000002534 ethynyl group Chemical group [H]C#C* 0.000 description 1
- 230000014509 gene expression Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 229910052736 halogen Inorganic materials 0.000 description 1
- 150000002367 halogens Chemical class 0.000 description 1
- 125000005842 heteroatom Chemical group 0.000 description 1
- 150000004678 hydrides Chemical class 0.000 description 1
- 229930195733 hydrocarbon Natural products 0.000 description 1
- 150000002430 hydrocarbons Chemical class 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 229910052746 lanthanum Inorganic materials 0.000 description 1
- FZLIPJUXYLNCLC-UHFFFAOYSA-N lanthanum atom Chemical compound [La] FZLIPJUXYLNCLC-UHFFFAOYSA-N 0.000 description 1
- 230000031700 light absorption Effects 0.000 description 1
- 239000000178 monomer Substances 0.000 description 1
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 125000002524 organometallic group Chemical group 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 239000012071 phase Substances 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 230000035939 shock Effects 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
- 229910052725 zinc Inorganic materials 0.000 description 1
- 239000011701 zinc Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/005—Processes
- H01L33/0093—Wafer bonding; Removal of the growth substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/49105—Connecting at different heights
- H01L2224/49107—Connecting at different heights on the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3025—Electromagnetic shielding
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
- H01L33/20—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
- H01L33/26—Materials of the light emitting region
- H01L33/30—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table
- H01L33/32—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table containing nitrogen
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/44—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the coatings, e.g. passivation layer or anti-reflective coating
- H01L33/46—Reflective coating, e.g. dielectric Bragg reflector
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Led Devices (AREA)
- Led Device Packages (AREA)
Abstract
제 1 전도형의 규소 단결정 기판(101)과, 그 기판상의 Ⅲ족 질화물 반도체로 구성된 제 1 pn 접합 구조부를 포함하는 발광부(40)와, 그 발광부 상에 설치된 제 1 극성의 오믹 전극(107b)과, 기판에 관해서 발광부와 동일측의 제 2 극성의 오믹 전극(108)이 구비되어 있는 발광 다이오드(10)에 있어서, 기판으로부터 발광부에 걸친 영역에 제 2 pn 접합 구조부(30)를 구성함과 아울러, 그 기판의 발광부가 설치되는 측과 반대측의 기판 배면에서 적층 방향을 향하여 기판에 광반사용 구멍(109)을 형성하고, 그 광반사용 구멍의 내주면 및 기판의 배면을 금속막(110)으로 피복한 것으로 이루어진다.
발광 다이오드, 발광 다이오드 램프, 발광부, 오믹 전극
Description
본 발명은 제 1 전도형의 규소 단결정 기판과, 그 규소 단결정 기판 상의 Ⅲ족 질화물 반도체로 구성된 제 1 pn 접합 구조부를 포함하는 발광부와, 그 발광부 상에 설치된 제 1 전도형의 반도체 상에 형성된 제 1 극성의 오믹 전극과, 규소 단결정 기판에 관해서 발광부와 동일측의 제 2 전도형의 반도체 상에 형성된 제 2 극성의 오믹 전극이 구비되어 있는 발광 다이오드, 및 그 발광 다이오드를 이용한 발광 다이오드 램프에 관한 것이다.
장기간에 걸쳐 안정하게 동작하는 pn 접합형 발광 다이오드(LED)를 얻기 위해서는, 예를 들면 정전기 등으로 인한 부주의로 pn 접합형 발광부에 역방향의 과전류가 통류하는 것을 방지할 수 있는 기술 수단을 강구하는 것이 중요하다. 종래에는 LED의 전기적 내성의 향상을 목적으로서 제너(Zener) 다이오드 등의 전자 부품을 LED에 접속하고 LED를 전기적으로 보호하는 방법이 많이 사용되어 왔다. 특히, 층 두께가 얇은 화합물 반도체층으로 구성된 pn 접합형 발광부를 구비한 질화 갈륨(GaN)계 LED나 인화 알루미늄·갈륨·인듐(AlGaInP)계 LED에서는 제너 다이오드를 LED 구동용 전기 회로에 일부러 부가하고 통합하여 내전압성의 향상을 이루어 내는 수단이 개시되어 있다[일본 특허 공개 2005-20038호 공보(특허 문헌 1) 참조].
또한, 일본 특허 공개 2005-57228호 공보(특허 문헌 2) 및 일본 특허 공개 2000-188425호 공보(특허 문서 3)에는 콘덴서나 저항을 복잡하게 통합한 LED 구동용 전원 회로를 배치하고 준비함으로써 LED의 내전압성을 향상시키는 기술이 개시되어 있다.
또한, pn 접합형 LED, 및 LED와는 별개로 pn 접합형 보호 다이오드를 설치하고, 그들을 전기적으로 병렬로 결선함으로써 LED 역방향 전압에 대한 내전압성을 향상시키는 기술도 개시되어 있다[일본 특허 공개 소 52-61982호 공보(특허 문헌 4) 참조]. 게다가, pn 접합형 보호 다이오드를 LED와 별개인 단체 소자로서 설치하는 상기 기술에 더해서 동일한 기판 상에 인접하여 별개로 pn 접합형 보호 다이오드를 설치하여 pn 접합형 발광부에 역방향의 과전압이 인가되는 것을 회피하려고 하는 기술 수단도 개시되어 있다[일본 특허 공개 평 10-200159호 공보(특허 문헌 5) 참조].
그러나, 상기 종래 기술 중 특허 문헌 1~3에서는 제너 다이오드나 콘덴서 등의 내전압성을 올리기 위한 전자 부품을 전원 회로에 부대하여 배치하는 스페이스를 필요로 하고 LED가 쓸데없이 대형화되는 문제가 있다. 또한, 보다 좋게 내전압성을 향상시키기 위해서 전원 회로에 통합되는 전자 부품의 부품수를 증가시키면 회로 조립 기술이 복잡해져서 LED의 제조 가격의 상승을 피할 수 없는 문제가 있다.
또한, 특허 문헌 4,5에 의한 보호 다이오드를 단품 부품으로서 별개로 사용하고, 또한 전기적으로 병렬로 결선시켜서 pn 접합형 발광부에 부주의로 통류되는 역방향 전류에 대한 내전압성을 향상시키려는 경우 보호 다이오드를 배치하기 위한 공간이 요구되어 귀결되는 LED의 칩 사이즈는 저절로 대형화된다. 또한, 부주의한 역방향으로의 과전류로부터 pn 접합형 발광부를 전기적으로 보호하는 기능을 발휘시키기 위해서 LED와 별개로 설치되는 보호 다이오드에는 LED의 발광부로 동작 전류를 유통시키기 위해 필요한 전극에 더하여 보호 다이오드 자신을 동작시키기 위한 전극이 필요하게 된다. 예를 들면, 상기 특허 문헌 4에 기재된 단품의 pn 접합형 보호 다이오드를 인접하여 배치한 LED에 있어서는 합계 3개(특허 문헌 4의 제 4 도 참조), 또는 많을 경우에는 합계 4개(특허 문헌 4의 제 1 도 참조)의 입력 및 출력 전극을 형성할 필요가 있고, LED를 제작하기 위한 공정을 번잡하게 하고 있는 것은 부정할 수 없다.
한편으로, 부주의로 역방향에 인가되는 과전압으로부터, 예를 들면 LED의 발광부를 보호하는 작용을 갖는 pn 접합 구조를 LED의 내부에 내포하는 내전압성에 뛰어난 LED를 얻는 수단도 고려된다. 이 기술 수단에 의하면, LED 등의 소자의 외부에 예를 들면, 보호 다이오드 등의 내전압성을 향상시키기 위한 전자 부품을 굳이 부가하지 않더라도 간편하게 높은 내전압성의 LED를 제공할 수 있다. 그렇지만, 규소 단결정(실리콘) 등의 비교적으로 좁은 금지폭의 반도체 재료를 기판으로서 이용하고 그 pn 접합 구조를 형성한 경우 LED의 내전압성에는 향상을 초래할 수 있지만 실리콘 기판 등으로 인한 발광의 흡수를 회피하여 발광 강도가 뛰어난 LED 등을 얻기 위해서는 LED 용도의 전극의 구성을 포함시키고 LED의 구조에 창의를 더할 필요가 있다.
본 발명은 상기를 감안하여 제안된 것으로 내전압을 향상시켜도 소형화와 가격 저감이 가능하여 보호 다이오드도 불필요하게 되고, 또한 발광 강도에도 뛰어난 발광 다이오드 및 발광 다이오드 램프를 제공하는 것을 목적으로 한다.
1) 상기 목적을 달성하기 위해서 제 1 발명은 제 1 전도형의 규소 단결정 기판과, 그 규소 단결정 기판상의 Ⅲ족 질화물 반도체로 구성된 제 1 pn 접합 구조부를 포함하는 발광부와, 그 발광부 상에 설치된 제 1 전도형의 반도체 상에 형성된 제 1 극성의 오믹 전극과, 규소 단결정 기판에 관하여 발광부와 동일측의 제 2 전도형의 반도체 상에 형성된 제 2 극성의 오믹 전극이 구비되어 있는 발광 다이오드에 있어서, 상기 제 1 전도형의 규소 단결정 기판으로부터 발광부에 걸친 영역에 제 2 pn 접합 구조부를 구성함과 아울러, 그 규소 단결정 기판의 발광부가 설치되는 측과 반대측의 기판 배면으로부터 적층 방향을 향하여 규소 단결정 기판에 광반사용 구멍을 형성하고, 그 광반사용 구멍의 내주면 및 규소 단결정 기판의 기판 배면을 금속막으로 피복한 것이다.
2) 제 2 발명은 상기 1)항에 기재된 발명의 구성에 있어서 상기 제 2 pn 접합 구조부는 제 1 전도형의 규소 단결정 기판과, 그 규소 단결정 기판의 표면에 접합시켜 설치된 발광부로부터의 발광을 투과할 수 있는 반도체 재료로 구성된 제 2 전도형의 반도체층으로 형성되는 것이다.
3) 제 3 발명은 상기 1)항에 기재된 발명의 구성에 있어서 상기 제 2 pn 접합 구조부는 제 1 전도형의 규소 단결정 기판의 표면 상에 설치된 발광부로부터의 발광을 투과할 수 있는 제 1 전도형의 반도체 재료로 이루어지는 제 1 전도형의 반도체층과, 제 1 전도형의 반도체층에 접합시켜 설치된 발광부로부터의 발광을 투과할 수 있는 제 2 전도형의 반도체 재료로 이루어지는 제 2 전도형의 반도체층으로 형성되는 것이다.
4) 제 4 발명은 상기 1)항 내지 3)항 중 어느 한 항에 기재된 발명의 구성에 있어서 상기 광반사용 구멍은 기판 배면으로부터 규소 단결정 기판에 접합시켜 설치되어 있는 상층을 향하여 관통하는 관통 구멍이며, 그 관통 구멍에 면하는 상층 하면이 광반사용 구멍의 내주면의 일부를 이루고 있는 것이다.
5) 제 5 발명은 상기 1)항 내지 4)항 중 어느 한 항에 기재된 발명의 구성에 있어서 상기 기판 배면을 피복하는 금속막은 규소 단결정 기판에 대하여 오믹 접촉성을 나타내는 금속 재료로 이루어지는 것이다.
6) 제 6 발명은 상기 5)항에 기재된 발명의 구성에 있어서 상기 광반사용 구멍의 내주면을 피복하는 금속막은 규소 단결정 기판에 대하여 오믹 접촉성을 나타내는 금속 재료로 이루어지는 것이다.
7) 제 7 발명은 상기 1)항 내지 5)항 중 어느 한 항에 기재된 발명의 구성에 있어서 상기 광반사용 구멍의 내주면을 피복하는 금속막과, 기판 배면을 피복하는 금속막은 다른 금속 재료로 이루어지는 것이다.
8) 제 8 발명은 상기 7)항에 기재된 발명의 구성에 있어서 상기 광반사용 구멍의 내주면을 피복하는 금속막은 기판 배면을 피복하는 금속막에 비하여 발광부로부터 출사되는 광에 대하여 보다 반사율이 높은 금속 재료로 이루어지는 것이다.
9) 제 9 발명은 상기 1)항 내지 8)항 중 어느 한 항에 기재된 발광 다이오드를 사용하여 구성되어 있는 것을 특징으로 하는 발광 다이오드 램프이다.
10) 제 10 발명은 상기 9)항에 기재된 발명의 구성에 있어서 상기 제 1 극성의 오믹 전극과, 금속막 중 적어도 기판 배면의 금속막이 등전위로 접속되어 있는 것이다.
11) 제 11 발명은 상기 9)항 또는 10)항에 기재된 발명의 구성에 있어서 상기 제 1 극성의 오믹 전극과, 금속막과, 발광 다이오드를 고정함과 아울러, 금속막과 전기적으로 접촉하는 지지대가 등전위가 되도록 접속되어 있는 것이다.
본 발명에 의하면 제 1 전도형의 규소 단결정 기판과, 그 규소 단결정 기판 상의 Ⅲ족 질화물 반도체로 구성된 제 1 pn 접합 구조부를 포함하는 발광부와, 그 발광부 상에 설치된 제 1 전도형의 반도체 상에 형성된 제 1 극성의 오믹 전극과, 규소 단결정 기판에 관하여 발광부와 동일측의 제 2 전도형의 반도체 상에 형성된 제 2 극성의 오믹 전극이 구비되어 있는 발광 다이오드에 있어서, 제 1 전도형의 규소 단결정 기판으로부터 발광부에 걸친 영역에 제 2 pn 접합 구조부를 구성함과 아울러, 그 규소 단결정 기판의 발광부가 설치되는 측과는 반대측의 기판 배면으로부터 적층 방향을 향하여 규소 단결정 기판에 광반사용 구멍을 형성하고, 그 광반사용 구멍의 내주면 및 규소 단결정 기판의 기판 배면을 금속막으로 피복하므로 외부에 보호 다이오드 등의 내전압성을 향상시키기 위한 전자 부품을 굳이 부가하지 않아도 제 2 pn 접합 구조부에 의해 간편하게 높은 내전압성의 LED(발광 다이오드)를 제공할 수 있고, 따라서 내전압을 향상시켜도 소형화와 가격 저감이 가능해진다. 게다가, 광반사용 구멍의 내주면을 금속막으로 피복하고 발광부로부터 출사되는 광을 발광의 취출 방향으로 반사시킴으로써 발광을 효율적으로 취출할 수 있고 발광 강도에도 뛰어난 발광 다이오드를 제공할 수 있다.
또한, 본 발명에 의하면 제 1 전도형의 규소 결정 기판의 기판 배면에 규소 단결정과 오믹 접촉을 하는 금속 재료로 이루어진 금속막을 설치하고, 이 금속막과 제 1 극성의 오믹 전극을 거의 동일한 전위가 되도록 전기적으로 접속하여 LED 램프(발광 다이오드 램프)를 제작하는 것이므로, 정전기 등에 따라 부주의로 발생하는 역방향의 과전류를 규소 단결정 기판 내에 평면적으로 효율적으로 분산되어 저밀도로 통류될 수 있고 내전압성에 뛰어난 LED 램프를 종래에 의한 보호 다이오드 등의 전자 부품을 굳이 부대시키지 않아도 간편하게 제공할 수 있다.
게다가, 본 발명에 의하면 금속막과, 램프를 이루기 위한 LED를 지지하는 지지대의 영역과, 제 1 극성의 오믹 전극을 등전위로 접속하여 LED 램프를 구성하는 것이므로 정전기 등에 따라 LED의 발광부에 역방향의 과전류가 부주의로 유통되는 것을 회피할 수 있고, 따라서 역방향의 내전압성이 더욱 뛰어난 고휘도의 LED 램프를 제공할 수 있다.
도 1은 본 발명에 의한 광반사용 구멍을 설명하기 위한 평면 모식도이다.
도 2는 도 1에 기재된 광반사용 구멍의 단면 모식도이다.
도 3은 본 발명의 실시예 1에 기재된 LED의 평면 모식도이다.
도 4는 도 3에 기재된 LED의 파선(Ⅳ-Ⅳ)에 따른 단면 모식도이다.
도 5는 본 발명의 실시예 2에 기재된 LED 램프의 단면 모식도이다.
도 6은 본 발명의 실시예 3에 기재된 LED의 평면 모식도이다.
도 7은 도 6에 기재된 LED의 파선(Ⅶ-Ⅶ)에 따른 단면 모식도이다.
본 발명에서는 n형 또는 p형 규소(Si) 단결정(실리콘)을 기판으로서 사용한다. 예를 들면, 표면을 {111} 결정면으로 하는 n형 또는 p형 규소 단결정을 기판으로 한다. 또한, 표면을 {001} 결정면, 또는 그로부터 경사진 결정면으로 하는 n형 또는 p형 규소 단결정을 기판으로서 사용한다. 여기서, 규소 단결정의 도전형이 본 발명에서 말하는 제 1 전도형이다. 기판으로서는 고저항의 p형 또는 n형 규소 단결정도 사용될 수 있지만[고저항의 p형 또는 n형 반도체는 각각 π형 또는 υ형으로 불리는 경우가 있음(요네츠 히로오 저, 「광통신 소자 공학 - 발광·수광 소자」, 평성 7년 5월 20일, 공학 도서(주) 발행, 5판, 317페이지 각주 참조)] LED나 레이저 다이오드(LD)를 구성하기 위해서는 저저항의 도전성 p형 또는 n형 규소 단결정을 기판으로서 사용하는 것이 적합하다.
제 1 전도형의 규소 단결정으로 이루어지는 기판 상에는 역방향의 과전류가 LED의 발광부로 유통하는 것을 방지하기 위한 제 2 pn 접합 구조를 형성한다. 이 역방향의 내전압을 향상시키기 위한 제 2 pn 접합 구조는 제 1 전도형의 규소 단결정 기판과 그 위에 설치되는 LED 용도의 발광부에 걸친 영역에 형성된다. pn 접합 구조는 제 1 전도형(도전형)의 규소 단결정 기판과, 그 표면에 접합시켜 설치된 제 1과는 반대인 제 2 전도형의 반도체 재료로 이루어진 반도체층으로 형성될 수 있다.
제 1 전도형이 예를 들면 p형이면 제 2 전도형은 n형이 되므로 p형 규소 단결정 기판과, 그 기판의 표면에 접합시켜 설치된 n형의 반도체층으로 제 2 pn 접합을 형성한다. 또한, 예를 들면 n형 규소 단결정 기판 상에 고저항의 p형(π형)반도체층을 설치하여 pn 접합 구조를 형성한다. 또한, 다른 예로서 p형 규소 단결정 기판 상과 그것에 접합시켜 설치된 고저항의 n형 반도체층(υ형)으로 제 2 pn 접합 구조를 형성한다.
또한, 제 1 전도형의 규소 단결정 기판과 그 위의 발광부에 걸친 영역에 형성된 제 2 pn 접합 구조는 제 1 전도형의 규소 단결정 기판 상에 형성된 제 1 전도형의 재료로 이루어진 반도체층과, 거기에 접합시켜 설치된 제 2 전도형의 반도체재료로 이루어지는 반도체층으로도 구성될 수 있다. 다시 말해, 제 1 전도형의 규소 단결정 기판/제 1 전도형의 반도체층/제 2 전도형의 반도체층(기호 /는 접합을 의미한다. )으로 이루어지는 적층 구성으로 제 2 pn 접합 구조를 형성할 수 있다.
한편, 이하의 설명에 있어서 제 1 및 제 2 전도형의 반도체층이라는 표현을 사용하였지만 제 1 전도형의 규소 단결정 기판과 제 2 전도형의 반도체층으로 제 2 pn 접합 구조부를 구성하는 경우는 반도체층은 제 1 전도형의 것은 단결정 기판이므로 제 1 및 제 2 전도형의 반도체층은 제 2 전도형의 반도체층만을 의미하는 것으로 한다.
제 1 및 제 2 전도형의 반도체층은 LED의 발광부로부터 출사되는 광을 충분히 투과할 수 있는 금지대폭(Eg)이 높은 반도체 재료로 구성된다. 예를 들면, 입방정(立方晶) 3C형(Eg=2.4eV), 또는 육방정(六方晶)의 4H형(Eg=3.3eV) 또는 6H형(Eg=3.0eV)의 탄화 규소(SiC)로 구성될 수 있다. 제 1 또는 제 2 전도형의 탄화 규소층은 예를 들면, 화학적 기상 퇴적(CVD)법에 의해 형성될 수 있다. 또한, 고진공 중에서 규소 단결정의 표면을 향하여 아세틸렌(분자식: C2H2) 등의 탄화 수소계 기체를 조사하는 수단을 이용하여도 형성될 수 있다. {001}-결정면을 표면으로 하는 규소 단결정 기판을 사용하면 {001}-배향성의 입방정 3C형 SiC층을 형성할 수 있다. {111}-결정면을 표면으로 하는 규소 단결정 기판을 사용하면 {111}-배향성의 3C형 SiC층을 형성할 수 있다.
또한, 제 1 및 제 2 전도형의 반도체층은 인화 붕소(BP)계 화합물 반도체 재료로도 구성될 수 있다. 인화 붕소계 화합물 반도체는 붕소(원소 기호: B)와 인(원소 기호: P)을 구성 원소로서 포함하는 Ⅲ-Ⅴ족 화합물 반도체이다. 예를 들면, 인화 붕소·갈륨(조성식 BYGa1 - YP: 0<Y≤1), 인화 붕소·인듐(조성식 BzIn1 - ZP: 0<Z≤1)이다. 또한, 실온에서의 금지대폭을 2.0eV 또는 그 이상의 단량체의 BP를 예시할 수 있다.
제 1 및 제 2 전도형의 인화 붕소계 반도체층은 예를 들면, 유기 금속 화학적 기상 퇴적(MOCVD)법, 할로겐(halogen) 기상 에피택셜(VPE) 성장법, 하이드라이드(수소화물; hydride) VPE법, 또는 분자선 에피택셜(MBE)법 등의 에피택셜 성장 방법에 의해 형성될 수 있다. 특히, 인(P)을 구성 원소로서 포함하는 화합물 반도체 박막의 성장에 상용되고 있는 MOCVD법이 적합하게 이용된다. 소망의 역방향의 내전압을 주는 저항율이나 층 두께의 제 1 및 제 2 전도형의 인화 붕소계 화합물 반도체층은 불순물을 고의로 첨가하지 않은[언도프(undope)] 층이여도 지장은 없다. 또한, 그 성장시에 p형 불순물 또는 n형 불순물을 고의로 첨가하는 소위, 불순물 도핑층이여도 상관없다.
제 1 및 제 2 전도형의 반도체층은, 또한 실온에서 넓은 금지대폭을 가지는 Ⅲ족 질화물 반도체 재료로 구성될 수 있다. 예를 들면, 섬유아연광 결정형의 질화 갈륨(GaN)(Eg=3.4eV), 섬아연광 결정의 GaN(Eg=3.2eV), 질화 알루미늄(AlN)(Eg=5.9eV), 질화 알루미늄·인듐(조성식 AlQIn1 - QN: 0<Q<1) 등의 알루미늄(Al)을 포함하는 질화물 반도체 혼정 등으로 구성될 수 있다. 제 2 전도형의 반도체층 상에 Ⅲ족 질화물 반도체 재료로 이루어지는 LED의 발광부를 구성하는 경우 제 2 전도형의 반도체층을 Ⅲ족 질화물 반도체 재료로 구성하면 격자 미스매치가 적으므로 발광부를 구성하기에 알맞은 양질의 Ⅲ족 질화물 반도체층을 초래할 수 있다.
제 1 전도형의 규소 단결정 기판과 접합하여 제 2 pn 접합 구조를 이루는 제 2 전도형의 반도체층, 또는 제 2 pn 접합을 이루는 제 1 및 제 2 전도형의 반도체층은 적절한 역방향의 내전압성을 귀결하도록 캐리어 농도[또는 저항율(=비저항)]와 층 두께를 갖는 것이 바람직하다. 제 1 및 제 2 전도형의 반도체층의 저항율, 또는 저항율에 반비례하는 캐리어 농도[n(㎝-3) 또는 p(㎝-3)]와 층 두께[d(㎝)]는 pn 접합 구조가 적합한 역방향 전압을 확실히 나타내기에 적절한 것과 같이 조정한다. 예를 들면, 제 1 및 제 2 전도형의 반도체층은 저항율(=비저항)에서는 1×104Ω·㎝미만이며, 층 두께는 몇십 ㎛이하, 더욱 바람직하게는 10㎛이하인 것이 바람직하다. 극단적으로 저항이 높고, 또한 층 두께가 극단적으로 두꺼운 반도체 재료로 구성되면 통류 저항이 높아지므로 제 1 전도형의 규소 단결정 기판을 경유하고 LED 의 발광부를 회피하며 후술하는 제 2 극성의 오믹 전극에 효과적으로 역방향 과전류를 빠져나갈 수 없는 부적합이 생긴다.
본 발명에 의한 제 2 pn 접합 구조가 유지해야 할 역방향의 내전압(=VB)은 LED의 순방향 전압(소위, 발광부를 이루는 제 1 pn 접합의 VF)보다 높고, 또한 역방향 전압(소위, 발광부를 이루는 pn 접합의 VR)보다 작은 범위에 있다. 예를 들면, VB는 순방향 전류를 10마이크로암페어(㎂)로 하였을 때의 LED의 순방향 전압[VF(단위:V)]의 2배를 초과하고, LED의 역방향 전압[VR(단위:V)](여기서, 10㎂의 전류를 통류시켰을 때의 역방향 전압을 나타낸다.)의 1/2 보다 작은 범위에 있는 것이 적합하다. 다시 말해, 0.5·VR>VB>2.0·VF의 대소 관계를 주는 역방향의 내전압(VB)을 갖는 pn 접합 구조인 것이 바람직하다.
본 발명에 의한 LED는 제 1 전도형의 규소 단결정 기판 상에 제공된 상기 내 압(VB)성을 갖는 제 2 pn 접합 구조와, 그 위의 발광부를 구성하는 제 1 전도형의 반도체층 또는 발광부 상의 제 1 전도형의 반도체층에 형성된 제 1 극성의 오믹 전극과, 제 2 pn 접합 구조를 구성하는 제 2 전도형의 반도체층 또는 발광부를 구성하는 제 1과는 반대인 제 2 전도형의 반도체층에 제 2 극성의 오믹 전극을 설치하여 구성된다. 제 1 전도형은 기판을 이루는 규소 단결정의 전도형이고, 따라서 제 1 극성의 오믹 전극은 규소 단결정 기판과 동일한 제 1 전도형의 반도체층에 형성된다.
본 발명의 LED를 구성하기 위한 제 2 극성의 오믹 전극은 규소 단결정 기판의 동일한 표면측에 배치되지만 제 1 극성의 오믹 전극을 설치한 제 1 전도형의 반도체층과는 상하 방향(LED의 연직 방향)으로 다른 위치에 있는 제 2 전도형의 반도체층 상에 형성된다. 제 1 극성의 전극은 pn 접합형 발광부에 구비되어 있는 발광층보다 위에 적층된 제 1 전도형의 반도체층에 형성되는 반면에, 제 2 극성의 오믹 전극은 발광층보다 아래쪽의 제 2 전도형의 반도체층에 형성된다. 예를 들면, 발광부를 이루는 제 2 전도형의 하부 클래드층, 하부 클래드층을 제공하기 위한 하지층인 제 2 전도형의 버퍼층, 또는 제 2 전도형의 브랙(Bragg) 반사층 등에 접촉시켜 제공한다.
제 1 극성의 오믹 전극이 양극[정극, (+)극]이면 대응하는 제 2 극성의 오믹 전극은 음극[부극, (-)극]이 된다. 제 1 전도형이 n형이면 이 n형 반도체층 상에 설치된 제 1 극성의 오믹 전극은 음극이 된다. 반대로 제 2 극성의 오믹 전극은 양 극이 된다. 제 1 전도형이 p형이면 제 1 극성의 오믹 전극은 양극이 되고, 따라서 제 2 극성의 오믹 전극은 음극이 된다.
제 1 극성의 오믹 전극은, 예를 들면 도전체와 거의 등전위를 이루는 결선(bonding)을 적용하기 위해서 반도체층의 표면에 설치된 오믹성 금속막으로 이루어진 대좌(pad) 전극으로서 형성될 수 있다. 또한, 대좌 전극과, 대좌 전극에 도 통시키고 발광층 또는 발광부 상의 제 1 전도형의 반도체층의 표면에 스프레드된 제 1 극성의 오믹 전극으로 구성될 수 있다. 제 1 전도형의 반도체층의 표면의 거의 전체 면에 제 1 극성의 오믹 전극을 스프레드하여 배치함으로써 LED를 발광시키기 위한 구동 전류를 순방향으로 평면적으로 확산시키는 효과를 올릴 수 있다.
순방향 전류는 제 1 극성의 오믹 전극이 양극이고 제 2 극성의 오믹 전극이 음극인 경우 양극에 정전압을 인가하고 음극에 그 정전압보다 낮은 전압을 인가했을 때에 양극성의 오믹 전극 간에 흐르는 전류이다. 또한, 제 1 극성의 오믹 전극이 음극이고 제 2 극성의 오믹 전극이 양극일 경우 음극에 부전압을 인가하고 양극에 그 부전압보다 높은 전압을 인가했을 때에 양극성의 오믹 전극 간에 흐르는 전류이다.
결선용의 대좌 전극에 더하여 제 1 전도형의 반도체층의 표면 상에 제 1 극성의 오믹성 전극을 모두 평면적으로 배치해서 LED로부터의 발광을 일으키기 위한 순방향 전류를 제 1 전도형의 반도체층을 통하여 발광부에 확산시키는 구성으로 했을 경우 스프레드된 전극과 대좌 전극은 전기적으로 도통시킬 필요가 있지만, 대좌 전극은 제 1 전도형의 반도체층에 대해서 오믹성 접촉을 나타내는 금속막으로 반드 시 구성할 필요는 없다. 대좌 전극을 제 1 전도형의 반도체층에 대해서 비오믹성의 접촉을 형성하는 재료로 구성하면 대좌 전극과 제 1 전도형의 반도체층 사이의 접촉 저항이 높아져 제 1 전도형의 반도체층을 통하여 LED를 구동시키기 위한 구동 전류가 대좌 전극의 저부로부터 발광부에 단락적으로 유통하는 것을 회피할 수 있다.
제 1 극성 오믹 전극에 전기적으로 도통시켜 형성된 대좌 전극은 그것으로의 결선 시에 있어서의 기계적 충격 또는 열적 충격이 제 1 전도형의 반도체층, 또는 발광을 일으키는 발광부에 파급되는 것을 억제하기 위해서 수 ㎛정도 층 두께의 두꺼운 금속막으로 구성된다. 이 때문에 대좌 전극의 투영 영역에 있는 발광부로부터의 발광은 대좌 전극을 이루는 두꺼운 금속막으로 인해 차폐되어 LED 외부로 취출될 수 없다. 따라서, 대좌 전극을 제 1 전도형의 반도체층에 대해서 비오믹성을 나타내는 재료로 구성하고 대좌 전극의 투영 영역에 있는 발광부으로의 단락적인 순방향 전류의 유통을 저지한 후에 대좌 전극에 도통하는 스프레드된 전극에 의해 제 1 전도형의 반도체층에 순방향 전류를 평면적으로 확산시키면 광전 변환 효율이 높은 고휘도의 LED를 얻을 수 있다.
대좌 전극과 전기적으로 도통시키고 제 1 전도형의 반도체층에 스프레드된 제 1 극성의 오믹 전극은 제 1 전도형의 반도체층의 표면, 또는 그 아래쪽의 발광부에 균일하게 순방향 전류를 확산할 수 있도록 배치된다. 예를 들면, 평면으로 볼 때 격자 형상, 망 형상, 동심원 형상, 또는 테두리 형상 등의 형상에서 포토리소그래피 기술 등을 이용하여 가공된 오믹성 금속막으로 구성될 수 있다. 게다가, 제 1 전도형의 반도체층으로 균등한 전류 밀도로 순방향 전류를 유통시키는 형상의 전극으로 구성된다. 예를 들면, 대좌 전극으로부터 제 2 극성의 오믹 전극으로 향하는 거리가 늘어남에 따라 간격을 좁히는 격자 형상의, 또는 그 거리에 따라 지름을 단계적으로 작게 한 동심원의 형상으로 구성된다.
발광층 또는 발광부보다 아래쪽의 규소 단결정 기판측에 있는 제 2 전도형의 반도체층에 제 2 극성의 오믹 전극을 배치하기 위해서는 그 오믹 전극을 형성하기 위한 영역에 존재하는 발광부를 제거할 필요가 있다. 다시 말해, 발광을 일으키는 발광부의 일부 영역을 감히 제거하여 발광을 일으킬 수 있는 영역의 면적을 줄여서 제공할 필요가 있다. 이 때문에, 제 2 극성의 오믹 전극은 결선이 가능한 최소한의 평면적을 갖는 전극으로 하여 제거하는 발광부의 영역이 과대해지는 것을 회피하는 것이 고휘도의 LED를 얻을 경우의 득책이 된다. 예를 들면, 제 2 극성의 오믹 전극은 결선에 필요한 대좌 전극만으로 구성될 수 있다. 제 2 극성의 오믹 전극을 겸하는 대좌 전극으로서 지름을 80㎛~150㎛로 하는 평면에서 볼 때의 원형의, 또한 한변의 길이를 80㎛~150㎛로 하는 평면에서 볼 때의 정방형의 금속 전극을 예시할 수 있다.
본 발명에 있어서 LED를 구성하는데 있어서의 또 다른 특징은 제 1 전도형의 규소 단결정 기판의 배면(발광부가 제공되어 있는 것과 반대측의 표면)에 광반사용 구멍을 형성하고 있는 것이다.
도 1은 광반사용 구멍(1B)을 형성한 규소 단결정 기판(1A)의 배면의 평면 모식도를 나타낸다. 광반사용 구멍(1B)은 도 1의 평면 모식도에 예시된 바와 같이 규 소 단결정 기판의 배면의 중앙부에 유일하게 형성하여도 상관없다. 또한, 동일한 개구 지름의 원주 형상 구멍을 기판 배면에 한결같이 복수의 개소에 걸쳐 형성하여도 상관없다. 광반사용 구멍의 수평 단면 형상은 원형에 한정되지 않고, 사각형 등의 방형, 육각형 등의 다각형 등으로 될 수 있다. 광반사용 구멍(1B)은 포토리소그래피 기술을 이용하고 소망의 수평 단면 형상의 광반사용 구멍(1B)을 얻도록 패터닝를 행한 후 불화 수소산(HF) 등을 이용하는 습식 에칭법 등으로 형성될 수 있다.
도 2는 광반사용 구멍(1B)의 단면 구조를 모식적으로 나타낸 수직(연직) 단면도이다. 광반사용 구멍(1B)의 폐쇄 상벽에는 규소 단결정으로 이루어진 박막층을 잔존시켜도 상관없지만 광반사용 구멍(1B)은 기판 배면으로부터 규소 단결정 기판에 접합시켜 설치된 상층(제 1 또는 제 2 전도형의 반도체층)(1C)을 향하여 관통하는 관통 구멍인 것이 가장 바람직하다. 관통 구멍인 경우는 그 관통 구멍에 면하는 상층(1C)의 하면이 광반사용 구멍(1B)의 내주면의 일부(폐쇄 상벽)를 이루고 있다. 도 2에 아울러 나타내지만, 광반사용 구멍(1B)의 내주면 및 규소 단결정 기판(1A)의 내면에는 금속막(1D)을 피착시킨다. 특히, 발광부와 대향하는 광반사용 구멍(1B)의 폐쇄 상벽에 피착된 금속막(1D)은 발광부로부터 출사되는 발광을 발광의 취출 방향으로 반사시키는 작용을 갖는다. 그러므로, 금속막(1D)은 발광부로부터의 발광에 대하여 높은 반사율을 갖는 금속 재료로 구성되는 것이 바람직하다. 예를 들면, 알루미늄(원소 기호: Al), 은(원소 기호: Ag), 또는 금(원소 기호: Au)으로 구성된다. 광반사용 구멍(1B)을 관통 구멍으로 하는 것이 바람직한 것은 이 폐쇄 상벽에서의 광반사를 효율적으로 행해지기 때문이다.
또한, 규소 단결정 기판(1A)을 피복하고 있는 금속막(1D)은 후술하는 LED 램프를 구성하기 위해 LED 칩을 지지하는 지지대와 규소 단결정 기판의 전기적인 접촉성을 양호하게 하는 작용을 갖는다. 특히, 금속막(1D)을 규소에 있어서 오믹 접촉을 하는 금속 재료로 구성하면 지지대와 규소 단결정 기판의 접촉 저항이 저감되고, 따라서 역방향의 과전류를 규소 단결정 기판의 내부를 통하여 발광부를 통과시키지 않고 효율적으로 제 2 극성의 오믹 전극으로 빠져나가는 효과를 올릴 수 있다. 규소 단결정에 관한 오믹 재료로서는 알루미늄(Al)이나 금(Au)을 예시할 수 있다.
광반사용 구멍의 내주면에 피착시킨 금속막과, 규소 단결정의 배면에 피착시킨 금속막을 동일한 금속막으로 구성해도 상관없다. 예를 들면, 규소 단결정에 대하여 오믹 접촉을 이루는 금속 재료로 광반사용 구멍의 내주면과 규소 단결정의 배면를 함께 피복하여도 상관없다. 오믹 접촉을 이루는 재료로 광반사용 구멍과 규소 단결정의 배면을 함께 피복함으로써 오믹 접촉을 이루는 영역이 확장되므로 역방향의 과전류를 규소 단결정 기판의 내부에 분산시켜 통류시킬 수 있다. 이 때문에, 규소 단결정 기판 내에 유입되는 역방향의 전류의 밀도를 저감할 수 있고, 보다 내전압성에 뛰어난 LED를 구성할 수 있다.
또한, 광반사용 구멍의 내주면에 피착시킨 금속막과, 규소 단결정의 배면에 피착시킨 금속막은 다른 금속 재료로 구성해도 상관없다. 이 경우 광반사용 구멍의 내주면에 피착시킨 금속막을 LED의 발광부로부터 출사되는 광에 대하여 높은 반사율을 갖는 금속 재료로 구성하는 것이 적합하다. 특히, 광반사용 구멍의 내주면에 피착시킨 금속막은 규소 단결정 기판의 배면을 피복하는 오믹 접촉성 금속보다 더욱 높은 효율로 발광부로부터의 발광을 반사할 수 있는 금속 재료로 구성하는 것이 바람직하다. 예를 들면, 광반사용 구멍 이외의 규소 단결정 기판의 배면의 영역을 알루미늄막으로 피복하고 광반사용 구멍의 내주면에는 은(Ag)막을 피착시키는 구성을 예시할 수 있다. 발광부와 대향하는 위치에 있는 광반사용 구멍의 저면에 이와같은 고반사율의 금속막을 피착시키면 고휘도의 LED를 얻는 것에 유리하다.
본 발명에 의한 LED 램프는 발광부 상에 설치된 정 또는 부의 제 1 극성의 오믹 전극과, 기판의 제 1 전도형의 규소 단결정의 배면측에 설치된 상기 금속막을 등전위가 되도록 전기적으로 접속하여 제작한다. 발광부 상에 설치된 제 1 전도형의 반도체층 상의 제 1 극성의 오믹 전극과 제 1 전도형의 규소 단결정 기판을 거의 등전위에 전기적으로 접속하는 것은, 예를 들면 그들을 등전위에 있는 동일한 단자에 결선하고 전기적으로 접속하는 방법에 의해 간편하게 달성될 수 있다.
본 발명에 의한 제 2 pn 접합 구조는, 그 역방향의 내전압(상기 전압 VB이다.)이 LED의 발광부를 구성하는 제 1 pn 접합의 역방향 전압(상기 전압 VR이다.)보다 낮은 값이 되도록 구성되어 있다. 따라서, 상기와 같이 전기적 결선을 이룸으로써 부주의로 역방향의 전압이 인가되었을 때에 발생하는 역방향으로의 과전류를 발광부가 아닌, 예를 들면 제 2 전도형의 반도체층 상의 정 또는 부 중 어느 하나의 제 2 극성의 제 2 오믹 전극을 경유해서 LED의 외부로 빠져나갈 수 있다. 따라서, 부주의의 역방향 과전류의 통류로 인한 LED의 발광부의 파괴를 회피할 수 있고 내 전압성에 뛰어난 LED 램프를 초래할 수 있다.
상기의 광반사용 구멍을 형성한 규소 단결정 기판의 배면측에 배치하는 금속막을 규소 단결정과 오믹 접촉하는 금속 재료로 구성하고, 금속막과 규소 단결정 기판 사이의 역방향 과전류의 통류에 대한 전기 저항을 저감하는 구성으로 하여 상기와 같이 등전위를 이루는 결선을 행하면 보다 효율적으로 규소 단결정 기판을 통하여 제 2 극성의 오믹 전극에 역방향의 과전류를 유통시킬 수 있다. 다시 말해, 보다 내전압성에 뛰어난 LED 램프를 얻는 것의 효과가 있다.
한편으로, 본 발명에 의한 pn 접합 구조는 그 내전압(상기 전압 VB이다.)이 pn 접합형 발광부를 갖는 LED의 순방향 전압(상기 전압 VF이다.)보다 높은 값이 되도록 구성되어 있다. 따라서, 상기와 같이 전기적 결선을 이룸으로써 LED를 발광시키기 위해 정상적으로 순방향으로 통류되는 구동 전류가 규소 단결정 기판에 불필요하게 누설되는 것을 방지할 수 있다. 따라서, 부주의로 인가되는 역방향의 과전압에 대하여 내전압성이 뛰어나고, 또한 광전 변환 효율도 뛰어난 LED 램프를 초래할 수 있다.
게다가, LED 램프를 제작하기 위해 LED를 구성하는데 이용한 제 1 전도형의 규소 단결정 기판의 배면측에 설치된 상기 금속막과, 그 금속막과 접촉하는 지지대의 영역을 등전위로서 램프를 구성하면 부주의로 인가되는 역방향의 과전류에 대하여 내전압성이 뛰어난 램프를 구성할 수 있다. 제 1 전도형의 규소 단결정 기판의 배면의 금속막과, 그것을 지지 고정하는 도전성의 지지대의 영역을 평면적으로 넓 게 전기적으로 접촉시켜 등전위로 함으로써 규소 단결정 기판의 내부를 유통하는 역방향의 과전류의 밀도를 감소시킨다. 따라서, 보다 부주의한 역방향의 과전류로 LED 램프를 구성하는 LED가 파괴되는 것을 방지하는 것에 보다 효과가 있다. 본 발명에서는 규소 단결정 기판의 배면의 금속막과, 그것과 전기적으로 접촉하고 있는 지지대의 도전성 영역을 등전위로 하는 전기적 결선을 행할 경우에도 규소 단결정 기판의 배면의 금속막과 제 1 극성의 전극은 마찬가지로 등전위로 된다.
(실시예 1) 본 실시예 1에서는 제 1 전도형의 p형 규소 단결정을 기판으로서 사용하고, 그 기판 상에 적층시킨 제 2 전도형의 n형 반도체 재료로 이루어지는 반도체층으로 구성한 내전압성을 향상시키기 위한 제 2 pn 접합 구조를 내포하는 LED를 제작할 경우를 예로 하여 본 발명의 내용을 구체적으로 설명한다.
도 3은 본 실시예로 제작한 발광부에 구비되어 있는 제 1 pn 접합에 더하여 발광부 이외에 내전압성을 향상시키기 위한 제 2 pn 접합 구조를 내포하는 LED의 평면 모식도이다. 또한, 도 4는 도 3에 나타낸 고내전압형 LED의 파선(Ⅳ-Ⅳ선)에 따른 단면 모식도이다.
LED(10)를 제작하기 위한 적층 구조체(100)는 붕소(원소 기호: B)를 도프한 표면을 (111) 결정면으로 하는 p형 규소 단결정(따라서, 본 실시예 1에서 제 1 전도형은 p형이다.)을 기판(101)으로서 형성했다. 규소 단결정 기판(101)의 (111) 결정면으로 이루어지는 표면에는 p형 탄화 규소(SiC) 박막층(층 두께 약 2㎚)(102)을 형성했다. 제 1 전도형의 p형 SiC 박막층(102)의 표면에는 규소(원소 기호: Si)를 도프한 n형 질화 갈륨(GaN)층(층 두께 약 3㎛, 캐리어 농도 약 4×1018㎝-3)(103)을 직접 접합시켜 설치했다. 이 n형 GaN층(103)은 본 발명이 말하는 제 2 전도형(본 실시예 1에서는 n형이다.)의 반도체층에 해당한다.
제 1 전도형인 p형 SiC 박막층(102)과 제 2 전도형인 n형 GaN층(103)을 접합시켜 설치함으로써 부주의로 역방향에 인가되는 과전압에 따라 발광부(40)에 과전류가 통류하는 것을 회피하기 위한 제 2 pn 접합 구조부(30)를 형성했다.
별도로 적층 구조체(100)를 형성하는데도 사용한 것과 동일한 저항율, 캐리어 농도 및 두께의 붕소 도프 (111) 규소 단결정 기판 상에 상기와 동일한 사양의 p형 SiC 박막층 및 n형 GaN층을 기상 성장시켜 pn 접합을 형성했다. p형 규소 단결정 기판의 배면측에 일반적인 진공 증착 수단에 의해 알루미늄(원소 기호: Al)막을 피착시킨 후 신터링하여 오믹 전극을 이루었다. n형 GaN층의 표면에는 란탄(원소 기호: La)·Al 합금 진공 증착막으로 이루어진 오믹 전극을 형성하고, 이 pn 접합의 역방향의 내전압(본 발명이 말하는 VB이다.)을 측정했다. 역방향 전류를 10㎂로 했을 때의 내전압은 약 7.1볼트(V)였다.
pn 접합 구조부(30)의 한 구성 요소인 n형 GaN층(103) 상에는 인듐(원소 기호: In) 조성비를 다르게 한 복수의 상(phase)으로 이루어진 n형 질화 갈륨·인듐 혼정(Ga1 -αInαN: 평균적인 In의 조성비(=α)는 0.19이다.)층을 우물층으로 하여 n형 질화 알루미늄·갈륨 혼정(Al0.01Ga0.99N)층을 장벽층으로 하는 다중 양자 우물 구조로 이루어지는 발광층(104)을 적층했다. 다중 양자 우물 구조의 발광층(104)은 우 물층과 장벽층 쌍의 수(페어 수)를 5로서 형성했다. n형 발광층(104) 상에는 p형 Al0 .05Ga0 .95N층(층 두께 약 50㎚, 캐리어 농도 약 3×1017㎝-3)으로 이루어지는 상부 클래드층(105)을 적층시켰다. 이에 따라, n형 GaN층(103)으로 이루어지는 하부 클래드층과, 발광층(104)과, 상부 클래드층(105)으로부터 pn 접합형 더블 헤테로 접합 구조형의 발광부(40)를 형성했다. 상부 클래드층(105) 상에는 제 1 전도형, 즉 본 실시예 1에서는 p형 GaN층(106)을 콘택트층으로서 적층시켰다.
p형 규소 단결정 기판(101) 상에 제 1 및 제 2 전도형을 갖는 상기 각 반도체층(102~106)을 동일한 분자선 에피택셜(MBE)법으로 기상 성장시켜 적층 구조체(100)의 형성을 종료한 후 제 2 전도형(본 실시예 1에서는 n형이다.)의 반도체층에 제 2 극성(본 실시예 1에서는 음극이다.)의 오믹 전극(108)을 설치한 영역에 한하여 그 위에 있는 반도체 각 층(104~106)을 제거했다. 반도체 각 층(104~106)은 일반적인 포토리소그래피 기술을 이용하여 패터닝한 영역을 선택적으로 드라이 에칭 수단에 의해 제거했다.
드라이 에칭 수단을 이용하여 노출시킨 n형 GaN층(103)의 표면에는 제 2 전도형의 반도체층(본 실시예 1에서는 n형 반도체층)을 위한 제 2 극성의 오믹 전극(108)을 형성했다. 결선용의 대좌(pad) 전극을 겸용하는 이 제 2 극성(음극)의 오믹 전극은 막 두께를 약 2㎛로 하는 La·Al 합금 진공 증착막으로 구성했다. 제 2 극성의 오믹 전극을 겸하는 대좌 전극(108)은 평면에서 볼 때 한 변의 길이를 약 120㎛으로 하는 정방형으로 하였다.
한편, 적층 구조체(100)의 최표층을 이루는 제 1 전도형(본 실시예 1에서는 p형)의 p형 GaN 콘택트층(106)의 표면의 일부 영역에는 평면에서 볼 때 거의 정방형의 금(원소 기호: Au)·게르마늄(원소 기호: Ge) 합금막으로 이루어지는 결선용 대좌 전극(107a)을 형성했다. 대좌 전극(107a)의 형상은 한 변의 길이를 약 110㎛로 하는 정방형으로 하였다. 또한, 결선용 대좌 전극(107a)에 전기적으로 도통시켜서 Au·니켈(원소 기호: Ni) 합금으로 이루어진 제 1 극성(본 실시예 1에서는 양극)의 오믹 전극(107b)을 형성했다. 제 1 극성의 오믹 전극(107b)은 상기 드라이 에칭을 행한 후에 잔존하는 제 1 전도형(본 실시예 1에서는 p형)의 p형 GaN 콘택트층(106)의 전체 면에 거의 균등하게 LED 구동용 전류를 확산시키기 위해 격자 형상으로 배치했다(도 3 참조).
또한, 규소 단결정 기판(101)의 배면에는 일단, 일반적인 포토리소그래피 기술을 이용하여 패터닝을 행한 후 불화 수소산을 사용하고, 패터닝한 영역에 있는 기판(101)을 이루는 규소 단결정을 에칭에 의해 제거하여 광반사용 구멍(109)을 형성했다. 규소 단결정 기판(101)은 광반사용 구멍(109)의 폐쇄 상벽(109a)에 상기 제 1 전도형의 SiC층(102)이 노출될 때까지 에칭하였다. 이에 따라, p형 SiC층(102)의 하면을 폐쇄 상벽(109a)으로 하는 광반사용 구멍(109)을 규소 단결정 기판(101)의 중앙에 형성했다. 규소 단결정 기판(101)을 관통하는 광반사용 구멍(109)의 수평 단면 형상은 원형으로 하고, 그 원형 단면의 지름은 약 150㎛로 하였다.
광반사용 구멍(109)의 폐쇄 상벽(109a) 및 측벽(109b), 및 광반사용 구 멍(109) 이외의 규소 단결정 기판(101)의 배면에는 그들의 표면을 피복하도록 일반적인 진공 증착 수단을 이용하여 알루미늄(Al)막(110)을 피착시켰다.
그 후, 일반적인 재단 수단에 의해 개별의 소자(칩)로 분리하고, 한 변을 약 350㎛으로 하는 평면에서 볼 때 정방형의 칩(chip) 형상의 LED(10)를 얻었다. LED(10)의 오믹 전극(107b,108) 사이에 순방향으로 전류를 통류하면 pn 접합형 헤테로 접합 구조의 발광부(40)를 구비한 LED(10)로부터 파장을 약 450㎚로 하는 청색광이 출사된다. 순방향 전류를 20㎃로 했을 때의 LED(10)의 순방향 전압(VF)은 3.5V였다. 순방향 전류를 10㎂로 했을 때의 VF는 2.9V가 되었다. 또한, 역방향 전류를 10㎂로 했을 때의 LED(10)의 역방향 전압은 15.0V가 되었다.
(실시예 2) 본 실시예 2에서는 상기 실시예 1에 기재된 LED(10)를 사용하여 본 발명에 의한 높은 내전압성을 갖는 LED 램프를 제작한 경우를 예로 하여 본 발명의 내용을 구체적으로 설명한다.
도 5는 LED 램프(50)의 단면 구조를 모식적으로 나타낸다. 도 5에 있어서 도 3 및 도 4에 나타낸 것과 동일한 구성 요소에 대해서는 동일한 부호를 부여하여 나타내어진다.
LED 램프(50)는 실시예 1에 기재된 칩 형상의 LED(10)를 지지대(501)에 배치 고정하여 제작했다. LED(10)의 p형 규소 단결정 기판(101)의 배면의 금속막(110)은 지지대(501)의 평탄한 표면부(501a)와 전기적으로 도통시키기 위해 일반적인 도전성의 은(Ag)계 페이스트제(111)로 접착시켰다. 또한, 지지대(501)의 표면부(501a) 와 전기적으로 도통시킨 결선용 전극 단자(502)와 실시예 1에 기재된 제 1 극성(실시예 1에서는 양극이며, 본 실시예 2에 있어서도 양극이다.)의 대좌 전극(107a)을 금(Au)선(503)으로 전기적으로 접속했다. 이에 따라, 제 1 전도형(본 실시예 2에서는 p형)의 규소 단결정 기판(101)의 배면의 금속막(110)과, 대좌 전극(107a)에 도통하는 제 1 극성(본 실시예 2에서는 양극)의 격자 형상 오믹 전극(107b)을 등전위로 하였다
한편, 상기 실시예 1에 기재된 제 2 극성(=음극)의 오믹 전극(108)은 지지대(501)의 본체 및 표면부(501a) 모두와 전기적으로 절연시켜서 설치된 다른 한쪽의 결선용 전극 단자(504)에 금선(505)으로 전기적으로 접속했다. 다시 말해, 제 1 전도형(=p형)의 규소 단결정 기판(101)의 배면의 금속막(110)과 제 1 극성의 오믹 전극(=양극)을 제 2 극성의 오믹 전극(=음극)과는 등전위로 되는 것을 피하는 결선을 행하였다. 그 다음에, 일반적인 반도체 소자 봉지용 에폭시 수지(506)로 LED(10)의 외주위를 피복(몰드)하여 LED 램프(50)로 하였다.
제 1 전도형(본 실시예 2에서는 p형)의 규소 단결정 기판(101)과 제 1 극성의 오믹 전극(본 실시예 2에서는 양극)의 쌍방에 전기적으로 도통하는 전극 단자(502)와, 제 2 극성의 오믹 전극(본 실시예 2에서는 음극)에 전기적으로 도통하는 전극 단자(504) 사이에 순방향으로 전류를 흘리고 LED 램프(50)의 광학적 및 전기적 특성을 측정했다. 주된 발광 스펙트럼의 파장은 약 450㎚이며, 상기 실시예 1에 기재된 칩 형상의 LED(10)와 그 정도의 변화는 없었다. 일반적인 적분구를 이용하여 측광된 LED 램프(50)의 광도는 약 3칸델라(cd)이며, 비교를 위해서 규소 단결 정 기판(101)에 광반사용 구멍 및 금속막을 형성하하지 않고 구성된 LED에 상기 결선을 행하여 얻어진 광도의 약 1.5배가 되었다.
또한, 순방향으로 20㎃의 순방향 전류를 통류시킨 경우의 순방향 전압(VF)은 3.5V이며, 순방향 전류를 10㎂로 했을 때의 VF는 2.9V였다. 역방향 전류를 10㎂로 했을 때의 LED 램프(50)의 역방향 전압(VR)은 약 15V이며, LED 램프를 이루기 위한 상기 결선 및 몰드(mold)를 행한 후에 있어서도 순 및 역방향 전압에 그 정도의 변화는 없었다.
다음에 LED 램프(50)에 고의로 역방향에 과전압을 인가하고 내전압성을 시험하였다. 이 내전압성 시험은 용량 100 피코패럿(pF) 및 저항 1.5킬로옴(㏀)을 부가한 전기 회로를 이용하여 LED 램프(50)의 양쪽 전극 단자(502,504) 사이에 역방향으로 500V~1000V의 과전압을 인가하여 실시했다. 과전압을 인가한 후 LED 램프(50)를 이루는 LED 칩(10)의 순방향 전압(VF)을 다시 측정하였는데 내전압성 시험의 이전과 거의 같은 약 3.6V였다. 즉, 과전압을 고의로 인가하여도 발광부(40)에 구비되어 있는 pn 접합은 그 과전류로부터 보호되어 파괴되지 않고 정상적인 정류 특성을 발현하는 것으로 나타났다. 이것은 LED 칩(10)의 역방향 전압(VR)보다 낮은 내전압의 제 2 pn 접합 구조부(30)를 발광부(40)의 바로 아래에 설치했으므로 역방향으로 과전압이 인가되어도 과전류를 제 1 극성의 오믹 전극(107b)(=양극)과 등전위가 되도록 결선된 금속막(110)으로부터 제 1 전도형(=p형)의 규소 단결정 기판(101)을 통하여 발광부(40)를 우회하여 제 2 극성의 오믹 전극(108)(=음극)으로 통류되기 위해서라고 해석된다.
(실시예 3) 본 실시예 3에서는 제 1 전도형의 p형 규소 단결정 기판과, 그 위에 적층시킨 제 2 전도형의 n형 Ⅲ족 질화물 반도체층으로 구성된 내전압성을 향상시키기 위한 제 2 pn 접합 구조를 내포하는 LED를 제작하는 경우를 예로 하여 본 발명의 내용을 구체적으로 설명한다.
도 6은 본 실시예 3으로 제작한 발광부에 구비되어 있는 pn 접합에 더하여 발광부 이외에 내전압성을 향상시키기 위한 pn 접합 구조를 내포하는 LED(20)의 평면 모식도이다. 또한, 도 7은 도 6에 나타낸 고내전압형 LED(20)의 파선(Ⅶ-Ⅶ선)에 따른 단면 모식도이다.
LED(20)을 제작하기 위한 적층 구조체(200)는 붕소(B)를 도프한 표면을 (001) 결정면으로 하는 p형 규소 단결정(따라서, 본 실시예 3에서 제 1 전도형은 p형이다.)를 기판(201)으로 형성했다.
p형 규소 단결정 기판(201)의 (001) 결정면으로 이루어진 표면에는 n형 질화 알루미늄(AlN) 박막층(층 두께 약 15㎚)(202)을 직접 접합시켜 설치했다. 제 1 전도형과는 반대인 전도형(본 실시예 3에서는 n형이다.)의 n형 AlN 박막층(202)은 MBE법으로 형성했다. 이 n형 AlN 박막층(202)은 본 발명이 말하는 제 2 전도형(본 실시예 3에서는 n형이다.)의 반도체층에 해당한다. 이에 따라, 부주의로 역방향에 인가되는 과전압으로 인해 발광부(41)에 과전류가 통류하는 것을 회피하기 위한 제 2 pn 접합 구조부(31)를 형성했다.
n형 AlN 박막층(202)의 표면에는 규소(Si)를 도프한 n형 섬아연광 결정형의 GaN층(층 두께 약 2㎛, 캐리어 농도 약 2×1018㎝-3)(203)을 적층시켰다.
별도로, 상기 pn 접합 구조부(31)를 형성하는데 사용한 것과 동일한 저항율, 캐리어 농도 및 두께의 붕소 도프 (001) 규소 단결정 기판 상에 상기와 동일한 사양의 제 2 전도형의 n형 AlN층 및 n형 GaN층을 MBE법으로 기상 성장시켜 pn 접합 구조를 형성했다. 제 1 전도형의 p형 규소 단결정 기판의 배면측에 일반적인 진공 증착 수단에 의해 금(Au)막을 피착시킨 후 신터링하여 오믹 전극을 이루었다. n 형 GaN층의 표면에는 티타늄(원소 기호: Ti)막으로 이루어진 오믹 전극을 형성하고, 이 pn 접합의 역방향의 내전압(본 발명이 말하는 VB이다.)을 측정했다. 역방향 전류를 10㎂로 할 때의 내전압은 약 7.4V였다.
제 2 전도형(본 실시예 3에서는 n형이다.)의 n형 입방정 GaN층(203) 상에는 상기 실시예 1에 기재한 n형 발광층(204), p형 상부 클래드층(205), 및 p형 GaN으로 이루어진 콘택트층(206)을 순차적으로 MBE법에 의해 적층하고 적층 구조체(200)를 형성했다.
그 후, 상기 실시예 1에 기재된 순서로 상기 실시예 1과 같이 제 1 극성의 오믹 전극(본 실시예 3에서는 양극)(207b), 그를 위한 대좌 전극(207a), 및 제 2 극성의 오믹 전극(본 실시예 3에서는 음극이다.)(208)을 형성하여 LED(20)를 얻었다. 또한, 본 실시예 3에서는 제 1 극성의 오믹 전극(207b)을 도 6의 평면 모식도에 나타낸 바와 같이 격자 형상으로 배치하고, LED 구동 전류를 제 1 전도형의 p형 GaN으로 이루진 콘택트층(206)의 거의 전체 면에 확산시키도록 형성했다.
또한, 규소 단결정 기판(201)의 배면을 래핑(wrapping)하고 연마하여 원래 약 300㎛였던 두께를 약 220㎛로 삭감하였다. 그 후, 박층화한 규소 단결정 기판(201)의 배면에, 일단 일반적인 포토리소그래피 기술을 이용하여 패터닝를 행한 후 패터닝한 영역에 있는 기판(201)을 이루는 규소 단결정을 불화 수소산을 이용한 습식 에칭 수단에 의해 제거하여 광반사용 구멍(209)을 형성했다. 규소 단결정 기판(201)은 광반사용 구멍(209)의 폐쇄 상벽(209a)에 상기 제 2 전도형의 AlN층(202)이 노출될 때까지 에칭했다. 이에 따라, n형 AlN층(202)의 하면을 폐쇄 상벽(209a)으로 하는 광반사용 구멍(209)을 제 1 전도형의 규소 단결정 기판(201)에 복수 형성했다. 규소 단결정 기판(201)을 관통하는 광반사용 구멍(209)의 수평 단면 형상은 원형으로 하고, 그 원형 단면의 지름은 약 80㎛로 하였다. 각각의 광반사용 구멍(209)의 수평 단면상의 중심은 상기 p형 GaN으로 이루어진 콘택트층(206)의 표면에 접촉시켜 배치한 제 1 극성의 오믹 전극(207b)의 각 격자 형상의 중심과 거의 일치시켜 형성했다.
광반사용 구멍(209)의 주변에 있는 제 1 전도형의 규소 단결정 기판(201)의 배면에는 그 표면을 피복하도록 일반적인 진공 증착 수단을 이용하여 알루미늄(Al)막(210)을 피착시켰다. 광반사용 구멍(209)의 폐쇄 상벽(209a) 및 측벽(209b)을 구태여 알루미늄 막으로 피착시키지는 않았다.
칩 형상으로 재단한 LED(20)의 규소 단결정 기판(201)의 배면에 있어서 광반사용 구멍(209)의 폐쇄 상벽(209a)까지 도달하도록 광반사용 구멍(209)의 측벽(209b)을 따라 금속막에 대용시켜 은(Ag)계 페이스트제(211)를 스며들게 했다. 그 후, 규소 단결정 기판(201)의 배면에 설치된 금속막(210)의 표면을 덮도록 한층더 은계 페이스트제(211)를 기판(201)의 배면의 전체 면에 도포한 다음 상기 실시예 2에 기재된 지지대에 고정했다. 상기 실시예 2와 같이 제 1 전도형(본 실시예 3에서는 p형이다.)의 p 형 규소 단결정 기판(201)의 배면의 금속막(210) 및 은 페이스트제(211)와, 제 1 극성의 오믹 전극(207b)이 등전위가 되도록 결선을 행하였다. 제 2 극성의 오믹 전극(본 실시예 3에서는 음극이다.)(208)은 제 1 극성의 오믹 전극(207b)을 결선한 전극 단자와 전기적으로 절연되어 있는 다른 전극 단자와 결선 했다. 결선 후 LED(20)의 외주위를 반도체 소자 봉지용의 에폭시 수지로 몰드하여 LED 램프를 이루었다.
LED 램프의 제 1 극성의 오믹 전극과 도통하는 전극 단자와, 제 2 극성의 오믹 전극과 도통하는 전극 단자 사이에 순방향으로 20㎃의 순방향 전류를 통류시켰을 때의 순방향 전압(VF)은 약 3.6V였다. 또한, 역방향 전류를 10㎂로 했을 때의 역방향 전압(VR)은 약 15.0V였다. 얻어진 광도는 규소 단결정 기판에 광반사용 구멍 및 금속막을 형성하지 않고 구성한 LED 램프의 약 1.4배가 되었다.
제작된 LED 램프 중에서 30개의 램프를 추출하여 상기 실시예 2에 기재된 수법으로 내전압 시험을 하였다. 그 결과, 1000V의 과전압을 고의로 역방향으로 인가했을 때에 발광부에 구비되어 있는 제 1 pn 접합에 의한 정상적인 정류 특성이 재현되지 않고 발광부가 파괴되었다고 판단되는 LED 램프는 없었다. 즉, 부주의 또는 고의로 역방향에 과전압이 인가되어도 본 발명에 기재된 바와 같이 VF 및 VR에 관련 된 내전압(VB)을 갖는 제 2 pn 접합 구조를 내포시킴으로써 내전압성이 높은 LED 램프를 안정하게 공급할 수 있는 것이 나타내어진다.
본 발명에 의한, 발광 다이오드는 내전압을 향상시켜도 소형화와 가격 저감이 가능해진다. 게다가, 광반사용 구멍의 내주면을 금속막으로 피복하고, 발광부로부터 출사되는 광을 발광의 취득 방향으로 반사시킴으로써 발광을 효율적으로 취출할 수 있고 발광 강도에도 뛰어나다.
본 발명에 의한 LED 램프는 정전기 등으로 인한 부주의로 발생한 역방향의 과전류를 규소 단결정 기판 내에 평면적으로 효율적으로 분산하여 저밀도로 통류시킬 수 있고 내전압성에 뛰어나다.
또한, 본 발명에 의한 LED 램프는 LED의 발광부에 역방향의 과전류가 부주의로 유통하는 것을 회피할 수 있고, 따라서 역방향의 내전압성에 특히 뛰어나다.
Claims (11)
- 제 1 전도형의 규소 단결정 기판(101); 그 규소 단결정 기판상의 Ⅲ족 질화물 반도체로 구성된 제 1 pn 접합 구조부를 포함하는 발광부(40); 상기 발광부 상에 설치된 제 1 전도형의 반도체 상에 형성된 제 1 극성의 오믹 전극(107b); 및 규소 단결정 기판에 관하여 발광부와 동일측의 제 2 전도형의 반도체 상에 형성된 제 2 극성의 오믹 전극(108)이 구비되어 있는 발광 다이오드(10)에 있어서:상기 제 1 전도형의 규소 단결정 기판으로부터 발광부에 걸친 영역에 제 2 pn 접합 구조부(30)를 구성함과 아울러,제 1 pn 접합 구조부와 제 2 pn 접합 구조부가 동일 극성의 오믹 전극에 병렬 접속되며, 제 2 pn 접합 구조부의 역방향의 내전압은 제 1 pn 접합 구조부의 순방향 전압을 초과하여 높고, 또한, 제 1 pn 접합 구조부의 역방향 전압보다 작은 범위에 있으며,상기 규소 단결정 기판의 발광부가 설치되는 측과는 반대측의 기판 배면으로부터 적층 방향을 향하여 규소 단결정 기판에 광반사용 구멍(109)을 형성하고, 상기 광반사용 구멍은 기판 배면으로부터 규소 단결정 기판에 접합시켜 설치되어 있는 상층을 향하여 관통하는 관통 구멍이며, 상기 관통 구멍에 면하는 상층 하면이 광반사용 구멍의 내주면의 일부를 이루고, 상기 광반사용 구멍의 내주면 및 규소 단결정 기판의 기판 배면을 금속막(110)으로 피복한 것을 특징으로 하는 발광 다이오드.
- 제 1 항에 있어서,상기 제 2 전도형의 반도체는 발광부로부터의 발광을 투과할 수 있는 반도체 재료로 구성되며, 상기 규소 단결정 기판의 표면에 접합시켜 설치되어 있고,상기 제 2 pn 접합 구조부는 상기 규소 단결정 기판(101)과 상기 제 2 전도형의 반도체층(1C)으로 구성되는 것을 특징으로 하는 발광 다이오드.
- 제 1 항에 있어서,발광부로부터의 발광을 투과할 수 있는 제 1 전도형의 반도체 재료로 구성된 제 1 전도형의 반도체층이 상기 규소 단결정 기판의 표현에 형성되며,상기 제 2 전도형의 반도체는 상기 제 1 전도형의 반도체층에 접합되어 설치되어 있고,상기 제 2 pn 접합 구조부(30)는 상기 제 1 전도형의 반도체층과 상기 제 2 전도형의 반도체층으로 구성되는 것을 특징으로 하는 발광 다이오드.
- 삭제
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,상기 기판 배면을 피복하는 금속막은 규소 단결정 기판에 대하여 오믹 접촉성을 나타내는 금속 재료로 이루어지는 것을 특징으로 하는 발광 다이오드.
- 제 5 항에 있어서,상기 광반사용 구멍의 내주면을 피복하는 금속막은 규소 단결정 기판에 대하여 오믹 접촉성을 나타내는 금속 재료로 이루어지는 것을 특징으로 하는 발광 다이 오드.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,상기 광반사용 구멍의 내주면을 피복하는 금속막, 및 기판 배면을 피복하는 금속막은 다른 금속 재료으로 이루어지는 것을 특징으로 하는 발광 다이오드.
- 제 7 항에 있어서,상기 광반사용 구멍의 내주면을 피복하는 금속막은 기판 배면을 피복하는 금속막에 비하여 발광부로부터 출사되는 광에 대하여 보다 반사율이 높은 금속 재료로 이루어지는 것을 특징으로 하는 발광 다이오드.
- 제 1 항 내지 제 3 항 중 어느 한 항에 기재된 발광 다이오드를 사용하여 구성되어 있는 것을 특징으로 하는 발광 다이오드 램프.
- 제 9 항에 있어서,상기 제 1 극성의 오믹 전극, 및 금속막 중 적어도 기판 배면의 금속막이 등전위로 접속되어 있는 것을 특징으로 하는 발광 다이오드 램프.
- 제 9 항에 있어서,상기 제 1 극성의 오믹 전극, 금속막, 및 발광 다이오드를 고정함과 아울러, 금속막과 전기적으로 접촉하는 지지대가 등전위로 되도록 접속되어 있는 것을 특징으로 하는 발광 다이오드 램프.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005227622A JP4890813B2 (ja) | 2005-08-05 | 2005-08-05 | 発光ダイオード及び発光ダイオードランプ |
| JPJP-P-2005-00227622 | 2005-08-05 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20080035670A KR20080035670A (ko) | 2008-04-23 |
| KR100984750B1 true KR100984750B1 (ko) | 2010-10-01 |
Family
ID=37727431
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020087005149A KR100984750B1 (ko) | 2005-08-05 | 2006-08-03 | 발광 다이오드 및 발광 다이오드 램프 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US8071991B2 (ko) |
| JP (1) | JP4890813B2 (ko) |
| KR (1) | KR100984750B1 (ko) |
| TW (1) | TWI322513B (ko) |
| WO (1) | WO2007018250A1 (ko) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4766966B2 (ja) * | 2005-09-07 | 2011-09-07 | 京セラ株式会社 | 発光素子 |
| JP2009049371A (ja) * | 2007-07-26 | 2009-03-05 | Sharp Corp | 窒化物系化合物半導体発光素子およびその製造方法 |
| WO2009125953A2 (ko) * | 2008-04-06 | 2009-10-15 | Song June O | 발광 소자 |
| KR101916144B1 (ko) * | 2012-05-16 | 2018-11-08 | 엘지이노텍 주식회사 | 발광소자, 발광소자 패키지 및 라이트 유닛 |
| JP2015056648A (ja) * | 2013-09-13 | 2015-03-23 | 株式会社東芝 | 半導体発光素子およびそれを用いた発光装置 |
| JP6553336B2 (ja) * | 2014-07-28 | 2019-07-31 | エア・ウォーター株式会社 | 半導体装置 |
| JP6661330B2 (ja) * | 2015-10-27 | 2020-03-11 | 株式会社ディスコ | Ｌｅｄ基板の形成方法 |
| US10054849B2 (en) * | 2016-05-17 | 2018-08-21 | Seiko Epson Corporation | Light source device and projector |
| JP6822452B2 (ja) * | 2018-08-23 | 2021-01-27 | セイコーエプソン株式会社 | 光源装置およびプロジェクター |
| CN115295705A (zh) * | 2022-07-07 | 2022-11-04 | 厦门市三安光电科技有限公司 | 一种发光二极管、发光装置及其车灯 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08264898A (ja) * | 1995-03-23 | 1996-10-11 | Mitsubishi Electric Corp | 半導体レーザ装置 |
| JPH0936427A (ja) * | 1995-07-18 | 1997-02-07 | Showa Denko Kk | 半導体装置及びその製造方法 |
Family Cites Families (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE1789021C3 (de) * | 1967-09-25 | 1975-04-10 | Hitachi, Ltd., Tokio | Zenerdiode und Verfahren zu ihrer Herstellung |
| JPS5261982A (en) | 1975-11-18 | 1977-05-21 | Toshiba Corp | Semiconductor light emitting device |
| EP1450415A3 (en) * | 1993-04-28 | 2005-05-04 | Nichia Corporation | Gallium nitride-based III-V group compound semiconductor device |
| US5751752A (en) * | 1994-09-14 | 1998-05-12 | Rohm Co., Ltd. | Semiconductor light emitting device and manufacturing method therefor |
| JP3557011B2 (ja) * | 1995-03-30 | 2004-08-25 | 株式会社東芝 | 半導体発光素子、及びその製造方法 |
| JP3787202B2 (ja) | 1997-01-10 | 2006-06-21 | ローム株式会社 | 半導体発光素子 |
| US6069394A (en) * | 1997-04-09 | 2000-05-30 | Matsushita Electronics Corporation | Semiconductor substrate, semiconductor device and method of manufacturing the same |
| US6239033B1 (en) * | 1998-05-28 | 2001-05-29 | Sony Corporation | Manufacturing method of semiconductor device |
| JP3663281B2 (ja) * | 1997-07-15 | 2005-06-22 | ローム株式会社 | 半導体発光素子 |
| US6078064A (en) * | 1998-05-04 | 2000-06-20 | Epistar Co. | Indium gallium nitride light emitting diode |
| JP2000188425A (ja) | 1998-12-22 | 2000-07-04 | Nichia Chem Ind Ltd | 発光ダイオード |
| US6657237B2 (en) * | 2000-12-18 | 2003-12-02 | Samsung Electro-Mechanics Co., Ltd. | GaN based group III-V nitride semiconductor light-emitting diode and method for fabricating the same |
| US6541799B2 (en) * | 2001-02-20 | 2003-04-01 | Showa Denko K.K. | Group-III nitride semiconductor light-emitting diode |
| TW545698U (en) * | 2001-12-28 | 2003-08-01 | United Epitaxy Co Ltd | LED packaging structure with a static charge protecting device |
| US20060162768A1 (en) * | 2002-05-21 | 2006-07-27 | Wanlass Mark W | Low bandgap, monolithic, multi-bandgap, optoelectronic devices |
| US6642550B1 (en) * | 2002-08-26 | 2003-11-04 | California Micro Devices | Silicon sub-mount capable of single wire bonding and of providing ESD protection for light emitting diode devices |
| JP3639276B2 (ja) * | 2002-10-31 | 2005-04-20 | 昭和電工株式会社 | ｐ形リン化硼素半導体層の製造方法、化合物半導体素子、ツェナーダイオード、及び発光ダイオード |
| US7170097B2 (en) * | 2003-02-14 | 2007-01-30 | Cree, Inc. | Inverted light emitting diode on conductive substrate |
| TWI223900B (en) | 2003-07-31 | 2004-11-11 | United Epitaxy Co Ltd | ESD protection configuration and method for light emitting diodes |
| JP4063801B2 (ja) * | 2003-08-08 | 2008-03-19 | 昭和電工株式会社 | 発光ダイオード |
| JP2005150393A (ja) * | 2003-11-14 | 2005-06-09 | Sharp Corp | 受発光素子用サブマウント |
| JP4747516B2 (ja) * | 2004-06-08 | 2011-08-17 | 富士ゼロックス株式会社 | 垂直共振器型面発光半導体レーザ装置 |
| JP4626258B2 (ja) | 2004-10-18 | 2011-02-02 | 日亜化学工業株式会社 | 発光ダイオード |
-
2005
- 2005-08-05 JP JP2005227622A patent/JP4890813B2/ja active Active
-
2006
- 2006-08-03 KR KR1020087005149A patent/KR100984750B1/ko active IP Right Grant
- 2006-08-03 WO PCT/JP2006/315778 patent/WO2007018250A1/ja active Application Filing
- 2006-08-03 US US11/997,942 patent/US8071991B2/en active Active
- 2006-08-04 TW TW095128570A patent/TWI322513B/zh active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08264898A (ja) * | 1995-03-23 | 1996-10-11 | Mitsubishi Electric Corp | 半導体レーザ装置 |
| JPH0936427A (ja) * | 1995-07-18 | 1997-02-07 | Showa Denko Kk | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW200711183A (en) | 2007-03-16 |
| WO2007018250A1 (ja) | 2007-02-15 |
| TWI322513B (en) | 2010-03-21 |
| US8071991B2 (en) | 2011-12-06 |
| US20090152579A1 (en) | 2009-06-18 |
| KR20080035670A (ko) | 2008-04-23 |
| JP2007042976A (ja) | 2007-02-15 |
| JP4890813B2 (ja) | 2012-03-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100984750B1 (ko) | 발광 다이오드 및 발광 다이오드 램프 | |
| US9905733B2 (en) | Light-emitting device | |
| US5557115A (en) | Light emitting semiconductor device with sub-mount | |
| US7525248B1 (en) | Light emitting diode lamp | |
| US7829911B2 (en) | Light emitting diode | |
| KR102191933B1 (ko) | 다층 구조체에 의해 형성되는 발광 다이 컴포넌트 | |
| US7709849B1 (en) | Light emitting diode having plurality of light emitting cells and method of fabricating the same | |
| KR101200595B1 (ko) | 발광장치 | |
| CN110676367B (zh) | 发光二极管 | |
| CA2530614A1 (en) | Light emitting device | |
| JPH10200159A (ja) | 半導体発光素子 | |
| KR20150007119A (ko) | 정전방전 보호 기능을 갖는 발광 다이오드 칩 | |
| KR20080087251A (ko) | 커패시터를 구비하는 발광 다이오드 | |
| JP2013201455A (ja) | 発光素子 | |
| JP4907121B2 (ja) | 発光ダイオード及び発光ダイオードランプ | |
| JP2020506536A (ja) | 光電子半導体チップ | |
| KR100635346B1 (ko) | 색변환 물질층을 갖는 교류용 발광 다이오드 칩 및 그것을제조하는 방법 | |
| JP4890801B2 (ja) | 発光ダイオード | |
| KR20110091429A (ko) | 광반도체 장치 및 그 제조방법, 광반도체 모듈 | |
| KR20160015841A (ko) | 발광 다이오드 | |
| JP3934730B2 (ja) | 半導体発光素子 | |
| KR20190129809A (ko) | 정전방전 보호 기능을 갖는 발광 다이오드 칩 | |
| KR101381986B1 (ko) | 커패시터를 구비하는 발광 다이오드 | |
| KR100635920B1 (ko) | 발광 소자 | |
| KR20210034206A (ko) | 반도체 소자 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| AMND | Amendment | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| J201 | Request for trial against refusal decision | ||
| AMND | Amendment | ||
| B701 | Decision to grant | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130903 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20140901 Year of fee payment: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20150827 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20160831 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20170830 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20180920 Year of fee payment: 9 |