KR20060128640A - 반도체 장치, 반도체 장치의 제조 방법, 전자 부품, 회로기판, 및 전자 기기 - Google Patents

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하루키 이토
노부아키 하시모토
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세이코 엡슨 가부시키가이샤
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Abstract

본 발명의 반도체 장치는, 제 1 면과 상기 제 1 면과는 반대측인 제 2 면을 갖는 반도체 기판과, 상기 반도체 기판의 상기 제 1 면 위에 형성된 외부 접속 단자와, 상기 반도체 기판의 상기 제 1 면 위에 형성되고, 상기 외부 접속 단자와 전기적으로 접속된 제 1 전극과, 상기 반도체 기판의 상기 제 2 면 위 또는 상방(上方)에 형성된 전자 소자와, 상기 전자 소자에 전기적으로 접속되고, 표면과 이면을 갖는 제 2 전극과, 상기 반도체 기판의 상기 제 2 면에 형성되고, 상기 제 2 전극의 상기 이면 중 적어도 일부를 포함하는 저면(底面)을 갖는 홈부와, 상기 홈부의 내부에 형성되고, 상기 제 2 전극의 상기 이면과 전기적으로 접속된 도전부(導電部)를 구비한다.
반도체 장치, 외부 접속 단자, 홈부, 도전부

Description

반도체 장치, 반도체 장치의 제조 방법, 전자 부품, 회로 기판, 및 전자 기기{SEMICONDUCTOR DEVICE, MANUFACTURING METHOD FOR SEMICONDUCTOR DEVICE, ELECTRONIC COMPONENT, CIRCUIT SUBSTRATE, AND ELECTRONIC APPARATUS}
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 나타낸 단면도.
도 2는 도 1의 반도체 장치의 화살표 A로부터 본 평면도.
도 3은 도 1의 반도체 장치의 화살표 B로부터 본 평면도.
도 4의 (a) 내지 (c)는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 나타낸 단면도.
도 5의 (a) 내지 (c)는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 나타낸 단면도.
도 6은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 나타낸 단면도.
도 7은 본 발명의 제 1 실시예에 따른 전자 부품을 나타낸 단면도.
도 8은 도 7의 전자 부품의 전극을 나타낸 평면도.
도 9는 본 발명의 제 2 실시예에 따른 전자 부품을 나타낸 단면도.
도 10은 본 발명의 제 3 실시예에 따른 전자 부품을 나타낸 단면도.
도 11은 본 발명의 제 4 실시예에 따른 전자 부품을 나타낸 단면도.
도 12는 본 발명의 전자 부품이 탑재된 전자 기기를 나타낸 도면.
도면의 주요 부분에 대한 부호의 설명
1 : 반도체 장치 10 : 실리콘 기판
10a : 제 1 면 10b : 제 2 면
11 : 홈부 12 : 도전부
12a : 제 1 단부(端部) 12b : 제 2 단부
13 : 절연막 14 : 절연층
15 : 이면 전극 20 : 접속부
21 : 하지층 22 : 제 1 전극
23 : 제 2 전극 24 : 제 1 절연층
30 : 배선부 31 : 제 1 배선
32 : 금속막 33 : 제 2 절연층
34 : 제 2 배선 35 : 제 3 절연층
36 : 랜드부(land section) 37 : 범프
P : 프린트 배선판
본 발명은 반도체 장치, 반도체 장치의 제조 방법, 전자 부품, 회로 기판, 및 전자 기기에 관한 것이다.
최근 휴대전화나 텔레비전 수상기 등의 전자 기기에서, 예를 들어 공진자(共振子)나 대역 필터 등으로서 탄성표면파 소자(이하 적절히 「SAW(Surface Acoustic Wave) 소자」라고 함)를 구비한 전자 부품이 사용되고 있다.
일본국 공개특허2002-290184호 공보 및 일본국 공개특허2002-290200호 공보는 SAW 소자를 구비한 전자 부품에 관한 기술의 일례를 개시하고 있다.
일본국 공개특허2002-290184호 공보는 SAW 소자와 그 SAW 소자를 구동 제어하는 집적 회로를 동일한 공간에 배치한 전자 부품의 패키지에 관한 기술을 개시하고 있다.
일본국 공개특허2002-290200호 공보는 SAW 소자를 제 1 기판에 실장(實裝)하고, 집적 회로를 제 2 기판에 실장한 전자 부품의 패키지에 관한 기술을 개시하고 있다.
그런데, SAW 소자를 구비한 전자 부품이 실장되는 전자 기기의 소형화 요구에 따라, SAW 소자 등의 전자 소자가 실장되는 반도체 장치나 전자 소자가 실장된 전자 부품의 소형화가 요구되고 있다.
그러나, 상술한 일본국 공개특허2002-290184호 공보에 개시된 구성에서는 SAW 소자와 집적 회로를 병렬로 배치하기 때문에, 소형화가 곤란하다.
마찬가지로, 일본국 공개특허2002-290200호 공보에 개시된 구성에서는 SAW 소자를 실장한 제 1 기판과 집적 회로를 실장한 제 2 기판을 겹치게 배치하기 때문에, 박형화(소형화)가 곤란하다.
또한, SAW 소자를 구비한 전자 부품뿐만 아니라, 특히 수정(水晶) 진동자, 압전 진동자, 압전 소리굽쇠(tuning-fork) 등의 기밀(氣密) 밀봉이 필요한 전자 소자를 구비한 전자 부품의 소형화도 요구된다.
본 발명은 상기 과제를 해결하기 위해 안출된 것으로서, 소형화, 박형화 및 고기능화를 실현하는 것이 가능한 반도체 장치, 반도체 장치의 제조 방법, 전자 부품, 회로 기판 및 전자 기기를 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해, 본 발명은 이하의 수단을 제공한다.
본 발명의 반도체 장치는, 제 1 면과 상기 제 1 면과는 반대측인 제 2 면을 갖는 반도체 기판과, 상기 반도체 기판의 상기 제 1 면 위에 형성된 외부 접속 단자와, 상기 반도체 기판의 상기 제 1 면 위에 형성되고, 상기 외부 접속 단자와 전기적으로 접속된 제 1 전극과, 상기 반도체 기판의 상기 제 2 면 위 또는 상방(上方)에 형성된 전자 소자와, 상기 전자 소자에 전기적으로 접속된 제 2 전극과, 상기 반도체 기판의 상기 제 2 면에 형성되고, 상기 제 2 전극의 이면(裏面) 중 적어도 일부를 포함하는 저면(底面)을 갖는 홈부와, 상기 홈부의 내부에 형성되고, 상기 제 2 전극의 이면과 전기적으로 접속된 도전부(導電部)를 구비한다.
본 발명에 따른 반도체 장치에서는, 제 2 전극의 이면 중 적어도 일부를 포함하는 저면을 갖는 홈부의 내부에 도전부가 형성되어 있기 때문에, 도전부를 통하여 제 2 전극과 전자 소자를 전기적으로 접속시킬 수 있다.
또한, 제 1 전극이 외부 접속 단자에 전기적으로 접속되어 있기 때문에, 외 부 기기(예를 들어 회로 기판) 등과 접속 가능한 반도체 장치 전체의 소형화, 박형화 및 고기능화를 실현할 수 있다.
또한, 본 발명의 반도체 장치에서는, 상기 반도체 기판의 상기 제 1 면 위에 형성되고, 상기 제 1 전극과 상기 외부 접속 단자를 전기적으로 접속시키는 배선과, 상기 반도체 기판과 상기 외부 접속 단자 사이에 형성된 응력(應力) 완화층을 구비하는 것이 바람직하다.
본 발명에 따른 반도체 장치에서는, 배선을 통하여 제 1 전극과 외부 접속 단자를 전기적으로 접속시킴으로써, 반도체 장치에 배선이 형성되기 때문에, 외부 접속 단자의 형상, 배치의 자유도가 넓어진다.
또한, 응력 완화층이 형성되어 있음으로써, 외부 기기 등과 반도체 장치의 접속 신뢰성이 높아진다.
또한, 본 발명의 반도체 장치에서는, 상기 제 2 전극의 표면에는 상기 배선과 동일한 재료의 금속막이 형성되어 있는 것이 바람직하다.
본 발명에 따른 반도체 장치에서는, 일반적으로 배선의 재료로서, 내(耐)부식성이 높은 재료가 사용된다.
따라서, 제 2 전극의 표면에 배선과 동일한 재료의 금속막을 형성함으로써, 제 2 전극 표면의 부식을 방지할 수 있어, 전기적 불량의 발생을 방지할 수 있다.
또한, 본 발명의 반도체 장치에서는, 상기 반도체 기판의 상기 제 2 면 위에 형성되고, 상기 도전부와 전기적으로 접속된 접속 전극을 구비하는 것이 바람직하다.
본 발명에 따른 반도체 장치에서는, 도전부와 전기적으로 접속된 접속 전극을 구비함으로써, 예를 들어 전자 소자의 전극 형상에 따른 접속 전극을 형성함으로써, 전자 소자와의 접속 구조를 설계할 때의 자유도를 향상시킬 수 있다.
또한, 본 발명의 반도체 장치의 제조 방법은, 제 1 면과 상기 제 1 면과는 반대측인 제 2 면을 갖는 반도체 기판을 준비하는 공정과, 상기 반도체 기판의 상기 제 1 면 위에 제 1 전극을 형성하는 공정과, 상기 반도체 기판의 상기 제 1 면 위에 제 2 전극을 형성하는 공정과, 상기 제 1 전극에 전기적으로 접속되는 배선을 상기 반도체 기판의 상기 제 1 면 위에 형성하는 공정과, 상기 배선에 전기적으로 접속되는 외부 접속 단자를 상기 반도체 기판의 상기 제 1 면 위에 형성함으로써, 상기 제 1 전극과 상기 배선을 전기적으로 접속시키는 공정과, 상기 반도체 기판과 상기 외부 접속 단자 사이에 응력 완화층을 형성하는 공정과, 상기 반도체 기판의 상기 제 2 면에 상기 제 2 전극의 이면 중 적어도 일부를 포함하는 저면을 갖는 홈부를 형성하는 공정과, 상기 홈부의 측벽에 절연막을 형성하는 공정과, 전자 소자와 상기 제 2 전극을 전기적으로 접속시키는 도전부를 상기 홈부 내에 형성하는 공정을 갖는다.
본 발명에 따른 반도체 장치의 제조 방법에서는, 제 2 전극이 형성되지 않은 반도체 기판의 제 2 면으로부터 홈부를 형성하기 때문에, 제 2 전극에 전기적으로 접속시키는 도전부를 형성하는 것이 용이해진다.
또한, 홈부의 측벽에 절연막을 형성한 후, 홈부에 제 2 전극과 전기적으로 접속되는 도전부를 형성하기 때문에, 도전부와 반도체 기판은 양호하게 절연이 취 해진 상태로 된다.
이것에 의해, 제 2 전극으로부터 도전부를 통하여 전자 소자에 정확하게 전압을 부여할 수 있어, 전자 소자를 양호하게 구동할 수 있다.
또한, 본 발명의 반도체 장치의 제조 방법에서는, 상기 홈부를 형성하는 공정은 포토리소그래피법 및 에칭법을 이용하는 것이 바람직하다.
본 발명에 따른 반도체 장치의 제조 방법에서는, 포토리소그래피법 및 에칭법을 이용함으로써, 반도체 기판에 홈부를 고정밀도로 형성할 수 있다.
또한, 본 발명의 반도체 장치의 제조 방법에서는, 상기 반도체 장치의 상기 제 2 면 위에 상기 도전부와 전기적으로 접속되는 접속 전극을 형성하는 공정을 포함하고, 상기 접속 전극 및 상기 도전부는 일괄적으로 형성되는 것이 바람직하다.
본 발명에 따른 반도체 장치의 제조 방법에서는, 접속 전극과 도전부를 일괄적으로 형성함으로써, 반도체 장치를 효율적으로 제조할 수 있어, 반도체 장치의 제조 비용을 저감할 수 있다.
또한, 본 발명의 반도체 장치의 제조 방법에서는, 상기 반도체 기판 위에 복수의 반도체 장치를 일괄적으로 형성하는 공정과, 상기 반도체 장치마다 상기 반도체 기판을 절단하는 공정을 포함하고, 개편화(個片化)된 복수의 반도체 장치를 얻는 것이 바람직하다.
본 발명에 따른 반도체 장치의 제조 방법에서는, 기판 위에 복수의 반도체 장치를 동시에 형성하고, 그 후, 그 기판을 반도체 장치마다 절단함으로써, 반도체 장치를 효율적으로 제조할 수 있어, 반도체 장치의 제조 비용을 저감할 수 있다.
본 발명의 전자 부품은, 제 1 면과 상기 제 1 면과는 반대측인 제 2 면을 갖는 반도체 기판과, 상기 반도체 기판의 상기 제 1 면 위에 형성된 외부 접속 단자와, 상기 반도체 기판의 상기 제 1 면 위에 형성되고, 상기 외부 접속 단자와 전기적으로 접속된 제 1 전극과, 상기 반도체 기판의 상기 제 2 면 위 또는 상방에 형성된 전자 소자와, 상기 전자 소자에 전기적으로 접속된 제 2 전극과, 상기 반도체 기판의 상기 제 2 면에 형성되고, 상기 제 2 전극의 이면 중 적어도 일부를 포함하는 저면을 갖는 홈부와, 상기 홈부의 내부에 형성되고, 상기 제 2 전극의 이면과 전기적으로 접속되며, 상기 전자 소자와 전기적으로 접속된 도전부와, 상기 전자 소자를 밀봉하는 밀봉 부재를 구비한다.
본 발명에 따른 전자 부품에서는, 반도체 기판의 제 2 면에 전자 소자가 형성되고, 이 전자 소자와 도전부가 전기적으로 접속되어 있음으로써, 도전부를 통하여 제 2 전극과 전자 소자를 전기적으로 접속시킬 수 있다.
또한, 제 1 전극이 외부 접속 단자와 전기적으로 접속되어 있기 때문에, 외부 기기 등과 접속 가능한 전자 부품 전체의 소형화 및 박형화를 실현할 수 있다.
또한, 전자 소자는 밀봉 부재에 의해 밀봉되어 있기 때문에, 전자 부품 전체의 소형화 및 박형화를 실현하면서, 전자 소자를 양호하게 구동할 수 있다.
또한, 본 발명의 전자 부품에서는, 상기 밀봉 부재는 상기 반도체 기판의 상기 제 2 면으로부터 이간(離間)되어 배치되고, 상기 밀봉 부재에서의 상기 반도체 기판의 상기 제 2 면에 대향하는 대향면을 가지며, 상기 전자 소자는 상기 대향면 위에 형성되어 있는 것이 바람직하다.
본 발명에 따른 전자 부품에서는, 전자 소자가 밀봉 부재의 대향면에 형성되어 있기 때문에, 전자 소자와 도전부를 전기적으로 접속시킴으로써, 전자 소자의 밀봉을 행할 수 있다.
따라서, 간단한 구성에 의해, 밀봉된 전자 부품을 얻을 수 있다.
또한, 본 발명의 전자 부품에서는, 상기 전자 소자를 지지하는 지지 기판을 포함하며, 상기 밀봉 부재는 상기 반도체 기판의 상기 제 2 면으로부터 이간되어 배치되고, 상기 지지 기판은 상기 밀봉 부재와 상기 반도체 기판 사이에 배치되어 있는 것이 바람직하다.
본 발명에 따른 전자 부품에서는, 지지 기판에 전자 소자가 형성되어 있기 때문에, 전자 소자를 양호하게 지지한 상태에서 전자 소자와 도전부를 전기적으로 접속시킬 수 있다.
따라서, 전자 소자를 양호하게 구동할 수 있다.
또한, 본 발명의 전자 부품에서는, 상기 전자 소자를 지지하고, 상기 반도체 기판의 상기 제 2 면으로부터 이간되어 배치된 지지 기판을 포함하며, 상기 밀봉 부재는 상기 지지 기판에 의해 지지된 상기 전자 소자를 밀봉하고, 상기 전자 소자에 전기적으로 접속된 전자 소자 전극을 갖는 것이 바람직하다.
본 발명에 따른 전자 부품에서는, 지지 기판에 의해 지지된 전자 소자가 밀봉 부재에 의해 밀봉되어 있기 때문에, 밀봉 부재에 형성된 전자 소자 전극과 도전부를 전기적으로 접속시킴으로써, 소형화 및 박형화를 실현하면서, 전자 소자를 양호하게 구동할 수 있다.
또한, 본 발명의 전자 부품에서는, 상기 반도체 기판의 상기 제 2 면 위에 형성되고, 상기 도전부와 상기 전자 소자를 전기적으로 접속시키는 접속 전극을 구비하는 것이 바람직하다.
본 발명에 따른 전자 부품에서는, 예를 들어 전자 소자의 전극 형상에 따른 접속 전극을 형성함으로써, 전자 소자와 제 2 전극의 도통(導通) 상태를 양호하게 할 수 있다.
본 발명의 회로 기판은 상기 전자 부품이 실장되어 있다.
본 발명에 따른 회로 기판에서는, 소형화 및 박형화가 실현된 전자 부품이 실장된 회로 기판(프린트 배선판 등)을 제공할 수 있다.
따라서, 이 회로 기판을 전자 기기 등에 실장했을 때에도, 전자 기기 전체의 대형화를 방지할 수 있다.
본 발명의 전자 기기는 상기 전자 부품이 실장되어 있다.
본 발명에 따른 전자 기기에서는, 소형화 및 박형화가 실현된 전자 부품이 실장된 전자 기기를 제공할 수 있다.
따라서, 소형화된 전자 기기를 얻을 수 있다.
[반도체 장치의 일 실시예]
다음으로, 본 발명의 반도체 장치의 일 실시예에 대해서 도 1 내지 도 6을 참조하여 설명한다.
본 실시예에 따른 반도체 장치(1)는, 도 1에 나타낸 바와 같이, 실리콘 기판(반도체 기판)(10)과 접속부(20)를 구비하고 있다.
접속부(20)는 실리콘 기판(10)의 제 1 면(10a) 위에 형성되고, 외부 기기인 프린트 배선판(회로 기판)(P)과, 제 1 면(10a) 위에 형성된 전극이나 배선과 전기적으로 접속된다.
도 1에 나타낸 바와 같이, 실리콘 기판(10)에서는 제 1 면(10a)과는 반대측인 제 2 면(10b)에 홈부(11)가 형성되어 있다.
홈부(11)의 저면은 제 2 전극(23)의 이면을 포함하고 있다.
또한, 홈부(11)의 내부에는 도전성 재료가 충전된 도전부(12)가 형성되어 있다.
또한, 홈부(11)의 측벽에는 절연막(13)이 형성되어 있고, 도전부(12)와 실리콘 기판(10)은 전기적으로 절연되어 있다.
또한, 실리콘 기판(10)의 제 2 면(10b)의 표면에는 홈부(11)가 형성된 영역 이외의 영역에 이면 절연층(14)이 형성되어 있다.
이 이면 절연층(14) 위에는 전자 소자로서, 예를 들어 탄성표면파 소자 「SAW(Surface Acoustic Wave) 소자」의 전극에 따른 이면 전극(접속 전극)(15)이 도 3에 나타낸 바와 같이 형성되어 있다.
접속부(20)는 실리콘 기판(10)의 제 1 면(10a) 위에 형성된 하지층(下地層)(21)과, 하지층(21)의 복수의 소정 영역 각각에 형성된 제 1 전극(22) 및 제 2 전극(23)과, 제 1 절연층(24)과, 이 제 1 절연층(24) 위에 형성된 배선부(30)를 구비하고 있다.
여기서, 하지층(21)은 예를 들어 산화실리콘(SiO2), 질화실리콘(Si3N4) 등의 절연성 재료에 의해 형성되어 있다.
또한, 제 1 전극(22) 및 제 2 전극(23)의 재료로서는, 티타늄(Ti), 질화티타늄(TiN), 알루미늄(Al), 구리(Cu), 또는 이들을 포함하는 합금 등을 들 수 있다.
또한, 제 1 절연층(24)은 제 1 전극(22) 및 제 2 전극(23)이 형성된 영역을 제외하고 실리콘 기판(10) 위에 형성되어 있다.
또한, 실리콘 기판(10)에는, 도 2에 나타낸 바와 같이, 복수의 전극이 형성되어 있어도 상관없지만, 본 실시예에서는 제 1 전극(22) 및 제 2 전극(23)에 대해서만 설명한다.
또한, 제 2 전극(23)은 제 1 절연층(24)에 의해 덮여 있어도 상관없다.
또한, 하지층(21) 아래에는 예를 들어 트랜지스터나 메모리 소자를 갖는 집적 회로가 형성되어 있다.
그리고, 이 집적 회로가 제 1 전극(22) 및 제 2 전극(23)과 전기적으로 접속되어 있다.
도 1 및 도 2에 나타낸 바와 같이, 배선부(30)는 제 1 배선(배선)(31)과, 금속막(32)과, 제 2 절연층(응력 완화층)(33)과, 제 2 배선(배선)(34)과, 제 3 절연층(35)을 구비하고 있다.
제 1 배선(배선)(31)은 제 1 절연층(24) 위에 형성된 제 1 전극(22)에 전기적으로 접속되어 있다.
금속막(32)은 제 2 전극(23)의 표면에 형성되어 있다.
제 2 절연층(응력 완화층)(33)은 제 1 배선(배선)(31) 및 금속막(32) 위에 형성되어 있다.
제 2 배선(배선)(34)은 제 2 절연층(33) 위에 형성되고, 제 1 배선(31)과 전기적으로 접속되어 있다.
제 3 절연층(35)은 제 2 배선(34) 위에 형성되어 있다.
또한, 제 1 배선(31)의 일부가 제 2 절연층(33)으로부터 노출됨으로써, 랜드부(land section)(36)가 형성되어 있다.
랜드부(36)와 제 2 배선(34)은 전기적으로 접속되어 있다.
또한, 제 2 배선(34) 위에는 범프(외부 접속 단자)(37)가 형성되고, 반도체 장치(1)는 이 범프(37)를 통하여 프린트 배선판(P)에 전기적으로 접속되어 있다.
또한, 제 3 절연층(35)은 범프(37)가 형성된 영역을 제외하고 제 2 절연층(33) 위 및 제 2 배선(34) 위에 형성되어 있다.
또한, 제 1 전극(22)은 제 1 배선(31) 및 제 2 배선(34)을 통하여 범프(37)와 전기적으로 접속되어 있다.
또한, 제 2 전극(23)은 실리콘 기판(10)의 제 1 면(10a) 위에 형성된 하지층(21) 위에 형성되어 있다.
또한, 제 2 전극(23) 이면의 일부는 홈부(11)의 저면을 구성하고 있다.
이것에 의해, 홈부(11)의 내부에서 제 2 전극(23)의 이면(23a)과 도전부(12)의 제 1 단부(12a)는 전기적으로 접속되어 있다.
또한, 도전부(12)의 제 2 단부(12b)는 실리콘 기판(10)의 제 2 면(10b)에 형성된 이면 전극(15)과 전기적으로 접속되어 있다.
즉, 제 2 전극(23)은 실리콘 기판(10)의 제 2 면(10b)에 형성되는 전자 소자와 전기적으로 접속되게 되어 있다.
또한, 제 1 배선(31) 및 제 2 배선(34)의 재료로서는, 금(Au), 구리(Cu), 은(Ag), 티타늄(Ti), 텅스텐(W), 티타늄텅스텐(TiW), 질화티타늄(TiN), 니켈(Ni), 니켈바나듐(NiV), 크롬(Cr), 알루미늄(Al), 팔라듐(Pd) 등을 들 수 있다.
제 1 배선(31) 및 제 2 배선(34) 각각의 구조는 상술한 재료의 단층 구조일 수도 있고, 복수층을 조합시킨 적층 구조일 수도 있다.
또한, 제 1 절연층(24), 제 2 절연층(33), 및 제 3 절연층(35)은 수지(합성수지)에 의해 형성되어 있다.
이들 제 1 절연층(24), 제 2 절연층(33), 및 제 3 절연층(35)을 형성하기 위한 재료로서는, 폴리이미드 수지, 실리콘 변성 폴리이미드 수지, 에폭시 수지, 실리콘 변성 에폭시 수지, 아크릴 수지, 페놀 수지, BCB(benzocyclobutene) 및 PBO(polybenzoxazole) 등 절연성이 있는 재료이면 된다.
또한, 제 1 절연층(24)은 산화실리콘(SiO2), 질화실리콘(Si3N4) 등의 절연성 재료에 의해 형성되어 있을 수도 있다.
또한, 금속막(32)의 재료는 제 1 배선(31) 및 제 2 배선(34)과 동일한 재료인 것이 바람직하다.
금속막(32)의 재료로서는, Au, TiW, Cu, Cr, Ni, Ti, W, NiV, Al 등의 금속을 사용할 수 있다.
또한, 금속막(32)은 이들 금속을 적층하여 형성할 수도 있다.
또한, 금속막(적층 구조의 경우, 적어도 1층)(32)은 전극보다도 내부식성이 높은 재료 예를 들어 Au, TiW, Cr을 사용하여 형성하는 것이 바람직하다.
이렇게 하면, 전극의 부식을 저지하여, 전기적 불량의 발생을 방지할 수 있다.
[반도체 장치의 제조 방법]
다음으로, 도 4의 (a) 내지 (c) 및 도 5의 (a) 내지 (c)를 참조하면서 반도체 장치(1)의 제조 방법에 대해서 설명한다.
여기서, 본 실시예에서는, 반도체 장치(1)는 동일한 실리콘 기판(반도체 기판)(100) 위에 복수(도 6 참조) 동시에 일괄적으로 형성된다.
이하에 설명하는 도 4의 (a) 내지 (c) 및 도 5의 (a) 내지 (c) 각각은 1개의 반도체 장치(1)를 형성하는 경우를 나타낸다.
우선, 도 4의 (a)에 나타낸 바와 같이, 실리콘 기판(10)의 제 1 면(10a) 위에 하지층(21)을 형성한다.
그 후, 하지층(21) 위에 제 1 전극(22) 및 제 2 전극(23)을 형성한다.
그리고, 제 1 전극(22) 및 제 2 전극(23) 위에 제 1 절연층(24)을 형성하고, 주지의 포토리소그래피법 및 에칭법에 의해, 제 1 전극(22) 및 제 2 전극(23)을 덮는 절연 재료를 제거한다.
또한, 제 2 전극(23)을 덮는 절연 재료는 반드시 제거하지 않아도 된다.
이어서, 제 1 전극(22)을 포함하는 제 1 절연층(24) 위에는 제 1 배선(31)을 형성하고, 제 2 전극(23)의 표면에는 금속막(32)을 형성한다.
제 1 배선(31)의 형성 방법으로서는, 예를 들어 TiW, Cu의 순서로 스퍼터링법에 의해 형성한 후, Cu를 도금법에 의해 형성함으로써 실행된다.
다음으로, 제 1 배선(31) 및 금속막(32)을 덮도록 제 2 절연층(33)을 형성한다.
그 후, 주지의 포토리소그래피법에 의해, 제 2 절연층(33)의 랜드부(36)에 대응하는 영역을 제거한다.
이것에 의해, 제 1 배선(31)의 일부가 노출되고, 랜드부(36)가 형성된다.
다음으로, 랜드부(36)에 접속되도록 제 2 절연층(33) 위에 제 2 배선(34)을 형성한다.
그 후, 제 2 절연층(33) 위 및 제 2 배선(34) 위의 범프(37)가 형성되는 영역을 제외하고 제 2 절연층(33) 및 제 2 배선(34)을 덮도록 제 3 절연층(35)을 형성한다.
다음으로, 도 4의 (b)에 나타낸 바와 같이, 실리콘 기판(10)의 제 2 면(10b) 위에 포토레지스트(40)를 마스크로서 사용하여 건식 에칭법을 실시함으로써, 제 2 전극(23)에 대응하는 부분의 실리콘 기판(10) 및 하지층(21)을 제거한다.
이것에 의해, 도 4의 (c)에 나타낸 바와 같이, 실리콘 기판(10)의 제 2 면(10b)으로부터 제 1 면(10a)에 형성된 제 2 전극(23)의 이면(23a)이 노출될 때까지 에칭을 행하여 홈부(11)를 형성한다.
또한, 포토레지스트(40)를 마스크로 했지만, 이것에 한정되지 않아, 예를 들어 하드 마스크로서 SiO2막을 사용할 수도 있고, 포토레지스트 마스크 및 하드 마스크를 병용(倂用)할 수도 있다.
또한, 에칭 방법으로서는 건식 에칭에 한정되지 않아, 습식 에칭, 레이저 가공, 또는 이들을 병용할 수도 있다.
다음으로, 도 5의 (a)에 나타낸 바와 같이, 실리콘 기판(10)의 제 2 면(10b) 및 홈부(11)의 내벽에 이면 절연층(14) 및 절연막(13)을 형성한다.
이면 절연층(14) 및 절연막(13)은 전류 누설의 발생, 산소 및 수분 등에 의한 반도체 기판(10)의 침식(浸蝕) 등을 방지한다.
이면 절연층(14) 및 절연막(13)의 재료로서는, PECVD(Plasma Enhanced Chemical Vapor Deposition)를 이용하여 형성한 테트라에틸오소실리케이트(Tetra Ethyl 0rtho Silicate: Si(OC2H5)4: 이하 TEOS라고 함), 즉, PE-TEOS, 및 오존 CVD를 이용하여 형성한 TEOS, 즉, O3-TEOS 또는 CVD를 이용하여 형성한 산화실리콘(SiO2)을 사용할 수 있다.
또한, 이면 절연층(14) 및 절연막(13)은 절연성이 있으면 다른 재료여도 상관없으며, 수지를 사용할 수도 있다.
그리고, 제 2 전극(23)의 이면(23a)에 형성된 절연막(13)을 건식 에칭 또는 레이저 가공에 의해 제거함으로써, 도 5의 (b)에 나타낸 바와 같이, 제 2 전극(23) 의 이면(23a)은 노출된다.
또한, 홈부(11)의 측벽에는 절연층(13)이 잔류된다.
다음으로, 전기 화학 도금(ECP)법을 이용하여 홈부(11)의 내부에 도금 처리를 실시하고, 홈부(11)의 내측에 도전부(12)를 형성하기 위한 도전성 재료를 형성하며, 도전부(12)의 제 1 단부(12a)와 노출되어 있는 제 2 전극(23)이 제 2 전극(23)의 이면(23a)에서 전기적으로 접속된다.
도전부(12)를 형성하기 위한 도전성 재료로서는, 예를 들어 구리(Cu)가 사용된다.
따라서, 홈부(11)에는 구리(Cu)가 매립된다.
본 실시예에 있어서, 도전부(12)를 형성하는 공정에는 예를 들어 TiN, Cu를 스퍼터링법에 의해 형성(적층)하는 공정과, Cu를 도금법에 의해 형성하는 공정이 포함된다.
또한, TiW, Cu를 스퍼터링법에 의해 형성(적층)하는 공정과, Cu를 도금법에 의해 형성하는 공정이 포함된 것일 수도 있다.
또한, 도전부(12)의 형성 방법으로서는, 상술한 방법에 한정되지 않아, 도전 페이스트, 용융 금속, 금속 와이어 등을 매립할 수도 있다.
또한, 본 실시예에서는 홈부(11)의 내부를 도전부(12)로 매립하고 있지만, 완전히 매립하지 않더라도, 홈부(11)의 내벽에 도전부(12)를 형성하고, 제 2 전극(23)의 이면(23a)에서 전기적으로 접속시킬 수도 있다.
도전부(12)를 형성한 후, 도 5의 (c)에 나타낸 바와 같이, 실리콘 기판(10) 의 제 2 면(10b)에 도전부(12)와 전기적으로 접속되는 이면 전극(15)을 형성한다.
또한, 이면 전극(15)을 형성할 때에는, 이면 전극(15)과 도전부(12)를 동시에 형성할 수도 있다.
즉, 이면 전극(15)과 도전부(12)를 일괄적으로 형성할 수도 있다.
다음으로, 실리콘 기판(10)의 제 1 면(10a)에 형성된 제 2 배선(34) 위에 예를 들어 무연(lead-free) 땜납으로 이루어지는 범프(37)를 탑재한다.
또한, 범프(37)를 형성할 때에는, 땜납 볼을 제 2 배선(34) 위에 탑재할 수도 있고, 땜납 페이스트를 제 2 배선(34) 위에 인쇄할 수도 있다.
이상의 공정에 의해, 1개의 실리콘 기판(100) 위에 복수의 반도체 장치(1)가 동시에 일괄적으로 형성된다.
다음으로, 도 6에 나타낸 바와 같이, 다이싱 장치(110)에 의해, 반도체 장치(1)마다 실리콘 기판(100)을 다이싱(dicing)(절단)한다.
이와 같이, 실리콘 기판(100) 위에 복수의 반도체 장치(1)를 대략 동시에 형성하고, 그 후, 그 실리콘 기판(100)을 반도체 장치(1)마다 절단함으로써, 도 1에 나타낸 반도체 장치(1)를 개편화시켜 복수 얻을 수 있다.
이렇게 하여, 반도체 장치(1)를 효율적으로 제조할 수 있어, 반도체 장치(1)의 제조 비용을 저감할 수 있다.
본 실시예에 따른 반도체 장치(1)에 의하면, 제 2 전극(23)에 이르는 홈부(11)의 내부에 도전부(12)를 형성함으로써, 도전부(12)를 통하여 제 2 전극(23)과 전자 소자를 전기적으로 접속시킬 수 있다.
또한, 제 1 전극(22)과 범프(37)가 전기적으로 접속되어 있기 때문에, 외부 기기 등과 접속 가능한 반도체 장치(1) 전체의 소형화, 박형화 및 고기능화를 실현할 수 있다.
[전자 부품의 제 1 실시예]
다음으로, 상술한 반도체 장치(1)에 전자 소자로서 SAW 소자(전자 소자)(60)가 실장된 전자 부품(50)의 제 1 실시예에 대해서 도 7을 참조하여 설명한다.
또한, 이하에 설명하는 각 실시예에서 상술한 일 실시예에 따른 반도체 장치(1)와 구성을 공통으로 하는 개소에는 동일한 부호를 첨부하여, 설명을 생략한다.
본 실시예의 전자 부품(50)에 사용되는 반도체 장치(51)에서는, 이면 전극(15)이 형성되지 않은 점을 제외하고 상술한 반도체 장치(1)와 동일한 구성을 갖고 있다.
전자 부품(50)은, 도 8에 나타낸 바와 같이, 압전 박막과 압전 박막에 접하는 빗살 전극(61)을 구비하고 있다.
그리고, 전자 부품(50)은, 도 7에 나타낸 바와 같이, 실리콘 기판(10)의 제 2 면(10b)에 형성되어 있다.
또한, SAW 소자(60)는 도전부(12)의 제 2 단부(12b)와 전기적으로 접속되고, 제 2 면(10b) 위에 직접 형성되어 있다.
또한, 실리콘 기판(10)의 제 1 면(10a) 위에는 예를 들어 트랜지스터, 메모리 소자를 갖는 집적 회로가 형성되어 있다.
도전부(12)의 제 1 단부(12a)가 이 집적 회로와 제 2 전극(23)을 통하여 전 기적으로 접속되어 있다.
따라서, 실리콘 기판(10)의 제 2 면(10b)에 형성된 SAW 소자(60)와 실리콘 기판(10)의 제 1 면(10a) 위에 형성된 집적 회로는 도전부(12)를 통하여 전기적으로 접속되어 있다.
또한, 전자 부품(50)은 밀봉 부재(52)를 구비하고 있다.
밀봉 부재(52)와 실리콘 기판(10)의 제 2 면(10b) 사이에 SAW 소자(60)가 배치됨으로써, SAW 소자(60)는 밀봉되어 있다.
본 실시예에 있어서, 밀봉 부재(52)는 유리 기판에 의해 형성되어 있지만, 실리콘 기판일 수도 있다.
밀봉 부재(52)는 실리콘 기판(10)의 제 2 면(10b)으로부터 이간되어 배치되어 있다.
실리콘 기판(10)의 제 2 면(10b)의 가장자리부와 밀봉 부재(52)의 내면(52a)의 가장자리부는 접착제층(53)에 의해 접착되어 있다.
접착제층(53)의 재료로서는, 예를 들어 폴리이미드 수지 등의 합성수지를 들 수 있다.
그리고, 실리콘 기판(10)의 제 2 면(10b), 밀봉 부재(52)의 내면(52a), 및 접착제층(53)에 의해 둘러싸인 내부 공간(55)은 대략 밀폐(기밀(氣密) 밀봉)되어 있고, 그 내부 공간(55)에 SAW 소자(60)가 배치되어 있다.
[전자 부품의 제조 방법]
다음으로, 전자 부품(50)의 제조 방법에 대해서 설명한다.
우선, 상술한 반도체 장치(1)의 제조 방법과 동일한 공정에 의해, 도전부(12)를 형성한 후, 실리콘 기판(10)의 제 2 면(10b)에 SAW 소자(60)를 형성한다.
이 SAW 소자(60)를 형성하는 공정에는 압전 박막을 형성하는 공정과, 압전 박막에 접하도록 도 8에 나타낸 빗살 전극(61)을 형성하는 공정과, 보호막을 형성하는 공정이 포함된다.
더 나아가서는, SAW 소자(60)를 형성하는 공정에는 플라스마 등을 SAW 소자(60)에 조사하여 주파수 조정을 행하는 공정이 포함된다.
압전 박막의 재료로서는, 산화아연(ZnO), 질화알루미늄(AlN), 니오브산리튬(LiNbO3), 탄탈산리튬(LiTaO3), 니오브산칼륨(KNbO3) 등을 들 수 있다.
빗살 전극(61)의 재료로서는, 알루미늄을 포함하는 금속을 들 수 있다.
보호막의 재료로서는, 산화실리콘(SiO2), 질화실리콘(Si3N4), 질화티타늄(TiN) 등을 들 수 있다.
그리고, 형성되는 SAW 소자(60)는 실리콘 기판(10)의 제 2 면(10b)에서 도전부(12)의 제 2 단부(12b)와 전기적으로 접속된다.
다음으로, 실리콘 기판(10)의 제 2 면(10b) 및 밀봉 부재(52)의 내면(52a) 중 적어도 한쪽에 접착제층(53)을 형성하기 위한 접착제를 형성한다.
접착제층(53)으로서는, 예를 들어 감광성 폴리이미드 접착제 등을 사용할 수 있다.
그리고, 그 접착제층(53)을 통하여, 실리콘 기판(10)의 제 2 면(10b)과 밀봉 부재(52)의 내면(52a)이 대향하도록 실리콘 기판(10)과 밀봉 부재(52)가 접합된다.
이것에 의해, 도 7에 나타낸 전자 부품(50)이 얻어진다.
여기서, SAW 소자(60)를 밀봉하는 구조로서는, 내부 공간(55)을 진공으로 하는 진공 밀봉, 내부 공간(55)을 N2, Ar, He 등의 소정 가스로 치환한 가스 치환 밀봉 등의 구조가 채용된다.
또한, 실리콘 기판(10)과 밀봉 부재(52)를 접합시킬 때, 실리콘 기판(10)의 제 2 면(10b)의 가장자리부를 따라 금속 돌기를 형성하고, 밀봉 부재(52)의 내면(52a)에 상기 금속 돌기와 접착하기 위한 금속층을 형성하며, 금속 돌기 및 금속층을 통하여 실리콘 기판(10)과 밀봉 부재(52)를 접합시킬 수도 있다.
밀봉 부재(52)에 투과성 유리를 사용한 경우에는, 밀봉 공정 후에, 레이저 등을 유리에 투과시킴으로써 SAW 소자(60)의 주파수 조정을 행할 수 있다.
그 후, 실리콘 기판(10)의 제 1 면(10a)에 형성된 제 2 배선(34) 위에 예를 들어 무연 땜납으로 이루어지는 범프(37)가 탑재된다.
또한, 범프(37)를 형성할 때에는, 땜납 볼을 제 2 배선(34) 위에 탑재할 수도 있고, 땜납 페이스트를 제 2 배선(34) 위에 인쇄할 수도 있다.
이러한 전자 부품(50)의 제조 방법에서는, 반도체 장치(1)의 제조 방법과 마찬가지로, 동일한 실리콘 기판(반도체 기판) 위에 전자 부품(50), SAW 소자(60) 및 밀봉 부재(52) 등을 동시에 일괄적으로 형성하고 있다.
반도체 장치(1)의 제조 방법과 동일하게 하여 다이싱 장치(110)를 사용함으 로써, 전자 부품(50)마다 다이싱(절단)된다.
이것에 의해, 전자 부품(50)을 저렴한 비용으로 제조할 수 있다.
제조된 전자 부품(50)은 범프(37)를 통하여 프린트 배선판(P) 등에 탑재된다.
본 실시예에 따른 전자 부품(50)에서는, 실리콘 기판(10)의 제 2 면(10b)에 SAW 소자(60)를 형성하고, 도전부(12)의 제 2 단부(12b)와 이 SAW 소자(60)를 접속시킨다.
이 경우, 실리콘 기판(10)의 제 1 면(10a)에 SAW 소자(60)를 구동 제어하는 집적 회로를 형성하여 둠으로써, 도전부(12)를 통하여 SAW 소자(60)와 집적 회로를 전기적으로 접속시킬 수 있다.
따라서, 전자 부품(50) 전체의 소형화 및 박형화를 실현하면서, SAW 소자(60)를 양호하게 구동할 수 있다.
그리고, SAW 소자(60)는 밀봉 부재(52)와 제 2 면(10b) 사이에서 밀봉되기 때문에, 소형화 및 박형화를 실현하면서, SAW 소자(60)를 양호하게 밀봉할 수 있고, SAW 소자(60)를 양호하게 구동할 수 있다.
[전자 부품의 제 2 실시예]
다음으로, 상술한 반도체 장치(1)에 전자 소자로서 SAW 소자(71)가 실장된 전자 부품(70)의 제 2 실시예에 대해서 도 9를 참조하여 설명한다.
또한, 이하에 설명하는 각 실시예에서는 상술한 제 1 실시예에 따른 전자 부품(50)의 구성과 공통되는 개소에는 동일한 부호를 첨부하여, 설명을 생략한다.
본 실시예에 따른 전자 부품(70)은 SAW 소자(71)가 실리콘 기판(10)의 제 2 면(10b)에 형성되어 있지 않고, 실리콘 기판(10)의 제 2 면(10b)으로부터 이간되어 배치된 밀봉 부재(52)에 형성되어 있는 점에서 제 1 실시예와 상이하다.
SAW 소자(71)는 실리콘 기판(10)의 제 2 면(10b)에 대향하는 밀봉 부재(52)의 내면(대향면)(52a) 위에 형성되어 있다.
또한, SAW 소자(71)에는 실리콘 기판(10)의 제 2 면(10b)에 대향하는 단자(72)가 형성되어 있다.
반도체 장치(73)에는 실리콘 기판(10)의 제 2 면(10b)의 홈부(11) 위에 이면 전극(접속 전극)(54)이 형성되어 있다.
그리고, 이 이면 전극(54)과 도전부(12)의 제 2 단부(12b)가 전기적으로 접속되어 있다.
이면 전극(54)은 SAW 소자(71)의 단자(72)에 대응한 위치에 형성되어 있다.
즉, 제 2 전극(23)은 밀봉 부재(52)의 내면(대향면)(52a)에 형성된 SAW 소자(71)와, 도전부(12) 및 이면 전극(54)을 통하여 전기적으로 접속되어 있다.
또한, 밀봉 부재(52)는 예를 들어 실리콘 기판, 수정 기판, 실리콘 및 다이아몬드를 갖는 기판에 의해 구성되어 있다.
전자 부품(70)의 제조 방법을 설명한다.
우선, 밀봉 부재(52)의 내면(52a) 위에 미리 SAW 소자(71)를 형성한다.
다음으로, 이면 전극(54)을 실리콘 기판(10)의 제 2 면(10b) 위에 형성한다.
다음으로, SAW 소자(71)를 밀봉 부재(52)의 내면(52a) 위에 형성한다.
또한, 단자(72)도 형성한다.
다음으로, 이면 전극(54)과 단자(72)가 전기적으로 접속되도록 실리콘 기판(10)과 밀봉 부재(52)를 접착제층(53)을 통하여 접합시킨다.
이것에 의해, 도 9에 나타낸 전자 부품(70)이 얻어진다.
또한, 이면 전극(54)과 단자(72)를 접합시키는 공정에서는, 접착제층(53)의 수축에 의해 이면 전극(54)과 단자(72)를 압접(壓接)시킬 수도 있다.
본 실시예에 따른 전자 부품(70)에 의하면, 실리콘 기판(10)과는 다른 부재, 즉, 밀봉 부재(52)에 SAW 소자(71)가 형성되어 있기 때문에, SAW 소자(71)는 실리콘 기판(10)에 부여되는 열응력이나 막응력의 영향을 받기 어려워져, 양호한 특성을 얻을 수 있다.
[전자 부품의 제 3 실시예]
다음으로, 상술한 반도체 장치(1)에 전자 소자로서 SAW 소자(81)가 실장된 전자 부품(80)의 제 3 실시예에 대해서 도 10을 참조하여 설명한다.
본 실시예에 따른 전자 부품(80)에서는 SAW 소자(81)가 실리콘 기판(10)의 제 2 면(10b)에 형성되어 있지 않고, SAW 소자(81)가 지지 기판(82) 위에 형성되어 있는 점에서 제 2 실시예와 상이하다.
지지 기판(82)은 실리콘 기판(10)의 제 2 면(10b)과, 실리콘 기판(10)의 제 2 면(10b)으로부터 이간되어 배치된 밀봉 부재(52)의 사이에 배치되어 있다.
또한, SAW 소자(81)는 실리콘 기판(10)의 제 2 면(10b)과 대향하는 지지 기판(82)의 면(82a)에 형성되어 있다.
또한, SAW 소자(81)에는 전자 부품(70)의 제 2 실시예와 마찬가지로, 실리콘 기판(10)의 제 2 면(10b)에 대향하는 단자(83)가 형성되어 있다.
그리고, 이 단자(83)와 이면 전극(54)이 전기적으로 접속되어 있다.
본 실시예에 따른 전자 부품(80)에 의하면, 실리콘 기판(10)과는 다른 부재, 즉, 지지 기판(82)에 SAW 소자(81)가 형성되어 있기 때문에, SAW 소자(81)는 실리콘 기판(10)에 부여되는 열응력이나 막응력의 영향을 받기 어려워져, 양호한 특성을 얻을 수 있다.
또한, 지지 기판(82)에 의해 SAW 소자(81)를 양호하게 지지한 상태에서, SAW 소자(81)와 도전부(12)를 전기적으로 접속시킬 수 있다.
[전자 부품의 제 4 실시예]
다음으로, 상술한 반도체 장치(1)에 전자 소자로서 AT 진동자(수정 진동자)(91)가 실장된 전자 부품(90)의 제 4 실시예에 대해서 도 11을 참조하여 설명한다.
본 실시예에 따른 전자 부품(90)은 AT 진동자(91)가 지지 기판(92)에 의해 지지된 상태에서 밀봉 부재(93)에 의해 밀봉되어 있는 점에서 제 2 실시예와 상이하다.
지지 기판(92)은 실리콘 기판(10)의 제 2 면(10b)으로부터 이간되어 배치되어 있다.
AT 진동자(91)는 실리콘 기판(10)의 제 2 면(10b)과 대향하는 지지 기판(92)의 내면(92a)에 형성되어 있다.
AT 진동자(91)는 지지 기판(92)과 실리콘 기판(10)의 제 2 면(10b) 사이에 형성된 유리 기판으로 이루어지는 밀봉 부재(93)에 의해 밀봉되어 있다.
그리고, 지지 기판(92)의 내면(92a)과 밀봉 부재(93)의 내면(93a)에 의해 둘러싸인 내부 공간(95)은 대략 밀폐(기밀 밀봉)되어 있다.
또한, 밀봉 부재(93)에는 실리콘 기판(10)의 제 2 면(10b)과 대향하는 면에 전자 소자 전극(94)이 형성되어 있다.
또한, 전자 소자 전극(94)은 밀봉 부재(93)를 피복(被覆)하도록 형성되어 있다.
그리고, 이 전자 소자 전극(94)과 이면 전극(54)이 전기적으로 접속되어 있다.
즉, 제 2 전극(23)은 실리콘 기판(10)에 형성된 도전부(12), 및 실리콘 기판(10)의 제 2 면(10b)에 형성된 이면 전극(54)을 통하여 AT 진동자(91)와 전기적으로 접속되어 있다.
또한, 실리콘 기판(10)의 제 2 면(10b)의 가장자리부와 지지 기판(92)의 가장자리부는 밀봉 수지(96)에 의해 밀봉되어 있다.
또한, 제 2 면(10b)과 밀봉 부재(93)의 사이는 밀봉 수지(96)에 의해 밀봉되어 있다.
본 실시예에 따른 전자 부품(90)에 의하면, 지지 기판(92)에 의해 지지된 AT 진동자가 밀봉 부재(93)에 의해 밀봉되어 있기 때문에, 밀봉 부재(93)에 형성된 전자 소자 전극(94)과 도전부(12)를 전기적으로 접속시킬 수 있다.
또한, 소형화 및 박형화를 실현하면서, 전자 소자를 양호하게 구동할 수 있다.
[전자 기기]
도 12는 상술한 전자 부품(50, 70, 80, 90) 중 어느 것을 탑재한 전자 기기의 일례를 나타낸 도면으로서, 휴대전화(300)를 나타낸 도면이다.
소형화·박형화 및 고기능화가 실현된 본 발명의 전자 부품을 탑재했기 때문에, 소형 휴대전화(300)가 실현된다.
또한, 본 발명의 기술 범위는 상기 실시예에 한정되지 않아, 본 발명의 취지를 일탈하지 않는 범위에서 다양한 변경을 부가할 수 있다.
예를 들어 상기 반도체 장치(1)의 일 실시예에서 이면 전극(15)을 형성하고 있지만, 전자 부품의 전극이 도전부(12)의 제 2 단부(12b)에 직접 접속되어 있을 수도 있다.
또한, SAW 소자(60, 71, 81)나 AT 진동자(91)에 접속되는 이면 전극(15, 54)의 표면 또는 도전부(12)의 제 2 단부(12b) 표면에는 금속 접속되기 쉽도록 금 등의 표면 처리, 또는 땜납재(SnAg 도금 등)를 형성하는 것이 바람직하다.
또한, 상기 각 실시예에 있어서도, 최종 공정에서 다이싱하는 것 이외에, 적절한 공정(도중 공정)에서 개편화되도록 할 수도 있다.
또한, 밀봉 부재(52, 93)를 유리 기판에 의해 구성한 경우, 그 유리 기판으로 이루어지는 밀봉 부재(52, 93)를 다이싱(절단)할 때에는, 도 6을 참조하여 설명한 다이싱 장치(110)에 의해 다이싱할 수도 있지만, 레이저를 조사함으로써 다이싱 을 행하는 것이나, 건식 에칭 또는 습식 에칭의 수법을 이용하여 다이싱을 행할 수도 있다.
또한, 본 발명에 따른 전자 소자로서는, 제 1, 제 2, 제 3 실시예에서 SAW 소자를 사용하여 설명했지만, 이것에 한정되지 않아, 밀봉 구조를 필요로 하는 소자 예를 들어 수정 진동자, 압전 진동자, 압전 소리굽쇠 등일 수도 있다.
또한, 제 4 실시예에서는 AT 진동자(수정 진동자)를 사용하여 설명했지만, 이것에 한정되지 않아, 밀봉 구조를 필요로 하는 소자 예를 들어 SAW 소자, 압전 진동자, 압전 소리굽쇠 등일 수도 있다.
또한, 필요에 따라, 실리콘 기판(10)에 배선부(30)를 형성한 후, 실리콘 기판(10)의 박형화를 행할 수도 있다.
실리콘 기판(10)을 얇게 하는 방법을 설명한다.
우선, 자외광(UV광)의 조사에 의해 박리(剝離) 가능한 접착제를 사용하여 실리콘 기판(10)의 제 1 면(10a) 측에 유리판(도시 생략)을 부착시킨다.
이 유리판은 WSS(Wafer Support System)라고 불리는 것의 일부로서, 실리콘 기판(10)을 유리판에 지지한 후, 이 유리판을 부착시킨 상태에서 실리콘 기판(10)의 제 2 면(10b)에 대하여 연마 처리, 건식 에칭 처리, 또는 습식 에칭 처리 등의 소정 처리를 실시한다.
이것에 의해, 실리콘 기판(10)을 얇게 할 수 있다.
상술한 바와 같이 본 발명에 의하면, 소형화, 박형화 및 고기능화를 실현하 는 것이 가능한 반도체 장치, 반도체 장치의 제조 방법, 전자 부품, 회로 기판 및 전자 기기를 제공할 수 있다.

Claims (15)

  1. 제 1 면과 상기 제 1 면과는 반대측인 제 2 면을 갖는 반도체 기판과,
    상기 반도체 기판의 상기 제 1 면 위에 형성된 외부 접속 단자와,
    상기 반도체 기판의 상기 제 1 면 위에 형성되고, 상기 외부 접속 단자와 전기적으로 접속된 제 1 전극과,
    상기 반도체 기판의 상기 제 2 면 위 또는 상방(上方)에 형성된 전자 소자와,
    상기 전자 소자에 전기적으로 접속되고, 표면과 이면(裏面)을 갖는 제 2 전극과,
    상기 반도체 기판의 상기 제 2 면에 형성되고, 상기 제 2 전극의 상기 이면 중 적어도 일부를 포함하는 저면(底面)을 갖는 홈부와,
    상기 홈부의 내부에 형성되고, 상기 제 2 전극의 상기 이면과 전기적으로 접속된 도전부(導電部)를 구비하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 반도체 기판의 상기 제 1 면 위에 형성되고, 상기 제 1 전극과 상기 외부 접속 단자를 전기적으로 접속시키는 배선과,
    상기 반도체 기판과 상기 외부 접속 단자 사이에 형성된 응력(應力) 완화층을 구비하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제 2 전극의 상기 표면에는 상기 배선과 동일한 재료의 금속막이 형성되어 있는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 반도체 기판의 상기 제 2 면 위에 형성되고, 상기 도전부와 전기적으로 접속된 접속 전극을 구비하는 반도체 장치.
  5. 제 1 면과 상기 제 1 면과는 반대측인 제 2 면을 갖는 반도체 기판을 준비하는 공정과,
    상기 반도체 기판의 상기 제 1 면 위에 제 1 전극을 형성하는 공정과,
    상기 반도체 기판의 상기 제 1 면 위에 표면과 이면을 갖는 제 2 전극을 형성하는 공정과,
    상기 제 1 전극에 전기적으로 접속되는 배선을 상기 반도체 기판의 상기 제 1 면 위에 형성하는 공정과,
    상기 배선에 전기적으로 접속되는 외부 접속 단자를 상기 반도체 기판의 상기 제 1 면 위에 형성함으로써, 상기 제 1 전극과 상기 배선을 전기적으로 접속시키는 공정과,
    상기 반도체 기판과 상기 외부 접속 단자 사이에 응력 완화층을 형성하는 공 정과,
    상기 반도체 기판의 상기 제 2 면에 상기 제 2 전극의 상기 이면 중 적어도 일부를 포함하는 저면을 갖는 홈부를 형성하는 공정과,
    상기 홈부의 측벽에 절연막을 형성하는 공정과,
    전자 소자와 상기 제 2 전극을 전기적으로 접속시키는 도전부를 상기 홈부 내에 형성하는 공정을 갖는 반도체 장치의 제조 방법.
  6. 제 5 항에 있어서,
    상기 홈부를 형성하는 공정은 포토리소그래피법 및 에칭법을 이용하는 반도체 장치의 제조 방법.
  7. 제 5 항에 있어서,
    상기 반도체 기판의 상기 제 2 면 위에 상기 도전부와 전기적으로 접속되는 접속 전극을 형성하는 공정을 포함하고,
    상기 접속 전극 및 상기 도전부는 일괄적으로 형성되는 반도체 장치의 제조 방법.
  8. 제 5 항에 있어서,
    상기 반도체 기판 위에 복수의 반도체 장치를 일괄적으로 형성하는 공정과,
    상기 반도체 기판을 절단함으로써, 상기 반도체 장치를 각각으로 분할하는 공정을 포함하여,
    개편화(個片化)된 복수의 반도체 장치를 얻는 반도체 장치의 제조 방법.
  9. 제 1 면과 상기 제 1 면과는 반대측인 제 2 면을 갖는 반도체 기판과,
    상기 반도체 기판의 상기 제 1 면 위에 형성된 외부 접속 단자와,
    상기 반도체 기판의 상기 제 1 면 위에 형성되고, 상기 외부 접속 단자와 전기적으로 접속된 제 1 전극과,
    상기 반도체 기판의 상기 제 2 면 위 또는 상방에 형성된 전자 소자와,
    상기 전자 소자에 전기적으로 접속된 제 2 전극과,
    상기 반도체 기판의 상기 제 2 면에 형성되고, 상기 제 2 전극의 이면 중 적어도 일부를 포함하는 저면을 갖는 홈부와,
    상기 홈부의 내부에 형성되고, 상기 제 2 전극의 이면과 전기적으로 접속되며, 상기 전자 소자와 전기적으로 접속된 도전부와,
    상기 전자 소자를 밀봉하는 밀봉 부재를 구비하는 전자 부품.
  10. 제 9 항에 있어서,
    상기 밀봉 부재는 상기 반도체 기판의 상기 제 2 면으로부터 이간(離間)되어 배치되고, 상기 밀봉 부재에서의 상기 반도체 기판의 상기 제 2 면에 대향하는 대향면을 가지며,
    상기 전자 소자는 상기 대향면 위에 형성되어 있는 전자 부품.
  11. 제 9 항에 있어서,
    상기 전자 소자를 지지하는 지지 기판을 포함하며,
    상기 밀봉 부재는 상기 반도체 기판의 상기 제 2 면으로부터 이간되어 배치되고, 상기 지지 기판은 상기 밀봉 부재와 상기 반도체 기판 사이에 배치되어 있는 전자 부품.
  12. 제 9 항에 있어서,
    상기 전자 소자를 지지하고, 상기 반도체 기판의 상기 제 2 면으로부터 이간되어 배치된 지지 기판을 포함하며,
    상기 밀봉 부재는 상기 지지 기판에 의해 지지된 상기 전자 소자를 밀봉하는 동시에, 상기 전자 소자에 전기적으로 접속된 전자 소자 전극을 갖는 전자 부품.
  13. 제 9 항에 있어서,
    상기 반도체 기판의 상기 제 2 면 위에 형성되고, 상기 도전부와 상기 전자 소자를 전기적으로 접속시키는 접속 전극을 구비하는 전자 부품.
  14. 제 9 항에 기재된 전자 부품이 실장(實裝)되어 있는 회로 기판.
  15. 제 9 항에 기재된 전자 부품이 실장되어 있는 전자 기기.
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