KR20060123368A - 비휘발성 메모리 장치 및 그 제조 방법 - Google Patents

비휘발성 메모리 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR20060123368A
KR20060123368A KR1020067012374A KR20067012374A KR20060123368A KR 20060123368 A KR20060123368 A KR 20060123368A KR 1020067012374 A KR1020067012374 A KR 1020067012374A KR 20067012374 A KR20067012374 A KR 20067012374A KR 20060123368 A KR20060123368 A KR 20060123368A
Authority
KR
South Korea
Prior art keywords
layer
organic
memory device
nonvolatile memory
ferroelectric
Prior art date
Application number
KR1020067012374A
Other languages
English (en)
Inventor
게르빈 에이치 게린크
알버트 더블유 마스만
프레데리쿠스 제이 토우브슬라게르
리우브 다고베르트 엠 드
Original Assignee
코닌클리즈케 필립스 일렉트로닉스 엔.브이.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 코닌클리즈케 필립스 일렉트로닉스 엔.브이. filed Critical 코닌클리즈케 필립스 일렉트로닉스 엔.브이.
Publication of KR20060123368A publication Critical patent/KR20060123368A/ko

Links

Images

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10KORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K19/00Integrated devices, or assemblies of multiple devices, comprising at least one organic element specially adapted for rectifying, amplifying, oscillating or switching, covered by group H10K10/00
    • H10K19/201Integrated devices having a three-dimensional layout, e.g. 3D ICs
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B82NANOTECHNOLOGY
    • B82YSPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10KORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having potential barriers
    • H10K10/40Organic transistors
    • H10K10/46Field-effect transistors, e.g. organic thin-film transistors [OTFT]
    • H10K10/462Insulated gate field-effect transistors [IGFETs]
    • H10K10/468Insulated gate field-effect transistors [IGFETs] characterised by the gate dielectrics
    • H10K10/471Insulated gate field-effect transistors [IGFETs] characterised by the gate dielectrics the gate dielectric comprising only organic materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401Multistep manufacturing processes
    • H01L29/4011Multistep manufacturing processes for data storage electrodes
    • H01L29/40111Multistep manufacturing processes for data storage electrodes the electrodes comprising a layer which is used for its ferroelectric properties
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51Insulating materials associated therewith
    • H01L29/516Insulating materials associated therewith with at least one ferroelectric layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6684Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a ferroelectric gate insulator
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/78391Field effect transistors with field effect produced by an insulated gate the gate comprising a layer which is used for its ferroelectric properties

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Nanotechnology (AREA)
  • Mathematical Physics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Formation Of Insulating Films (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Deposition Of Substances Of Which Semiconductor Devices Are Composed (AREA)

Abstract

유기 강유전성 폴리머와 유기 이극성 반도체의 결합을 포함하는 비휘발성 강유전성 메모리 장치가 제안되어 있다. 본 발명의 상기 장치는 폴리머와 호환 가능하고 폴리머의 장점, 즉 용액 처리, 저비용, 저온 층 증착 및 가요성 기판과의 호환성을 십분 활용하고 있다.

Description

비휘발성 메모리 장치 및 그 제조 방법{NON-VOLATILE FERROELECTRIC THIN FILM DEVICE USING AN ORGANIC AMBIPOLAR SEMICONDUCTOR AND METHOD FOR PROCESSING SUCH A DEVICE}
본 발명은 폴리머 처리 방법과 호환할 수 있는 비휘발성 강유전성 메모리 장치 및 그 제조 방법에 관한 것으로, 보다 구체적으로는 유기 이극성 반도체와 강유전성 폴리머 절연층의 결합을 포함한 비휘발성 강유전성 메모리 장치에 관한 것이다.
메모리 기술은 대체로 2개의 카테고리, 즉 휘발성과 비휘발성으로 분리된다. 전력이 제거되는 경우, 스태틱 랜덤 억세스 메모리(Static Random Access Memory, 이하 SRAM라 함) 및 다이나믹 억세스 메모리(Dynamic Random Access Memory, 이하 DRAM라 함)과 같은 휘발성 메모리는 그들의 내용을 잃어 버리는 반면, 롬(Read Only Memory, 이하 ROM이라 함)을 기초로 한 비휘발성 메모리는 그들의 내용을 잃어 버리지 않는다. DRAM, SRAM, 및 다른 반도체 메모리들은 컴퓨터 및 다른 장치에서의 정보에 대한 처리 및 고속 저장용으로 널리 이용되고 있다. 최근에, EEPROM 및 플래시 메모리가 플로팅 게이트 전극에서의 전하로서 데이터를 저장하는 비휘발성 메모리로서 소개되고 있다. 비휘발성 메모리(NMS)는 핸드폰, 고주파 및 디지털 카메라와 같은 다양한 상업 및 군사 전기 장치 및 장비에 널리 이용되고 있다. 이와 같은 전자 장치들의 시장에서는 저 전압, 저 전력 소모, 및 감소된 칩 크기를 갖는 장치를 요구하고 있다. 하지만, EEPROM 및 플래시 메모리는 데이터를 기록하는데는 긴 시간이 소요되고, 데이터를 재기록하는데 시간 제한이 있다.
상기한 형식의 메모리의 단점을 극복하는 방법으로서, 강유전성 필름의 전기적 분극에 의해 데이터를 저장하는 강유전성 램(ferroelecric random access memory; 이하 FRAM이라 함)이 제안되었다. 강유전성 메모리에는 2개 형식의 메모리 동작 원리가 있다. 제 1 형식은 저장된 전하의 양, 즉 분극 스위칭 충전 전류와 분극 비-스위칭 충전 전류(FRAM)의 차이를 검출한다. 제 2 방식은 FET 채널 컨덕턴스(FET)의 차이를 검출한다. 상기 채널 컨덕턴스는 FET 채널 영역 상 강유전성 필름의 분극 방향에 의해 변한다. 강유전 비휘발성 메모리는 고 기록 내구력, 저 기록 전압, 비파괴 판독, 및 저 전력 소모와 같은 전류 기술(EEPROM, 플래시)에 관한 도전을 받지 않는 성능 장점을 가지므로, 관심을 끌고 있다.
강유전성 재료는 항복 필드보다 낮은 전기장의 적용에 따라 전환할 수 있는 전기장의 부재에서 자발적 분극에 의해 특징지어진다. 강유전성 재료에서의 자발적 분극은 전기 쌍극자 모멘트를 생성하는 유닛 셀에서의 이온 또는 극성 분자의 비-중심 대칭 배열로부터 발생한다.
교류 전기장이 강유전성 재료에 인가되는 경우, 상기 분극은 인가된 전기장 을 갖는 히스테리시스 작용을 보인다. 초기 단계에서, 인가된 전기장 방향에 대하여 순조롭게 지향된 강유전성 도메인들은 다른 도메인의 비용에 따라 증가한다. 이것은, 전체 도메인 성장 및 재지향이 발생할 때까지 지속한다. 이 단계에서, 상기 재료는 포화 분극에 이르게 된다(Ps). 그 후, 만일 상기 전기장이 제거되면, 상기 도메인의 일부는 그의 랜덤 구성 및 재지향으로 복귀하지 않는다. 이 단계에서의 분극은 잔류 분극이라 불린다(Pr). 상기 분극을 0으로 복귀하는데 요구된 전기장의 세기는 보자력 필드이다(Ec).
일반적인 강유전성 히스테리시스 루프는 인가된 전기장 E의 함수에서 표면 전하 밀도 D를 나타낸 도 1에 설명되어 있다. 인가된 전기장이 0인 E = 0에는 2개의 분극 상태 ±Pr이 존재한다. 또한, 상기 2개의 분극 상태는 동일하게 안정되어 있다. 상기 2개의 분극 상태는 "1" 또는 "0"로 인코딩될 수 있고 이러한 상태들을 유지하는데 어떠한 외부 필드가 불필요하므로, 상기 메모리 장치는 비휘발성이다. 상기 장치의 상태를 스위칭하기 위하여, Ec 보다 큰 절대값을 갖는 문턱 필드가 요구된다. 주어진 강유전성 재료에 대한 문턱 필드 Ec를 감소시키기 위하여, 강유전성 재료가 (바람직하게는 2 ㎛ 미만의 두께를 갖는) 박막 형태에서 처리될 필요가 있다.
메모리 셀 커패시터 상의 강유전성 필름은 바륨 티탄산염(BaTiO3), 지르코네이트 납 티탄산염(PZT-Pb(Zr, Ti)O3), PLZT((Pb, La)(Zr, Ti)O3) 또는 SBT(SrBi2Ta2O9)와 같은 무기 재료들, 트리글리신 황산염(TGS)과 같은 유기 분자 재료들, 또는 홀수 나일론, 시안화 폴리비닐리덴 p(VCN) 또는 폴리비닐리덴플루로라이드(p(VDF)와 같은 극성 원자단을 갖는 유기 폴리머들 및 오리고머들로 제조된다. 지금까지 알려진 폴리머들로부터, 특히 화학 구조 (CH2-CF2)n를 갖는 p(VDF)이 속하는 재료를 함유한 플루오린 군이 스핀코팅으로부터 직접 얻은 필름에서의 고 잔류 분극 및 상대적으로 낮은 보자력 필드로 인하여 바람직하다. TrFE(CH2-CF2)를 갖는 VDF(CHF-CF2) 및/또는 랜덤 공중합체 (CH2-CF2)n-(CHF-CF2)m 또는 (CH2-CF2)n-(CF2-CF2)m 과 같은 TFE(CF2-CF2)의 혼합물을 갖는 특정 재료들은 우수한 강유전성 및 필름 형성 특성이 있다. 전기 항복 필드가 보자력 필드에 관련된 요구된 스위칭 필드 보다 높은 경우, 비대칭 공간 군에 속하는 결정 구조를 갖는 결정상을 가지는 재료는 일반적으로 강유전성을 갖는다.
하지만, 예를 들면, 디스플레이용으로 사용되는 강유전성 액정 폴리머의 경우에, 상기 잔류 분극 Pr은 큰 분자로부터의 쌍극자 모멘트에 따라 낮다(~5-10mC/㎡). 이것은 메모리 적용에 있어서 너무 낮을 수 있는 값일 수 있다. 또한, 동작 조건은 액정 특성으로 인하여 매우 민감한 온도이다. 메모리 적용에 있어서, 사용자는 -20 내지 150 ℃ 온도에서 안정된 특성이 있는 것을 좋아한다. 따라서, 비휘발성 메모리 셀의 경우에, 상기한 비 액정 유기 강유전성 재료가 강유전성 재료로 사용되는 것이 바람직하다.
미국 특허 공개 번호 제 2003/0127676 호에는, 비휘발성 메모리 장치(10)는 기판(1), 활성 층(2), 드레인(3), 소스(4), 게이트 절연 층(5), 및 게이트(6)를 포함하는 것으로 설명되어 있다. 상기 활성 층(2)은 상기 드레인(3)과 상기 소스(4) 사이의 콘택 영역에 유기 반도체로 형성된다. 상기 게이트 절연 층(5)은 강유전성 재료로 형성되고, 상기 활성 층(2) 위에 증착된다. 상기 게이트(6)는 상기 게이트 절연 층(5)의 상부에 형성된다. 미국 특허 공개 번호 제 2003/0127676 호의 장치(10)는 도 2에 도시되어 있다. 비휘발성 메모리 장치(10)는 강유전성 게이트 절연 층(5) 및 유기 반도체 활성 층(2)을 포함하므로, 매우 신축적이고, 경량이며, 다중-프로그래밍 가능하고 용이하게 제조될 수 있다.
하지만, 단극 유기 반도체 활성 층(2)을 장치(10)는 단지 축적(accumulation) 및 디플리션(depletion)으로 기능을 한다. 상기 장치(10)는 반전 동작은 하지 않는다. 강유전성 트랜지스터 적용에 있어서, 이것은 강유전성 축적 전하 밀도의 일 분극 방향 만이 상기 분극을 보상한다는 것을 의미한다. 반대 분극 방향에 있어서, 상기 반도체는 디플리션되어 보상 전하 밀도가 공간 전하로서 존재한다. 즉, 상기 반도체는 분극 유도된 전하 밀도를 유지할 수 있는 충분한 백그라운드 도핑을 가져야 한다. 유기 트랜지스터의 전달 특징을 저하시키기 않기 위하여, 본래 사용된 반도체들은 도핑을 갖지 않는다. 그럼에도 불구하고, 상기 반도체들은 합성 또는 처리 중에 도입된 불순물을 가지며 종종 의도하지 않은 도핑이 이루어진다. 이러한 의도하지 않은 도핑은 스위칭을 약간 촉진시키고 수반하는 게이트 분극 상태의 안정화를 약간 제공한다. 하지만, 의도하지 않은 도핑은 제어 할 수 없고 사실 바람직하지 못하므로, 이러한 동작 원리는 트랜지스터 품질 및 기술적 견해에는 바람직하지 못하다. 어떤 분극 상태를 기록한 후, 움직임 중에 이용된 전기장의 영향 하에 게이트 유전체를 통하여 운반되거나 이동하여, 강유전성 메모리 장치에서 종종 발생하는 자국, 약화, 또는 다른 저하 현상을 일으키는 이온 종들 또는 소형 극성 분자들(공간 전하)로 주로 이루어진다.
본 발명의 목적은 신축성 기판과 호환할 수 있고 종래 장치의 전하 안정화 문제를 해결하는 것으로, 저가 처리 및 저온에 의해 얻을 수 있는 비휘발성 메모리 장치를 제공하는데 있다.
상기한 목적은 본 발명에 따른 방법 및 장치에 의해 이루어진다.
본 발명은 유기 이극성 반도체 층 및 유기 강유전성 층을 포함하는 비휘발성 메모리 장치를 제공한다. 상기 유기 이극성 반도체 층과 유기 강유전성 층은 적어도 부분적으로 접촉한다.
본 발명의 일실시예에 의하면, 상기 비휘발성 메모리 장치는 제 1 전도성 층에 형성된 제어 전극을 포함할 수 있다. 상기 제 1 전도성 층은 예를 들면 금속(산화 인튬 주석(ITO), 금) 또는 전도성 폴리머 층(PEDOT/PSS)일 수 있다. 상기 제어 전극은 상기 유기 강유전성 층에 의해 상기 이극성 반도체 층으로부터 분리될 수 있다.
본 발명에 따른 비휘발성 장치는 제 1 주 전극 및 제 2 주 전극을 더 포함할 수 있다. 상기 제 1 주 전극 및 상기 제 2 주 전극은 제 2 전도성 층에 형성된다. 상기 제 2 전도성 층은 예를 들면 금속(산화 인튬 주석(ITO), 금) 또는 전도성 폴리머 층(PEDOT/PSS)일 수 있다. 상기 제어 전극은 상기 유기 강유전성 층에 의해 상기 이극성 반도체 층으로부터 분리될 수 있다. 상기 제 1 주 전극 및 상기 제 2 주 전극은 상기 유기 이극성 반도체 층의 재료에 의해 상호 분리되고, 상기 유기 강유전성 층에 의해 상기 제어 전극으로부터 분리될 수 있다.
본 발명의 일실시예에 의하면, 상기 강유전성 또는 올리고머 층은 예를 들면, (CH2-CF2)n-(CHF-CF2)m 또는 (CH2-CF2)n-(CF2-CF2)m 과 같은 (랜덤) 공중합체를 형성하기 위한 (CH2-CF2)n, (CHF-CF2)n (CH2-CF2)m, 이들의 화합물로부터 선택된 재료을 갖는 층일 수 있다.
본 발명에 사용된 상기 유기 이극성 반도체 층은 예를 들면, [6, 6]-페닐 C61 부티르 산 메틸 에스테르 및 폴리[2-메톡시, 5-(3,7) 디메틸-옥틸로시]-p-페닐렌 비닐렌의 혼합물과 같은 n-형 및 p-형 반도체 재료의 혼합물을 포함할 수 있다.
본 발명의 다른 실시예에 의하면, 상기 유기 이극성 반도체 층은 폴리(3,9-디-페르트-부틸린데노[1,2-b] 플루오렌과 단일 유기 재료를 포함할 수 있다.
또한, 상기 유기 이극성 반도체 층은 n-형 및 p-형 반도체의 이중 층-스택일 수 있고, 여기서 2개의 활성 반도체가 사용될 수 있다. 본 발명의 비휘발성 메모리 장치는 메모리 윈도우를 포함하고, 상기 메모리 윈도우는 전자 흐름 및 정공 흐름의 비율에 의존한다. 본 발명의 일실시예에 의하면, 상기 전자 흐름 및 정공 흐름의 비율은 0 또는 1에 가깝다. 이 경우, 상기 메모리 윈도우는 가장 클 수 있다.
본 발명은 또한 비휘발성 메모리 장치를 처리하는 방법을 제공한다. 상기 메모리는 유기 강유전성 층을 형성하는 단계; 및 유기 이극성 반도체 층을 형성하는 단계를 포함하고, 상기 유기 강유전성 층 및 상기 유기 이극성 반도체 층은 적어도 부분적으로 상호 접촉한다. 상기 강유전성 또는 올리고머 층은 예를 들면, (CH2-CF2)n-(CHF-CF2)m 또는 (CH2-CF2)n-(CF2-CF2)m 과 같은 (랜덤) 공중합체를 형성하기 위한 (CH2-CF2)n, (CHF-CF2)n (CH2-CF2)m, 이들의 화합물로부터 선택된 재료를 갖는 층일 수 있다. 상기 유기 이극성 반도체 층은 예를 들면, [6, 6]-페닐 C61 부티르 산 메틸 에스테르 및 폴리[2-메톡시, 5-(3,7) 디메틸-옥틸로시]-p-페닐렌 비닐렌의 혼합물과 같은 n-형 및 p-형 반도체 재료의 혼합물을 포함할 수 있다. 다른 실시예에 의하면, 상기 유기 이극성 반도체 층은 폴리(3,9-디-페르트-부틸린데노[1,2-b] 플루오렌과 단일 유기 재료를 포함할 수 있다. 또한, 상기 유기 이극성 반도체 층은 n-형 및 p-형 반도체의 이중 층-스택일 수 있고, 여기서 2개의 활성 반도체가 사용될 수 있다.
본 발명의 방법은 또한 제 1 전도성 층으로부터 제어 전극을 형성하는 단계를 더 포함할 수 있다. 상기 제 1 전도성 층은 예를 들면 금속(산화 인튬 주석(ITO), 금) 또는 전도성 폴리머 층(PEDOT/PSS)일 수 있다.
본 발명의 일실시예에 의하면, 상기 방법은 제 1 전도성 층으로부터 제 1 주 전극 및 제 2 주 전극을 형성하는 단계를 더 포함한다. 상기 제 2 전도성 층은 예를 들면 금속(산화 인듐 주석(ITO), 금) 또는 전도성 폴리머 층(PEDOT/PSS)일 수 있다. 상기 제 1 주 전극 및 상기 제 2 주 전극은 상기 유기 이극성 반도체 층의 재료에 의해 상호 분리되고, 상기 유기 강유전성 층에 의해 상기 제어 전극으로부터 분리될 수 있다.
본 발명의 방법은 상기 유기 이극성 반도체 층을 패터닝하는 단계를 더 포함할 수 있다.
본 발명의 비휘발성 장치는 용액 처리 수단에 의해 제조되고 그래서 저가 처리가 이루어질 수 있는 장점을 갖는다. 본 발명은 상기 비휘발성 장치를 형성하는데 필요한 다른 층들이 저온에서 증착될 수 있는 다른 장점을 갖는다. 본 발명신축성 기판과의 친화성이 있는 부가적인 장점을 갖는다.
아래에서 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 상세히 설명한다. 그러나, 본 발명은 여러가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도 1은 커패시터 상 표면 전하 밀도 D와 인가된 전기장 E에 대한 관계를 나타낸 그래프(참조: 강유전성 및 관련 재료의 이론 및 적용에서의 M.E. 라인들 및 A.M. 유리).
도 2는 종래의 비휘발성 메모리 장치를 나타낸 단면도.
도 3, 도 4, 도 6, 및 도 7은 본 발명의 실시예에 따른 비휘발성 강유전성 메모리 장치의 처리에서의 연속 단계를 나타낸 도면.
도 5는 교차 결합 전 및 후의 강유전성 히스테리시스 루프들을 나타낸 도면.
도 8은 채널 길이/채널 폭=4/1000㎛인 장치상에 기록된 OC10C10-PPV 및 PCBM 기반 강유전성 커패시터의 혼합의 Id-Vg 특성 히스테리시스 (또는 히스테리스 전달 곡선)를 나타낸 도면.
도 9는 폴리(3,9-디-페르트-부틸린데노[1,2-b] 플루오렌)(PIE)를 기초로 하는 강유전성 커패시터의 Id-Vg 특성 히스테리시스를 나타낸 도면.
상기 서로 다른 도면에서, 동일한 참조부호는 동일한 또는 유사한 구성요소를 지칭한다.
이하, 본 발명은 특정 실시예에 의하여 또한 특정 도면을 참조하여 기술되나 상기 실시예와 도면에 한정되지 않으며 오직 청구항에 의하여 한정된다. 상술한 도면은 개략적인 것이며 한정을 위한 것이 아니다. 도면에서, 일부 구성요소의 크기는 도식적인 목적을 위하여 과장되어 도시되며 치수에 의하여 도시되지 않을 수 있다. 본 실시예와 청구항에서 "포함하는(comprising)"이라는 용어는 다른 구성요소나 단계를 배제하지 않는다. 예를 들면, 단수 명사를 지칭하는 "하나의(a 또는 an)" 및 "상기(the)"는 다른 특별한 언급이 없는 한 복수의 명사를 포함한다.
또한, 실시예와 청구항에서의 제 1, 제 2, 제3 등은 유사한 구성요소를 구별 하기 위하여 사용되며 필수적으로 순차적인 순서를 기술하기 위한 것이 아니다. 상기의 용어는 적절한 경우에 다른 용어로 바꿀 수 있으며 본원에 기술되는 본 발명의 실시예는 본원에서 기술되고 도시되는 것과 다른 순서로 작동될 수 있음을 이해하여야 한다.
더우기, 실시예와 청구항에서의 상부, 하부, 위, 아래 등의 용어는 기술적인 목적을 위하여 사용되며 필수적으로 상대 위치를 기술하기 위한 것은 아니다. 상기 용어는 적절한 경우에 다른 용어로 바꿀 수 있으며 본원에 기술되는 본 발명의 실시예는 본원에서 기술되고 도시되는 것과 다른 위치에서 작동될 수 있음을 이해하여야 한다.
도 3 내지 도4 및 도 6 내지 도7에는, 본 발명의 일실시예에 따른 비휘발성 강유전성 메모리 장치의 처리에서의 일련의 단계가 도시되어 있다.
제 1단계에서, 기판(11)은 예를 들어 에폭시 또는 노볼락 기반 폴리머(epoxy- or novolac-based polymer)가 될 수 있는 평탄화 층(12)를 상기 기판(11)에 예를 들어 증착하여 선택적으로 평탄화될 수 있다. (도 3)
본 발명의 실시예에서, 용어 "기판"은 사용될 수 있는 또는 소자, 회로, 또는 애피택시 층이 형성될 수 있는, 아래에 놓여지는 재료를 포함할 수 있다. 다른 실시예에서, 이 "기판"은 예를 들어 도핑된 실리콘, 갈륨 비화물(GaAs), 갈륨 비화물 인화물(GaAsP), 인듐 인화물(InP), 게르마늄(Ge), 또는 실리콘 게르마늄(SiGe) 기판와 같은 반도체 기판을 포함할 수 있다. 상기 "기판"은 반도체 기판 부분에 부가하여 예를 들어 SiO2 또는 Si3N4 층과 같은 절연층를 포함할 수도 있다. 따라서, 상기 용어 "기판"은 실리콘 온 글라스(Silicon-on-glass) 및 실리콘 온 사파이어(Silicon-on sapphire) 기판을 또한 포함한다. 상기 용어 "기판"은 또한 일반적으로 하나의 층 또는 관심이 되는 부분의 아래에 위치하는 층의 구성요소를 정의하기 위하여 사용된다. 또한, 상기 "기판"은 유리, 플라스틱, 또는 금속 층과 같은 하나의 층이 그 위에 형성되는 다른 어떤 베이스일 수 있다. 상기 평탄화 층(12)는 예를 들어 스핀코팅에 의하여 상기 기판(11)에 증착될 수 있다. 상기 기판(11)의 선택적인 평탄화 이후에, 제 1전도층이 상기 평탄화 층(12)에 증착되거나 상기 기판(11)이 평탄화되지 않은 경우에는 적당한 기술에 의하여, 예를 들어 스핀코팅, 드롭 캐스팅, 닥터 블레이드(Doctor Blade), 선제조된 합성 필름의 라미네이션, 스프레이잉, 또는 프린팅에 의하여 상기 기판에 증착된다. 상기 제 1 전도층은 예를 들어 금속층(예: 금, ITO), 전도성 폴리머 층(예: 캠퍼 술폰 산(PANI/CSA)으로 도핑된 폴리아닐린 또는 폴리(4-스티렌술포나트)(PEDOT/PSS)로 도핑된 폴리(3,4-에틸렌에디옥시씨오펜)) 또는 다른 적당한 전도성 재료 층일 수 있다. 사용될 상기 제 1전도층의 두께는 도포용으로 요구되는 시이트 저항 및 사용되는 재료의 특정 저항에 좌우된다. 상기 제 1 전도층은 예를 들어 100 ㎚ 또는 그 이하의 두께를 가질 수 있으며, 예를 들어 상기 제 1 전도층이 금인 경우에는 상기 제 1전도층의 두께는 예를 들어 50 ㎚일 수 있다. 한편, 상기 제 1 전도층이 PEDOT/PSS이면 그 두께는 예를 들어 100 ㎚일 수 있다.
증착 후에, 상기 제 1전도층은 게이트 전극(13)을 형성하기 위하여 패터닝된다. 이는 예를 들어 표준 포토리소그라피에 의하여 이루어질 수 있다. 상기 포트리쏘그라피 과정은 하기의 단계를 포함한다. 첫째, 포토레지스트 층이 예를 들어 스핀코팅에 의하여 상기 제 1전도층의 상부에 적용된다. 상기 포토레지스트 층은 예를 들어 수 ㎛의 두께를 가질 수 있으며 예를 들어 폴리(비닐 시나메이트) 또는 노볼락 폴리머와 같은 포토 레지스트로서 사용될 수 있는 적당한 폴리머로 형성될 수 있다. 이 후에, 상기 기판(11)에 패턴을 정렬하기 위하여 마스크가 적용된다. 상기 포토레지스트 층은 예를 들어 자외선 광선에 의하여 상기 마스크를 통하여 조명된다. 상기 조명 후에, 어떤 타입의 포토레지스트가 사용되었는가에 따라, 상기 포토레지스트(포지티브 레지스트)의 조명되는 부분 또는 상기 포트레지스트(네거티브 레지스트)의 조명되지 않는 부분에 의하여 개발되는 상기 포토레지스트가 제거된다. 이후, 상기 개발된 포토레지스트 층을 마스크로서 사용하여 상기 제 1전도층의 패터닝이 수행되며, 이후 일반적으로 유기 용매를 사용하여 상기 포토레지스트 층의 나머지 부분이 제거된다. 그 결과는 도 3에 도시되어 있다.
상기 제 1전도층이 전도성 폴리머 층인 경우에, Touwaslager et al.[Touwslager, F.J., Willard, N.P., & de Leeuw, D.M. I-line lithography of poly-(3,4-ethylenedioxythiophene) electrodes and application in all-polymer intergrated circuits Appl. Phys. Lett. 81. 4556-4558 (2002)] 및 Gelinck et al.[G.H. Gelinck et al., Appl. Phy. Lett., 77, 1487 (2000)]에 의하여 기술된 과정을 이용하여 패터닝이 포토리소그래피 방법으로 이루어질 수 있다. 패터 닝은, 예를 들어 실크 스크린 프린팅, 용해 가능한 전도성 폴리머의 경우에 잉크젯 프린팅, 또는 금의 경우에 마이크로콘택 프린팅, 또는 ITO의 경우에 마이크로엠보싱과 같은 본 분야에 공지된 비리소그래피 기술(non-lithographic techniques)를 이용하여 이루어질 수 있다.
도 4에 도시된 이어지는 제조 단계에서, 유기 강유전성 층(14)이 상기 게이트 전극(13)의 상부에 증착될 수 있다. 상기 유기 강유전성 층(14)는 예를 들어 아세톤, 2-부타논, 사이클로헥산, 디메틸술폭사이드(DMSO) 또는 디메틸포마마이드(DMF)와 같은 용매로부터 예를 들어 스핀 코팅에 의하여 적용될 수 있다. 또한, 상기 유기 강유전성 층(14)의 증착은 드롭 캐스팅, 닥터 블레이드, 선제조된 합성 필름의 라미네이션, 스프레이잉 또는 프린팅에 의하여 수행될 수 있다. 상기 유기 강유전성 층(14)는 예를 들어 2000 ㎚ 또는 그 이하의 두께를 가질 수 있으며, 바람직하게 상기 유기 강유전성 층은 500 ㎚ 이하의 두께를 가질 수 있다. 상기 강유전성 층(14)는 예를 들어 트리글리신 설페이트(TGS)일 수 있으며 또는 비닐리데네디플루어라이드(VDF)와 트리플루어로에틸렌(TrFE)의 또는 클로로트리플러어로에틸렌의 랜덤 공중합체에 기초를 둔 강유전성 폴리머 또는 올리고머 층 및 다른 불소화 폴리머일 수 있으며, 보다 일반적으로 상기 강유전성 폴리머 또는 올리고머 층(14)는 할로겐화 폴리머일 수 있다. 그러나, 메모리 장치의 처리를 위하여, 메모리 적용에 있어서 상기 강유전성 폴리머의 잔존 평탄화(Pr)가 가능한 높은 것이 중요하기 때문에 불소화 폴리머는 가장 이로운 성질을 갖는 것으로 보인다. 따라 서, 10 mC/㎡ 보다 크고 예를 들어 100 mC/㎡까지의 잔존 평탄화를 갖는 플루오르를 포함하는 폴리머에서와 같이 고농도의 큰 다이폴 그룹을 갖는 재료가 바람직하다. Pr이 지나치게 작지 않은 다른 중요한 이유는 저장된 상태(평탄화)의 안정성이 적어도 부분적으로 그에 종속된다는 것이다. 이 점에서, 보자력 마당(coercive field)이 중요하다. 지나치게 높은 Ec는 높은 스위칭 전압(일반적으로 2 x Ec x 평탄화 포화용 층 두께)을 야기한다. 하지만, 지나치게 낮은 Ec는 기생 정전용량을 갖는 다른 회로에 연결될 때 상기 커패시터 내에서 해로운 평탄화 장의 확대를 가져온다. 더우기, 상기 폴리머들이 그 강유전성 효과를 갖는 열 윈도우는 메모리 기능을 위하여 사용되기 위하여 상기 불소화 폴리머에 매우 유익하다. 따라서, 다른 폴리머 또는 분자가 존재하지만, 상기 형성되는 장치가 메모리 응용을 위한 것이면, 플르오르를 포함하는 재료는 가장 이로운 성질을 갖는 것으로 보인다.
상기 불소화 폴리머는 바람직하게 주 사슬 폴리머일 수 있다. 하지만, 상기 불소화 폴리머는 또한 블록 폴리머이거나 측 사슬 폴리머일 수도 있다. 상기 불소화 폴리머는 예를 들어 (CH2-CF2)n-(CHF-CF2)m 또는 (CH2-CH2)n-(CF2-CF2)m과 같은 (랜덤) 공중합체를 형성하기 위한 (CH2-CF2)n, (CHF-CF2)n (CF2-CF2)n(CF2-CF2)n 또는 그 결합일 수 있다.
예를 들어 홀수 나이롤, 시아노폴리머(폴리아크릴로니트라일즈, 폴리(비닐리덴 시아나이드) 및 측 사슬에서의 시아노 그룹를 갖는 폴리머), 폴리우레아스, 폴 리씨오우레아스 및 폴리우레탄와 같은 다른 강유전성 폴리머가 사용될 수 있다. 모든 폴리머는 순수하게 또는 다른 (폴리머) 매트릭스 내에서 희석되어 사용될 수 있다.
강유전성 재료는 "강유전성 재료와 이와 관련된 재료의 원리 및 응용"(M.E. Lines and A.M. Glass, Oxford Press, 2001)에서 논의된다. 폴리머 강유전성 재료의 리스트는 Hari Singh Nalwa, Marcel Dekker, Inc 1995에 의하여 편집된 "강유전성 폴리머, 화학, 물리 및 응용"에서 볼 수 있다.
상기 유기 강유전성 층(14)은 필요한 상기 제 1전도층에 콘택 홀(15)을 형성하기 위하여 패터닝된다. (도 4) 가능하면, 이는 강유전성 층(14)을 위해 사용되는 재료의 종류에 좌우되며, 상기 패터닝은 상술한 표준 포토리소그라피에 의하여 수행될 수 있다. 하지만, 상기 유기 강유전성 층(14)이 불소화 폴리머에 기초를 두고 있으면, 포토레지스트를 제거하기 위하여 일반적으로 사용되는 극성 유기 용매에 불소화 폴리머가 용해되어 상부의 모든 층을 완전히 리프트 오프시키는 결과를 낳기 때문에 패터닝을 위한 표준 포토리소그라피의 응용은 어렵다. 따라서, 그러한 경우에, 상기 유기 강유전성 층(14)은 예를 들어 다이아조화합물 또는 비아자이드계 화합물일 수 있는 감광성 크로스링킹 에이전트와 같은 방사 크로스링킹 에이전트를 불소화 폴리머 스핀코트 용액에 부가하여 표준 포토리소그라피에 의하여 패터닝될 수 있다. 상기 크로스 링커로써 강유전성 폴리머 층(14)을 스핀코팅한 후에, 상기 강유전성 층은 부분적으로 녹지 않는 층으로 이끄는 마스크를 통하여 자외선 광선으로 방사된다. 스핀코팅 대신에 실크 스크린 프린팅 또는 잉크 젯 프 린팅과 같은 다른 적절한 응용 방법이 사용될 수 있다. 상기 유기 강자성 층(14)의 비용해성은 폴리머의 크로스링킹에 의하여 달성된다. 조명되지 않아 크로스 링크하지 않는 상기 강유전성 폴리머 층(14)의 일부는, 상기 층의 강유전성을 증가시키기 위하여 130℃ 내지 145℃에서 어닐링될 수 있는 패터닝된 필름을 남기면서, 예를 들어 아세톤 등의 유기 용매와 같은 적절한 용매로서 세정함으로써 제거될 수 있다.상기 어닐링 온도는 정확한 폴리머 구성에 좌우된다. 예를 들어, VDF/TrFE의 경우에, 상기 어닐링 온도는 VDF와 TrFE의 비에 좌우된다. 이후 강유전 히스테리시스 루프가 예를 들어 10Hz 정현파 전압에서 Sawyer-Tower 셋업에 의하여 측정된다. 상기 강유전 히스테리시스 루프는 크로스링킹(도 5의 그래프 1) 전에 그리고 크로스링킹(도 5의 그래프 2 및 3) 후에 도 5에서 비교된다. 후자의 경우에서, 어닐링이 있는(도 5의 그래프 2)와 어닝링이 없는(도 5의 그래프 3) 히스테리시스가 도시되어 있다. 도 5로부터, 상기 전원의 전압이 오프될 때 상기 메모리 셀이 존재하는 상태에 대응하는 잔존 평탄화(Pr)를 어닐링이 거의 배가시키는 것이 명백하다. 상기 크로스링킹은, Ec가 영향을 받지 않는 반면 Pr이 약간 감소하고, 상기 강유전성 스위칭 거동을 실질적으로 변경시키지 않는다. 하지만, 다른 처리에도 상기 크로스링킹된 유기 강유전성 층(14)이 용해되지 않으므로 스택 인티그리티를 현저하게 개선시킨다. 상기 유기 강자성 층(14)을 패터닝한 후에, 제 2전도층은 상기 패터닝된 유기 강유전성 층(14)의 상부에 증착된다. 상기 제 2전도층은 수직 인터커넥트(16)을 형성하면서 상기 유기 강유전성 층(14)에 형성되는 컨택 홀(15) 을 채운다. 이는 도 6에 도시되어 있다. 상기 제 2전도층은 상기 제 1전도층과 동일한 두께를 가질 수 있다. 다시, 사용되는 상기 제 2전도층의 두께는 도포용으로 요구되는 시이트 저항 및 사용되는 재료의 특정 저항에 좌우된다. 상기 제 2전도층은 예를 들어 금속층(예: 금, ITO), 전도성 폴리머 층(예: 캠퍼 술폰 산(PANI/CSA)으로 도핑된 폴리아닐린 또는 폴리(4-스티렌술포나트)(PEDOT/PSS)로 도핑된 폴리(3,4-에틸렌에디옥시씨오펜)) 또는 다른 적당한 전도성 재료 층일 수 있다. 상기 제 1 및 제 2전도층이 형성되는 재료는 저오옴 수직 인터커넥트(16)을 구성할 수 있어야 한다.
상기 제 2전도층의 증착은 예를 들어 화학 기상 증착(CVD), 스핀코팅, 드롭캐스팅, 닥터 블레이드, 선제조된 합성 필름의 라미네이션 등에 의하여 사용되는 재료에 좌우되어 어느 적절한 증착 기술에 의하여 이루어질 수 있다.
그러나, 상기 제 2전도층이 상기 유기 강유전성 층(14)에 스핀코팅 되어져야 하는 전도성 폴리머이면, 수용액으로부터의 상기 유기 강유전성 층(14)으로의 상기 제 2전도층의 스핀 코팅이 심한 듀웨팅(dewetting)을 가져오므로, 상기 폴리머 층이 증착되는 수용액은 상기 스핀코팅되는 용액의 변화를 요구한다. 이는 물과 섞여 불보다 느리게 증발되며 장치의 처리 시간 동안 상기 유기 강유전성 층(14)을 해하지 않는 용매가 될 수 있는 표면장력 감소제의 추가에 의하여 상기 스핀코팅 용액의 습윤성을 개선하여 극복될 수 있다. 본 발명에 사용될 수 있는 습윤제는 예를 들어 n-부타놀, 아민, 또는 비누와 같은 반응물이다. 아민을 포함하는 습윤제는 바람직하게 일측에 아민을 그리고 타측에 극성 그룹을 포함하는 구조를 갖는 다. 상기 극성 그룹은 표면을 공수성(hydrophobic)으로 만든다. 상기 극성 그룹은 예를 들어 OH 그룹일 수 있다. 본 발명에 사용될 수 있는 아민의 예는 예를 들어 6-아미노-1-헥사놀 또는 6-아미노-1-도데카놀과 같은 아미노-알코올이 될 수 있다. 쉽게 소산되지 않는 한 카르복실산과 같은 다른 극성 그룹과의 화합물이 사용될 수 있다. 본 발명에 사용될 수 있는 비누와 같은 반응물은 예를 들어 술포사이드와 같은 상기 유기 강유전성 폴리머(14)로서 수소 브릿지를 형성하는 비누 포함 그룹일 수 있다.
상기 제 2전도성 폴리머 층의 패터닝은 상술한 바와 같이 예를 들어 표준 포토리소그라피에 의하여 수행될 수 있다. 상기 제 2전도성 폴리머 층을 패터닝함으로써, 소스(17) 및 드레인(18) 전극이 형성된다. (도 5)
도 7에 도시된 추가 단계에서, 본 발명에 의하여 형성되는 메모리 장치(30)는 유기 이극성 반도체 층(19) 상기 소스(17) 및 드레인(18) 전극의 상부에 증착함으로써 완성될 수 있다. 하나가 홀이 상기 유기 이극성 반도체 층(19)의 p-형 부분에 축적되고 다른 하나가 상기 유기 이극성 반도체 층(19)의 n-형 부분 내에서의 전자의 축적에 의하여 이루어지는 축적 전하에 의하여 상기 강유전성 게이트의 극성 상태가 보상되기 때문에, 상기 유기 이극성 반도체 층(19)은 종래의 장치에서 나타나는 소모에 있어서의 스위칭 극성이 결점이 회피되는 p-형 및 n-형 유기 반도체가 혼합되는 층을 포함한다. 본 발명에서 사용될 수 있는 적절한 유기 이극성 반도체 층(19)는 두개의 활성 반도체가 사용될 수 있는 [6,67]-페닐 C61 부티릭 산 메틸 에스테르 (PCMB) 및 폴리[2-메톡시,5-(3,7) 디메틸-옥틸록시-p-페닐렌 비닐렌 (OC1OC10-PPV)의 혼합물, 예를 들어 폴리(3,9-디-테르트-부틸린데노[1,2-b] 플로오렌)(PIF)와 같은 단일 폴리머 반도체, 또는 n-형 과 p-형 반도체의 이중 층 스택과 같은 n-형 과 p-형 유기 반도체의 혼합된 형태일 수 있다.
상기 유기 이극성 반도체 층(19)은 패터닝될 수 있으나, 필수적인 단계는 아니다. 그러나, 상기 유기 이극성 반도체 층(19)의 패터닝은 누설전류를 감소시키기 위하여 수행될 수 있다. 따라서, 패터닝이 수행되는지의 여부는 응용 조건에 좌우된다.
도 7은 본 발명에 따라 처리되는 메모리 장치(30)를 보여준다. 상기 장치(30)는 트랜지스터(20)와 비아(21)을 포함한다. 상기 트랜지스터(20)는 게이트 전극(13), 소스(17) 및 드레인(18) 전극을 포함한다. 유기 강유전성 층(14)는 상기 게이트 전극(13)과 상기 소스(17) 및 드레인(18) 전극 사이에 위치한다.
이극성 블렌드의 사용은 메모리 효과를 증진시킨다. 이는 리드아웃(read-out) 작동을 용이하게 하며 보다 큰 메모리 윈도우에서 "0"과 "1" 사이의 보다 큰 전류비를 가져온다. 이는 또한 반도체 채널(30)의 RC 타임에 의하여 장치의 속도가 제한될 때 보다 빠른 스위칭 타임을 가져온다.이극성 장치의 경우에 축적될 때 양극에서 스위칭이 발생한다. 이는 독립적으로 온-전류 및 오프-전류를 최적화하는 것이 가능하다.
도 8에서, OC1OC10-PVV 및 PCMB 강유전성 트랜지스터의 혼합의 Id-Vg 특성이 도시되어 있다. 상기 게이트는 +40V 내지 -40V에 걸쳐 있으며, 다시 1 V/s의 일정 스캔 속도를 갖는다. 상기 게이트에 큰 전압을 인가하여 상기 극성의 방향을 설정 하며, 따라서 상기 상기 트랜지스터의 드레인 전류 값은 VG=0이다. 이러한 히스테릭 전이는 오직 약간의 기능저하가 있는 상태에서 수회, 예를 들어 10회 반복될 수 있다.
본 발명의 특정 실시예에서, 상기 제 1실시예에 기술된 비휘발성 강유전성 메모리 장치(30)는 상기 제 1 및 제 2전도층용의 PEDOT/PSS를 사용하여 형성되며 상기 유기 강유전성 층(14)용으로 P(VDF/TrFE)가 사용된다. 상기 특정 실시예의 장치의 제조 과정은 본 발명의 제 1실시예에 기술된 것과 유사하다. 이와 같이 형성되는 장치는 적절한 유기 이극성 반도체 층(19)와 결합될 수 있다. 그러나, 이 실시예의 특정예에서, 상기 유기 이극성 반도체 층(19)는 단일 폴리머 반도체일 수 있다. 그러한 방식으로, 전부 폴리머인 비휘발성 메모리 장치가 본 발명의 방법을 이용하여 처리될 수 있다. 따라서, 본 발명의 방법은 전부 폴리머인 장치의 제조에 사용될 수 있다.
다른 특정 실시예에서, [6,6]-페틸 C61 부티릭 산 메틸 에스테르 (PCMB)와 폴리[2-메톡시,5-(3,7) 디메틸-옥틸록시]-p-페틸렌 비닐렌 (OC1OC10-PPV)의 혼합물이 유기 이극성 반도체 층(19)로서 적용될 수 있다. 상술한 혼합물은 클로로벤젠에서 PCMB와 OC1OC10-PPV의 4대 1 혼합물을 용해시켜 준비될 수 있다. 상기 무게는 약 0.5%이다. 상기 용액은 80℃에서 한시간동안 젓으며, 상온으로 냉각되며, 상기 패터닝된 제 2전도성 폴리머 층으로 스핀 코팅된다. PCMB과 OC1OC10-PPV(채널 길이/채널 폭 4/1000㎛)의 혼합물에 기초를 둔 강유전성 트랜지스터의 히스테리시스 루프가 도 8에 도시되어 있다.
다른 실시예에서, 단일 유기 반도체 기반의 이극성 트랜지스터가 제공된다. 이 실시예에서 사용되는 상기 유기 이극성 반도체 층(19)은 폴리(3,9-디-테르트-부틸린데노[1,2-b] 플루오렌)(PIF)이다. 서로 다른 게이트 전압 범위에서의 상기 PIF 기반 트랜지스터의 Id-Vg 히스테리시스 루프가 도 9에 도시되어 있다. 명백한 메모리 효과의 증거가 있음에도 불구하고 전자 및 정공의 낮은 이동성의 결과로 상기 Id 전류는 낮으며, 스위칭이 양 극에서 발생한다. 혼합 op n-형 및 p-형 재료에 대하여, 단일 재료의 사용은 p-형 및 n-형 요소의 상 이탈이 발생할 수 없다는 잇점을 갖는다.
본 발명의 제 1 및 제 2 실시예에 따른 장치의 잇점은 모든 층이 용액으로부터 처리될 수 있으므로 처리가 쉽게 이루어지고 저비용 기술이 달성된다는 점이다. 상기 유기 이극성 반도체 층(19)를 패터닝하기 위한 마스크를 구비하여, 전 과정은 오직 4세트의 마스크로 구성된다. 최대 처리 온도가 150℃ 이하이기 때문에, 이 기술은 예를 들어 폴리머 기판과 같은 가요성 기판과 호환되어 사용될 수 있다.
예를 들어 P(VDF/TrFE)와 같은 강유전성 유기 재료의 유전 상수가 종래 기술에 사용되는 포토레지스트와 비교하여 약 세배 크다는 사실도 다른 이점이다. 따라서, 전압의 구동이 감소되며, 예를 들어 저 전력 소산과 같은 결과를 가져온다.
상기 실시예에 기술된 메모리 효과와 스위칭의 증진은 상기 유기 이극성 반도체 층(19)와 결합하여 사용되는 상기 유기 강유전성 층(14)의 재료와 독립적이다.
상기 장치(30)의 메모리 윈도우는 전자 전류 및 정공 전류의 비에 좌우된다. 0이나 1에 가까운 비에 대하여 상기 메모리 윈도우는 가장 크게 나타난다. 전류가 Vg=0에 대하여 정확히 대칭인 예외의 경우에 Vg=0에서 리드 아웃이 가능하지 않으며, 메로리 상태의 리드 아웃은 Vg≠0에서 이루어져야 하며, 따라서 Vg는 스위칭 계보다 작다.
본원에서 본 발명에 따른 장치에 대하여 바람직한 실시예, 특정 구조 및 형상, 재료가 논의되었으나, 본 발명의 범위와 사상을 벗어나지 않고 형태와 상세 내용에서 다양한 변화와 변형이 가능함을 이해하여야 한다.
유기 강유전성 폴리머와 유기 이극성 반도체의 결합을 포함하는 비휘발성 강유전성 메모리 장치가 제안되어 있다. 본 발명의 상기 장치는 폴리머와 호환 가능하고 폴리머의 장점, 즉 용액 처리, 저비용, 저온 층 증착 및 가요성 기판과의 호환성을 십분 활용하고 있다.

Claims (17)

  1. 비휘발성 메모리 장치(30)로서,
    유기 이극성 반도체 층(19:an organic ambipolar semiconductor layer)과,
    상기 유기 이극성 반도체 층(19)과 적어도 부분적으로 접촉하는 유기 강유전성 층(14)을 포함하는
    비휘발성 메모리 장치.
  2. 제 1 항에 있어서,
    제 1 전도성 층에 형성된 제어 전극(13)을 더 포함하는
    비휘발성 메모리 장치.
  3. 제 2 항에 있어서,
    상기 제어 전극(13)은 상기 유기 강유전성 층(14)에 의해 상기 유기 이극성 반도체 층(19)으로부터 분리되는
    비휘발성 메모리 장치.
  4. 제 2 항에 있어서,
    제 2 전도성 층에 형성된 제 1 주 전극(17) 및 제 2 주 전극(18)을 더 포함하고,
    상기 제 1 주 전극(17) 및 제 2 주 전극(18)은 상기 유기 이극성 반도체 층(19)의 재료에 의해 서로 분리되고, 상기 유기 강유전성 층(14)에 의해 상기 제어 전극(13)으로부터 분리되는
    비휘발성 메모리 장치.
  5. 제 1 항에 있어서,
    상기 제 1 전도성 층은 전도성 폴리머 층인
    비휘발성 메모리 장치.
  6. 제 5 항에 있어서,
    상기 전도성 폴리머 층은 PEDOT/PSS 층 또는 PANI 층인
    비휘발성 메모리 장치.
  7. 제 1 항에 있어서,
    상기 제 2 전도성 층은 전도성 폴리머 층인
    비휘발성 메모리 장치.
  8. 제 7 항에 있어서,
    상기 전도성 폴리머 층은 PEDOT/PSS 층 또는 PANI 층인
    비휘발성 메모리 장치.
  9. 제 1 항에 있어서,
    상기 유기 강유전성 층(14)은 강유전성 폴리머 또는 올리고머(oligomer) 층인
    비휘발성 메모리 장치.
  10. 제 9 항에 있어서,
    상기 강유전성 폴리머 또는 올리고머 층(14)은 (CH2-CF2)n-(CHF-CF2)m 또는 (CH2-CF2)n-(CF2-CF2)m 과 같은 (랜덤) 공중합체(copolymer)를 형성하기 위한 (CH2-CF2)n, (CHF-CF2)n (CH2-CF2)m 또는 이들의 화합물로부터 선택된 재료를 포함하는 층인
    휘발성 메모리 장치.
  11. 제 1 항에 있어서,
    상기 유기 이극성 반도체 층(19)은 n-형 및 p-형 반도체 재료의 혼합물을 포함하는
    비휘발성 메모리 장치.
  12. 제 11 항에 있어서,
    상기 유기 이극성 반도체 층(19)은 [6, 6]-페닐 C61 부티르 산 메틸 에스테르([6,6]-phenyl C61 butyric acid methyl ester) 및 폴리[2-메톡시, 5-(3,7) 디메틸-옥틸로시]-p-페닐렌 비닐렌(poly[2-methoxy,5-(3,7) dimethyl-octyloxy]-p-phenylene vinylene)의 혼합물을 포함하는
    비휘발성 메모리 장치.
  13. 제 1 항에 있어서,
    상기 유기 이극성 반도체 층(19)은 단일 유기 재료를 포함하는
    비휘발성 메모리 장치.
  14. 제 13 항에 있어서,
    상기 단일 유기 재료는 폴리(3,9-디-페르트-부틸린데노[1,2-b] 플루오렌(poly(3,9-di-tert-butylindeno[1,2-b] fluorene))인
    비휘발성 메모리 장치.
  15. 제 1 항에 있어서,
    상기 메모리 장치(30)는 메모리 윈도우를 포함하고, 상기 메모리 윈도우는 전자 흐름 및 정공 흐름의 비에 의존하는
    비휘발성 메모리 장치.
  16. 제 1 항에 있어서,
    상기 전자 흐름 및 정공 흐름의 비는 0 또는 1에 가까운
    비휘발성 메모리 장치.
  17. 비휘발성 메모리 장치 제조 방법에 있어서,
    유기 강유전성 층(14)을 형성하는 단계와,
    유기 이극성 반도체 층(19)을 형성하는 단계를 포함하고,
    상기 유기 강유전성 층(14) 및 상기 유기 이극성 반도체 층(19)은 적어도 부분적으로 상호 접촉하는
    비휘발성 메모리 장치 제조 방법.
KR1020067012374A 2003-12-22 2004-12-01 비휘발성 메모리 장치 및 그 제조 방법 KR20060123368A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP03104889.5 2003-12-22
EP03104889 2003-12-22

Publications (1)

Publication Number Publication Date
KR20060123368A true KR20060123368A (ko) 2006-12-01

Family

ID=34717220

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020067012374A KR20060123368A (ko) 2003-12-22 2004-12-01 비휘발성 메모리 장치 및 그 제조 방법

Country Status (9)

Country Link
US (1) US7829884B2 (ko)
EP (1) EP1700309B1 (ko)
JP (1) JP2007523469A (ko)
KR (1) KR20060123368A (ko)
CN (1) CN1898747B (ko)
AT (1) ATE362178T1 (ko)
DE (1) DE602004006441T2 (ko)
TW (1) TW200601551A (ko)
WO (1) WO2005064614A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101148798B1 (ko) * 2010-02-26 2012-05-24 연세대학교 산학협력단 누설 전류를 억제하는 수단이 구비된 강유전체 메모리 소자 및 그 강유전체 메모리 소자의 제조 방법

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4883558B2 (ja) * 2005-03-25 2012-02-22 国立大学法人大阪大学 両極性有機電界効果薄層トランジスター及びその製造方法
JP4883672B2 (ja) * 2005-11-16 2012-02-22 国立大学法人神戸大学 強誘電体記憶素子及び強誘電体記憶装置
JP2007184462A (ja) * 2006-01-10 2007-07-19 Agfa Gevaert Nv 強誘電性記憶素子、その素子を含むデバイス及びその製法
US8137767B2 (en) 2006-11-22 2012-03-20 Fujifilm Corporation Antireflective film, polarizing plate and image display device
EP1995736A1 (en) * 2007-05-22 2008-11-26 Rijksuniversiteit Groningen Ferro-electric device and modulatable injection barrier
EP2340576A2 (en) * 2008-10-29 2011-07-06 Koninklijke Philips Electronics N.V. Dual gate field-effect transistor and method of producing a dual gate field-effect transistor
KR101201891B1 (ko) 2009-03-26 2012-11-16 한국전자통신연구원 투명 비휘발성 메모리 박막 트랜지스터 및 그의 제조 방법
WO2010119124A1 (en) 2009-04-16 2010-10-21 Imec Organic non-volatile memory device
DE102009032696A1 (de) * 2009-07-09 2011-01-13 Polyic Gmbh & Co. Kg Organisch elektronische Schaltung
US8558295B2 (en) * 2009-08-25 2013-10-15 Electronics And Telecommunications Research Institute Nonvolatile memory cell and method of manufacturing the same
ITMI20111446A1 (it) * 2011-07-29 2013-01-30 E T C Srl Transistor organico elettroluminescente
ITMI20111447A1 (it) 2011-07-29 2013-01-30 E T C Srl Transistor organico elettroluminescente
CN103296206B (zh) * 2013-06-13 2016-08-10 复旦大学 有机非易失性铁电三位存储器及其制造方法
JP2016164899A (ja) * 2013-07-05 2016-09-08 旭硝子株式会社 有機トランジスタ素子の製造方法
US9373742B2 (en) 2014-03-06 2016-06-21 The Regents Of The University Of Michigan Plasma-assisted techniques for fabricating semiconductor devices
KR101537492B1 (ko) * 2014-12-26 2015-07-16 성균관대학교산학협력단 강유전체를 이용한 2차원 구조 물질의 p―n 접합 형성 방법 및 강유전체를 이용하여 p―n 접합된 2차원 구조 물질
DE112020001816T5 (de) 2019-04-08 2021-12-23 Kepler Computing, Inc. Dotierte polare Schichten Und Halbleitervorrichtung enthaltend dieselben
US11289602B2 (en) * 2020-01-03 2022-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. FeFET of 3D structure for capacitance matching

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3035331B2 (ja) * 1990-11-15 2000-04-24 オリンパス光学工業株式会社 メモリセル及びメモリ装置
CN100483774C (zh) * 1999-12-21 2009-04-29 造型逻辑有限公司 半导体器件及其形成方法
JP4688343B2 (ja) * 2001-05-16 2011-05-25 ルネサスエレクトロニクス株式会社 強誘電体メモリ装置
EP1306909A1 (en) * 2001-10-24 2003-05-02 Interuniversitair Micro-Elektronica Centrum Ambipolar organic transistors
DE10200475A1 (de) * 2002-01-09 2003-07-24 Samsung Sdi Co Nichtflüchtiges Speicherelement und Anzeigematrizen daraus
NO315399B1 (no) * 2002-03-01 2003-08-25 Thin Film Electronics Asa Minnecelle
JP2003281883A (ja) * 2002-03-26 2003-10-03 Matsushita Electric Ind Co Ltd 半導体記憶装置及びその駆動方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101148798B1 (ko) * 2010-02-26 2012-05-24 연세대학교 산학협력단 누설 전류를 억제하는 수단이 구비된 강유전체 메모리 소자 및 그 강유전체 메모리 소자의 제조 방법

Also Published As

Publication number Publication date
EP1700309A1 (en) 2006-09-13
JP2007523469A (ja) 2007-08-16
DE602004006441T2 (de) 2008-05-15
WO2005064614A1 (en) 2005-07-14
ATE362178T1 (de) 2007-06-15
CN1898747B (zh) 2010-06-16
CN1898747A (zh) 2007-01-17
US20070252137A1 (en) 2007-11-01
TW200601551A (en) 2006-01-01
EP1700309B1 (en) 2007-05-09
US7829884B2 (en) 2010-11-09
DE602004006441D1 (de) 2007-06-21

Similar Documents

Publication Publication Date Title
US7829884B2 (en) Non-volatile ferroelectric thin film device using an organic ambipolar semiconductor and method for processing such a device
US6812509B2 (en) Organic ferroelectric memory cells
JP5167569B2 (ja) トランジスタの製造方法
CN100514696C (zh) 包括氟类聚合物薄膜的有机薄膜晶体管及其制备方法
KR101154132B1 (ko) 유기 절연막 조성물 및 이를 이용한 유기 절연막의 패턴 형성방법
US20090039341A1 (en) Method for the Manufacturing of a Non-Volatile Ferroelectric Memory Device and Memory Device Thus Obtained
KR101163791B1 (ko) 유기 전자소자의 전극형성 방법, 이에 의해 형성된 전극을포함하는 유기박막 트랜지스터 및 이를 포함하는 표시소자
US7507613B2 (en) Ambipolar organic thin-film field-effect transistor and making method
JP4572501B2 (ja) 有機薄膜トランジスタの製造方法
KR101007813B1 (ko) 완충층을 포함하는 유기박막 트랜지스터
JP2007525337A (ja) 強誘電性ポリマー層のパターニング方法
Wang et al. Organic thin-film transistor memory with nanoparticle floating gate
KR101064773B1 (ko) 유기박막 트랜지스터의 제조방법
KR100851538B1 (ko) 전계효과 트랜지스터와 강유전체 메모리 장치 및 그제조방법
WO2005064705A1 (en) Increasing the wettability of polymer solutions to be deposited on hydrophobic ferroelecric polymerb layers
KR20020066370A (ko) 유기 tft를 위한 정렬 폴리머
JP5724529B2 (ja) 半導体装置の製造方法、強誘電体素子の製造方法および電子機器の製造方法
KR100877428B1 (ko) 전계효과 트랜지스터 및 강유전체 메모리 장치와 그제조방법
Han et al. Nonvolatile Ferroelectric Memory Transistors Using PVDF, P (VDF-TrFE) and Blended PVDF/P (VDF-TrFE) Thin Films
JP2015111741A (ja) 半導体装置
WO2008082044A1 (en) Fet, ferroelectric memory device, and methods of manufacturing the same

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application