KR100877428B1 - 전계효과 트랜지스터 및 강유전체 메모리 장치와 그제조방법 - Google Patents

전계효과 트랜지스터 및 강유전체 메모리 장치와 그제조방법 Download PDF

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Abstract

본 발명은 MFMS(Metal-Ferroelectric-Metal-Semiconductor) 구조를 갖는 전계효과 트랜지스터와 강유전체 메모리 장치 및 이들의 제조방법에 관한 것이다. 본 발명에 따른 전계효과 트랜지스터 및 강유전체 메모리 장치는 소오스 및 드레인 영역(2, 3)과 그 사이에 채널영역(4)이 형성되는 기판(1)과, 상기 기판의 채널영역 상측에 형성되는 하부전극층(30), 상기 하부전극층상에 형성되는 강유전체층(31) 및, 상기 강유전체층상에 형성되는 상부전극층(32)을 구비하여 구성되는 것을 특징으로 한다. 그리고, 상기 강유전체층(31)은 무기물 강유전 물질이나 그 고용체와 유기물 또는 유기물 강유전 물질을 포함하는 혼합물로 구성된다.
강유전체, 메모리, MFMS

Description

전계효과 트랜지스터 및 강유전체 메모리 장치와 그 제조방법{FET, ferroelectric memory device, and methods of manufacturing the same}
도 1은 종래의 MFS(Metal-Ferroelectric-Semiconductor)형 강유전체 메모리 장치의 구조를 나타낸 단면도.
도 2는 종래의 MFIS(Metal-Ferroelectric-Insulator-Semiconductor)형 강유전체 메모리 장치의 구조를 나타낸 단면도.
도 3은 도 2에 나타낸 종래 구조의 문제점을 설명하기 위한 도면.
도 4는 본 발명에 따른 MFMS(Metal-Ferroelectric-Metal-Semiconductor) 구조를 갖는 전계효과 트랜지스터와 강유전체 메모리 장치의 구조를 나타낸 단면도.
도 5 내지 도 9는 본 발명에 적용되는 강유전 물질의 전압에 따른 용량 특성을 나타낸 특성 그래프.
*** 도면의 주요 부분에 대한 간단한 설명 ***
1 : 기판, 2 : 소오스 영역,
3 : 드레인 영역, 4 : 채널영역,
30 : 하부전극층, 31 : 강유전체층,
32 : 상부전극층.
본 발명은 구조가 간단하고 데이터 유지특성이 우수한 MFMS(Metal-Ferroelectric-Metal-Semiconductor)형 전계효과 트랜지스터 및 강유전체 메모리 장치와 이들의 제조방법에 관한 것이다.
현재 강유전물질을 이용하여 트랜지스터 또는 메모리 장치를 구현하고자 하는 연구가 많이 이루어지고 있다. 도 1은 강유전체를 이용한 MFS(Metal-Ferroelectric-Semiconductor)형 메모리 장치의 전형적인 구조를 나타낸 단면도이다.
도 1에서 실리콘 기판(1)의 소정 영역에는 소오스 및 드레인 영역(2, 3)이 형성되고, 이 소오스 및 드레인 영역(2, 3) 사이의 채널영역(4)상에는 강유전체막 또는 강유전체층(5)이 형성된다. 이때 강유전체층(5)으로서는 예컨대 PZT(PbZrxTi1-xO3), SBT(SrBi2Ta2O9), BLT((Bi, La)4Ti3O12) 등의 강유전특징을 갖는 무기물이 이용된다. 그리고, 상기 소오스 및 드레인 영역(2, 3)과 강유전체층(5)의 상측에는 각각 금속재질의 소오스전극(6), 드레인전극(7) 및 게이트전극(8)이 형성된다.
상기한 구조로 된 강유전체 메모리는 게이트 전극(8)을 통해 인가되는 전압에 따라 강유전층(5)이 분극특성을 나타내고, 이러한 분극특성에 의해 소오스영역(2) 및 드레인영역(3)간에 도전채널이 형성되어 소오스전극(6)과 드레인전극(7)간에 전류가 흐르게 된다. 특히, 상기 구조에서는 게이트 전극(8)을 통해 인가되는 전압을 차단하는 경우에도 강유전체층(5)의 분극특성이 지속적으로 유지된다. 따라서, 상기한 구조는 별도의 캐패시터를 구비하지 않고서도 단지 하나의 트랜지스터만으로 비휘발성 메모리를 구성할 수 있는 구조로서 주목받고 있다.
그러나, 상기한 구조로 된 강유전체 메모리에 있어서는 다음과 같은 문제가 있게 된다. 즉, 실리콘 기판(1)상에 강유전체층(5)을 직접적으로 형성하게 되면 강유전체층(5)의 형성시에 강유전체층(5)과 실리콘 기판(1)과의 경계면에 저품질의 천이층이 형성되고, 강유전체층(5) 중의 Pb, Bi와 같은 원소가 실리콘 기판(1)중에 확산됨으로써 고품질의 강유전체층을 형성하기 어렵게 된다. 그러므로, 강유전체층(5)의 분극특성, 다시말하면 강유전체 메모리의 데이터 유지시간이 매우 짧아지는 문제가 발생하게 된다.
따라서, 상기한 문제점을 고려하여 최근에는 도 2에 나타낸 바와 같이 실리콘 기판(1)과 강유전체층(5)의 사이에 주로 산화물로로 이루어진 버퍼층(20)을 형성하는 이른 바 MFIS(Metal-Ferroelectric-Insulator-Semiconductor)구조가 제안된 바 있다.
그러나, 상기한 MFIS형 강유전체 메모리는 우선 버퍼층(20)의 생성을 위해 추가적인 제조공정이 필요하고, 또한 강유전체층(5)과 기판(1) 사이에 형성되는 버퍼층(20)에 의한 감분극 전계(depolarization field)에 의해 강유전체층(5)의 분극 특성이 열화됨으로써 데이터 유지 특성이 저하되는 문제가 있게 된다.
즉, 도 3은 MFIS 구조에 있어서 게이트 전극(8)으로 인가되는 게이트 전압을 차단한 상태에서의 등가회로를 나타낸 회로도이다. 도 3에서 캐패시터(C1)는 강유 전체층(5), 캐패시터(C2)는 버퍼층(20)에 대응되는 것이다. 일반적으로 유전물질로 이루어지는 유전체층의 경우에는 외부에서 인가되는 전압이 차단되면 내부 전위가 "0"으로 설정된다. 그런데, 강유전 물질의 경우에는 그 자발분극에 의해 외부 전압이 차단되는 경우에도 일정한 분극값(Q)을 갖게 된다. 즉, 도 3의 등가회로에 있어서, 강유전체층(5)에 대응되는 캐패시터(C1)에는 Q에 상당하는 분극값이 존재한다.
따라서, 직렬 접속의 캐패시터(C1, C2)를 포함하는 폐루프에서 캐패시터(C2)에는 캐패시터(C1)의 분극값(Q)을 상쇄시켜서 폐루프를 전체적으로 "0"전위로 만들기 위한 역분극 전계가 형성된다. 그리고, 이러한 역분극 전계는 캐패시터(C1)에 의한 분극 전계와 반대 방향이 되므로, 캐패시터(C1)의 분극값(Q)이 지속적으로 열화되는 현상이 발생된다.
도 2에 나타낸 MFIS형 강유전체 메모리에 있어서는 상기한 바와 같이, 버퍼층(20)에 의한 감분극 전계에 의해 강유전체층(5)의 분극 특성이 열화되어 데이터 유지 특성이 저하됨으로써 현재 실험실수준에 만들어진 우수한 결과물의 경우에도 데이터 유지시간이 30일을 넘지 못하고 있는 실정이다.
본 발명은 상기한 사정을 감안해서 창출한 것으로서, 구조가 간단하고 데이터 유지특성이 우수한 전계효과 트랜지스터와 강유전체 메모리 장치를 제공함에 그 목적이 있다.
또한, 본 발명은 상기한 전계효과 트랜지스터 및 강유전체 메모리 장치의 제조방법을 제공함에 다른 목적이 있다.
상기 목적을 실현하기 위한 본 발명의 제1 관점에 따른 강유전체 메모리 장치는 소오스 및 드레인 영역과 그 사이에 채널영역이 형성되는 기판과, 상기 기판의 채널영역 상측에 형성되는 하부전극층, 상기 하부전극층상에 형성되는 강유전체층 및, 상기 강유전체층상에 형성되는 상부전극층을 구비하여 구성되고, 상기 강유전체층은 무기물 강유전 물질과 유기물을 포함하는 혼합물로 구성되는 것을 특징으로 한다.
또한, 본 발명에 따른 강유전체 메모리 장치는 소오스 및 드레인 영역과 그 사이에 채널영역이 형성되는 기판과, 상기 기판의 채널영역 상측에 형성되는 하부전극층, 상기 하부전극층상에 형성되는 강유전체층 및, 상기 강유전체층상에 형성되는 상부전극층을 구비하여 구성되고, 상기 강유전체층은 무기물 강유전 물질의 고용체와 유기물을 포함하는 혼합물로 구성되는 것을 특징으로 한다.
또한, 본 발명의 제2 관점에 따른 전계효과 트랜지스터는 소오스 및 드레인 영역과 그 사이에 채널영역이 형성되는 기판과, 상기 기판의 채널영역 상측에 형성되는 하부전극층, 상기 하부전극층상에 형성되는 강유전체층 및, 상기 강유전체층상에 형성되는 상부전극층을 구비하여 구성되고, 상기 강유전체층은 무기물 강유전 물질과 유기물을 포함하는 혼합물로 구성되는 것을 특징으로 한다.
또한, 본 발명에 따른 전계효과 트랜지스터는 소오스 및 드레인 영역과 그 사이에 채널영역이 형성되는 기판과, 상기 기판의 채널영역 상측에 형성되는 하부전극층, 상기 하부전극층상에 형성되는 강유전체층 및, 상기 강유전체층상에 형성 되는 상부전극층을 구비하여 구성되고, 상기 강유전체층은 무기물 강유전 물질의 고용체와 유기물을 포함하는 혼합물로 구성되는 것을 특징으로 한다.
또한, 상기 하부전극층이 데이터 전극인 것을 특징으로 한다.
또한, 상기 상부전극층이 접지 전극인 것을 특징으로 한다.
또한, 상기 하부전극 및 상부전극층이 금, 은, 알루미늄, 플라티늄, 인듐주석화합물(ITO), 스트론튬티타네이트화합물(SrTiO3)이나, 그 밖의 전도성 금속 산화물과 이것들의 합금 및 화합물, 또는 전도성 중합체를 기재로 하는 예컨대 폴리아닐린, 폴리(3, 4-에틸렌디옥시티오펜)/폴리스티렌술포네이트(PEDOT:PSS) 등의 혼합물이나 화합물 또는 다층물 등을 포함하는 모든 도전성 금속 및 금속 산화물과 도전성 유기물중 하나인 것을 특징으로 한다.
또한, 상기 하부전극층과 상부전극층은 상호 직교하는 방향으로 연장되면서 배설되는 것을 특징으로 한다.
또한, 상기 하부전극층이 접지 전극이고 상부전극층이 데이터 전극인 것을 특징으로 한다.
또한, 상기 무기물 강유전 물질이 산화물 강유전체, 불화물 강유전체, 강유전체 반도체나 이들 무기물의 혼합물 중 적어도 하나 이상을 포함하는 것을 특징으로 한다.
또한, 상기 무기물 강유전 물질이 PZT인 것을 특징으로 한다.
또한, 상기 혼합물에 실리사이트, 실리케이트 또는 다른 금속이 추가로 혼합 되어 있는 것을 특징으로 한다.
또한, 상기 유기물이 고분자 강유전체인 것을 특징으로 한다.
또한, 상기 고분자 강유전체가 폴리비닐리덴 플로라이드(PVDF), 이 PVDF를 포함하는 중합체, 공중합체, 또는 삼원공중합체, 홀수의 나일론, 시아노중합체 및 이들의 중합체나 공중합체 중 적어도 하나 이상을 포함하는 것을 특징으로 한다.
또한, 상기 고분자 강유전체가 PVDF-TrFE인 것을 특징으로 한다.
또한, 상기 강유전체층이 무기물 강유전 물질의 용액과 유기물 용액의 혼합 용액을 가열 소성시켜 생성된 것임을 특징으로 한다.
또한, 본 발명의 제3 관점에 따른 전계효과 트랜지스터의 제조방법은 기판에 소스 및 드레인 영역을 형성하는 단계와, 상기 소스 및 드레인 영역 사이에 채널영역을 형성하는 단계, 상기 채널영역 상측에 하부 전극을 형성하는 단계, 무기물 강유전 물질과 유기물의 혼합 용액을 만드는 단계, 상기 혼합 용액을 상기 하부 전극상에 도포한 후 소성 및 에칭하여 강유전체층을 형성하는 단계 및, 상기 강유전체층 상에 상부 전극을 형성하는 단계를 포함하여 구성되는 것을 특징으로 한다.
또한, 본 발명의 제4 관점에 따른 강유전체 메모리 장치의 제조방법은 기판에 소스 및 드레인 영역을 형성하는 단계와, 상기 소스 및 드레인 영역 사이에 채널영역을 형성하는 단계, 상기 채널영역 상측에 하부 전극을 형성하는 단계, 무기물 강유전 물질과 유기물의 혼합 용액을 만드는 단계, 상기 혼합 용액을 상기 하부 전극상에 도포한 후 소성 및 에칭하여 강유전체층을 형성하는 단계 및, 상기 강유전체층 상에 상부 전극을 형성하는 단계를 포함하여 구성되는 것을 특징으로 한다.
또한, 상기 무기물 강유전 물질이 산화물 강유전체, 불화물 강유전체, 강유전체 반도체나 이들 무기물의 혼합물 중 적어도 하나 이상을 포함하는 것을 특징으로 한다.
또한, 상기 무기물 강유전 물질이 PZT인 것을 특징으로 한다.
또한, 상기 혼합 용액에 실리사이트, 실리케이트 또는 다른 금속이 추가로 혼합되는 것을 특징으로 한다.
또한, 상기 유기물이 고분자 강유전체인 것을 특징으로 한다.
또한, 상기 고분자 강유전체가 폴리비닐리덴 플로라이드(PVDF), 이 PVDF를 포함하는 중합체, 공중합체, 또는 삼원공중합체, 홀수의 나일론, 시아노중합체 및 이들의 중합체나 공중합체 중 적어도 하나 이상을 포함하는 것을 특징으로 한다.
또한, 상기 고분자 강유전체가 PVDF-TrFE인 것을 특징으로 한다.
또한, 상기 혼합 용액이 PZT 용액과 PVDF-TrFE 용액의 혼합 용액인 것을 특징으로 한다.
또한, 상기 PZT용액이 PZO용액과 PTO용액을 혼합하여 생성한 것을 특징으로 한다.
또한, 상기 PVDF-TrFE 용액이 PVDF-TrFE 파우더를 THF(C4H5O), MEK(C4H8O), 아세톤(C3H6O), DMF(C3H7NO), DMSO(C2H6OS) 중 적어도 하나에 용해시켜 생성하는 것을 특징으로 한다.
또한, 상기 강유전체층이 스핀코팅법이나 잉크젯법 또는 스크린 인쇄법을 통 해 형성되는 것을 특징으로 한다.
또한, 상기 강유전체층의 에칭이 BOE를 통해 실행되는 것을 특징으로 한다.
또한, 상기 강유전체층의 에칭이 BOE와 금 에천트를 이용하는 2단계 에칭을 통해 실행되는 것을 특징으로 한다.
또한, 상기 소성 온도가 200도 이하인 것을 특징으로 한다.
이하, 도면을 참조하여 본 발명에 따른 실시예를 설명한다. 단, 이하에서 설명하는 실시예는 본 발명의 하나의 바람직한 구현예를 나타낸 것으로서, 이러한 실시예의 예시는 본 발명의 권리범위를 제한하기 위한 것이 아니다. 본 발명은 그 기술적 사상을 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.
도 4는 본 발명의 일실시예에 따른 전계효과 트랜지스터 또는 강유전체 메모리 장치를 나타낸 단면도이다. 또한, 도 4에서 도 1 및 도 2와 실질적으로 동일한 부분에 대해서는 동일한 참조번호가 부가되어 있다.
본 발명에 따른 강유전체 메모리 장치는 종래의 MFS(Metal-Ferroelectric-Semiconductor) 구조나 MFIS(Metal-Ferroelectric-Insulator-Semiconductor) 구조와 달리 MFMS(Metal-Ferroelectric-Metal-Semiconductor) 구조를 갖는 것이다.
도 4에서 실리콘 기판(1)의 소정 영역에는 소오스 및 드레인 영역(2, 3)이 형성되고, 이 소오스 및 드레인 영역(2, 3) 사이의 채널영역(4)상에는 하부전극층으로서 예컨대 데이터 전극(30)이 형성된다.
상기 데이터 전극(30)은 이후에 설명할 강유전체층(31)에 분극전압을 형성하기 위한 것이다. 상기 데이터 전극(30)으로서는 예컨대 금, 은, 알루미늄, 플라티 늄, 인듐주석화합물(ITO), 스트론튬티타네이트화합물(SrTiO3)이나, 그 밖의 전도성 금속 산화물과 이것들의 합금 및 화합물, 또는 전도성 중합체를 기재로 하는 예컨대 폴리아닐린, 폴리(3, 4-에틸렌디옥시티오펜)/폴리스티렌술포네이트(PEDOT:PSS) 등의 혼합물이나 화합물 또는 다층물 등을 포함하는 모든 도전성 금속 및 금속 산화물과 도전성 유기물이 이용된다.
상기 데이터 전극(30)상에는 강유전체층(31)이 형성되고, 이 강유전체층(31)상에는 상부전극층으로서 예컨대 접지 전극(32)이 형성된다. 이 접지 전극(32)은 데이터 전극(30)과 마찬가지로 예컨대 금, 은, 알루미늄, 플라티늄, 인듐주석화합물(ITO), 스트론튬티타네이트화합물(SrTiO3)이나, 그 밖의 전도성 금속 산화물과 이것들의 합금 및 화합물, 또는 전도성 중합체를 기재로 하는 예컨대 폴리아닐린, 폴리(3, 4-에틸렌디옥시티오펜)/폴리스티렌술포네이트(PEDOT:PSS) 등의 혼합물이나 화합물 또는 다층물 등을 포함하는 모든 도전성 금속 및 금속 산화물과 도전성 유기물이 이용된다.
특히, 기판(1)상에 다수의 메모리 셀을 구성하는 경우 상기 데이터 전극(30)과 접지 전극(32)은 상호 교차되면서 연장 배열되어 데이터 전극(30)과 접지 전극(32)의 선택을 통해 교차지점에 배치되는 메모리 셀을 선택할 수 있도록 구성된다.
한편, 상기 강유전체층(31)은 예컨대 무기물 강유전 물질이나 그 고용체와 유기물 또는 유기물 강유전 물질의 혼합물로 구성된다.
현재 강유전 특성을 나타내는 물질로서는 다양한 것이 알려져 있다. 이들 물질로서는 크게 무기물과 유기물로 구분된다. 무기물 강유전체로서는 산화물 강유전체, BMF(BaMgF4) 등의 불화물 강유전체, 강유전체 반도체 등이 있고, 유기물 강유전체로서는 고분자 강유전체가 있다.
상기, 산화물 강유전체로서는 예컨대 PZT(PbZrxTi1-xO3), BaTiO3, PbTiO3 등의 페로브스카이트(Perovskite) 강유전체, LiNbO3, LiTaO3 등의 수도 일메나이트(Pseudo-ilmenite) 강유전체, PbNb3O6, Ba2NaNb5O15 등의 텅스텐-청동(TB) 강유전체, SBT(SrBi2Ta2O9), BLT((Bi,La)4Ti3O12), Bi4Ti3O12 등의 비스무스 층구조의 강유전체 및 La2Ti2O7 등의 파이로클로어(Pyrochlore) 강유전체와 이들 강유전체의 고용체(固溶體)를 비롯하여 Y, Er, Ho, Tm, Yb, Lu 등의 희토류 원소(R)를 포함하는 RMnO3과 PGO(Pb5Ge3O11), BFO(BiFeO3) 등이 있다.
또한, 상기 강유전체 반도체로서는 CdZnTe, CdZnS, CdZnSe, CdMnS, CdFeS, CdMnSe 및 CdFeSe 등의 2-6족 화합물이 있다.
또한, 상기 고분자 강유전체로서는 예컨대 폴리비닐리덴 플로라이드(PVDF)나, 이 PVDF를 포함하는 중합체, 공중합체, 또는 삼원공중합체가 포함되고, 그 밖에 홀수의 나일론, 시아노중합체 및 이들의 중합체나 공중합체 등이 포함된다.
일반적으로 산화물 강유전체, 불화물 강유전체 및 강유전체 반도체 등의 무기물 강유전체는 유기물 강유전체에 비하여 유전률이 매우 높다. 따라서, 현재 일 반적으로 제안되고 있는 강유전성 전계효과 트랜지스터나 강유전체 메모리의 경우에는 강유전층의 재료로서 무기물 강유전체를 채용하고 있다.
본 발명자가 연구한 바에 따르면 무기물 강유전 물질의 경우에는 유전율이 높은 반면에 그 형성온도가 높게 형성된다. 또한, 유기물 강유전 물질을 포함하는 유기물의 경우에는 유전율이 낮은 반면에 그 형성온도가 매우 낮다. 따라서, 무기물 강유전 물질과 유기물 또는 유기물 강유전 물질을 혼합하게 되면 일정 이상의 유전율을 가지면서 형성온도가 매우 낮은 강유전 물질을 얻을 수 있게 된다.
여기서 무기물 강유전 물질과 유기물 또는 유기물 강유전 물질을 혼합하는 방법으로는 다음과 같은 방법을 사용할 수 있다.
1. 무기물 파우더와 유기물 파우더를 혼합한 후, 이를 용매에 녹여서 혼합 용액을 생성.
2. 무기물 용액에 유기물 파우더를 용해시켜 혼합 용액을 생성.
3. 유기물 용액에 무기물 파우더를 용해시켜 혼합 용액을 생성.
4. 유기물 용액과 무기물 용액을 혼합하여 혼합용액을 생성.
또한, 무기물 강유전 물질과 유기물을 혼합하는 방식에 있어서도 다음과 같은 방식을 채용하는 것이 가능하다.
1. 강유전 무기물과 유기물을 혼합.
2. 강유전 무기물과 강유전 유기물을 혼합.
3. 강유전 무기물의 고용체와 유기물을 혼합.
4. 강유전 무기물의 고용체와 강유전 유기물을 혼합.
5. 제1 내지 제4 방식에 따른 혼합물에 실리사이트, 실리케이트 또는 다른 금속을 혼합.
물론, 여기서 상기 무기물과 유기물의 혼합 방법 및 방식은 특정한 것에 한정되지 않고, 무기물과 유기물을 적절하게 혼합할 수 있는 어떤 임의의 방법을 채용할 수 있다.
또한, 상기 강유전 무기물과 혼합되는 유기물로서는 일반적인 모노머(monomer), 올리고머(oligomer), 폴리머(polymer), 코폴리머(copolymer), 바람직하게는 유전율이 높은 유기물 재료가 사용될 수 있다.
이들 재료로서는 예컨대 PVP(polyvinyl pyrrolidone), PC(poly carbonate), PVC(polyvinyl chloride), PS(polystyrene), 에폭시(epoxy), PMMA(polymethyl methacrylate), PI(polyimide), PE(polyehylene), PVA(polyvinyl alcohol), 나일론 66(polyhezamethylene adipamide), PEKK(polytherketoneketone) 등이 있다.
또한, 상기 유기물로서는 불화 파라-자일렌(fluorinated para-xylene), 플루오로폴리아릴에테르(fluoropolyarylether), 불화 폴리이미드(fluorinated polyimide), 폴리스티렌(polystyrene), 폴리(α-메틸 스티렌)(poly(α-methyl styrene)), 폴리(α-비닐나프탈렌)(poly(α-vinylnaphthalene)), 폴리(비닐톨루엔)(poly(vinyltoluene)), 폴리에틸렌(polyethylene), 시스-폴리부타디엔(cis-polybutadiene), 폴리프로필렌(polypropylene), 폴리이소프렌(polyisoprene), 폴리(4-메틸-1-펜텐)(poly(4-methyl-1-pentene)), 폴리(테트라플루오로에틸렌)(poly(tetrafluoroethylene)), 폴리(클로로트리플루오로에틸 렌)(poly(chlorotrifluoroethylene), 폴리(2-메틸-1,3-부타디엔)(poly(2-methyl-1,3-butadiene)), 폴리(p-크실릴렌)(poly(p-xylylene)), 폴리(α-α-α'-α'-테트라플루오로-p-크실릴렌)(poly(α-α-α'-α'-tetrafluoro-p-xylylene)), 폴리[1,1-(2-메틸 프로판)비스(4-페닐)카보네이트](poly[1,1-(2-methyl propane)bis(4-phenyl)carbonate]), 폴리(시클로헥실 메타크릴레이트)(poly(cyclohexyl methacrylate)), 폴리(클로로스티렌)(poly(chlorostyrene)), 폴리(2,6-디메틸-1,4-페닐렌 에테르)(poly(2,6-dimethyl-1,4-phenylene ether)), 폴리이소부틸렌(polyisobutylene), 폴리(비닐 시클로헥산)(poly(vinyl cyclohexane)), 폴리(아릴렌 에테르)(poly(arylene ether)) 및 폴리페닐렌(polyphenylene) 등의 비극성 유기물이나, 폴리(에틸렌/테트라플루오로에틸렌)(poly(ethylene/tetrafluoroethylene)), 폴리(에틸렌/클로로트리플루오로에틸렌)(poly(ethylene/chlorotrifluoroethylene)), 불화 에틸렌/프로필렌 코폴리머(fluorinated ethylene/propylene copolymer), 폴리스티렌-코-α-메틸 스티렌(polystyrene-co-α-methyl styrene), 에틸렌/에틸 아크릴레이트 코폴리머(ethylene/ethyl acrylate copolymer), 폴리(스티렌/10%부타디엔)(poly(styrene/10%butadiene), 폴리(스티렌/15%부타디엔)(poly(styrene/15%butadiene), 폴리(스티렌/2,4-디메틸스티렌)(poly(styrene/2,4-dimethylstyrene), Cytop, Teflon AF, 폴리프로필렌-코-1-부텐(polypropylene-co-1-butene) 등의 저유전율 코폴리머 등이 사용될 수 있다.
그리고, 그 밖에 폴리아센(polyacene), 폴리페닐렌(polyphenylene), 폴리(페 닐렌 비닐렌) (poly(phenylene vinylene)), 폴리플루오렌(polyfluorene)과 같은 공액 탄화수소 폴리머, 및 그러한 공액 탄화수소의 올리고머; 안트라센(anthracene), 테트라센(tetracene), 크리센(chrysene), 펜타센(pentacene), 피렌(pyrene), 페릴렌(perylene), 코로넨(coronene)과 같은 축합 방향족 탄화수소 (condensed aromatic hydrocarbons); p-쿼터페닐(p-quaterphenyl)(p-4P), p-퀸쿼페닐(p-quinquephenyl)(p-5P), p-섹시페닐(p-sexiphenyl)(p-6P)과 같은 올리고머성 파라 치환 페닐렌 (oligomeric para substituted phenylenes); 폴리(3-치환 티오펜) (poly(3-substituted thiophene)), 폴리(3,4-이치환 티오펜) (poly(3,4-bisubstituted thiophene)), 폴리벤조티오펜 (polybenzothiophene)), 폴리이소티아나프텐 (polyisothianaphthene), 폴리(N-치환 피롤) (poly(N-substituted pyrrole)), 폴리(3-치환 피롤) (poly(3-substituted pyrrole)), 폴리(3,4-이치환 피롤) (poly(3,4-bisubstituted pyrrole)), 폴리퓨란(polyfuran), 폴리피리딘(polypyridine), 폴리-1,3,4-옥사디아졸 (poly-1,3,4-oxadiazoles), 폴리이소티아나프텐(polyisothianaphthene), 폴리(N-치환 아닐린) (poly(N-substituted aniline)), 폴리(2-치환 아닐린) (poly(2-substituted aniline)), 폴리(3-치환 아닐린) (poly(3-substituted aniline)), 폴리(2,3-치환 아닐린) (poly(2,3-bisubstituted aniline)), 폴리아줄렌 (polyazulene), 폴리피렌 (polypyrene)과 같은 공액 헤테로고리형 폴리머; 피라졸린 화합물 (pyrazoline compounds); 폴리셀레노펜 (polyselenophene); 폴리벤조퓨란 (polybenzofuran); 폴리인돌 (polyindole); 폴리피리다진 (polypyridazine); 벤지딘 화합물 (benzidine compounds); 스틸벤 화 합물 (stilbene compounds); 트리아진 (triazines); 치환된 메탈로- 또는 메탈-프리 포르핀 (substituted metallo- or metal-free porphines), 프탈로시아닌 (phthalocyanines), 플루오로프탈로시아닌 (fluorophthalocyanines), 나프탈로시아닌 (naphthalocyanines) 또는 플루오로나프탈로시아닌 (fluoronaphthalocyanines); C60 및 C70 풀러렌(fullerenes); N,N'-디알킬, 치환된 디알킬, 디아릴 또는 치환된 디아릴-1,4,5,8-나프탈렌테트라카르복실릭 디이미드 (N,N'-dialkyl, substituted dialkyl, diaryl or substituted diaryl-1,4,5,8-naphthalenetetracarboxylic diimide) 및 불화 유도체; N,N'-디알킬, 치환된 디알킬, 디아릴 또는 치환된 디아릴 3,4,9,10-페릴렌테트라카르복실릭 디이미드 (N,N'-dialkyl, substituted dialkyl, diaryl or substituted diaryl 3,4,9,10-perylenetetracarboxylic diimide); 배쏘페난쓰롤린 (bathophenanthroline); 디페노퀴논 (diphenoquinones); 1,3,4-옥사디아졸 (1,3,4-oxadiazoles); 11,11,12,12-테트라시아노나프토-2,6-퀴노디메탄 (11,11,12,12-tetracyanonaptho-2,6-quinodimethane); α,α'-비스(디티에노[3,2-b2',3'-d]티오펜) (α,α'-bis(dithieno[3,2-b2',3'-d]thiophene)); 2,8-디알킬, 치환된 디알킬, 디아릴 또는 치환된 디아릴 안트라디티오펜 (2,8-dialkyl, substituted dialkyl, diaryl or substituted diaryl anthradithiophene); 2,2'-비벤조[1,2-b:4,5-b']디티오펜 (2,2'-bibenzo[1,2-b:4,5-b']dithiophene) 등의 유기 반-전도성(semi-conducting) 재료나 이들의 화합물, 올리고머 및 화합물 유도체 등이 사용될 수 있다.
상기한 방식에서 무기물과 유기물의 혼합비는 필요에 따라 적절하게 설정하는 것이 가능하다. 만일 강유전 무기물의 혼합비가 높아지게 되면 혼합물의 유전율은 높아지는 반면에 형성온도가 높아지게 되고, 강유전 무기물의 혼합비가 낮아지게 되면 혼합물의 유전율은 낮아지는 반면에 형성온도가 낮아지게 된다.
본 발명에 적용되는 강유전 물질은 다음과 같은 특성을 갖는다.
1. 무기물과 유기물의 혼합 용액을 이용하여 강유전체층을 형성하게 되므로, 잉크젯, 스핀코팅법 또는 스크린 인쇄 등을 이용하여 용이하게 강유전체층을 형성할 수 있게 된다.
2. 강유전체층의 형성온도가 대략 200도 이하로 낮아지게 되므로 실리콘 기판상에 데이터 유지특성이 우수한 강유전체층을 형성할 수 있게 된다.
3. 강유전체층의 형성온도가 낮아지게 되므로 전계효과 트랜지스터나 강유전체 메모리를 기존의 실리콘 기판 대신에 유기물이나 종이 등과 같은 다양한 종류의 기판 상에 형성할 수 있게 된다.
한편, 도 5 내지 도 9는 본 발명에 따른 강유전 물질 중 무기물 강유전 물질과 유기물 강유전 물질, 예컨대 PZT(PbZrxTi1-xO3)와 PVDF-TrFE를 일정 비율로 혼합하여 강유전체층을 형성한 후, 그 분극특성을 측정한 그래프이다.
여기서, 강유전체층은 PZT 용액과 PVDF-TrFE 용액을 일정한 비율로 혼합하여 혼합용액을 생성하고, 이 혼합용액을 실리콘 웨이퍼상에 스핀코팅법을 이용하여 도포한 후, 실리콘 웨이퍼를 핫플레이트상에서 일정 시간동안 150~200도 정도로 가열 하여 형성하였다.
또한, 상기 PZT 용액은 예컨대 2-메톡시에탄올(2-methoxyethanol) 용액과 리드 아세테이트 트리히드레이트(lead acetate trihydrate) 용액의 혼합용액에 지르코늄 프로폭시드(zirconium propoxide)용액을 혼합하여 PZO 용액을 생성하고, 2-메톡시에탄올 용액과 리드 아세테이트 트리히드레이트 용액의 혼합용액에 티타늄 이소프로폭시드(titanium isopropoxide) 용액을 혼합하여 PTO 용액을 생성한 후, PZO 용액과 PTO 용액을 혼합하여 생성하였다.
또한, PVDF-TrFE 용액은 PVDF-TrFE 파우더를 예컨대 THF(C4H5O), MEK(C4H8O), 아세톤(C3H6O), DMF(C3H7NO), DMSO(C2H6OS) 등의 용매에 용해시켜 생성하였다.
또한, 상기 강유전체층의 에칭에는 예컨대 BOE(Buffered Oxide Etching)나, BOE와 금 에천트(Gold etchant)의 2단계 에칭, 또는 RIE(Reactive Ion Etching)법을 이용하여 실행하였다.
도 5 내지 도 9에서 도 5는 PZT와 PVDF-TrFE의 혼합비를 1:1, 도 6은 PZT와 PVDF-TrFE의 혼합비를 2:1, 도 7은 PZT와 PVDF-TrFE의 혼합비를 3:1로 한 것이고, 도 8은 PVDF-TrFE의 혼합비를 1:2, 도 9는 PVDF-TrFE의 혼합비를 1:3으로 한 경우의 분극특성을 나타낸 것이다.
또한, 도 5a, 도 6a 및 도 7a는 강유전체층의 막두께를 50㎚, 도 5b, 도 6b, 도 7b, 도 8 및 도 9는 강유전체층의 막두께를 75㎚, 도 5c는 강유전체층의 막두께를 100㎚로 한 경우를 나타낸다.
또한, 도 5 내지 도 9에서 A로 표시한 특성 그래프는 강유전체층의 형성온도를 190도, B로 표시한 것은 강유전체층의 형성온도를 170도, C로 표시한 것은 강유전체층의 형성온도를 150도로 한 경우를 나타낸 것이다.
도 5 내지 도 9를 보면, PZT와 PVDF-TrFE의 혼합비를 1:1로 하거나 PZT에 대하여 PVDF-TrFE의 혼합비를 더 크게 한 경우에는 150~190도의 온도에서 대체적으로 양호한 분극특성을 나타내고, PZT의 혼합비가 높아질수록 보다 높은 온도에서 양호한 분극특성을 나타낸다.
또한, 강유전체층의 두께를 두껍게 할수록 분극값, 즉 용량값은 낮아지는 반면에 메모리 윈도우의 크기가 커지게 된다.
특히, 주목할만한 것은 PZT와 PVDF-TrFE의 혼합비를 변경하거나 또는 그 형성온도를 200도 이하의 온도로 설정하는 경우에도 매우 양호한 히스테리시스 특성을 나타낸다.
상기한 바와 같이 종래의 무기물 강유전 물질의 경우에는 그 형성온도가 높기 때문에 이를 실리콘 기판상에 형성할 때 여러가지 문제가 발생하게 된다. 이에 반하여, 본 발명에서 채용하는 무기물 강유전 물질과 유기물의 혼합물질의 경우에는 200도 이하의 저온에서 형성할 수 있음은 물론, -5~5V사이의 전압에서 양호한 히스테리시스 특성을 나타낸다.
도 4의 구조에 있어서는 접지 전극(32)을 접지측에 결합한 상태에서 데이터 전극(30)을 통해 소정의 전압을 인가하는 방법으로 강유전체층(31)에 분극을 형성하게 된다.
강유전체층(31)에 분극이 형성되면, 그 분극 특성에 의해 소오스 영역(2)과 드레인 영역(3)사이의 채널영역(4)에 채널이 형성되거나 또는 형성되지 않게 된다. 그리고, 이와 같이 형성된 채널을 통해 소오스 영역(2) 및 드레인 영역(3)간에 전류 흐름이 형성되거나 차단되는 트랜지스터로서 기능하게 된다.
상기한 구조를 이용하여 메모리 셀 또는 메모리 셀 어레이를 구성하는 경우에는 드레인 전극(7)에 일정 전압을 인가함과 더불어 소오스 전극(6)을 접지시킨 상태에서 트랜지스터가 도통상태인지 비도통상태인지를 근거로 해당 메모리 셀에 저장되어 있는 데이터가 "1"인지 "0"인지를 판정하게 된다.
따라서, 상기한 구조에 있어서는 1T(one-transistor) 구조로 1개의 메모리 셀을 구성할 수 있게 된다.
상술한 구조에 있어서는 강유전체층(31)과 실리콘 기판(1)이 직접적으로 접촉되지 않고 데이터 전극(30)을 통해 결합되게 된다. 따라서, 강유전체층(31)의 형성시에 강유전체층(31)과 실리콘 기판(1)과의 경계면에 저품질의 천이층이 형성되는 문제가 발생되지 않게 된다.
또한, 상술한 구조에 있어서는 강유전체층(31)과 기판(1) 사이에 버퍼층이 형성되지 않게 되므로 예컨대 감분극 전계에 의한 분극 특성의 열화에 의해 데이터 유지특성이 저하되는 문제가 발생되지 않게 된다.
또한, 상술한 실시예에 있어서는 강유전체층(31)의 재질로서 무기물 강유전 물질과 유기물의 혼합물을 이용하게 되므로 200도 이하의 저온에서 강유전체층을 형성할 수 있게 된다.
또한, 본 발명은 상술한 실시예에 한정되지 않고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있게 된다.
예를 들어, 상술한 실시예에 있어서는 하부전극층(30)을 데이터 전극, 상부전극층(32)을 접지 전극으로 사용하는 것으로 설명하였으나, 하부전극층(30)을 접지 전극으로 하면서 상부전극층(32)을 데이터 전극으로 사용하는 것도 가능하다.
이상 설명한 바와 같이 본 발명에 의하면, 구조가 간단하고 데이터 유지특성이 우수하며, 1T 구조로 비휘발성 메모리 셀을 구성할 수 있는 강유전체 메모리 장치를 구현할 수 있게 된다.

Claims (46)

  1. 소오스 및 드레인 영역과 그 사이에 채널영역이 형성되는 기판과,
    상기 기판의 채널영역 상측에 형성되는 하부전극층,
    상기 하부전극층상에 형성되는 강유전체층 및,
    상기 강유전체층상에 형성되는 상부전극층을 구비하여 구성되고,
    상기 강유전체층은 무기물 강유전 물질과 유기물을 포함하는 혼합물로 구성되는 것을 특징으로 하는 강유전체 메모리 장치.
  2. 제1항에 있어서,
    상기 하부전극층이 데이터 전극인 것을 특징으로 하는 강유전체 메모리 장치.
  3. 제1항에 있어서,
    상기 상부전극층이 접지 전극인 것을 특징으로 하는 강유전체 메모리 장치.
  4. 삭제
  5. 제1항에 있어서,
    상기 하부전극층과 상부전극층은 상호 직교하는 방향으로 연장되면서 배설되는 것을 특징으로 하는 강유전체 메모리 장치.
  6. 제1항에 있어서,
    상기 하부전극층이 접지 전극이고 상부전극층이 데이터 전극인 것을 특징으로 하는 강유전체 메모리 장치.
  7. 제1항에 있어서,
    상기 무기물 강유전 물질이 산화물 강유전체, 불화물 강유전체, 강유전체 반도체나 이들 무기물의 혼합물 중 적어도 하나 이상을 포함하는 것을 특징으로 하는 강유전체 메모리 장치.
  8. 삭제
  9. 제1항에 있어서,
    상기 혼합물에 실리사이트, 실리케이트 또는 금속이 추가로 혼합되어 있는 것을 특징으로 하는 강유전체 메모리 장치.
  10. 제1항에 있어서,
    상기 유기물이 고분자 강유전체인 것을 특징으로 하는 강유전체 메모리 장치.
  11. 삭제
  12. 삭제
  13. 제1항에 있어서,
    상기 강유전체층이 무기물 강유전 물질의 용액과 유기물 용액의 혼합 용액을 가열 소성시켜 생성된 것임을 특징으로 하는 강유전체 메모리 장치.
  14. 소오스 및 드레인 영역과 그 사이에 채널영역이 형성되는 기판과,
    상기 기판의 채널영역 상측에 형성되는 하부전극층,
    상기 하부전극층상에 형성되는 강유전체층 및,
    상기 강유전체층상에 형성되는 상부전극층을 구비하여 구성되고,
    상기 강유전체층은 무기물 강유전 물질의 고용체와 유기물을 포함하는 혼합물로 구성되는 것을 특징으로 하는 강유전체 메모리 장치.
  15. 소오스 및 드레인 영역과 그 사이에 채널영역이 형성되는 기판과,
    상기 기판의 채널영역 상측에 형성되는 하부전극층,
    상기 하부전극층상에 형성되는 강유전체층 및,
    상기 강유전체층상에 형성되는 상부전극층을 구비하여 구성되고,
    상기 강유전체층은 무기물 강유전 물질과 유기물을 포함하는 혼합물로 구성되는 것을 특징으로 하는 전계효과 트랜지스터.
  16. 제15항에 있어서,
    상기 하부전극층이 데이터 전극인 것을 특징으로 하는 전계효과 트랜지스터.
  17. 제15항에 있어서,
    상기 상부전극층이 접지 전극인 것을 특징으로 하는 전계효과 트랜지스터.
  18. 삭제
  19. 제15항에 있어서,
    상기 하부전극층과 상부전극층은 상호 직교하는 방향으로 연장되면서 배설되는 것을 특징으로 하는 전계효과 트랜지스터.
  20. 제15항에 있어서,
    상기 하부전극층이 접지 전극이고 상부전극층이 데이터 전극인 것을 특징으 로 하는 전계효과 트랜지스터.
  21. 제15항에 있어서,
    상기 무기물 강유전 물질이 산화물 강유전체, 불화물 강유전체, 강유전체 반도체나 이들 무기물의 혼합물 중 적어도 하나를 포함하는 것을 특징으로 하는 전계효과 트랜지스터.
  22. 삭제
  23. 제15항에 있어서,
    상기 혼합물에 실리사이트, 실리케이트 또는 금속이 추가로 혼합되어 있는 것을 특징으로 하는 전계효과 트랜지스터.
  24. 제15항에 있어서,
    상기 유기물이 고분자 강유전체인 것을 특징으로 하는 전계효과 트랜지스터.
  25. 삭제
  26. 삭제
  27. 제15항에 있어서,
    상기 강유전체층이 무기물 강유전 물질의 용액과 유기물 용액의 혼합 용액을 가열 소성시켜 생성된 것임을 특징으로 하는 전계효과 트랜지스터.
  28. 소오스 및 드레인 영역과 그 사이에 채널영역이 형성되는 기판과,
    상기 기판의 채널영역 상측에 형성되는 하부전극층,
    상기 하부전극층상에 형성되는 강유전체층 및,
    상기 강유전체층상에 형성되는 상부전극층을 구비하여 구성되고,
    상기 강유전체층은 무기물 강유전 물질의 고용체와 유기물을 포함하는 혼합물로 구성되는 것을 특징으로 하는 전계효과 트랜지스터.
  29. 강유전체 메모리 장치를 제조하는 방법에 있어서,
    기판에 소스 및 드레인 영역을 형성하는 단계와,
    상기 소스 및 드레인 영역 사이에 채널영역을 형성하는 단계,
    상기 채널영역 상측에 하부 전극을 형성하는 단계,
    무기물 강유전 물질과 유기물의 혼합 용액을 만드는 단계,
    상기 혼합 용액을 상기 하부 전극상에 도포한 후 소성 및 에칭하여 무기물 강유전 물질과 유기물을 포함하는 혼합물로 구성되는 강유전체층을 형성하는 단계,
    상기 무기물 강유전 물질과 유기물을 포함하는 혼합물로 구성되는 강유전체층 상에 상부 전극을 형성하는 단계를 포함하여 구성되는 것을 특징으로 강유전체 메모리 장치의 제조방법.
  30. 제29항에 있어서,
    상기 무기물 강유전 물질이 산화물 강유전체, 불화물 강유전체, 강유전체 반도체나 이들 무기물의 혼합물 중 적어도 하나를 포함하는 것을 특징으로 하는 강유전체 메모리 장치의 제조방법.
  31. 제29항에 있어서,
    상기 무기물 강유전 물질이 PZT인 것을 특징으로 하는 강유전체 메모리 장치의 제조방법.
  32. 제29항에 있어서,
    상기 혼합 용액에 실리사이트, 실리케이트 또는 금속이 추가로 혼합되는 것을 특징으로 하는 강유전체 메모리 장치의 제조방법.
  33. 제29항에 있어서,
    상기 유기물이 고분자 강유전체인 것을 특징으로 하는 강유전체 메모리 장치의 제조방법.
  34. 삭제
  35. 삭제
  36. 제29항에 있어서,
    상기 혼합 용액이 PZT 용액과 PVDF-TrFE 용액의 혼합 용액인 것을 특징으로 하는 강유전체 메모리 장치의 제조방법.
  37. 제36항에 있어서,
    상기 PZT용액이 PZO용액과 PTO용액을 혼합하여 생성한 것을 특징으로 하는 강유전체 메모리 장치의 제조방법.
  38. 제36항에 있어서,
    상기 PVDF-TrFE 용액이 PVDF-TrFE 파우더를 THF(C4H5O), MEK(C4H8O), 아세톤(C3H6O), DMF(C3H7NO), DMSO(C2H6OS) 중 적어도 하나에 용해시켜 생성하는 것을 특징으로 하는 강유전체 메모리 장치의 제조방법.
  39. 삭제
  40. 삭제
  41. 삭제
  42. 제29항에 있어서,
    상기 강유전체층의 에칭이 BOE를 통해 실행되는 것을 특징으로 강유전체 메모리 장치의 제조방법.
  43. 제29항에 있어서,
    상기 강유전체층의 에칭이 BOE와 금 에천트를 이용하는 2단계 에칭을 통해 실행되는 것을 특징으로 하는 강유전체 메모리 장치의 제조방법.
  44. 제29항에 있어서,
    상기 강유전체층의 에칭이 RIE법을 통해 실행되는 것을 특징으로 하는 강유전체 메모리 장치의 제조방법.
  45. 제29항에 있어서,
    상기 소성 온도가 200도 이하인 것을 특징으로 하는 강유전체 메모리 장치의 제조방법.
  46. 전계효과 트랜지스터를 제조하는 방법에 있어서,
    기판에 소스 및 드레인 영역을 형성하는 단계와,
    상기 소스 및 드레인 영역 사이에 채널영역을 형성하는 단계,
    상기 채널영역 상측에 하부 전극을 형성하는 단계,
    무기물 강유전 물질과 유기물의 혼합 용액을 만드는 단계,
    상기 혼합 용액을 상기 하부 전극상에 도포한 후 소성 및 에칭하여 무기물 강유전 물질과 유기물을 포함하는 혼합물로 구성되는 강유전체층을 형성하는 단계,
    상기 무기물 강유전 물질과 유기물을 포함하는 혼합물로 구성되는 강유전체층 상에 상부 전극을 형성하는 단계를 포함하여 구성되는 것을 특징으로 하는 전계효과 트랜지스터의 제조방법.
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100258751B1 (ko) 1996-09-10 2000-06-15 클라크 3세 존 엠. 금속-강유전체-금속-절연체-반도체구조를기본으로한비휘발성메모리,그제조방법및그정보저장/비파괴판독방법
JP2000269515A (ja) * 1999-03-09 2000-09-29 Internatl Business Mach Corp <Ibm> 低温薄膜トランジスタの作製方法およびトランジスタ・デバイス
JP2002124708A (ja) 2000-08-09 2002-04-26 Matsushita Electric Ind Co Ltd 薄膜形成方法、高誘電体容量形成方法、誘電ボロメータおよび赤外線検出素子
KR20020034873A (ko) * 2000-11-01 2002-05-09 포만 제프리 엘 저 동작 전압을 요하는 유기-무기 하이브리드 반도체를갖춘 박막 전계 효과 트랜지스터
KR20060090078A (ko) * 2005-02-07 2006-08-10 삼성전자주식회사 다공성 물질을 이용한 비휘발성 나노 채널 메모리 소자
KR20060116726A (ko) * 2005-05-11 2006-11-15 서울시립대학교 산학협력단 강유전체 메모리장치 및 그 제조방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100258751B1 (ko) 1996-09-10 2000-06-15 클라크 3세 존 엠. 금속-강유전체-금속-절연체-반도체구조를기본으로한비휘발성메모리,그제조방법및그정보저장/비파괴판독방법
JP2000269515A (ja) * 1999-03-09 2000-09-29 Internatl Business Mach Corp <Ibm> 低温薄膜トランジスタの作製方法およびトランジスタ・デバイス
JP2002124708A (ja) 2000-08-09 2002-04-26 Matsushita Electric Ind Co Ltd 薄膜形成方法、高誘電体容量形成方法、誘電ボロメータおよび赤外線検出素子
KR20020034873A (ko) * 2000-11-01 2002-05-09 포만 제프리 엘 저 동작 전압을 요하는 유기-무기 하이브리드 반도체를갖춘 박막 전계 효과 트랜지스터
KR20060090078A (ko) * 2005-02-07 2006-08-10 삼성전자주식회사 다공성 물질을 이용한 비휘발성 나노 채널 메모리 소자
KR20060116726A (ko) * 2005-05-11 2006-11-15 서울시립대학교 산학협력단 강유전체 메모리장치 및 그 제조방법

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