KR100966301B1 - 강유전체 메모리장치의 제조방법 - Google Patents

강유전체 메모리장치의 제조방법 Download PDF

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Abstract

본 발명은 메모리장치에 사용되는 강유전체의 히스테리시스(Hysteresis) 및 잔류분극 특성을 획기적으로 제고하여 안정적인 메모리 동작이 가능하도록 된 강유전체를 이용한 메모리장치의 제조방법에 관한 것이다.
본 발명에 있어서는 강유전체 메모리에 사용되는 강유전 물질로서 β상의 결정구조를 갖는 PVDF를 이용한다. 본 발명에 따른 PVDF 박막은 대략 0~1V의 사이에서 인가전압이 상승함에 따라 극성이 상승하여 대략 1V 정도에서 대략 5μC/㎠ 이상의 극성을 나타내고, 다시 0~-1V의 사이에서 인가전압이 하강함에 따라 극성이 하강하여 대략 -1V정도에서 대략 -5μC/㎠ 이하의 극성을 나타내는 양호한 히스테리시스 특성을 갖는다.
PVDF는 유기물이기 때문에 종래의 무기물 강유전 물질과 달리 제조공정이 간단해짐은 물론 제조가격을 대폭 낮출 수 있다. 특히, 본 발명에 따른 PVDF는 매우 낮은 전압에서 양호한 분극특성을 나타내므로, 매우 저전압에서 동작할 수 있는 강유전체 메모리장치를 실현할 수 있게 된다.
유기물, 메모리, PVDF, β상

Description

강유전체 메모리장치의 제조방법{Manufacturing method of ferroelectric Memory Device}
도 1은 일반적인 PVDF가 갖는 특성을 나타낸 특성그래프.
도 2는 본 발명에 따라 제조된 PVDF가 갖는 인가전압에 따른 극성특성을 나타낸 특성그래프.
도 3은 본 발명에 따른 강유전체 메모리장치의 구조의 일례를 나타낸 구조도.
도 4는 본 발명에 따른 강유전체 메모리장치의 등가회로구성을 나타낸 도면.
도 5는 본 발명에 따른 강유전체 메모리장치의 제조공정을 설명하기 위한 도면.
도 6은 본 발명에 따른 강유전체 메모리장치의 다른 구조예를 나타낸 구조도.
*** 도면의 주요 부분에 대한 간단한 설명 ***
10 : 기판, 21 : 게이트전극,
22 : 절연층, 23 : 강유전체층,
24 : 드레인전극, 25 : 소오스전극.
본 발명은 강유전체를 이용한 메모리 장치의 제조방법에 관한 것이다.
현재, 개인용 컴퓨터를 비롯하여 대부분의 전자 장치에 있어서는 필수적으로 메모리 장치가 채용되어 사용되고 있다. 이들 메모리 장치는 크게 EPROM(Electrically Programmable Read Only Memory)과 EEPROM(Electrically Erasable PROM), 플래시 ROM(Flash ROM) 등의 ROM과, SRAM(Static Random Access Memory)과 DRAM(Dynamic RAM), FRAM(Ferroelectric RAM) 등의 RAM으로 구분된다. 이들 메모리 장치는 통상 실리콘 등의 반도체 웨이퍼상에 캐패시터와 트랜지스터를 형성하여 만들게 된다.
종래의 메모리 장치는 주로 메모리 셀의 집적도를 높일 수 있는 방안에 대해서 주로 연구되어 왔다. 그러나, 최근에 이르러 전원공급을 차단해도 저장되어 있는 데이터를 유지할 수 있는 비휘발성 메모리에 대한 관심이 높아지면서 메모리장치의 재료로서 강유전성 물질을 이용하는 방안에 대하여 많은 연구가 진행되고 있다.
현재, 메모리장치에 이용되는 강유전성 물질로는 PZT(lead zirconate titanate), SBT(Strontium bismuth tantalite), BLT(Lanthanum-substituted bismuth titanate) 등의 무기물이 주로 이용되고 있다. 그러나, 이러한 무기물 강유전체의 경우에는 우선 그 가격이 고가이고, 시간에 따라 극성특성의 열화가 초래되며, 박막형성에 고온처리가 필요함은 물론 고가의 장비가 필요하다는 단점이 있 다.
이에, 본 발명은 상기한 사정을 감안하여 창출된 것으로서, 제조가 용이하고 저가격이며, 극성특성이 우수한 유기물을 이용한 메모리장치의 제조방법을 제공함에 그 목적이 있다.
상기 목적을 실현하기 위한 본 발명의 제1 관점에 따른 강유전체 메모리장치의 제조방법은 기판과, 게이트전극, 드레인 및 소오스전극, 채널형성층 및 강유전체층을 구비하는 반도체장치의 제조방법에 있어서, 게이트전극을 형성하는 단계와, 채널형성층을 형성하는 단계, 강유전체층을 형성하는 단계, 드레인 및 소오스전극을 형성하는 단계 및, 상기 강유전체층을 β상으로 설정하는 강유전체층 상전이단계를 포함하여 구성되는 것을 특징으로 한다.
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또한, 상기 채널형성층을 게이트전극과 강유전체층 사이에 형성하는 것을 특징으로 한다.
또한, 상기 강유전체층을 상기 게이트전극과 채널형성층 사이에 형성하는 것을 특징으로 한다.
또한, 상기 강유전체층 상전이단계는 상기 강유전체층의 온도를 β상결정을 이루는 온도 이상으로 상승시키는 제1 단계와, 상기 강유전체층의 온도를 β상결정 온도까지 단조적으로 감소시키는 제2 단계 및, 상기 강유전체층의 온도를 급속도로 강하시키는 제3 단계를 포함하여 구성되는 것을 특징으로 한다.
또한, 상기 강유전체층의 상전이단계는 상기 강유전체층의 온도를 β상결정을 이루는 온도로 상승시키는 제1 단계와, 상기 강유전체층의 온도를 급속도로 강하시키는 제2 단계를 포함하여 구성되는 것을 특징으로 한다.
또한, 상기 강유전체층은 PVDF층인 것을 특징으로 한다.
또한, 상기 강유전체층 상전이단계가 게이트전극과 소오스 및 드레인전극을 형성한 이후에 실행되는 것을 특징으로 한다.
이하, 도면을 참조하여 본 발명에 따른 실시예를 설명한다.
우선, 본 발명의 기본 개념을 설명한다.
현재, 강유전 특성을 갖는 유기물로서 다양한 종류의 것이 알려져 있다. 이 중 대표적인 것으로서 폴리비닐리덴(PVDF)이나, 이 PVDF를 포함하는 중합체, 공중합체, 또는 삼원공중합체을 들 수 있고, 그 밖에 홀수의 나일론, 시아노중합체 및 이들의 중합체나 공중합체를 들 수 있다. 상기한 강유전성 유기물 중에 PVDF와 이들의 중합체, 공중합체, 또는 삼원공중합체가 유기물 반도체의 재료로서 많이 연구되고 있다.
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일반적으로 강유전성 유기물을 메모리 장치의 재료로서 사용하기 위해서는 해당 유기물이 전압에 대하여 히스테리시스적인 극성특성을 갖추어야 한다. 그러나, 상기한 PVDF의 경우에는 도 1에 나타낸 바와 같이 인가전압에 따라 그 캐패시턴스가 증가하는 특성을 나타내고, 메모리 장치에 사용하기 적합한 히스테리시스적인 특성을 갖지 않는다.
본 발명자가 연구한 바에 따르면, PVDF의 경우에는 α, β, γ, δ의 4종류의 결정구조를 갖고 있는데, 이때 β상의 결정구조에서 양호한 히스테리시스 극성특성을 갖는 것으로 확인되었다. 이때, PVDF의 상결정을 β상으로 결정하기 위해서는 PVDF를 반도체 전극상에 증착시킨 후 β상으로 상전이가 일어나는 예컨대 60~70℃의 온도, 바람직하게는 대략 65℃의 온도, 또는 PVDF가 β상을 나타내는 온도에서 PVDF를 급속 냉각시키는 방법으로 PVDF를 β상으로 결정하게 된다.
도 2는 본 발명에 따라 생성된 PVDF 박막의 전압에 대한 극성특성을 나타낸 그래프이다. 도 2는 도전성 금속으로 이루어진 하부전극 및 상부전극 사이에 β상을 갖는 PVDF 박막을 형성하고, 상기 하부전극 및 상부전극 사이에 소정의 전압을 인가하여 측정한 결과이다. 그리고, 상기 PVDF 박막은 하부전극상에 예컨대 3,000rpm 이하의 스핀코팅법과 120℃ 이상의 어닐링처리를 통해 예컨대 1㎛ 이하의 PVDF 박막을 형성한 후, 핫플레이트(hot plate)상에서 PVDF 박막의 온도를 단조적으로 감소시키다가 예컨대 65℃ 온도에서 PVDF 박막을 급속 냉각시키는 방법을 통하여 형성하였다.
도 2에서 알 수 있는 바와 같이, 본 발명에 따라 생성된 PVDF 박막은 대략 0~1V의 사이에서 인가전압이 상승함에 따라 극성이 상승하여 대략 1V 정도에서 대 략 5μC/㎠ 이상의 극성을 나타내고, 다시 0~-1V의 사이에서 인가전압이 하강함에 따라 극성이 하강하여 대략 -1V정도에서 대략 -5μC/㎠ 이하의 극성을 나타내는 양호한 히스테리시스 특성을 갖는다.
따라서, 도 2에 나타낸 본 발명에 따른 PVDF 박막은 다음과 같은 특징을 갖는다.
첫째 본 발명에 따른 PVDF 박막은 0V에서 5μC/㎠ 이상 또는 -5μC/㎠ 이하의 극성을 나타낸다. 이는 외부에서 전압이 인가되지 않는 0V에서 PVDF 박막의 극성이 변경되지 않고 유지되는 것을 의미한다. 즉, 본 발명에 따른 PVDF 박막은 비휘발성 메모리의 재질로서 유용하게 사용될 수 있다.
둘째, 본 발명에 따른 PVDF 박막은 -1~1V의 범위내에서 그 극성이 변경된다. 즉, 매우 낮은 저전압으로 데이터 기록 및 삭제가 가능하게 된다. 즉, 본 발명에 따른 PVDF 박막은 저전압으로 동작하는 메모리장치를 구현하는 유용하게 사용될 수 있다.
이하, 본 발명에 따른 실시예에 대해 보다 구체적으로 설명한다.
도 3은 본 발명의 일실시예에 따른 강유전체 메모리 장치의 구조를 나타낸 구조도이다.
도 3에서 기판(10)상에 메모리 셀(20)이 형성된다. 여기서, 기판(10)으로는 일반적인 실리콘이나 금속 등의 도전성 물질로 이루어진다. 또한, 상기 기판(10)으로는 파릴렌(Parylene) 등의 코딩재가 도포된 종이나 유연성을 갖는 플라스틱 등의 유기물로 구성될 수 있다. 이때 이용가능한 유기물로서는 폴리이미드(PI), 폴리카 보네이트(PC), 폴리에테르설폰(PES), 폴리에테르에테르케톤(PEEK), 폴리부틸렌테레프탈레이트(PBT), 폴리에틸렌테레프탈레이트(PET), 폴리염화비닐(PVC), 폴리에틸렌(PE), 에틸렌 공중합체, 폴리프로필렌(PP), 프로필렌 공중합체, 폴리(4-메틸-1-펜텐)(TPX), 폴리아릴레이트(PAR), 폴리아세탈(POM), 폴리페닐렌옥사이드(PPO), 폴리설폰(PSF), 폴리페닐렌설파이드(PPS), 폴리염화비닐리덴(PVDC), 폴리초산비닐(PVAC), 폴리비닐알콜(PVAL), 폴리비닐아세탈, 폴리스티렌(PS), AS수지, ABS수지, 폴리메틸메타크릴레이트(PMMA), 불소수지, 페놀수지(PF), 멜라민수지(MF), 우레아수지(UF), 불포화폴리에스테르(UP), 에폭시수지(EP), 디알릴프탈레이트수지(DAP), 폴리우레탄(PUR), 폴리아미드(PA), 실리콘수지(SI) 또는 이것들의 혼합물 및 화합물을 이용할 수 있다.
상기 기판(10)상에 주지된 방법을 통해 하부전극으로서 게이트전극(21)이 형성된다. 이때 게이트전극(21)으로서는 금, 은, 알루미늄, 플라티늄, 인듐주석화합물(ITO), 스트론튬티타네이트화합물(SrTiO3)이나, 그 밖의 전도성 금속 산화물과 이것들의 합금 및 화합물, 또는 전도성 중합체를 기재로 하는 예컨대 폴리아닐린, 폴리(3, 4-에틸렌디옥시티오펜)/폴리스티렌술포네이트(PEDOT:PSS) 등의 혼합물이나 화합물 또는 다층물 등의 재질이 이용된다.
이어, 상기 게이트전극(21)과 기판(10)을 전체적으로 도포하면서 채널형성층으로서 유기물 반도체층(22)이 형성된다. 이 유기물 반도체층(22)으로서는 예컨대 Cu-프탈로시아닌(Cu-phthalocyanine), 폴리아세틸렌(Polyacetylene), 메로시아닌 (Merocyanine), 폴리티오펜(Polythiophene), 프탈로시아닌(Phthalocyanine), 폴리(3-헥실티오펜)[Poly(3-hexylthiophene)], 폴리(3-알킬티오펜) [Poly(3-alkylthiophene)], α-섹시티오펜(α-sexithiophene), 펜타센(Pentacene), α-ω-디헥실-섹시티오펜(α-ω-dihexyl-sexithiophene), 폴리티닐렌비닐렌(Polythienylenevinylene), Bis(dithienothiophene), α-ω-디헥실-쿼터티오펜(α-ω-dihexyl-quaterthiophene), 디헥실-안트라디티오펜(Dihexyl-anthradithiophene), α-ω-디헥실-퀸퀘티오펜(α-ω-dihexyl-quinquethiophene), F8T2, Pc2Lu, Pc2Tm, C60/C70, TCNQ, C60, PTCDI-Ph, TCNNQ, NTCDI, NTCDA, PTCDA, F16CuPc, NTCDI-C8F, DHF-6T, PTCDI-C8 등이 이용될 수 있다.
또한, 상기 채널형성층 즉 유기물 반도체층(22)으로서는 절연층을 이용하는 것도 가능하다. 이때 절연층으로서는 ZrO2, SiO4, Y2O3, CeO2 등의 무기물이나, BCB, 폴리이미드(Polyimide), 아크릴(Acryl), 파릴린 C(Parylene C), PMMA, CYPE 등의 유기물이 이용될 수 있다.
상기 유기물 반도체등(22) 또는 절연층은 본 강유전체 메모리 장치의 채널 형성을 위한 것이다.
상기 유기물 반도체층(22)상의 게이트 전극(21)에 대응하는 영역에는 강유전체층(23)이 형성된다. 이때, 상기 강유전체층(23)은 바람직하게는 β상 결정을 갖는 PVDF로 구성된다.
그리고, 상기 강유전체층(23)상에 양측면에는 상부전극으로서 드레인전극 (24) 및 소스전극(25)이 형성된다.
이때, 상기 드레인전극(24) 및 소스전극(25)으로는 금, 은, 알루미늄, 플라티늄, 인듐주석화합물(ITO), 스트론튬티타네이트화합물(SrTiO3)이나, 그 밖의 전도성 금속 산화물과 이것들의 합금 및 화합물, 또는 전도성 중합체를 기재로 하는 예컨대 폴리아닐린, 폴리(3, 4-에틸렌디옥시티오펜)/폴리스티렌술포네이트(PEDOT:PSS) 등의 혼합물이나 화합물 또는 다층물 등의 재질이 이용된다.
상기한 구조에 있어서는 게이트전극(21)에 가해지는 전압에 따라 강유전체층(23)이 분극특성을 가지게 된다. 이때 강유전체층(23)이 나타내는 분극특성은 도 2에서 설명한 바와 같이 인가전압이 1V~-1V인 경우에 대하여 대략 5μC/㎠~-5μC/㎠의 극성을 나타낸다. 그리고, 이와 같이 강유전체층(23)의 분극특성에 의해 유기물 반도체층(22)에 소정의 채널이 형성됨으로써 드레인전극(24)과 소오스전극(25)이 이 채널영영을 통해 도통 또는 비도통상태로 설정되게 된다.
현재 상용화 되어 있는 일반적인 메모리 장치의 경우에는 1T-1C(One Transistor-One Capacitor)구조를 갖는다. 이들 메모리 장치에 있어서는 통상 트랜지스터의 온/오프를 통해 캐패시터에 소정의 전압을 충전 또는 방전시키는 방법을 통해 캐패시터에 데이터를 기록하거나 캐패시터로부터 데이터를 독출하게 된다.
본 실시예의 구조에 있어서는 게이트전극(21)에 가해지는 전압에 따라 강유전체층(23)이 소정의 분극특성을 갖게 되고, 이러한 분극특성은 전압을 차단하는 경우에도 일정하게 유지된다. 따라서, 본 실시예에 따른 메모리 장치의 경우에는 도 4에 나타낸 바와 같이 본 강유전체 메모리장치(40)의 소오스전극을 접지시키고, 드레인전극을 통해 데이터를 독출하는 간단한 1T 구조로 비휘발성 메모리장치를 구성할 수 있게 된다.
이어, 도 5를 참조하여 본 발명에 따른 강유전체 메모리장치의 제조공정을 설명한다.
반도체 웨이퍼, 파릴렌 등의 코딩재가 도포된 종이, 또는 플라스틱 등의 기판(10)상에 예컨대 금(Au) 등의 도전층(51)을 증착 형성하고(도 5a 및 도 5b), 여기에 스핀코팅법을 이용하여 포토레지스트(52)를 도포한다(도 5c).
이어, 예컨대 아세톤 등의 리무버를 이용하여 게이트전극의 형성을 위한 부분만을 제외하고 상기 포토레지스트(52)를 제거한 후, 이를 마스크로하여 상기 도전층(51)을 에칭함으로써 게이트전극(21)을 형성한다(도 5d, 도 5e).
상기 게이트전극(21)상의 포토레지스트(52)를 제거한 후, 스핀코팅법을 이용하여 구조체 전체 표면상에 무기물, 또는 유기물 반도체층(22)을 형성하고(도 5f), 이 유기물 반도체층(22)상에 PVDF 강유전체층(23)을 형성한다. 그리고, 이 강유전체층(23)의 형성시에는 상술한 바와 같이 β상으로 상전이가 일어나는 예컨대 60~70℃의 온도, 바람직하게는 대략 65℃의 온도, 또는 PVDF가 β상을 나타내는 온도에서 PVDF를 급속 냉각시키는 방법으로 PVDF를 β상으로 결정하게 된다.
이어, 포토레지스트(53)를 이용하여 게이트전극(21)에 대응되는 부분을 제외한 나머지 강유전체층을 제거한 후(도 5h~도 5j). 상기 강유전체층(23)에 형성된 포토리지스트(53)를 제거한다(도 5k). 그리고, 상술한 방법과 동일한 방법을 통해 강유전체층(23)상에 포토레지스트(54)를 도포하고, 그 결과물상에 전체적으로 예컨대 금으로 이루어진 도전층을 증착하여 드레인전극(24) 및 소오스전극(25)을 형성한 후, 강유전체층(23)상의 포토레지스트(54) 및 도전층(55)을 리프트-오프(lift-off)방식으로 제거하여 메모리장치를 구성하게 된다(도 5l~도 5o)
상술한 실시예에 있어서는 일반적으로 메모리장치를 제조할 때 필요로 되는 캐패시터의 제조공정이 생략되게 된다. 따라서, 제조가 용이해지고, 제조공정이 간단화됨은 물론, 일정한 면적에 제조되는 메모리장치의 수효를 대폭 증가시킬 수 있게 된다.
한편, 상기 실시예에서는 강유전체층(23), 즉 PVDF층을 형성한 후, 이 PVDF층이 β상을 나타내는 온도에서 기판(10)을 급속히 냉각시키는 방법으로 PVDF층의 결정구조를 β상으로 결정하게 된다.
그런데, 이와 같은 방법으로 메모리장치를 제조하는 경우, 강유전체층(22)을 생성한 후 이 위에 다시 드레인전극(24) 및 소스전극(25)을 형성할 때 기판(10)에 가해지는 열에 의해 강유전체층(23)의 결정구조가 변경될 우려가 있게 된다.
따라서, 강유전체층(23)을 형성하고나서 바로 강유전체층(23)의 결정구조를 설정하지 않고, 드레인전극(24) 및 소스전극(25)을 형성하여 모든 메모리 제조공정이 완료된 후에 강유전체층(23)의 결정구조를 설정하는 방법이 바람직할 수 있다. 즉, 드레인전극(24) 및 소스전극(25)을 형성하고 난 후의 구조체를 강유전체층(23)이 β상을 나타내는 온도이상으로 가열하고나서 β상을 나타내는 온도로 단조감소시키거나, 또는 상기 구조체를 강유전체층(23)이 β상을 나타내는 온도로 가열한 후 상기 구조체를 급속히 냉각시키는 방법을 통해 강유전체층(23)의 결정구조를 설정하는 방법이 바람직할 수 있다.
이상으로 본 발명에 따른 실시예에 대하여 설명하였다. 그러나, 상술한 실시예는 본 발명을 실현함에 따른 하나의 바람직한 실시예를 나타낸 것이고, 본 발명은 그 기본적인 개념 및 사상을 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.
예를 들어, 상술한 실시예에 있어서는 반도체장치의 구조로서 게이트전극(21)상에 유기물 반도체층(22)을 통해 강유전체층(23)을 결합시키는 구조를 채택한 경우를 예로 들어 설명하였다.
그러나, 본 발명에 따른 강유전체 메모리장치는 상기한 구조 이외에 다양한 구조를 채택하여 구현할 수 있다.
예를 들어, 도 6은 본 발명에 따라 구현 가능한 반도체장치의 여러가지 구조 예를 나타낸 것이다.
도 6은 게이트전극(21)과 강유전체층(23)을 직접적으로 결합시키면서, 상기 게이트전극(21)과 대향하는 강유전체층(23)의 반대측에 유기물 반도체층(22)을 형성한 것이다. 단, 도 6a는 스태거드(Staggered) 구조, 도 6b는 인버티드 스태거드(Inverted staggered) 구조, 도 6c는 코플래너(Coplanar) 구조, 도 6d는 인버티드 코플래너(Inverted coplanar) 구조를 나타낸 것이다. 또한, 도 6에서 도 3과 대응하는 부분에는 동일한 참조번호가 부가되어 있다.
도 6에 나타낸 구조에 있어서는 게이트전극(21)에 일정 전압이 인가되면 강 유전체층(23)에 분극이 발생됨으로써 유기물 반도체층(22)에 채널이 형성되게 된다. 그리고, 이와 같이 형성된 채널을 통해 드레인전극(24)과 소오스전극(25)이 도통상태 또는 비도통상태로 설정되게 된다.
또한, 도 6의 구조에 있어서도 상기 유기물 반도체층(22) 대신에 절연층을 이용하는 것도 가능하다. 즉, 상기 유기물 반도체층(22)으로서는 인가되는 전압에 따라 채널을 형성할 수 있는 어떠한 형태의 것도 가능하다.
또한, 도 3의 실시예에서는 본 발명을 인버티드 스태거드 구조에 대하여 적용한 경우를 예로 들어 설명하였으나, 스태거드 구조, 코플래너 구조 및 인버티드 코플래너 구조에 대해서도 동일한 방식으로 적용할 수 있다.
이상으로 설명한 바와 같이 본 발명에 의하면, 강유전 물질로서 유기물을 이용한다. 따라서, 종래의 무기물을 이용한 강유전체 메모리 장치에 비해 제조가 용이하고 저가격화가 가능하게 된다. 또한, 본 발명에 따른 β상의 결정구조를 갖는 PVDF는 저전압에서 분극특성을 나타내게 되므로 매우 저전압에서 동작이 가능한 비휘발성 메모리를 구현할 수 있게 된다.

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  13. 기판과, 게이트전극, 드레인 및 소오스전극, 채널형성층 및 강유전체층을 구비하는 반도체장치의 제조방법에 있어서,
    게이트전극을 형성하는 단계와,
    채널형성층을 형성하는 단계,
    강유전체층으로서 PVDF층을 형성하는 단계,
    드레인 및 소오스전극을 형성하는 단계 및,
    상기 강유전체층을 β상으로 설정하는 강유전체층 상전이단계를 포함하여 구성되는 것을 특징으로 하는 강유전체 메모리장치의 제조방법.
  14. 제13항에 있어서,
    상기 채널형성층을 게이트전극과 강유전체층 사이에 형성하는 것을 특징으로 하는 강유전체 메모리장치의 제조방법.
  15. 제13항에 있어서,
    상기 강유전체층을 상기 게이트전극과 채널형성층 사이에 형성하는 것을 특징으로 하는 강유전체 메모리장치의 제조방법.
  16. 제13항에 있어서,
    상기 강유전체층 상전이단계는 상기 강유전체층의 온도를 β상결정을 이루는 온도 이상으로 상승시키는 제1 단계와,
    상기 강유전체층의 온도를 β상결정 온도까지 단조적으로 감소시키는 제2 단계 및,
    상기 강유전체층의 온도를 급속도로 강하시키는 제3 단계를 포함하여 구성되는 것을 특징으로 하는 강유전체 메모리장치의 제조방법.
  17. 제13항에 있어서,
    상기 강유전체층의 상전이단계는 상기 강유전체층의 온도를 β상결정을 이루는 온도로 상승시키는 제1 단계와,
    상기 강유전체층의 온도를 급속도로 강하시키는 제2 단계를 포함하여 구성되는 것을 특징으로 하는 강유전체 메모리장치의 제조방법.
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  19. 제13항에 있어서,
    상기 강유전체층 상전이단계가 게이트전극과 소오스 및 드레인전극을 형성한 이후에 실행되는 것을 특징으로 하는 강유전체 메모리장치의 제조방법.
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