KR20060118428A - Ｘ-이니셔티브 레이아웃 설계를 위한 패턴 인식 및 계측구조 - Google Patents

Ｘ-이니셔티브 레이아웃 설계를 위한 패턴 인식 및 계측구조 Download PDF

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Abstract

본 발명은 웨이퍼(900,1250)의 검사를 위한 최상의 수단을 제공하는데 이용되는 검사 방법들 및 시스템들에 관한 것이다. 방법들 및 시스템들은 웨이퍼-대-레티클 정렬, 층간 정렬 및 웨이퍼 표면 피쳐 검사를 포함한다. 웨이퍼(900,1250)-대-레티클(1226) 정렬은 교차 크기 및 바람직한 포인트가 상주할 수 있는 대응 영역을 감소시키기 위해 기존 정렬 마크들(102, 104, 210A, 210B, 210C, 210D)에 대각선들(112, 114)을 추가함으로써 개선된다. 층간 정렬은 기존 오버레이 타겟들(330)에 사선 및/또는 비선형 라인 세그먼트들을 추가함으로써 유사한 방식으로 개선된다. 또한, 다수의 바람직한 대각축들에서 웨이퍼 표면 검사의 제공은 더욱 정확한 피쳐 측정을 허용한다.
웨이퍼 정렬, 임계 치수, 전자 현미경, 레티클.

Description

Ｘ-이니셔티브 레이아웃 설계를 위한 패턴 인식 및 계측 구조{PATTERN RECOGNITION AND METROLOGY STRUCTURE FOR AN X-INITIATIVE LAYOUT DESIGN}
본 발명은 일반적으로 반도체 공정에 관한 것으로서, 특히 개선된 반도체 설계들을 구현하기 위해, 통상적인 수직선들에 의한 검사 외의 대각선들(45도)을 이용함으로써 웨이퍼 제조 검사를 개선하는 것에 관한 것이다.
반도체 산업에서, 고밀도 디바이스들을 향한 계속되는 추세가 있다. 이러한 고밀도를 달성하기 위해, 반도체 웨이퍼들상의 디바이스 치수들의 축소(예를 들어, 서브미크론 레벨들)에 대한 노력들이 계속되어 왔다. 이러한 고밀도 디바이스 패킹을 달성하기 위해, 일반적으로 다이(die)로서 알려진 웨이퍼의 작은 직사각형 부분들 상에서 제조되는 집적회로(IC)들에서 요구되는 피쳐 크기(feature size)들은 소형화되고 있다. 이는 배선들의 폭 및 간격, 접촉 홀들의 간격 및 직경, 다른 피쳐들의 표면 기하구조뿐만 아니라 다양한 피쳐들의 코너들 및 에지들과 같은 표면 기하구조를 포함할 수 있다. 디바이스 치수들의 축소를 위해, 제조 공정들의 더욱 정밀한 제어가 요구된다. 피쳐들의 치수들 및 피쳐들 간의 치수들이 임계 치수(CD)로서 지칭될 수 있다. CD의 감소 및 더욱 정확한 CD의 재생은 축소된 디바이스 치수들과 증가된 패킹 밀도들을 통한 고밀도 디바이스 달성을 용이하게 한다.
수백개의 집적회로 복제물들이 단일 웨이퍼에, 보다 구체적으로는 웨이퍼의 각 다이에 형성될 수 있는 동안에, 반도체 또는 IC들의 제조 공정은 전형적으로 수많은 단계들(예를 들어, 노광, 베이킹, 현상)을 포함한다. 이러한 수많은 단계들에서, 물질들은 집적회로의 바람직한 요소들을 형성하기 위해 특정 위치들에서 오버레이(overlay) 되거나, 기존 층들로부터 제거된다. 일반적으로, 제조 공정은 결국에는 완전한 집적회로를 형성하는 기판상으로 및 기판으로 여러 패턴화된 층들을 생성하는 단계를 포함한다. 이러한 레이어 공정(layering process)은 반도체 웨이퍼 표면에 및 표면상에 전기적 활성 영역들을 생성한다.
이미지가 웨이퍼 표면상에 위치될 수 있는 정확도는 최소 레지스트레이션 공차(registration tolerance)를 이용하여 정량화된다. 레지스트레이션 공차는 주로 제 1 마스킹 레벨 위의 제 2 마스킹 레벨을 오버레이할 때에 존재하는 불확실성에 기초한다. 두 층들을 완벽하게 오버레이할 수 없는 것은 마스크 제작 장비, 마스크 확장 또는 수축을 초래할 수 있는 노광 시간들 사이의 온도 차이들, 및 정렬 툴의 레지스트레이션 성능에 관한 제한들과 같은 여러 인자들에 기인할 수 있다.
정렬 정확도 및 오버레이 정확도 모두는 제 1 레벨 패턴 및 제 2 레벨 이미지(바람직하게는, 제 1 레벨 패턴상에 정확하게 중첩됨) 사이에 존재하는 최대 에러에 관한 정보를 제공한다. 정렬 정확도는 정렬 마크들의 위치를 특정한다. 웨이퍼가 레티클과 가능한한 양호하게 정렬된 것으로 결정되면, 두 레벨들 간의 위치에서 정렬 에러는 스테퍼(stepper) 정렬 시스템의 부정확성에 의해 결정된다.
대조적으로, 오버레이 정확도는 정렬 마크들이 발생되는 곳이 아니라 웨이퍼 상의 임의의 점에서 웨이퍼상의 패턴과 레티클 이미지 사이의 위치에서 에러를 언급한다. 정렬이 심지어 완벽한 경우에도, 렌즈 왜곡들, 처크-유도된(chuck-induceed) 웨이퍼 왜곡들 및 레티클 상의 이미지 위치에서 에러들과 같은 정렬 시스템 외부에 존재할 수 있는 에러들로 인해, 중대한 오버레이 에러들이 존재할 수 있다.
회로상의 피쳐들 모두가 허용되는 공차들 내에서 상호 오버레이 해야 하기 때문에, 리소그래피 공정의 실제 오버레이 에러가 제조되는 칩들의 수율 및 성능을 결정할 것이다. 만일 전체 오버레이 에러가 칩 패턴의 치수들로 설계된 공차를 초과하는 경우에, 수율은 감소될 것이다.
이전 층에 대한 하나의 패턴 층의 정렬은 웨이퍼와 각 레티클 패턴 모두 상에 생성된 특수한 정렬 패턴들의 도움으로 수행된다. 웨이퍼 상의 이전에 생성된 피쳐들에 대한 레티클 패턴의 정렬 절차는 레티클 정렬 마크들이 웨이퍼의 정렬 마크들과 일치할 때까지 웨이퍼 스테이지를 이동하는 것을 포함한다. 이러한 이동이 수행되면, 레티클상의 회로 패턴들은 (허용 오버레이 공차 내에서) 웨이퍼 상에 이전에 제조된 피쳐들에 정확하게 정렬되는 것으로 가정된다.
오버레이 에러는 "레벨 N"의 웨이퍼 레벨상의 오버레이 타겟의 중심에서 "레벨 N+1"의 레지스트(resist)에서 오버레이 타겟 이미지의 중심으로의 평면 거리로서 정의된다. 반도체 기술에서 정렬 및 오버레이 에러들은 이들의 x 및 y 성분들에 관해 표현된다. 따라서, 웨이퍼에 걸친 많은 점들에서 x-축 오버레이 에러의 히스토그램(histogram)의 경우에, 그 결과는 대략 오버레이 에러들의 가우시안 분포가 될 것이다. x-축 오버레이(또는, 정렬 에러)로서 인용되는 수치는 평균 에러의 절대치에 평균 주위의 분포의 표준 편차의 3배를 더한 값이다. 즉, x-축 오버레이 에러, Overlayx는 Overlayx=(|X|+3σX)로 표현될 것이다. y-축 오버레이 및 정렬 에러들은 동일한 폼(form)을 사용하여 설명된다.
전체 오버레이 에러를 줄이기 위하여, 보다 작은 오버레이 에러가 달성될 수 있는 경우에는 회로 패턴들을 설계하기 위한 엄격한 공차들을 사용할 수 있다. 예를 들어, 소형 금속 피치(metal pitch)가 사용될 수 있는데, 이는 많은 경우들에서 디바이스 다이 크기의 중요한 결정요소이다. 다이 크기가 각 웨이퍼상에서 얼마나 많은 요소들이 제조되는지를 나타내기 때문에, 다이 크기는 또한 소정 회로를 생산하는 전체 비용에서 주요한 인자이다. 만일 설계 룰(rule)들이 오버레이 에러를 충분히 고려하지 않는다면, 높은 퍼센트의 디바이스들이 고장이 될 수 있다. 오버레이 에러들은 스테퍼(stepper) 마다 변하며, 공정 라인상의 웨이퍼들은 임의의 스테퍼들 상에서 교환적으로 처리될 수 있다. 이는, 설계 룰들에 내재하는 공차가 소정의 제조에서 모든 스테퍼들에 대한 성능 한계(envelope)를 고려해야 함을 의미한다.
전체 공정 오버레이 계획은 스테퍼 스테이지, 렌즈 변화들, 레지스트 응용들 및 현상 변화들, 웨이퍼 비-균일성들, 및 측정 에러들을 포함하는 리소그래피 공정에서 발견되는 모든 에러 소스들을 포함한다. 오버레이 측정 툴의 임무는 각 소스들로부터 발생하는 에러 크기를 정량화하고, 공정 개선이 전개되는 때에 이러한 에 러의 감소를 검증하는 것이다.
IC들의 제조에서, 오버레이 측정의 두가지 주요한 기능들이 있다. 첫째 기능은 리소그래피 정렬 절차의 성능을 모니터링하는 것이다. 이를 위해, 각 로트(lot)로부터 웨이퍼들이 샘플링되며, 로트의 오버레이 성능을 통계적으로 평가한다. 오버레이 측정들의 제 2 기능은 리소그래피 공정의 셋업을 돕는 것이다. 오버레이 측정들은 스테퍼 시스템들이 초기에 설치되는 때에 그 최적화를 도와주며, 이후에 주기적으로 오버레이를 추정함으로써 최적 스테퍼 성능을 유지하는데 사용된다.
단순히 일 패턴을 하나의 레벨상에, 제 2 패턴을 연속 레벨상에 인쇄하고, 이후에 두 패턴들의 위치, 방향 및 왜곡의 차이를 (독립형 계측 시스템상에서) 측정함으로써, 오버레이가 측정된다. 만일 모든 패턴들이 동일 노광 툴상에 인쇄되는 경우에, 결과는 툴-대-자체(tool-to-itself) 오버레이가 된다. 만일 이들이 두 다른 노광 툴들 상에 인쇄되는 경우에, 그 결과는 툴-대-툴 오버레이가 된다.
정렬 마크들은 전형적으로 리소그래피 공정을 수행하는데 이용되는 스테퍼에 특정된다. 단순한 십자 패턴들이 초기 IC 공정들에서 종종 사용되었지만, 현재의 마크들은 전형적으로 x 및 y 방향에 수직으로 연장하는 구조를 갖는 격자 패턴들과 유사하다.
각 노광 필드의 웨이퍼상의 패턴들을 레티클 상에 패턴을 갖는 만족스러운 정렬로 가져오려는 시도에서, 다수의 정렬 전략들이 이용되었다. 일 방법은 수 인치(inch)로 이격된 두개의 마크들을 이용하는 투-포인트 글로벌 정렬(two-point global alignment)이다. 웨이퍼상의 제 1 마크의 레티클상의 대응하는 마크에 대한 정렬은, 웨이퍼와 레티클이 정확한 x 및 y 위치들로 정렬되는 것을 보장한다. 마크들의 제 2 세트를 정렬함으로써, 웨이퍼와 레티클이 또한 동일한 회전각(θ)으로 정렬됨을 보장한다. 이 두 정렬들이 완료된 이후에, 웨이퍼는 모든 노광 필드들에 "블라인드스텝(blindstep)" 되는데, 이는 각 노광 필드를 정확한 정렬로 가져오는 스테이지 이동들의 정밀도에 의존한다. 따라서, 스테이지 직교성이 매우 양호하고, 필드들 간의 에러가 시간에 대해 매우 작으며 안정한 경우에, 이 전략이 성공적일 수 있다.
제 2 정렬 전략은 글로벌 맵핑 정렬로 불린다. 이 방법에서, 스테퍼는 5 내지 10개의 정렬 마크들의 x 및 y 위치들을 획득하며, 이후에 데이터에 적합한(fit) 최소 제곱법을 연산한다. 즉, 각 측정의 에러는 N 측정들에 대해 평균화되며, 이에 따라 순 배치 에러(net placement error)는 N의 제곱근에 의해 나눠지는 일 정렬의 에러이다. 연산된 에러들에 기초하여, 시스템의 스테핑 파라메터들(interfield) 및 인트라필드(intrafield)에 보정을 한다(예를 들어, 각 사이트의 노광 위치들은 연산된 데이터를 참조하여 보정된다). 이러한 보정들은 웨이퍼를 노광하는데 필요한 1 내지 2 분 동안 안정된 것으로 가정된다.
주요한(leading) 반도체 디바이스 제조업자들은 100 nm 기술 노드(node) 이하로 피쳐 크기들을 계속하여 축소하고 있다. 문제점은 임계 치수 스캔 전자 현미경(CD-SEM)과 같은 통상적인 임계 치수(CD) 계측 기술들 및 피쳐 임계 치수들과 프로파일에 관한 정확한 데이터를 제공하는데 요구되는 분해능이 부족한 종래 (CCD 이미징) 광 계측이다. 이 방법들이 단지 피쳐들의 탑-다운 뷰(top-down view)를 제 공하며, 구조의 측면 또는 하부 특성에 관한 데이터를 거의 제공하지 않는다는 중대한 제한이 있다.
CD 요건들이 점점 작아짐에 따라, 반도체 칩상에 보다 소형의 구성요소들을 용이하게 하는데 이용되는 시스템 및 방법이 필요하게 되었다. 구성요소 밀도를 증가시키기 위해, 더욱 정확하게 구성요소들을 위치시켜, 오버레이 계측, CD-SEM 및 결함/필름 두께 정렬 마크들을 이용하는 다중 축(axe)들에서 이루어진 부정확한 측정과 관련된 에러들을 감소시키는 더욱 정확한 방법 및 시스템이 이용될 수 있다.
하기내용은 본 발명의 일부 양상들의 기본적 이해를 제공하기 위해 본 발명의 간략화된 요약을 제공한다. 본 요약은 본 발명의 포괄적인 개관이 아니다. 본 발명의 핵심 또는 중요 요소들을 확인하거나, 본 발명의 범주를 서술하려는 의도가 아니다. 그 목적은 단순히 이후에 제시되는 더욱 상세한 설명에 대한 서문(prelude)으로서 간략화된 형태로 본 발명의 일부 개념들을 제공하는 것이다.
본 발명은 반도체 칩(칩) 제조의 여러 양상들의 정확도 증가를 용이하게 하는 시스템 및 방법을 제공한다. 검사 과정은 칩 제조 사이클 동안에 발생하며, 통상적으로 두 축들의 검사를 이용하여 CD들의 위치와 칩의 다른 피쳐들의 정확성을 검증한다. 부정확성은 전체 수율 감소를 초래할 수 있는데, 이는 칩이 결함으로 인해 동작불능이 될 수 있기 때문이다. 게다가, 소형 구성요소들 및 대응 CD들로 향한 산업 추세에서, 제조 정밀도는 매우 중요하다.
본 발명은 제조 공정 동안에 복수의 개별 스테이션(station)들에서 통상적인 직교 X 및 Y-축 검사와 관련되어 이용되는 대각축(45도) 검사를 제공한다. 복수의 대각축(45도) 검사의 추가는 측정되는 대각 배선(wiring)의 침투적인 사용(pervasive use)를 이용하는 회로 설계를 허용한다. 예를 들어, 제 3 축의 칩 피쳐 각도를 측정하기 위해, 통상적인 X 및 Y 축 검사로부터 측정된 값들이 제 3 축 피쳐 값을 간접적으로 계산하는데 이용되었다. 대각(45도) 배선의 이용은 X-이니셔티브 하에서 설계 표준을 따르는 차-세대 반도체 회로들을 제공한다.
게다가, 대각 측정들(45도)은 리소그래피 공정을 위해 레티클이 칩에 대해 정렬되는 때에 이용되는 정렬 마크들의 위치를 더욱 정확하게 결정하는데 이용될 수 있다. 측정의 대각선들(45도)은 통상적인 X축 및 Y축과 관련되어 사용될 수 있는데, 여기서 수평 X-축은 Y축에 수직이다. 대각축(45도) 측정은 광범위한 배열의 측정 계측 기술들과 협력하여 다수의 측정 위치들에서 이용될 수 있다. 예를 들어, 대각축들(45도)은 오버레이 타겟, CD-SEM 타겟과 관련되어 이용되거나, 결함 및/또는 필름 두께 또는 정렬 마크들을 측정하는데 이용될 수 있다.
본 발명의 또 다른 양상은 오버레이 계측 타겟들을 이용하여 오버레이 정확도 검사를 용이하게 하는, 통상적인 수평 및 수직선들과 관련되는 대각선들(45도)을 이용한다.
본 발명의 또 다른 양상은 CD-SEM에 계속될 경로를 제공하는 다수의 대각선들(45도)을 이용하는 것이다. 하나 및/또는 복수의 반도체 피쳐들에 관련되기 때문에, CD-SEM은 보다 정확한 및/또는 정밀한 측정을 제공하기 위해 추가 라인들에 뒤따를 수 있다. 대각선들(45도)은 통상적인 직교 X 및 Y 축 측정과 협력하여 사용될 수 있다.
도 1은 원래 마크들 각각으로부터 45도 각도들로 도시된 두 추가 라인들을 갖는 통상적인 정렬 마크들을 도시한다.
도 2는 레티클을 웨이퍼에 대해 정렬하는데 이용되는 반도체 웨이퍼상의 통상적인 정렬 마크들을 도시하는 종래기술이다.
도 3은 함께 결합되는 두 축들에 의한 검사를 이용하는 프레임 내의 세그먼트된 프레임을 도시한다.
도 4는 대각(45도) 배선의 X-이니셔티브 침투적인 사용을 이용하는 회로 설계이다.
도 5는 엄격하게 수평 및 수직 배선을 이용하는 통상적인 회로 설계를 도시하는 종래기술이다.
도 6은 둘 이상의 점들을 연결하는 통상적인 배선 아키텍처이다.
도 7은 둘 이상의 점들을 연결하는 X-이니셔티브를 이용하는 대각(45도) 배선 아키텍처이다.
도 8은 X-이니셔티브 설계 방법들에 대한 통상적인 설계 방법들을 이용하는 배선 길이들의 비교를 도시한다.
도 9는 적합한 표면 검사를 제공하기 위해 대각(45도) 검사를 이용하는 CD-SEM 검사 시스템이다.
도 10은 대각선들(45도) 검사를 이용하는 오버레이 타겟를 측정하는데 이용 되는 방법이다.
도 11은 대각선들 검사에 따르는 검사를 제공하는 CD-SEM과 함께 이용되는 검사 방법이다.
도 12는 본 발명에 따라 웨이퍼 정렬 시스템의 대표적인 개략도이다.
도 13은 예시적 동작 환경에서 웨이퍼 정렬 시스템이다.
도 14는 다른 예시적 공정들과 관련되는 웨이퍼 정렬을 이용하는 방법이다.
도 1은 X-이니셔티브와 협력하는 설계를 이용하는 반도체 정렬을 개선하기 위해 두 대각선들(45도)(112 및 114)이 추가되는 본 발명의 실시예를 도시한다. 라인들(112 및 114)은 웨이퍼(100) 상에 위치되는 두 수직선들(102 및 104)로 도시되는 통상적인 정렬 마크와 관련하여 이용된다. 라인들(102,104,112 및 114)은 도시된 모든 네 위치들에서 서로에 대해 길이, 폭, 및 위치에서 실질적으로 유사할 수 있다.
본 특정 실시예에서, 두 추가 라인들(112 및 114)은 정렬 마크를 위해 이용되는 원래의 두 선들에 45도 각도들로 놓여진다. 두 추가 라인들은 원래 정렬 마크들과 실질적으로 동일한 중심으로 추가된다. 두 대각선들(45도)의 추가는 적어도 레티클 및/또는 웨이퍼 상에 위치될 수 있다. 추가 마크들의 중심선은 원래의 두 정렬 마크들과 실질적으로 동일할 필요가 없다. 만일 사용자가 제조 목적들을 위해 요구되는 오프셋을 갖는 피쳐를 원하는 경우에, 오프셋은 추가의 사선인. 비선형 선들의 위치에 포함될 수 있다. 더욱이, 본 특정 실시예에서 도시된 마크들은 45도 각도에 국한되지 않으며, 임의의 비선형(예를 들어, 커브 라인)이거나, 제공된 원래의 정렬 마크들에 대해 임의의 각도로 기울어질 수 있다.
예로서, X-이니셔티브 설계를 따르는 회로는 회로에서 배선들의 대각 라우팅의 침투적인 사용을 이용할 수 있다. 통상적인 직교 라우팅 외에 대각 라우팅을 이용함으로써, 배선길이 및 전력 소모가 감소될 수 있으며, 이에 따라 웨이퍼 다이 크기 감소 및 신호 무결성 개선을 발생한다. 따라서, 레티클과 웨이퍼의 정렬에서 대각선들의 이용은 X-이니셔티브 회로 설계와의 적합한 정렬을 허용한다.
도 2를 참조하면, 도시된 종래 기술은 반도체 표면상에 정렬 마크들을 위치시키기 위한 통상적인 방법을 예시한다. 통상적인 방법은 각각이 두 선들로 구성되는 복수의 정렬 마크들을 이용하는데, 여기서 두 선들은 서로 교차하며 직교한다.
도 2는 표면(예를 들어, 웨이퍼)(200) 상에 쓰여진 정렬 마크들(210A 내지 210D)이 패턴을 웨이퍼 표면상으로 적절하게 투사하기 위해 웨이퍼와의 레티클 정렬을 용이하게 하는데 이용되는 종래기술의 예시를 제공한다. 통상적으로, 레티클을 웨이퍼에 정렬하도록 바람직한 중심점을 생성하기 위해 교차하는 두 수직선들을 이용하는 정렬 마크들이 생성되었다. 이 바람직한 점은 예를 들어, 레티클과 웨이퍼를 정렬하는데 이용될 수 있다.
도 3은 세그먼트 프레임 타겟(310)을 도시하는데, 여기서 두 세그먼트 프레임들이 (312) 및 (314)에 의해 정의된다. 두 추가의 세그먼트 프레임들(322 및 324)은 다른 세그먼트 프레임 타겟(320)을 정의한다. 세그먼트 프레임(320)은 두 추가 방향들로의 대각선들로 구성된다. 본 특정 실시예에서, 추가 라인들은 세그먼트 프레임 타겟(310)을 정의하는 원래의 선들로부터 45 각도이다.
초기 오버레이 타겟은 비교적으로 수평 및 수직 위치에 선들을 갖는 타겟을 제공한다. 측정 장치는 세그먼트 프레임에 뒤따르며, 허용되는 중심-대-중심 공차를 결정할 수 있다. 따라서, 외부 및 내부 프레임들은 웨이퍼상의 공간에서 이들의 위치에 대한 일정한 위치 공차를 갖는다. 프레임들 각각의 공차는 개별적으로 프레임들(층들)의 서로에 대한 전체 위치 공차의 위치를 결정하는데 이용된다.
오버레이 계측이 프레임 타겟(310) 내의 세그먼트 프레임을 이용하여 수행된 이후에, 제 2 세그먼트 프레임 타겟(320)이 이용된다. 세그먼트 프레임 오버레이 타겟(320)의 외부 프레임(324)은 외부 프레임(312)과 동일한 면적, 길이 및 폭을 갖는다. 유사하게는, 내부 프레임(322)은 내부 프레임(314)과 동일한 면적, 길이 및 폭을 갖는다. 하지만, 오버레이 타겟(320)은 오버레이 타겟(310)에 대해 45 각도로 회전되어 있다.
X-이니셔티브 회로 설계는 개별 레이아웃 방법들에 뒤따르는 인접 층들을 제공한다. 예를 들어, 집적회로 설계는 구성요소들과 배선들이 서로에 대해 수평 및 수직이 되도록 요구하는 제 3 층상의 통상적인 레이아웃을 이용할 수 있다. 후속 인접층인 제 4층은 X 아키텍처를 이용할 수 있는데, 여기서 모든 배선들은 제 3 층의 배선들에 대각(45도) 이다. 따라서, 제 2 오버레이 타겟은 제 4 층에서 제조된 배선방향들 및/또는 터널들이 제 3 층의 배선방향들 및/또는 터널들과 일렬로 정렬되어 있음을 결정하는데 이용될 수 있다.
오버레이 타겟(330)은 타겟들(310 및 320)의 조합을 나타낸다. 타겟(330)은 제조되는 각 층이 서로에 대해 인접 및/또는 인접하지않는 층들에 대한 공차 내에 위치됨을 보장하는데 이용될 수 있다. 타겟(330)은 대각(45도) 배선들이 회로 설계에서 구현되는 때에 통상적인 오버레이 타겟(310)에 대한 대체물로서 이용될 수 있다.
도 4는 X-이니셔티브 설계 방법들에 뒤따르기 위해 X 아키텍처를 이용하는 회로 설계(400)를 도시한다. X-이니셔티브 설계들은 점들(422 및 424)을 연결하기 위해 통상적인 배선들에 대각(420)(45도)으로 위치되는 배선들에 의한 연결들뿐만 아니라 통상적인 직교 배선들(410)에 의해 제공된 연결들을 이용한다.
대각 배선들은 정상으로부터 45 각도들로 회전된 통상적인 직교 레이아웃이 아니다. 오히려, X-이니셔티브 대각 라우팅은 직교 및 대각(45도) 배선들의 혼합에 의해 점들이 연결되게 한다. 통상적인, 직교의 배선 모두를 이용하는 회로 설계의 구현은 리퀴드 라우팅(liquid routing)"으로 불린다. 특히, 리퀴드 라우팅은 회로 설계자가 점-대- 점 연결을 위한 "최상의 라우팅"을 결정하게 함으로써 배선 길이, 전력 소모 및/또는 회로 크기의 가장 효율적인 사용을 허용한다. 따라서, 회로에서 대각(45도) 배선의 사용은 통상적인 회로가 가질 수 있는 것과 동일한 제한들을 갖지 않는다.
본 특정 실시예에서, 회로 설계(400)는 실질적으로 칩의 모든 점들에 연결성을 제공하는 두 레벨의 배선을 이용한다. 제 1 레벨은 두 점들간에 연결성을 제공하는 배선(430)을 이용한다. 배선(430)은 대각(432)과 통상적인(직교)(434) 배선 모두로 구성된다. 예시적 배선(430)의 레이아웃은 통상적인 설계를 이용하는 것보다 짧은 배선 길이를 제공한다. 유사하게는, 제 2 레벨은 두 점들을 연결하기 위해 배선(440)을 이용한다. 배선(440) 레이아웃은 대각 및 직교 경로들 모두를 이용함으로써 리퀴드 라우팅 원리들을 따른다.
도 5를 참조하면, 회로(500)는 동일한 연결성 요건들로 (400)과 실질적으로 동일한 회로를 나타낸다. 하지만, 회로(500)는 배선 라우팅이 통상적인(직교) 배선 레이아웃에 내재하는 설계 제약들을 따른다는 점에서 회로(400)와 다르다. 비교를 위해, 회로(400)에 연결된 동일한 점들은 통상적인 배선 레이아웃을 이용하여 회로(500)에 연결되도록 도시된다. 특히, 점(522)의 점(524)에 연결은 통상적인 설계 방법에 따라 수평 및 수직 방향으로 진행하는 배선(520)을 구현함으로써 수행된다. 비교에서, 두 점들(422 및 424) 간의 연결을 제공하도록 대각으로 진행하는 하나의 배선은 회로(400)에서 점들(422)과 점들(424)의 연결을 수행한다. 회로(500)의 나머지 연결들은 점들간에 연결성을 제공하는 통상적인 레이아웃을 이용한다.
도 6 및 7을 참조하면, 점들(AB) 간을 연결하기 위한 배선 길이를 도시하며, 이는 통상적인(직교) 아키텍처(600)와 X-아키텍처(700)를 이용한다. 각 도면에서 차원 "X"는 일 단위의 길이이며, 이에 따라 (600 및 700)의 각 블록은 0.2 단위의 길이를 나타낸다.
레이아웃(600)은 통상적인(직교) 회로 아키텍처를 이용하여 두 점들(AB 및 AD)의 연결을 도시한다. 최단 배선 길이 라우팅으로 점(A)과 점(D)의 연결은 우선 점(A)에서 점(E)으로, 그리고 점(E)에서 점(D)으로 제공된다. 배선(AE)의 길이는 일 단위이며, 배선(ED)의 길이는 0.4 단위이다. 따라서, 통상적인(직교) 아키텍처를 이용할 때에 점(A)과 점(D)을 연결하는 전체 배선 길이는 1.4 단위이다.
대조적으로, X-아키텍처를 이용할 때에, 점들(A 및 D)은 대각 배선에 의해 연결될 수 있는데, 대각 배선은 점들(A 및 D)을 연결하기 위해 (600)보다 짧은 경로를 생성한다. 우선, 배선은 점(A 및 F)을 연결하는데 이용되며, 그 길이는 0.6 단위이다. 다음에, 점(F)은 대각 배선 경로를 이용하여 점(D)에 연결된다. 대각 경로의 길이는 다음과 같이 계산될 수 있다:
Figure 112006015307376-PCT00001
두 길이들을 합하면 다음과 같다:
Figure 112006015307376-PCT00002
통상적인 및 X-아키텍처를 이용하여 두 배선 길이들(AD)을 비교하면 다음과 같다:
통상적인-
Figure 112006015307376-PCT00003
X-아키텍처-
Figure 112006015307376-PCT00004
본 특정 예에 대한 배선 길이 감소를 결정한다:
1.40단위 - 1.17단위 =0.23단위
0.23단위/1.40단위 = 17%감소
이는 통상적인 아키텍처 대신에 X-아키텍처를 이용하는 때에 배선 길이 감소이다.
유사하게는, (600) 및 (700) 모두의 배선(AB)에 대한 배선 길이 차이가 계산될 수 있다. 아키텍처(600)는 점들(A 및 B)의 연결을 용이하게 하기 위해 점들(AC 및 CB)의 연결을 제공한다. 세그먼트(AC 및 CB)는 각각 1.0 단위 길이이며, 점들(A 및 B)을 연결하기 위해 2.0 단위 길이를 제공한다. 대조적으로, 아키텍처(700)는 점들(A 및 B)을 연결하는데 이용되는 하나의 배선을 제공한다.
통상적인 및 X-아키텍처를 이용하여 두 배선 길이들(AB)을 비교하면 다음과 같다:
통상적인 아키텍처-
Figure 112006015307376-PCT00005
X-아키텍처-
Figure 112006015307376-PCT00006
본 특정 예에 대한 배선 길이 감소를 결정한다:
2.0단위 -1.4단위=0.6단위
0.6단위/2.0단위=30%감소
이는 통상적인 아키텍처 대신에 X-아키텍처를 이용하는 때에 배선 길이 감소이다.
따라서, 상기 두 아키텍처(600 및 700)에 의해 도시된 바와같이, 배선 길이들은 회로의 점들간에 연결을 제공하는 X-이니셔티브 하에서 짧아질 수 있다. X-아키텍처를 이용하여 두 점들을 연결하는 배선 길이의 최대 감소는 제 2 예에 의해 증명되는 바와같이 30 퍼센트이다. 이 감소는 가령, 두 점들을 연결하는 하나의 대각 배선이 동일 길이의 두 직교 배선들을 대체할 수 있을 때에 발생한다.
도 8을 참조하면, 통상적인 아키텍처(마름모 ACEG), X-아키텍처(820)(8각형 ABCDEFG) 및 완전히 유연성있는 아키텍처(830)(원 OA)를 이용하는 점(O)으로부터 길이가 1 단위인 라우팅 자원의 라우팅가능한 영역을 도시한다. 반도체 회로 설계 들에서 구성요소들의 크기가 감소함에 따라, 저항은 각 구성요소의 서로에 대한 인접성에 비례하여 증가한다. 하지만, 구성요소 크기가 감소함에 따라, 라우팅 캐패시턴스는 이에 따라 감소하지 않으며, 보다 소형 구성요소들을 포함하는 각 세대 칩들에 있어서, 배선에 의해 초래된 신호 지연은 증가한다. 따라서, 칩 성능은 그 배선에 크게 의존한다. X-아키텍처는 상당히 소형인 구성요소 크기들과 관련된 타이밍 컨버전스 문제(timing convergence problem) 해결을 돕기 위해 구현될 수 있다. 이는, 임의의 특정 라우팅 네트워크에 의해 커버되는 칩 영역이 통상적인 라우팅의 경우에서보다 X 아키텍처에서 더 크기 때문이다. 따라서, 라우팅가능 영역이 클수록, 타이밍-드라이브(drive) 레이아웃 기능은 양호하게 된다.
도 8은 서로 다른 아키텍처들에 대해 단위 길이 배선으로 점(O)으로부터 라우팅가능한 영역을 도시한다. 통상적인(직교) 아키텍처는 마름모 ACEG에 의해 표시되는 영역을 커버하는 반면에(예를 들어, P를 통해 O에서 Q는 일 단위 길이 배선을 요구함), 라우팅 방향이 완전히 유연성있는 아키텍처에서는, O 주위에 도시된 반경(1)인 원 위의 임의의 점에 도달할 수 있다. X 아키텍처에서, 수평 및 수직 방향들 이외에, 45도 및 135도 방향들로의 라우팅이 허용가능하다. 따라서, 8각형 ABCDEFGH는 단위 길이 배선으로 라우팅가능한 영역을 표시한다(예를 들어, R을 통한 점(O)에서 점(S)의 거리는 1이다).
도 8로부터 알 수 있는 바와같이, 특정 배선 길이의 통상적인 아키텍처를 사용하여 라우팅가능한 영역을 1 단위인 것으로 가정할 때에, X 아키텍처 및 완전히 유연성있는 아키텍처에 대해 라우팅가능한 영역들이 계산될 수 있다:
통상적인 아키텍처:
Figure 112006015307376-PCT00007
X 아키텍처:
Figure 112006015307376-PCT00008
완전히 유연성있는 아키텍처:
Figure 112006015307376-PCT00009
따라서, 상기 도시된 바와같이, X 아키텍처는 통상적인 아키텍처와 동일한 라우팅 길이를 이용하여 더 큰 커버리지(coverage)를 제공한다. 완전히 유연성있는 아키텍처는 예시로서 도시되며, 가능한 차세대 회로 설계를 설명하는데 어떠한 제한도 가하지 않는다.
계측은 또한 임계 치수 스캔 전자 마이크로스코프(CD-SEM)를 이용함으로써 수행될 수 있다. CD-SEM은 타겟 상부로부터 아래로 취해진(예를 들어, 측정 표면에 수직인) 측정을 제공한다. 이러한 제한은 바람직한 치수가 정확하게 측정되지 못하게 할 수 있는데, 이는 피쳐가 정확한 측정을 방해하는 각도에 있기 때문이다.
도 9, 10 및 11은 본 발명에 일치하는 방법을 예시한다. 간결한 설명을 위해, 방법들은 동작들의 연속으로 도시되고 설명된다. 본 발명은 예시된 동작들에 의해 및/또는 동작들의 순서에 의해 제한되지 않는데, 예를 들어 동작들은 다양한 순서 및/또는 동시에 발생할 수 있지만, 다른 동작들은 본원에서 제시되거나 설명 되지 않는다. 더욱이, 본 발명에 따라 방법을 구현하는데 도시된 모든 동작들이 요구되지 않을 수 있다. 게다가, 방법이 대안적으로는 상호관련된 상태들(예를 들어, 상태도) 또는 이벤트들의 연속으로 나타낼 수 있음을 기술분야의 당업자는 이해할 것이다.
도 9는 우선 대각선들(45도)(950-960)을 따르는 검사에 의해 계속되는 직선 검사(930-940)를 구현하는 CD-SEM을 이용하여 웨이퍼(900)를 검사하는 시스템 및 방법을 예시한다. 특정 실시예에서, 단계적인 방법이 발생하는 검사 단계들을 예시하도록 도시된다. 우선, 웨이퍼 표면에 대해 실질적으로 0도(930)에서 웨이퍼 표면을 검사하는데 CD-SEM이 이용된다. CD-SEM이 표면을 검사하는 각도는 CD-SEM에 대한 웨이퍼 위치에 의해 결정된다.
소정의 축을 나타내는 라인(932)은 검사 라인을 나타낸다. 각 라인이 CD-SEM을 이용하여 검사된 이후에, CD-SEM은 실질적으로 라인(934) 경로에 뒤따르는 후속 라인을 검사한다. 각 라인의 검사가 완료된 이후에, 최종 검사에 인접한 검사 라인이 계속될 것이다. 더욱이, 복수의 검사 라인들은 증가된 분해능의 웨이퍼 또는 다른 기판 표면 검사를 제공하는데 이용될 수 있다.
웨이퍼가 실질적으로 0도 축에서 검사된 이후에, 웨이퍼는 원래 검사 경로에 대해 실질적으로 90도인 경로를 따름으로써 CD-SEM에 의해 (940)에서 검사된다. 예를 들어, 만일 원래 검사 축이 실질적으로 2도 라면, 제 2 검사 축은 실질적으로 92도가 될 것이다. 제 2 검사 경로는 CD-SEM에 대해 웨이퍼를 조작함으로써 결정될 수 있다. 대안적으로, CD-SEM은 원래의(제 1의) 검사 축에 대해 실질적으로 90도 검사를 제공하도록 회전될 수 있다.
이후에, 원래의 직선 검사에 대해 복수의 각도들에서 검사 축들을 제공하기 위해, 복수의 대각선들(950-960) 검사가 계속될 수 있다. 검사되기에 바람직한 표면 피쳐들은 대각선 검사를 지시할 수 있는데, 이는 통상적인 직선 검사 방법들의 이용이 바람직한 검사 결과들을 제공할 수 없기 때문이다.
특정 실시예에서, 단일 축 검사가 웨이퍼 표면상에 검사 경로를 제공하는데 이용된다. 바람직한 피쳐 검사를 용이하게 하기 위해, 복수의 대각선 검사가 계속될 수 있다. 검사 라인은 복수의 각도들로부터 검사되는 다수의 피쳐들의 검사를 용이하게 하기 위해 사용자에 의해 선택될 수 있다.
도 10은 예를 들어, 오버레이 타겟(430)과 같은 오버레이 계측 타겟의 검사를 제공하는데 이용되는 방법을 예시한다. (1010)에서, 일반적인 시스템 초기화들이 좌표계에 대한 기준점(datum)으로서 이용되는 기준 위치를 정하는 것을 포함하지만, 이에 국한되지는 않는다. 시스템이 모든 초기화 절차들을 완료한 이후에, "직선" 오버레이 타겟의 측정은 예를 들어, CCD 카메라 또는 일부 이러한 장치의 사용을 이용함으로써 (1020)에서 수행된다. 이후에, 취해진 측정들은 수평 및 수직 방향 모두들로의 내부 및 외부-세그먼트 프레임 박스들 모두의 중심점을 결정하는데 이용되는 알고리즘을 사용하여 (1030)에서 처리된다.
이후에, (1040)에서, 대각선들(45도)이 (1020)과 실질적으로 동일한 중심점 근방의 대안의 라인 검사를 제공하는데 이용된다. 대각선들은 복수의 방향들 및/또는 각도들(예를 들어, 45, 135, 225, 및 315도)로부터 제공될 수 있다. 더욱이, (1050)에서, 복수의 개별 대각선들이 실질적으로 모든 라인들이 처리되는 시간이 될 때까지 검사될 수 있다.
이후에, 타겟의 오버레이 계측이 제조에 대해 허용되는 공차 내에 있는지를 결정하기 위해, (1030)의 직선 및 (1050)의 대각선 검사로부터 획득된 결과들이 (1060)에서 비교된다. (1070)에서, 알고리즘이 직선 측정 및 대각선 측정으로부터 획득된 결과들이 제조에 대한 공차들 세트 내에 있는지를 결정하는데 이용된다.
도 11은 예를 들어, CD-SEM의 사용을 이용하는 것과 같은 웨이퍼 표면 검사를 용이하게 하는데 사용되는 방법(1100)을 예시한다. (1110)에서, 검사 시스템의 초기화가 있는데, 이는 예를 들어, 좌표계에 대한 기준점으로서 이용되는 기준 위치를 정하는 것을 포함할 수 있다.
이후에, 검사 시스템은 실질적으로 X-축 측정(1120) 검사하에서 표면을 하향식으로(top-down) 검사한다. X-축 측정은 반도체 웨이퍼와 같은 표면상의 수평 기준점에 대해 실질적으로 0도인 라인 검사에 관련된다. 실질적으로 X-축에 따른 검사의 용이는 검사 시스템(예를 들어, CD-SEM)을 고정된(static) 표면을 따라 이동함으로써 및/또는 검사 시스템에 대해 표면을 이동함으로써 수행될 수 있다.
Y-축에 따른 표면 검사(1130)는 스테이지(1120)와 실질적으로 동일한 방식으로 수행되는데, 여기서 Y-축 라인 검사는 X-축 라인 검사에 거의 직교한다. 검사는 Y-축 라인 검사를 따라 수행되는데, 여기서 데이터는 검사가 수행되는 시간과 거의 동일한 시간에 수집된다.
일단 Y-축 검사 스테이지(1300)가 완료되면, 표면을 검사하는 다른 검사 라 인들(1140)이 있는지 여부가 결정된다. CD-SEM은 다른 검사 라인이 필요한지의 결정을 용이하게 하는 처리기와 메모리를 가질 수 있다. 만일 다른 검사 라인이 필요하지 않다고 결정되는 경우에, CD-SEM은 검사(1150)를 완료하며, 검사 종료를 신호하는 수단을 제공할 것이다.
하지만, 다른 축 검사가 필요하다고 결정되는 경우에, CD-SEM은 후속 검사들(1160)을 수행하기 위해 대각 경로를 따를 것이다. 예를 들어, 만일 X 아키텍처가 이용되는 경우에, 구성요소들과 배선들이 제조 공차 내에 위치되는지를 보장하는 검사가 수행될 것이다. 대안 라인 검사가 계속될 것이며, 계속해야 할 라인 검사들이 더 이상 없는 때까지 검사가 수행된다.
스테이지들(1120, 1130 및 1140)은 검사하에서 적절한 표면 검사를 용이하게 하기 위해 실질적으로 임의의 순서로 수행될 수 있다. 예를 들어, 만일 검사가 보다 정확한 결과들을 제공하는 대각선으로 시작하는 경우에, 이 스테이지는 X 또는 Y축에서 검사가 수행되기 이전에 먼저 구현될 수 있다.
도 12는 본 발명에 따라 웨이퍼 정렬을 위한 대표적인 시스템(1200)이다. 시스템(1200)은 설계 패턴(1224)을 갖는 레티클(1226)을 포함한다. 광원(1220)은 광(1222)을 레티클(1226)을 통해 투사하여, 설계 패턴(1224)을 웨이퍼(1250)상으로 투사한다. 광원(1220)으로부터 광(1222)은 레티클(1226)과 투사 렌즈 시스템(1230)의 광축을 통해 통과한다. 투사 렌즈 시스템(1230)은 레티클(1226)의 설계 패턴(1224)을 웨이퍼(1250)상으로 투사하지만, 대부분의 경우들에서, 실질적으로 이미지(image) 설계 패턴을 감소시킨다. 반사-타입 시스템들, 스캔 시스템들, 다른 적 합한 시스템들이 본 발명을 수행하는데 이용될 수 있다.
웨이퍼 홀더(1260)는 웨이퍼(1250)를 진공-흡수하며, 웨이퍼 홀더에는 x-방향 및 y-방향으로 2차원적으로 이동가능한 스테이지(1270)에 대해 약간의 회전이 제공된다. 스테이지(1270) 및 웨이퍼(1260)는 제어기(1210)에 의해 제어된다. 제어기(1210)는 웨이퍼 홀더(1260)의 회전과, 그리고 웨이퍼 정렬 및 위치지정을 위한 (복수의 모터들(미도시)에 의한) 스테이지의 이동(1270)을 발생시킨다. 제어기(1210)는 본원에서 설명되는 다양한 기능들을 수행하기 위해 시스템(1200) 내의 다양한 구성요소들을 제어 및 동작하도록 프로그램되는 프로세서(1212)를 포함한다. 프로세서(1212)가 본 발명에 관련된 기능들을 수행하도록 프로그램되는 방식은 본원에서 제공된 상세한 설명에 기초하여 기술분야의 당업자에게 자명할 것이다.
프로세서(1212)에 동작가능하게 결합되는 메모리(1214)는 또한 제어기(1210)에 포함되며, 본원에서 설명되는 시스템(1200)의 동작 기능들을 수행하기 위해 프로세서(1212)에 의해 실행되는 프로그램 코드를 저장하는 역할을 한다. 메모리(1214)는 예를 들어, 판독 전용 메모리(ROM) 및 랜덤 액세스 메모리(RAM)를 포함한다. RAM은 운영 시스템과 응용 프로그램들이 로딩되는 메인 메모리이다. 메모리(1214)는 또한 레티클 위치, 웨이퍼 위치, 레티클 좌표 테이블들, 웨이퍼 좌표 테이블들, 정렬 마크 정보, 인쇄된 정렬 마크 정보, 가상 정렬 마크 정보, 가상 정렬 마크 위치들을 결정하기 위한 프로그램들 및 본 발명을 실행할 때에 이용되는 다른 데이터와 같은 정보를 임시적으로 저장하기 위한 저장 매체의 역할을 한다. 대용량 저장 매체에 대해, 메모리(1214)는 하드 디스크 드라이브(예를 들어, 50 기가바이 트 하드 드라이브)를 포함할 수 있다.
전원(1280)은 시스템(1200)에 동작 전력을 공급한다. 임의의 적합한 전원(예를 들어, 배터리, 라인 전력(line power))이 본 발명을 구현하는데 이용될 수 있다.
일 특정 경우에서, 시스템(1200)은 또한 오프-축(off-axis) 타입 웨이퍼 정렬 현미경들(전체로서 참조번호(1240)에 의해 지칭됨)을 포함한다. 현미경들(1240)은 투사 시스템(1230)의 광축(optic axis)에 평행한 광축, 및 웨이퍼(1250)상의 이미지, 예를 들어 밴드-유사한(band-like) 레이저 광 스팟(laser light spot)(미도시)을 포함한다. 밴드-유사한 레이저 스팟들은 웨이퍼(1250)상의 감광성 에이전트(photosensitive agent)(포토레지스트)를 활성시키지 않는 파장의 광이다. 각 현미경(1240)은 웨이퍼 표면상에 인쇄된 정렬 마크들로부터의 산란광 및 회절광을 수신하는 광-요소(포토레지스트)(미도시)를 갖는다. 현미경(1240)들은 또한 광 스팟(들)의 진동 주기에서 각각 광-요소들에 의한 광전자 신호 출력을 동기화 및 정류(rectify)하기 위한 시스템을 포함하며, 광 스팟(들)의 진동 중심에 대해 정렬 마크 편향에 대응하는 정렬 신호를 출력한다. 웨이퍼 정렬 마크 위치지정 시스템들은 급속하게 발전하고 있으며, (예를 들어, 렌즈 시스템을 통한) 임의의 적합한 위치지정 시스템이 본 발명을 수행하는데 이용될 수 있으며, 본원에서 첨부된 청구항들의 범주 내에 드는 것으로 의도된다.
웨이퍼 정렬 시스템들은 종래 기술분야에 잘 알려져 있으며, 따라서, 시스템(1200)의 종래의 양상들은 본원에서 하이(high) 레벨로 설명되거나 간결함을 위해 생략된다. 기술분야의 당업자는 본원의 개시에 기초하여 본 발명에 일치하여 웨이퍼 정렬 시스템을 구성할 수 있다.
도 13은 웨이퍼 검사 시스템 및 웨이퍼 정렬 시스템이 상주할 수 있는 예시적 시스템(1300)을 도시한다. 시스템은 오버레이 정렬(미도시)을 제공하도록 이용되는 오버레이 타겟(들)을 사용하는 시스템을 포함할 수 있다. 더욱이, 도시된 바와같은 시스템은 제조 동안에 품질 제어를 제공하도록 이용되는 복수의 시스템들(미도시)을 포함할 수 있다.
사용자 인터페이스(1320)는 레티클 및/또는 웨이퍼상에 위치된 정렬 마크들과 관련되는 복수의 특성들을 입력하는데에 이용될 수 있다. (1320)은 예를 들어, 그래픽 사용자 인터페이스(GUI) 또는 명령 라인 인터페이스가 될 수 있다. GUI는 대화 상자들, 스태틱 콘트롤(static control), 드롭-다운 메뉴, 리스트 상자, 팝-업 메뉴, 그래픽 상자를 포함하는 알려진 텍스트 및/또는 그래픽 제공 영역(presenting region)들을 포함할 수 있다. 제공 영역들은 또한 프리젠테이션을 용이하게 하는 유틸리티를 포함할 수 있다. 예를 들어, 제공 영역들은 수직 및/또는 수평 스크롤 바(scroll bar)들을 포함할 수 있으며, 이는 이러한 스크롤 바들 및 툴바 버튼(toolbar button)들을 통해 네비게이션을 용이하게 하여, 영역이 뷰잉가능한(viewing) 지를 결정하게 한다. 사용자 인터페이스는 예를 들어, 마우스, 롤러 볼(roller ball), 키패드, 키보드, 펜 및/또는 보이스 액티베이션(voice activation)과 같은 다양한 장치들을 통해 정보를 선택 및 제공하는 제공 영역들과 상호작용할 수 있다.
정보를 획득하는데 이용되는 입력 영역들은 유사한 메커니즘(예를 들어, 대화 상자들 등)을 이용할 수 있으며, 추가적으로 편집 제어들, 콤보 상자들, 라디오 버튼들, 체크 상자들, 및 푸시 버튼들과 같은 유틸리티를 제공하는데, 여기서 GUI는 메커니즘 및 유틸리티와 관련하여 다양한 입력 장치들(예를 들어, 마우스, 롤러 볼, 키패드, 키보드, 펜 및/또는 보이스 액티베이션)을 사용할 수 있다. 전형적으로, 푸시 버튼과 같은 메커니즘이 이용되는데, 이는 정보 전달을 개시하기 위해 정보를 계속적으로 입력한다. 하지만, 본 발명은 이에 제한되지 않는다. 예를 들어, 체크 상자들을 단순히 하이라이팅(highlight) 함으로써 정보 전달을 개시할 수 있다.
데이터 저장소(1310)는 역사적 데이터가 제공되며, 반도체 제조와 관련된 공지의 현재 데이터와 비교되도록 액세스될 수 있다. 데이터 저장소(1310)는 더욱 효율적인 시스템을 허용하는데, 이는 웨이퍼 정렬, 웨이퍼 검사들 등에 이용되는 파라메터들이 새로운 제조가 구현되는 때마다 결정될 필요가 없기 때문이다. 예를 들어, 반도체 제조가 최소 공차를 요구하는 경우에, 데이터 저장소(1310)는 바람직한 공차를 충족하는 최상의 수단을 용이하게 하도록 액세스될 수 있다.
웨이퍼 로딩 시스템(1350)은 웨이퍼 정렬 시스템(1330)에 대하여 웨이퍼를 위치시키며 포지션(position)하는데 이용된다. 웨이퍼 로딩 시스템은 사용자가 부품들을 로딩하게 하거나, 대안적으로는 부품들이 바람직한 위치로 자동으로 로딩되게 하여, 레티클과 웨이퍼간의 최상의 정렬을 용이하게 하는 장치가 될 수 있다.
일단 웨이퍼가 적절하게 로딩되면, 정렬 시스템(1350)은 정렬 마크들과 교차 하도록 정렬 마크들 및 추가 라인들을 생성함으로써 레티클과 웨이퍼를 정렬하는 수단을 제공하는데 이용된다. 추가 라인들의 개수 및 크기는 사용자의 정확도 요건들에 기초하여 결정될 수 있다. 예를 들어, 만일 일정한 표준 편차가 공정(예를 들어, 칩 제조)에 요구되는 경우에, 표준 편차는 레티클 및 웨이퍼 정렬을 용이하게 하는 교차 크기에 대응할 수 있다.
(도시된 바와같이) 웨이퍼 검사 시스템(1340)은 웨이퍼가 적절히 정렬되었으며, 반도체 제조 공정이 완료된 이후에 이용된다. 하지만, 검사 시스템은 제조 공정 전체에서 이용될 수 있으며, 제조가 완료된 이후에는 반드시 필요한 것이 아니다. 반도체 제조에서 이용되는 웨이퍼 제조 시스템은 예를 들어, 임계 치수 스캔 전자 현미경(CD-SEM)이 될 수 있다.
도 14는 생산 세팅에서 웨이퍼를 제조하기 위해 웨이퍼 정렬 및 검사를 제공하는데 이용되는 방법을 도시한다. 사용자 인터페이스(1410)는 레티클 및/또는 웨이퍼상에 위치된 정렬 마크들과 관련되는 복수의 특성들을 획득/저장하는데에 이용될 수 있다. (1410)은 예를 들어, 그래픽 사용자 인터페이스(GUI) 또는 명령 라인 인터페이스가 될 수 있다. GUI는 대화 상자들, 스태틱 콘트롤, 드롭-다운 메뉴, 리스트 상자, 팝-업 메뉴, 그래픽 상자를 포함하는 알려진 텍스트 및/또는 그래픽 제공 영역들을 포함할 수 있다. 제공 영역들은 또한 프리젠테이션을 용이하게 하는 유틸리티를 포함할 수 있다. 예를 들어, 제공 영역들은 수직 및/또는 수평 스크롤 바들을 포함할 수 있으며, 이는 이러한 스크롤 바들 및 툴바 버튼들을 통해 네비게이션을 용이하게 하여, 영역이 뷰잉가능한 지를 결정하게 한다. 사용자 인터페이스 는 예를 들어, 마우스, 롤러 볼, 키패드, 키보드, 펜 및/또는 보이스 액티베이션과 같은 다양한 장치들을 통해 정보를 선택 및 제공하는 제공 영역들과 상호작용할 수 있다.
정보를 획득하는데 이용되는 입력 영역들은 유사한 메커니즘(예를 들어, 대화 상자들 등)을 이용할 수 있으며, 추가적으로 편집 제어들, 콤보 상자들, 라디오 버튼들, 체크 상자들, 및 푸시 버튼들과 같은 유틸리티를 제공하는데, 여기서 GUI는 메커니즘 및 유틸리티와 관련하여 다양한 입력 장치들(예를 들어, 마우스, 롤러 볼, 키패드, 키보드, 펜 및/또는 보이스 액티베이션)을 사용할 수 있다. 전형적으로, 푸시 버튼과 같은 메커니즘이 이용되는데, 이는 정보 전달을 개시하기 위해 정보를 계속적으로 입력한다. 하지만, 본 발명은 이에 제한되지 않는다. 예를 들어, 체크 상자들을 단순히 하이라이팅 함으로써 정보 전달을 개시할 수 있다.
데이터 저장소는 역사적 데이터가 제공되며, 반도체 제조와 관련된 공지의 현재 데이터와 비교되도록 액세스될 수 있다. 데이터 저장소(1310)는 더욱 효율적인 시스템을 허용하는데, 이는 웨이퍼 정렬, 웨이퍼 검사들 등에 이용되는 파라메터들이 새로운 제조가 구현되는 때마다 결정될 필요가 없기 때문이다. 예를 들어, 반도체 제조가 최소 공차를 요구하는 경우에, 데이터 저장소는 바람직한 공차를 충족하는 최상의 수단을 용이하게 하도록 액세스될 수 있다.
(1420)에서, 웨이퍼 로딩은 웨이퍼 정렬(1430)에 대하여 웨이퍼를 위치시키며 포지션하는데 이용된다. 웨이퍼 로딩(1420)은 사용자가 부품들을 로딩하게 하거나, 대안적으로는 부품들이 바람직한 위치로 자동으로 로딩되게 하여, 레티클과 웨 이퍼간의 최상의 정렬을 용이하게 하는 장치가 될 수 있다.
일단 웨이퍼가 적절하게 로딩되면, 웨이퍼 정렬(1430)이 정렬 마크들과 교차하도록 정렬 마크들 및 추가 라인들을 생성함으로써 레티클과 웨이퍼를 정렬하는 수단을 제공하는데 이용된다. 추가 라인들의 개수 및 크기는 사용자의 정확도 요건들에 기초하여 결정될 수 있다. 예를 들어, 만일 일정한 표준 편차가 공정(예를 들어, 칩 제조)에 요구되는 경우에, 표준 편차는 레티클 및 웨이퍼 정렬을 용이하게 하는 교차 크기에 대응할 수 있다.
웨이퍼 검사(1440)는 웨이퍼가 적절히 정렬되었으며, 반도체 제조 공정이 완료된 이후에 이용된다. 하지만, 검사 시스템은 제조 공정 전체에서 이용될 수 있으며, 제조가 완료된 이후에는 반드시 필요한 것이 아니다. 반도체 제조에서 이용되는 웨이퍼 제조 시스템은 예를 들어, 임계 치수 스캔 전자 현미경(CD-SEM)이 될 수 있다.
(1450)에서, 웨이퍼 검사로부터 수신된 데이터에 기초하여 웨이퍼 제조가 바람직한 공차 내에 있는지의 결정을 하게 된다. 만일 웨이퍼가 바람직한 공차 내에 있는 경우에, 웨이퍼는 고객에게 분배하기 위해 판매 채널(1455)로 보내질 것이다. 만일 제조가 바람직한 공차 내에 있지 않은 것으로 웨이퍼 검사(1440)가 발견하는 경우에, 웨이퍼가 새로운 제조 공정에서 이용되도록 재작업 될 수 있는지(1460)의 결정을 한다. 웨이퍼가 재작업 될 수 없는 경우에, 폐기 동작(1465)으로 보내진다. 하지만, 웨이퍼가 새로운 제조에서 재작업 및 이용될 수 있는 것으로 결정되는 경우에, 웨이퍼는 재작업 공정(1470)으로 보내지며, 새로운 제조를 위해 웨이퍼를 준 비한다. 재작업 공정(1470)이 완료된 이후에, 웨이퍼는 웨이퍼 정렬(1430)로 로딩된다(1420).
본 발명의 바람직한 실시예들이 상술되었다. 본 발명을 설명하기 위해 모든 생각가능한 구성요소들 또는 방법들의 조합을 설명하는 것이 가능하지 않지만, 기술분야의 당업자는 본 발명의 추가의 많은 조합들 및 변형들이 가능함을 인식할 것이다. 따라서, 본 발명은 첨부된 청구항들의 사상 및 범주 내에 드는 이러한 모든 변형물, 대안물 및 변화들을 포함하도록 의도된다.

Claims (10)

  1. 웨이퍼(900,1250)를 레티클(1226)에 정렬하기 위한 시스템에서,
    레티클(1226)과, 상기 레티클은:
    설계 영역과;
    제 1 정렬 마크(102,104,210A,210B,210C,210D)와; 그리고
    레티클 중심점에 대하여 상기 제 1 정렬 마크(102,104,210A,210B,210C,210D)에 대칭인 제 2 정렬 마크(102,104,210A,210B,210C,210D)로 구성되며;
    X-이니셔티브에 따라 구성요소들 및 배선들의 더욱 정확한 정렬을 용이하게 하는데 이용되는, 적어도 하나의 정렬 마크(102,104,210A,210B,210C,210D)와 교차하는 적어도 하나의 추가 대각선(112,114)을 포함하는 것을 특징으로 하는 시스템.
  2. 제 1항에 있어서, 적어도 하나의 정렬 마크(102,104,210A,210B,210C,210D)와 교차하기 위해, 사용자가 적어도 하나의 추가 대각선(112,114)을 선택하고 위치시키게 하는 프로세서(212)를 더 포함하는 것을 특징으로 하는 시스템.
  3. 제 1항에 있어서, 대각선(112,114)은 상기 제 1 및 제 2 정렬 마크들(102,104,210A,210B,210C,210D)에 대하여 45,135,225 및 315 각도들 중 하나이며, 여 기서 상기 정렬 마크(102,104,210A,210B,210C,210D)는 교차하며, 직교인 두 선들을 포함하는 것을 특징으로 하는 시스템.
  4. 제 1항에 있어서, 이전 동작들에 기초하여 추가 라인들(112,114)의 추가를 용이하게 하기 위해, 상기 프로세서(1212)에 동작가능하게 결합되는 메모리(1214)를 더 포함하는 것을 특징으로 하는 시스템.
  5. 제 1항에 있어서, 상기 프로세서(1212)는 상기 정렬 마크(102, 104, 210A, 210B, 210C, 210D) 내에서 바람직한 정확도를 달성하는데 요구되는 추가 라인들(112,114)의 개수를 결정하는 것을 특징으로 하는 시스템.
  6. 상기 제 1항의 시스템을 이용하는 하나 이상의 웨이퍼 정렬 시스템(1330, 1430)과 웨이퍼 제조 시스템.
  7. 웨이퍼 정렬을 용이하게 하기 위한 방법에 있어서,
    레티클(1226)을 사용하는 단계와, 상기 레티클은:
    설계 영역과;
    제 1 정렬 마크(102,104,210A,210B,210C,210D)와; 그리고
    레티클 중심점에 대하여 상기 제 1 정렬 마크(102,104,210A,210B,210C,210D)에 대칭인 제 2 정렬 마크(102,104,210A,210B,210C,210D)로 구성되며;
    더욱 정확한 정렬을 용이하게 하는데 이용되는, 적어도 하나의 정렬 마크(102,104,210A,210B,210C,210D)와 교차하는 적어도 하나의 추가 대각선(112,114)을 추가하는 단계를 포함하는 것을 특징으로 하는 방법.
  8. 제 7항에 있어서, 프로세서(212)를 이용하여 적어도 하나의 정렬 마크(102, 104, 210A, 210B, 210C, 210D)와 교차하기 위해, 적어도 하나의 추가 대각선(112, 114)을 선택하고 위치시키는 단계를 더 포함하는 것을 특징으로 하는 방법.
  9. 제 8항에 있어서, 상기 대각선은 상기 정렬 마크(102, 104, 210A, 210B, 210C, 210D)에 대하여 0. 45 , 90, 135, 180, 225, 270, 315 및 360 각도들 중 적어도 하나를 포함하는 것을 특징으로 하는 방법.
  10. 웨이퍼(900,1250)를 정렬하고 오버레이 에러(overlay error)를 측정하는 방법에 있어서,
    더욱 정확한 웨이퍼 정렬을 용이하게 하기 위해, 적어도 하나의 추가 대각선(112,114)을 정렬 마크(102,104,210A,210B,210C,210D)에 추가하는 수단과;
    더욱 정확한 오버레이를 용이하게 하기 위해, 적어도 하나의 추가 대각선 세그먼트(112,114)를 추가하는 수단과; 그리고
    프로세서를 이용하여 적어도 하나의 정렬 마크(102,104,210A,210B,210C,210D)와 교차하기 위해, 적어도 하나의 추가 대각선(12,114)을 선택하고 위치시키는 수단을 포함하는 것을 특징으로 하는 방법.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013096656A1 (en) * 2011-12-22 2013-06-27 Kla-Tencor Corporation Rotational multi-layer overlay marks, apparatus, and methods
KR20200034080A (ko) * 2018-09-20 2020-03-31 삼성디스플레이 주식회사 마스크 기판 검사 시스템
WO2021231157A1 (en) * 2020-05-14 2021-11-18 Kla Corporation System, method, and target for wafer alignment

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7084413B2 (en) * 2002-08-08 2006-08-01 Micron Technology, Inc. Photolithographic techniques for producing angled lines
KR100578916B1 (ko) * 2003-12-19 2006-05-11 삼성에스디아이 주식회사 옵셋공정의 얼라인 마크 형성방법 및 그 장치
US7363601B2 (en) * 2004-10-15 2008-04-22 International Business Machines Corporation Integrated circuit selective scaling
US20100015534A1 (en) * 2008-07-17 2010-01-21 Chien-Min Wu Method for monitoring photolithography process and monitor mark
US8143731B2 (en) * 2009-07-14 2012-03-27 Nanya Technology Corp. Integrated alignment and overlay mark
US9117775B2 (en) * 2011-05-25 2015-08-25 Texas Instruments Incorporated Alignment to multiple layers
US9134628B2 (en) * 2012-01-13 2015-09-15 Nanya Technology Corporation Overlay mark and application thereof
CN103063185B (zh) * 2012-12-31 2017-04-19 中国电子科技集团公司第四十五研究所 单点确定晶圆测试范围的方法
US9136223B2 (en) * 2013-07-26 2015-09-15 Globalfoundries Inc. Forming alignment mark and resulting mark
CN104416461A (zh) * 2013-09-02 2015-03-18 无锡华润上华科技有限公司 Cmp研磨速率的精确量测方法
US9518932B2 (en) * 2013-11-06 2016-12-13 Kla-Tencor Corp. Metrology optimized inspection
CN107532945B (zh) * 2015-04-21 2020-12-01 科磊股份有限公司 用于倾斜装置设计的计量目标设计
CN105204299B (zh) * 2015-10-14 2018-06-26 上海华力微电子有限公司 对准精度测量的图形结构
US10692227B2 (en) * 2017-01-05 2020-06-23 Kla-Tencor Corporation Determination of sampling maps for alignment measurements based on reduction of out of specification points
CN110191568B (zh) * 2018-02-22 2022-05-13 奥特斯奥地利科技与系统技术有限公司 使用物理对准标记和虚拟对准标记进行对准
US10446367B2 (en) * 2018-03-07 2019-10-15 Kla-Tencor Corporation Scan strategies to minimize charging effects and radiation damage of charged particle beam metrology system
CN111413847A (zh) * 2019-01-08 2020-07-14 长鑫存储技术有限公司 光掩膜以及光刻光学式叠对标记测量方法
US11959961B2 (en) 2022-04-08 2024-04-16 Orbotech Ltd. Method of determining an X and Y location of a surface particle

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3861798A (en) 1972-05-22 1975-01-21 Hitachi Ltd Mask for aligning patterns
JPH0616476B2 (ja) * 1984-05-11 1994-03-02 株式会社ニコン パターン露光方法
JPS62126634A (ja) * 1985-11-28 1987-06-08 Canon Inc 半導体ウエハの位置合せマ−ク
JPS62173716A (ja) * 1986-01-27 1987-07-30 Matsushita Electric Works Ltd マスク合わせ方法
JPS62286224A (ja) * 1986-06-04 1987-12-12 Fuji Electric Co Ltd 半導体装置の製造方法
JPS63311798A (ja) * 1987-06-15 1988-12-20 Hitachi Ltd 位置合せマ−ク
JPH02119116A (ja) * 1988-10-28 1990-05-07 Hitachi Ltd 半導体集積回路装置の製造方法及びそれに使用する露光装置
JP2587292B2 (ja) * 1989-04-14 1997-03-05 キヤノン株式会社 投影露光装置
US5049925A (en) 1990-04-20 1991-09-17 Micron Technology, Inc. Method and apparatus for focusing a wafer stepper
JPH0513306A (ja) * 1991-07-03 1993-01-22 Fujitsu Ltd マスク位置測定装置
JP2773708B2 (ja) * 1995-10-31 1998-07-09 日本電気株式会社 露光用マスク
JP2870461B2 (ja) * 1995-12-18 1999-03-17 日本電気株式会社 フォトマスクの目合わせマーク及び半導体装置
AU3538599A (en) * 1998-04-28 1999-11-16 Nikon Corporation Exposure system and method of manufacturing micro device
US6728008B1 (en) * 1998-09-04 2004-04-27 Kabushiki Kaisha Toshiba Method for diagnosing optical devices installed in image reading apparatus and image forming apparatus
US6269322B1 (en) * 1999-03-11 2001-07-31 Advanced Micro Devices, Inc. System and method for wafer alignment which mitigates effects of reticle rotation and magnification on overlay
US6084679A (en) 1999-04-02 2000-07-04 Advanced Micro Devices, Inc. Universal alignment marks for semiconductor defect capture and analysis
WO2001009927A1 (en) 1999-07-28 2001-02-08 Infineon Technologies North America Corp. Semiconductor structures and manufacturing methods
JP2001051402A (ja) * 1999-08-06 2001-02-23 Hitachi Denshi Ltd フォトマスクの位置合わせ用バーニアおよびその構成方法
US6342735B1 (en) 1999-09-01 2002-01-29 International Business Machines Corporation Dual use alignment aid
TW563178B (en) * 2001-05-07 2003-11-21 Nikon Corp Optical properties measurement method, exposure method, and device manufacturing method

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013096656A1 (en) * 2011-12-22 2013-06-27 Kla-Tencor Corporation Rotational multi-layer overlay marks, apparatus, and methods
US8781211B2 (en) 2011-12-22 2014-07-15 Kla-Tencor Corporation Rotational multi-layer overlay marks, apparatus, and methods
KR20200034080A (ko) * 2018-09-20 2020-03-31 삼성디스플레이 주식회사 마스크 기판 검사 시스템
WO2021231157A1 (en) * 2020-05-14 2021-11-18 Kla Corporation System, method, and target for wafer alignment
US11302030B2 (en) 2020-05-14 2022-04-12 Kla Corporation System, method, and target for wafer alignment

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TWI348728B (en) 2011-09-11
US20050048741A1 (en) 2005-03-03
US7001830B2 (en) 2006-02-21

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