KR20060099690A - 비휘발성 반도체 메모리 장치 및 그 제조방법 - Google Patents

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Abstract

본 발명은 비휘발성 반도체 메모리에 관한 것이다. 본 발명의 비휘발성 반도체 메모리 장치에 의하면, 반도체 기판의 활성영역을 한정하는 소자분리막이 소정 두께만큼 리세스되어 상기 리세스된 소자분리막 사이로 반도체 기판의 상부면이 돌출되게 형성된다. 또한 상기 소자분리막과 반도체 기판의 상부면을 따라 게이트 절연막과 게이트 도전막이 형성된다. 위와 같은 구조하에서는, 반도체 기판상에 형성된 게이트 절연막이 활성영역의 중심과 가장자리를 포함한 전 영역에서 모두 균일한 두께로 형성된다. 이로 인하여 데이터의 프로그램/소거 동작이 반도체 기판상의 각 활성영역에서 동일한 속도로 이루어지게 되고 반도체 메모리 장치의 성능을 전반적으로 향상시킬 수 있다.

Description

비휘발성 반도체 메모리 장치 및 그 제조방법{Non-volatile semiconductor memory device and method of fabrication the same}
도 1은 종래의 소노스 메모리 장치의 비트라인 방향 단면도,
도 2는 종래의 소노스 메모리 장치의 게이트 방향 단면도,
도 3a 및 3b는 종래 기술의 문제점을 설명하기 위한 도면,
도 4a 내지 4d는 본 발명의 다양한 실시예에 따른 비휘발성 반도체 메모리 장치의 게이트 방향 단면도,
도 5a 내지 5e는 본 발명의 실시예에 따른 비휘발성 반도체 메모리 장치의 제조과정을 나타내는 공정단면도이다.
♧ 도면의 주요부분에 대한 부호의 설명 ♧
10 -- 반도체 기판 20 -- 게이트 절연막
30 -- 터널링 절연막 40 -- 전하저장막
50 -- 블로킹 절연막 60 -- 게이트 도전막
70 -- 금속막 80 -- 게이트 전극
90 -- 소자분리막
본 발명은 반도체 메모리에 관한 것으로, 보다 상세하게는 비휘발성 반도체 메모리 장치 및 그 제조방법에 관한 것이다.
반도체 메모리 장치들은 각종 데이터를 저장하기 위해 사용되며, 일반적으로 휘발성(volatile)과 비휘발성(non-volatile) 메모리 장치로 구분된다. 휘발성 메모리 장치는 전원 공급이 중단되면 저장된 데이터도 소멸하지만, 비휘발성 메모리 장치는 전원 공급이 중단되더라도 저장된 데이터를 유지한다. 따라서 휴대 전화나 기타 음악이나 영상을 저장하는 메모리 카드와 같은 다양한 응용 장치 등에서, 전원을 계속적으로 사용할 수 없게 되는 상황하에서 비휘발성 메모리 장치들이 폭넓게 사용된다.
비휘발성 메모리 장치는 메모리 셀을 형성하는 구조에 따라 부유 게이트형 메모리 장치(floating gate type memory device)와 부유 트랩형 메모리 장치(floating trap type memory device)로 구분된다. 부유 게이트형 메모리 장치는 반도체 기판과 제어 게이트 사이에 절연막으로 고립된 부유 게이트를 형성하고, 상기 부유 게이트 내에 전하를 저장하는 방법으로 데이터를 프로그램 한다. 이에 비해 부유 트랩형 메모리 장치는 반도체 기판과 게이트 전극 사이의 비도전성 전하저장막 내에 형성되는 트랩에 전하를 저장하는 방법으로 데이터를 프로그램 한다.
부유 게이트형 메모리 장치는 도전성 부유 게이트를 사용하므로 부유 게이트와 반도체 기판을 이격시키는 터널링 절연막 일부에 결함이 발생하면 부유 게이트에 저장된 모든 전하를 잃을 수 있다. 따라서, 부유 게이트형 메모리 장치의 신뢰 성(reliability) 유지를 위해 상대적으로 두꺼운 터널링 절연막이 필요하다. 반면, 부유 트랩형 메모리 장치는 전하가 깊은 준위의 트랩(deep level trap)에 저장되기 때문에 부유 게이트형 메모리 장치에 비하여 얇은 두께의 터널링 절연막을 사용할 수 있고 상대적으로 낮은 전압에서도 동작할 수 있는 장점이 있다.
부유 트랩형 메모리 장치의 전형적인 구조는, 내부에 채널 영역이 형성되는 실리콘 기판, 터널링(tunneling)층을 형성하는 산화막, 전하저장막으로 사용되는 질화막, 블로킹(blocking)막으로 사용되는 산화막 및 컨트롤 게이트 전극으로 사용되는 도전막을 포함한다. 이를 통상 소노스(SONOS; Silicon-Oxide-Nitride-Oxide-Silicon) 셀 구조라 지칭한다. 이 때 전하저장막은 질화막외에 실리콘 게르마늄(SiGe) 양자점, 실리콘 양자점, 금속 양자점과 같은 점 형태의 서로 분리된 전하저장소가 분포되는 형태를 가질 수도 있고, 절연막 형태의 고유전물질도 한 변형의 예가 된다.
도 1은 종래의 소노스 메모리 장치의 구성을 나타내는 단면도로서, 비트라인을 따라 절단한 상태를 도시한 것이다.
도 1을 참조하면, 소노스 메모리 장치는 p형 반도체 기판(1)상에 게이트 스택(2)이 형성되는데, 상기 게이트 스택(2)은 순차적으로 적층된 터널링 절연막(3), 전하저장막(4), 블로킹 절연막(5) 및 게이트 도전막(6)을 패터닝한 것이다. 상기 게이트 스택(2)의 양측으로는 n형 불순물에 의해 소오스/드레인 영역(7,8)이 형성된다.
상기 전하저장막(4)은, 통상 실리콘 질화막으로서 트랩 준위를 가지고 있는 데 소노스 메모리 장치는 이러한 트랩 준위를 이용한 것이며 개략적인 동작 과정은 다음과 같다.
상기 반도체 기판(1), 터널링 절연막(3), 전하저장막(4), 블로킹절연막(5) 및 게이트 도전막(6)에 해당하는 물질들은 각각 고유의 에너지 밴드 갭을 가지고, 에너지 밴드 갭의 차이에 의해 각각의 계면에 전위장벽(potential barrier)을 형성한다. 여기서 게이트 전극(2) 및 드레인 영역(8)에 양전압을 인가하고 소오스 영역(7)을 접지시키면, 소오스 영역(7)에서 드레인 영역(8)에 이르는 채널을 따라 전계가 형성된다. 이러한 전계에 의해 소오스 영역(7)의 전자들이 드레인 영역(8)으로 가속되는데, 이 중 일부가 터널링 절연막(3)의 전위장벽을 통과할 수 있을 정도의 에너지를 가지고 터널링되어 전하저장막(4)의 트랩준위에 포획된다. 이와 같이 전하저장막(4) 내에 전자가 포획되어 축적되면 트랜지스터의 문턱전압(threshold voltage)이 상승하여 프로그램 상태(또는 소거 상태)가 된다. 반대로 게이트 스택(2)에 음전압을 인가하면 전하저장막(4) 내의 트랩에 포획되어 있던 전자가 터널링 절연막(3)을 통하여 터널링되어 반도체 기판(1)으로 빠져나간다. 이와 동시에, 반도체 기판(1)으로부터 정공이 터널링 절연막(3)을 통과하여 전하저장막(4)에 포획되고 소자의 문턱전압이 낮아져 소거상태(또는 프로그램 상태)가 된다.
도 2는 종래의 소노스 메모리 장치의 게이트 방향 단면도이다. 도 2를 참조하면, 반도체 기판(1)상에 활성영역을 한정하는 소자분리막(9)이 형성되며, 상기 소자분리막(9)과 활성영역에 속하는 반도체 기판(1)의 상부면을 따라 터널링 절연막(3)과 전하저장막(4) 및 블로킹 절연막(5)이 적층되고 상기 블로킹 절연막(5)의 상부에 게이트 도전막(6)이 형성되어 있다.
그런데, 도 1 및 도 2에 도시된 소노스 메모리 장치를 비롯한 반도체 메모리 장치는 고집적화 추세에 따라 그 크기가 축소되고 있는데, 그에 따라 종래 부각되지 않았던 미세한 영역에서의 구조가 메모리 장치의 동작에 영향을 미치게 되었다. 특히 본 발명은 반도체 기판의 활성영역과 소자분리막간 경계에서의 구조와 관련된것인데, 이하에서는 도면을 참조하여 종래 기술에 내재된 문제점을 살펴보도록 한다.
도 3a 및 3b는 종래 기술의 문제점을 설명하기 위한 도면으로, 도 3a는 종래 소노스 메모리 장치의 게이트 방향 상세 단면도이고, 도 3b는 도 3a의 점선부분에 대한 확대도이다.
도 3a를 참조하면, 소자분리막(9)의 상부면과 상기 소자분리막(9)에 의해 한정된 활성영역상의 반도체 기판(1)의 상부면은 실제로는 동일한 레벨에 형성되지 못하고 미세한 단차가 존재함을 확인할 수 있다. 통상 소자분리막(9)은 반도체 기판(1)상에 패드 절연막 패턴을 형성하고 이를 식각 마스크로 트렌치를 형성한 다음, 상기 트렌치를 절연체로 매립하여 형성된다. 그런데 절연체를 매립한 후 반도체 기판(1)의 상부면까지 평탄화를 진행하는데, 이 때 평탄화의 기준을 패드 절연막 패턴이 형성된 위치로 잡는다. 따라서 공정상 소자분리막(9)의 상부면이 활성영역에 속하는 반도체 기판(10의 상부면 보다 미세하게 높게 형성될 수 밖에 없다. 그런데 소자분리막(9)과 반도체 기판(1)의 상부면간 단차가 존재하는 상태에서 터널링 절연막(3)/전하저장막(4)/블로킹 절연막(5)/게이트 도전막(6) 등이 그대로 적 층된다면, 이러한 막(3,4,5,6)들이 편편하게 형성될 수는 없다. 즉, 도 3a에 도시된 바와 같이, 터널링 절연막(3) 등이 소자분리막(9)과 소자분리막(9) 사이의 영역에서 반도체 기판(1)에 대해서 오목하게 형성된다. 이와 같이 소자분리막(9)과 반도체 기판(1)의 활성영역 경계에서의 단차는, 종래에는 특별한 고려 대상이 아니었으나, 최근에는 반도체 장치의 크기가 축소되면서 동작 특성에 영향을 미치는 인자로서 부각되고 있다.
도 3b를 참조하면, 소자분리막(9) 사이의 활성영역에서 터널링 절연막(3) 등의 두께가 중심과 가장자리에서 차이남을 확인할 수 있다. 따라서 데이터의 프로그램/소거 등을 위하여 전압을 인가하는 경우, 활성영역의 중심과 가장자리에 걸리는 전계가 달라진다. 즉, 도 3b에 도시된 바와 같이, 활성영역의 중심부에는 균일한 전계가 작용하지만 가장자리로 갈수록 전계가 불균일해지며 그 세기도 작아진다. 그런데, 앞서 도 1에서 살펴본대로, 데이터의 프로그램/소거는 상기 전계에 의해 가속된 전하가 터널링되면서 진행되므로, 위치에 따라 전계의 세기가 달라진다면 결과적으로 활성영역의 중심부와 가장자리에서의 프로그램/소거시 동작 속도가 차이나게 된다. 이러한 문제는 메모리 셀 크기가 축소되고, 활성영역의 가장자리 부분이 전체적으로 차지하는 면적이 증가하게 되면서 보다 심각해진다.
본 발명은 상기와 같은 사정을 감안하여 이를 해소하고자 제안되었으며, 본 발명이 이루고자하는 기술적 과제는 활성영역의 중심부와 가장자리에서 균일한 전계가 작용하여 데이터의 프로그램/소거시 위치에 따른 속도의 차이 없이 동작할 수 있는 비휘발성 반도체 메모리 장치 및 이를 제조하는 방법을 제공하는 것이다.
상기한 기술적 과제를 달성하기 위하여 본 발명에 따른 비휘발성 반도체 메모리 장치는, 반도체 기판의 활성영역을 한정하는 소자분리막이 소정 두께만큼 리세스되어 상기 리세스된 소자분리막 사이로 반도체 기판의 상부면이 돌출되게 형성된다. 또한 상기 소자분리막과 반도체 기판의 상부면을 따라 게이트 절연막과 게이트 도전막이 형성되며, 상기 게이트 절연막은 터널링 절연막, 전하저장막 및 블로킹 절연막으로 이루어진다. 상기한 구조에서는, 반도체 기판상에 형성된 게이트 절연막이 활성영역의 중심과 가장자리를 포함하여 모두 균일한 두께로 형성되며, 반도체 메모리 장치의 프로그램/소거를 위한 전계 또한 반도체 기판상의 위치에 상관없이 균일하게 인가될 수 있다.
본 발명의 비휘발성 메모리 장치의 일실시예에 의하면, 상기 소자분리막의 리세스 영역을 터널링 절연막과 전하저장막만으로 채워지도록 할 수 있는데, 이러한 구조는 공정 단계에서 상기 전하저장막을 두껍게 형성함으로써 구현된다. 상기 소자분리막의 리세스 두께에는 특별한 제한은 없으나, 소자분리막의 기능이 약화되는 것을 방지하기 위해 최초 형성된 소자분리막 전체 두께의 5 ~ 20% 이내로 제한할 수 있다.
또는 본 발명의 다른 실시예에 따라, 상기 소자분리막의 리세스 영역을 채우는 게이트 절연막이 소자분리막과 유사한 절연체 성분임을 감안하여, 소자분리막 전체를 리세스하여 제거하고 게이트 절연막으로 소자분리막을 대신할 수 있다. 구 체적으로, 상기 터널링 절연막은 실리콘 열산화막일 수 있으며, 상기 전하저장막은 실리콘질화막, 실리콘 옥시나이트라이드막, 고유전막, 실리콘 도트를 포함하는 막, 실리콘 게르마늄 도트를 포함하는 막, 게르마늄 도트를 포함하는 막, 금속 도트를 포함하는 막, 질화물 도트를 포함하는 막 중 어느 하나일 수 있고, 상기 블로킹 절연막은 실리콘산화막, 고유전막, 금속산화막 중 어느 하나이거나 이들을 조합한 막일 수 있다.
본 발명의 또 다른 실시예에 의하면, 상기 블로킹 절연막과 게이트 도전막 사이에 금속막을 더 포함한다. 상기 금속막은 일함수인 4.0 eV 이상의 값을 가지는 도전물질로 그 대표적인 예는 질화티타늄막(TiN), 질화티타늄실리콘막(TiSiN), 질화탄탈륨막(TaN), 질화텅스텐막(WN), 질화하프뮴막(HfN), 질화탄탈륨실리콘막(TaSiN), 텅스텐막(W), 티타늄막(Ti) 중 어느 하나이거나 이들을 조합한 막으로 데이터의 소거 속도를 증가시키는 역할을 수행한다.
한편 위와 같은 비휘발성 반도체 메모리 장치를 제조하기 위해서는, 반도체 기판상에 소자분리막을 형성하여 활성영역을 한정하는 단계, 상기 소자분리막을 소정 두께 리세스 하는 단계, 상기 소자분리막과 활성영역에 속하는 반도체 기판의 상부면을 따라 순차적으로 게이트 절연막과 게이트 도전막을 형성하는 단계를 포함한다. 또한 본 발명의 비휘발성 반도체 메모리 장치의 일실시예로서, 게이트 절연막으로 소자분리막을 대체하는 경우에는, 별도의 소자분리막을 형성하여 리세스 시키지 않더라도 활성영역을 한정하는 트렌치를 형성한 후 곧바로 게이트 절연막과 게이트 도전막을 형성할 수도 있다.
이하 첨부한 도면들을 참조하여 본 발명의 실시예를 상세히 살펴보기로 한다. 다만 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다양한 형태로 응용되어 변형될 수도 있다. 오히려 아래의 실시예들은 본 발명에 의해 개시된 기술 사상을 보다 명확히 하고 나아가 본 발명이 속하는 분야에서 평균적인 지식을 가진 당업자에게 본 발명의 기술 사상이 충분히 전달될 수 있도록 제공되는 것일 뿐이므로, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되는 것으로 해석되어서는 안 될 것이다. 또한 하기 실시예와 함께 제시된 도면들에 있어서, 층 및 영역들의 크기는 명확한 설명을 강조하기 위해서 간략화되거나 다소 과장되어진 것이며, 도면상에 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 4a 내지 4d는 본 발명의 다양한 실시예에 따른 비휘발성 반도체 메모리 장치의 게이트 방향 단면도이다.
도 4a를 참조하면, 반도체 기판(10)상에 활성영역을 한정하는 소자분리막(90)이 형성되며, 상기 소자분리막(90)과 활성영역에 속하는 반도체 기판(10)의 상부면을 따라 게이트 절연막(20)과 게이트 도전막(60)이 적층되어 있다. 상기 게이트 절연막(20)은, 가령 전형적인 비휘발성 메모리 장치 중 하나인 소노스 메모리 장치에서, 터널링 절연막(30)과 전하저장막(40) 및 블로킹 절연막(50)으로 이루어진다. 이 때, 도 4a에 도시된 바와 같이, 상기 소자분리막(90)의 표면이 리세스 되어 그 상부면이 반도체 기판(10)에 비하여 낮게 형성되어 있다. 결과적으로 소자분 리막(90)의 사이로 활성영역에 속하는 반도체 기판(10)의 표면이 상측으로 돌출되어 있으며, 소자분리막(90)은 오목한 상태로 존재한다. 이를 종래 기술에 관한 도 3a와 비교한다면, 종래에는 소자분리막(90)이 반도체 기판(10)의 상부면에 비해 미세하게 높게 형성되어 있어서 게이트 절연막(20)이 단차지게 되는 부분이 소자분리막(90) 사이의 활성영역 내부로 침입하였던 것에 비하여, 본 발명에서는 반대로 게이트 절연막(20)의 두께가 불균일하게 형성되어 단차지게 되는 부분이 오목하게 리세스된 소자분리막(90) 내부쪽에 형성되는 것이다. 따라서 적어도 활성영역에 대해서만은 반도체 기판(10)상에 균일한 두께의 게이트 절연막(20)이 형성되고, 데이터의 프로그램/소거 등에 있어서 영역에 따라 동작 속도가 차이나는 문제를 해소할 수 있게 된다.
여기서 소자분리막(90)의 리세스 두께는 최초 활성영역을 한정하도록 형성되었던 소자분리막(90) 전체 두께의 5 ~ 20% 범위에서 선택될 수 있다. 소자분리막(90)을 깊게 리세스할 수록 게이트 절연막(20)이 단차지게 되는 영역이 리세스된 소자분리막(90) 내부 영역으로 이동하는 장점이 있다. 그러나 소자분리막(90)의 깊이가 감소하면서 각 소자들을 물리적 또는 전기적으로 겪리시키는 기능이 약화될 수도 있으므로, 일정하게 제한된 범위내에서 리세스 두께를 선택한다. 따라서 소노스 메모리 장치의 소자분리막(90)을 대략 4000Å 정도로 형성한 경우 소자분리막(90)의 300 ~ 400Å 정도를 리세스함이 바람직하다. 그러나 위와 같은 리세스 두께는 다소 상대적일 수 있는데, 만약 얇아진 소자분리막(90)의 두께로 인하여 문제가 발생할 염려가 있다면, 최초 소자분리막(90) 형성을 위한 트렌치를 보다 깊게 형성 하고 필요에 따라 충분한 두께의 소자분리막(90)을 리세스 시키는 방법을 적용할 수도 있다.
도 4b는 본 발명의 다른 실시예에 따른 도면이다. 도 4b를 참조하면, 반도체 기판(10)상에 활성영역을 한정하는 소자분리막(90)이 형성되며, 상기 소자분리막(90)과 활성영역에 속하는 반도체 기판(10)의 상부면을 따라 터널링 절연막(30), 전하저장막(40), 블로킹 절연막(50)로 된 게이트 절연막(20)과 게이트 도전막(60)이 형성되어 있다. 상기 소자분리막(90)은, 그 표면이 리세스 되어 상부면이 반도체 기판(10)에 비하여 낮게 형성되어 있다. 도 4a와의 차이점은, 상기 소자분리막(90)의 리세스 영역은 터널링 절연막(30)과 전하저장막(40)만으로 채워쳐 있을 뿐, 상기 블로킹 절연막(50)은 리세스 영역으로 삽입하지 않게 형성된다는 점이다. 이는 메모리 장치의 동작상 큰 차이를 발생하는 것은 아니며, 제조 공정상 전하저장막(40)을 두껍게 형성한다는 점에서 차이난다.
도 4c는 본 발명의 다른 실시예에 따른 도면이다. 도 4c를 참조하면, 본 실시예에서는, 반도체 기판(10)상에 활성영역을 한정하는 소자분리막을 위한 트렌치는 형성되어 있지만 별도의 소자분리막이 없는 구조이다. 즉 게이트 절연막(20)으로 소자분리막을 대체하도록 소자분리막 전체를 리세스시켜 제거한 것이다. 앞서 소자분리막이 리세스 되는 부분의 두께를 일정한 범위로 한정한 바 있으나, 실제 게이트 절연막(20)을 구성하는 물질은 아래에서 살펴보듯 모두 절연 물질이므로, 소자분리막을 모두 제거하더라도 게이트 절연막(20)으로서 소자 분리의 역할을 대신할 수 있다.
게이트 절연막(20)의 최하부층은 터널링 절연막(30)으로 통상 실리콘 반도체 기판을 산화시킨 열산화막(SiO2)으로 이루어진다. 한편 소자분리막 또한 통상 고밀도 플라즈마(HDP; High Density Plasma) 등에 의한 산화막으로 형성되므로, 실질적인 성분은 동일하다. 다음으로 전하저장막(40)은, 트랩 밀도가 높고 전자친화력이 터널링 절연막(30)이나 블로킹 절연막(50)에 비하여 높은 절연막으로 통상 실리콘질화막(Si3N4)을 사용하며, 기타 실리콘 옥시나이트라이드막(SiON), 실리콘 도트를 포함하는 막, 질화물 도트를 포함하는 막, 강유전체막(ferroelectric layer) 등이 사용될 수 있다. 마지막으로 상기 블로킹 절연막(50)으로는, 통상 실리콘 산화막이 사용되나, 높은 유전 상수를 가지며 에너지 밴드갭이 큰 고유전막이나 금속산화막 등이 사용될 수 있다. 구체적으로 산화 알미늄막(Al2O3), 오산화 탄탈륨막(Ta2O5), 이산화 티타늄막(TiO2), 하프늄 알미늄 산화막(HfAlO, HfAlON), 하프늄 실리콘 산화막(HfSiO, HfSiON)과 같은 물질막을 사용하거나 위와 같은 고유전 물질막의 조합으로 이루어지는 막을 사용할 수 있다.
위와 같이, 게이트 절연막(20)을 구성하는 3층막은 모두 절연성 물질로 이루어지므로, 게이트 절연막(20)으로 소자분리막을 대체할 수 있다. 특히 본 발명에 있어서는, 활성영역이 상대적으로 상부로 돌출되어 형성되어 있으므로 별도의 소자분리막이 없더라도 효과적인 소자간 격리가 이루어질 수 있어, 도 3c와 같이 소자분리막 전체를 리세스시킨 구조를 이용할 수 있다.
도 4d는 본 발명의 다른 실시예에 따른 도면이다. 도 4d를 참조하면, 반도체 기판(10)상에 활성영역을 한정하는 소자분리막(90)이 형성되며, 상기 소자분리막(90)과 활성영역에 속하는 반도체 기판(10)의 상부면을 따라 게이트 절연막(20) 및 금속막(70)과 게이트 도전막(60)이 형성된다. 상기 소자분리막(90)의 상부면이 반도체 기판(10)의 상부면에 비하여 낮게 형성된 것외에, 특히 금속막(70)이 추가되었다. 도 4d는, 상기 금속막(70)이 추가된 구조를 도 4a의 실시예에 적용하여 금속막(70)이 소자분리막(90)이 리세스된 영역의 일부를 채우도록 형성되어 있다. 그러나 금속막(70)은 도 4b 또는 도 4c에 대해서도 적용될 수 있으며, 가령 도 4b에 적용된다면 소자분리막(90)이 리세스된 영역은 터널링 절연막(30)과 전하저장막(40)으로만 채워지고 금속막(70)은 블로킹 절연막(50)의 상부에만 형성된다. 상기 금속막(70)은, 통상 게이트 도전막(60)으로 사용되는 n형 폴리실리콘 보다 일함수가 커야 한다. 구체적으로는 일함수가 4eV 이상인 질화티타늄막(TiN), 질화티타늄실리콘막(TiSiN), 질화탄탈륨막(TaN), 질화텅스텐막(WN), 질화하프뮴막(HfN), 질화탄탈륨실리콘막(TaSiN)이나 이들 막 성분을 조합한 막 등을 사용할 수 있다.
위와 같이 추가된 금속막(70)은 게이트 도전막(60)과 함께 게이트 전극을 구성하며 소거 모드에서 소거 및 쓰기 동작시간을 단축시키는 역할을 수행한다. 앞서 살펴 본 바와 같이, 소거 모드에서는 전하저장막(40) 내의 트랩에 포획된 전자가 터널링 절연막(30)을 통하여 반도체 기판(10)으로 방출되는데, 이 때 게이트 도전막(60)에서 블로킹 절연막(50)을 터널링하여 전하저장막(40)으로 전자가 주입될 수 있다. 이러한 전자는 소거 시간을 지연시키는 요인으로 작용하나, 본 발명의 실시예에서 금속막(70)을 추가함으로써 게이트 도전막(60)과 블로킹 절연막(50) 사이에 높은 전위 장벽을 형성하게 된다. 이로 인하여 전자가 블로킹 절연막(50)을 터널링할 확률은 낮아지게 되고 소거 모드에서의 동작 시간도 단축된다. 도 4d에 도시된 바와 같이 금속막(70)과 폴리실리콘 도전막(60)을 차례로 적층하여 전극을 형성할 수도 있지만, 이와 달리 n형 폴리실리콘에 비하여 높은 일함수를 가지는 금속막(70)만으로도 전극을 형성할 있다.
도 4a 내지 도 4d에 도시된 반도체 메모리 장치를 제조하는 방법에 대해서 살펴본다. 본 발명의 비휘발성 반도체 메모리 장치의 제조방법에서는 소자분리막을 리세스 시키는 단계가 포함됨을 특징으로 한다. 이하에서는 도 4a의 실시예에 대한 제조방법을 도 5a 내지 5e를 참조하면서 살펴볼 것이나, 도 4b 내지 도 4d에 도시된 발명에 대해서도 유사한 제조방법이 적용될 수 있다.
도 5a를 참조하면, 반도체 기판(10)상에 활성영역을 한정하는 소자분리막(90)을 형성한다. 상기 소자분리막(90)은 통상의 얕은 트렌치 분리(STI; Shallow Trench Isolation) 방법에 따라 형성될 수 있다. 가령, 반도체 기판(10)에 산화막과 질화막으로 이루어진 패드 절연막을 형성한 후, 이들을 패터닝하여 반도체 기판(10)의 트렌치가 형성될 영역을 노출시킨다. 이어서 상기 패터닝된 패드 절연막을 마스크로 사용하여 반도체 기판(10)을 식각하여 트렌치를 형성한다. 다음으로 트렌치가 형성된 결과물 전면에 실리콘 산화막(미도시)을 형성하여 트렌치 내벽을 보호한 후, 갭필 성능이 우수한 USG(Undoped Silicate Glass)막이나 HDP(High Density Plasma) 산화막 등으로 트렌치 내부를 매립한다. 이 후 상기 트렌치를 매립한 산화 막을 평탄화하고 패드 절연막 패턴을 제거하면, 도 5a와 같이 활성영영과 비활성영역을 구분하는 소자분리막(90)이 형성된다.
도 5b를 참조하면, 상기 소자분리막(90)을 리세스하여 표면으로부터 일정한 두께를 제거한다. 제거되는 두께는 최초 형성되었던 소자분리막(90) 두께의 5 ~ 20% 범위내에서 결정할 수 있으며, 가령 4000Å 정도의 소자분리막(90)이 형성되었다면 대략 300 ~ 400Å 정도를 리세스 시킬 수 있다. 상기 소자분리막(90)의 식각은 산화막에 대한 건식 또는 습식 식각을 모두 이용할 수 있다. 예컨대 습식 식각을 적용하는 경우, 불화수소(HF)를 이용한 완충용액(BOE; Buffered Oxide Etchant)이나 불화수소를 물로 희석한 용액으로 에치백을 적용한다. 이 때 반도체 기판(10)을 식각액에 담그거나 식각액을 반도체 기판(10)상에 분사하는 방식 등을 이용한다.
본 발명의 비휘발성 반도체 메모리 장치는 반도체 기판(10)이 소자분리막(90)에 비하여 상부로 돌출된 특징이 있다. 그런데 도 5b에서는, 반도체 기판(10)과 소자분리막(90)을 동일한 레벨로 형성한 상태에서, 소자분리막(90)을 리세스하여 소자분리막(90)의 높이를 낮춤으로써 반도체 기판(10)이 돌출되도록 한 것이다. 하지만 유사한 원리로서 반도체 기판(10)과 소자분리막(90)을 동일한 레벨로 형성한 상태에서, 반도체 기판(10)을 선택적 에피택시 방법으로 성장시켜 반도체 기판(10)의 높이를 높힘으로써 반도체 기판(10)이 돌출되도록 할 수도 있다. 아울러 도 4c에 도시된 실시예와 같이 게이트 절연막(20)으로 소자분리막(90)을 대체하는 경우에는, 굳이 소자분리막(90)을 형성할 필요가 없다. 따라서 소자분리막(90)을 형 성한 후 전체를 리세스 시킬 수도 있겠지만, 활성영역을 한정하는 트렌치를 형성한 후 소자분리막(90)의 형성 및 리세스 단계를 생략하고, 곧바로 게이트 절연막(20)과 게이트 도전막(60)을 증착하는 단계(도 5c 및 도 5d 참조)를 적용할 수 있다.
도 5c를 참조하면, 소자분리막(90)이 리세스된 결과물상에 터널링 절연막(30)과 전하저장막(40) 및 블로킹 절연막(50)으로 이루어진 게이트 절연막(20)을 형성한다. 상기 터널링 절연막(30)은 도 5b 상태의 결과물을 열산화하거나 또는 저압화학기상증착(LPCVD; Low Pressure CVD)법에 의해 형성할 수 있다. 다음으로 전하저장막(40)을 형성하는데, 통상의 질화막으로 형성한다면 상기 터널링 절연막(30)을 질화(nitridation) 처리하거나 또는 저압화학기상증착법에 형성할 수 있다. 이어서 상기 전하저장막(40)의 상부로 열산화법 등을 적용하여 블로킹 절연막(50)을 형성한다.
도 5d를 참조하면, 상기 게이트 절연막(20)이 형성된 결과물상에 게이트 도전막(60)을 형성한다. 여기서 도 4d의 실시예와 같이 게이트 도전막(60)에 앞서 별도의 금속막을 형성할 수도 있다. 상기 게이트 도전막(60)은 도핑된 폴리실리콘이거나 또는 상기 도핑된 폴리실리콘과 금속실리사이드로 구성할 수 있다. 상기 폴리실리콘은 화학기상증착법으로 증착하며, 증착 과정에서 불순물을 도핑하거나 또는 증착 후 불순물을 도핑하여 도전성을 갖도록 할 수 있다.
도 5e를 참조하면, 마지막으로 상기 게이트 절연막과 게이트 도전막을 패터닝하고 불순물 이온을 주입하는 등의 일반 공정을 진행한다. 참고로 도 5a 내지 5e에 있어서, 도 5a 내지 도 5d는 게이트 방향의 단면도이며, 도 5e는 비트라인을 따 라 절단한 단면도이다. 도 5e에 도시된 바와 같이, 상기 게이트 도전막과 게이트 절연막을 연속적으로 패터닝하여 게이트 전극(80s, 80w, 80g)을 형성하는데, 여기에느 스트링 선택라인(80s)과 접지 선택라인(80g) 및 복수개의 워드라인(80w)이 포함된다. 이어서 상기 게이트 전극(80s, 80w, 80g)을 이온 주입 마스크로 사용하여 상기 반도체 기판(10)의 불순물 영역(85)에 불순물 이온들을 주입하고 트랜지스터를 형성한다. 이 후 반도체 기판(10)의 전면 상에 층간절연막을 형성하고, 상기 불순물 영역(85)에 접속되는 콘택이나 상기 콘택에 접속된 비트라인을 형성하는 통상의 공정을 거치게 된다.
이상에서 살펴 본 바와 같이 본 발명에 의하면, 반도체 기판상에 균일한 두께의 게이트 절연막을 형성하여, 데이터의 프로그램/소거를 위한 동작시 반도체 기판 활성영역의 중심부와 가장자리를 포함하여 어떠한 위치에서도 동일한 크기의 전계가 작동할 수 있다. 따라서 반도체 기판상의 특정 위치와 상관없이 동일한 속도로 데이터의 프로그램/소거 동작이 이루어지는 등, 반도체 메모리 장치의 성능을 전반적으로 향상시킬 수 있다.

Claims (20)

  1. 반도체 기판의 활성영역을 한정하는 소자분리막과, 상기 소자분리막과 반도체 기판의 상부면을 따라 형성된 터널링 절연막과 전하저장막과 블로킹 절연막으로 이루어진 게이트 절연막 및, 상기 게이트 절연막 상부에 형성된 게이트 도전막을 포함하며;
    상기 소자분리막이 소정 두께로 리세스되어 상기 리세스된 소자분리막 사이로 활성영역에 속하는 반도체 기판의 상부면이 돌출되어 형성되고, 상기 리세스된 소자분리막의 영역은 상기 게이트 절연막에 의해 채워진 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  2. 제 1항에 있어서, 상기 리세스된 소자분리막 영역은 상기 게이트 절연막 중 상기 터널링 절연막과 전하저장막으로만 채워진 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  3. 제 1항에 있어서, 상기 게이트 절연막과 게이트 도전막 사이에 금속막이 더 포함된 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  4. 제 3항에 있어서, 상기 금속막은 상기 리세스된 소자분리막 영역을 채우도록 형성된 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  5. 제 1항 내지 제 4항 중 어느 한 항에 있어서, 상기 소자분리막의 리세스 두께는 전체 두께의 5 ~ 20% 인 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  6. 제 5항에 있어서, 상기 소자분리막의 리세스 두께는 300 ~ 400Å 인 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  7. 제 1항 내지 제 4항 중 어느 한 항에 있어서, 상기 소자분리막 전체를 리세스하여 제거하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  8. 제 1항 내지 제 4항 중 어느 한 항에 있어서, 상기 터널링 절연막은 실리콘 열산화막으로 이루어진 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  9. 제 1항 내지 제 4항 중 어느 한 항에 있어서, 상기 전하저장막은 실리콘질화막, 실리콘 옥시나이트라이드막, 고유전막, 실리콘 도트를 포함하는 막, 실리콘 게르마늄 도트를 포함하는 막, 게르마늄 도트를 포함하는 막, 금속 도트를 포함하는 막, 질화물 도트를 포함하는 막 중 어느 하나인 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  10. 제 1항 내지 제 4항 중 어느 한 항에 있어서, 상기 블로킹 절연막은 실리콘 산화막, 고유전막, 금속산화막 중 어느 하나이거나 상기 막 성분을 2이상 조합하여 이루어진 막인 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  11. 제 1항 내지 제 4항 중 어느 한 항에 있어서, 상기 게이트 도전막은 폴리실리콘으로 이루어진 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  12. 제 3항 또는 제 4항에 있어서, 상기 금속막의 일함수는 4.0 eV 보다 큰 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  13. 제 12항에 있어서, 상기 금속막은 질화티타늄막(TiN), 질화티타늄실리콘막(TiSiN), 질화탄탈륨막(TaN), 질화텅스텐막(WN), 질화하프뮴막(HfN), 질화탄탈륨실리콘막(TaSiN), 티타늄막(Ti), 텅스텐막(W), 이리듐막(Ir, IrO), 백금막(Pt) 중 어느 하나이거나 상기 막 성분을 2이상 조합하여 이루어진 막인 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  14. 반도체 기판상에 소자분리막을 형성하여 활성영역을 한정하는 단계;
    상기 소자분리막을 소정 두께 리세스 하는 단계;
    상기 소자분리막과 활성영역에 속하는 반도체 기판의 상부면을 따라 게이트 절연막과 게이트 도전막을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치의 제조방법.
  15. 제 14항에 있어서, 상기 게이트 절연막은 터널링 절연막과 전하저장막 및 블로킹 절연막으로 이루어진 것을 특징으로 하는 비휘발성 반도체 메모리 장치의 제조방법.
  16. 제 14항에 있어서, 상기 게이트 절연막과 게이트 도전막의 사이에 금속막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치의 제조방법.
  17. 제 14항 내지 제 16항 중 어느 한 항에 있어서, 상기 소자분리막의 리세스 단계는 소자분리막의 소정 두께를 건식 또는 습식 식각하여 이루어지는 것을 특징으로 하는 비휘발성 반도체 메모리 장치의 제조방법.
  18. 제 14항 내지 제 16항 중 어느 한 항에 있어서, 상기 소자분리막의 리세스 단계는 소자분리막 전체를 건식 또는 습식 식각으로 제거하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치의 제조방법.
  19. 반도체 기판상에 활성영역을 한정하는 트렌치를 형성하는 단계;
    상기 트렌치와 활성영역에 속하는 반도체 기판의 상부면을 따라 게이트 절연막과 게이트 도전막을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 반 도체 메모리 장치의 제조방법.
  20. 제 19항에 있어서, 상기 게이트 절연막은 터널링 절연막과 전하저장막 및 블로킹 절연막으로 이루어진 것을 특징으로 하는 비휘발성 반도체 메모리 장치의 제조방법.
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