KR20060085165A - 반도체 웨이퍼 및 반도체장치의 제조방법 및 반도체장치 - Google Patents

반도체 웨이퍼 및 반도체장치의 제조방법 및 반도체장치 Download PDF

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KR20060085165A
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pattern
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타카히로 쿠마카와
마사키 우츠미
요시히로 마츠시마
마사미 마츠우라
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마츠시타 덴끼 산교 가부시키가이샤
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Abstract

반도체기판상에 복수의 반도체소자와 분할영역을 구비하고, 상기 반도체기판의 내부에 개질영역을 갖고, 분할영역의 적어도 일부에 분할유도패턴을 갖고, 상기개질영역을 기점으로 해서 발생되는 벽개를 상기 분할유도패턴으로 유도한다.

Description

반도체 웨이퍼 및 반도체장치의 제조방법 및 반도체장치{SEMICONDUCTOR WAFER AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE AND SEMICONDUCTOR DEVICE}
도1은 본 발명의 제1, 제2, 제3, 및 제4 실시형태에 따른 반도체 웨이퍼의 분할영역인 스크라이브 레인, 및 그 주변을 나타내는 평면도이다.
도2는 본 발명의 제1 실시형태에 따른 반도체 웨이퍼의 단면도이다.
도3의 A~E는 본 발명의 제1 실시형태에 따른 반도체 웨이퍼를 사용한 반도체장치의 제조방법을 나타내는 모식도이다.
도4는 본 발명의 제2 실시형태에 따른 반도체 웨이퍼의 단면도이다.
도5의 A~G는 본 발명의 제2 실시형태에 따른 반도체 웨이퍼를 사용한 분할방법을 나타내는 단면도이다.
도6은 본 발명의 제3 실시형태에 따른 반도체 웨이퍼의 단면도이다.
도7은 본 발명의 제4 실시형태에 따른 반도체 웨이퍼의 단면도이다.
도8은 종래의 반도체기판의 다이싱방법을 나타내는 피레이저 가공물인 반도체 웨이퍼의 스크라이브 레인 및 그 주변을 나타내는 평면도이다.
도9의 A~B는 종래의 반도체기판의 다이싱방법을 나타내는 단면도이다.
본 발명은, 반도체 웨이퍼를 각각의 반도체장치(칩)로 분할하는 다이싱에 관한 것으로, 다이싱시에 치핑이 거의 발생하지 않고, 분할에 필요한 영역으로서의 다이싱 레인의 폭을 좁히는 것을 가능하게 하는 것으로, 특히 레이저 가공에 최적인 반도체 웨이퍼의 구조에 관한 기술이다.
종래, 반도체 웨이퍼의 다이싱 방법에는 블레이드 다이싱의 방법이 가장 일반적으로 이용되어 왔다. 이 블레이드 다이싱에서는, 고속회전하는 환상의 다이싱소(dicing saw)에 의해 반도체 웨이퍼를 다이싱 레인에 있어서 파쇄 가공한다.
이 다이싱 레인은 분할에 필요한 영역이며, 다이싱 소에 의한 실제의 다이싱 폭이다. 다이싱 소는 다이아몬드나 CBN(cubic boron nitride)의 입자를 본드재로 유지하는 것이다.
이 다이싱 소에 의해 반도체 웨이퍼를 다이싱하는 가공기술에 있어서는, 다이싱 소의 사양(다이아몬드 입자의 입경이나 밀도, 또는 본드재 등)이나, 다이싱 소의 회전속도, 이송속도, 컷 깊이 등의 가공조건을 개선하고, 그 최적화를 꾀함으로써, 가공품질을 향상시켜 왔다.
그러나, 다이싱 소의 가공조건을 최적화하는 것에 의한 가공품질의 향상에는 한계가 있다. 특히 이하와 같은 과제에 대해서, 다이싱 소를 사용하는 파쇄가공에서는, 더 이상의 가공품질의 개선은 요구할 수 없게 되어 오고 있다.
(1)파쇄 가공시에 반도체기판의 절단면에 치핑(chipping:깨짐)이 발생함으로 써, 다이싱후에 반도체기판의 기계적 강도가 열화된다.
(2)치핑에 의해 발생한 단편이 더스트로 되어, 다이싱후의 공정에 있어서의 수율이나, 제품의 신뢰성에 악영향을 미친다.
(3)반도체 웨이퍼의 반도체소자의 영역에 치핑이 발생하지 않도록, 다이싱 레인, 즉 다이싱 소에 의한 실제의 다이싱 폭보다, 스크라이브 라인(Scribe grid)의 각 스크라이브 영역(스크라이브 레인이라고도 함)의 폭을 넓게 설정할 필요가 있다.
(4)다이싱 소의 두께는, 그 기계적 강도를 유지하기 위해서, 일반적으로 20㎛이상의 두께가 필요하게 된다.
(5)최근, 반도체의 프로세스 룰(프로세스 사이즈)이 미세화되고, 층간 절연막에 Low-k재료(저유전층간 절연막재료)가 사용되고 있다. 그러나, 일반적으로 Low-k재료는 취약하며, 또한 밀착성이 약하므로, 다이싱시에 데미지를 받으면 층간막박리가 매우 발생하기 쉽다.
최근, 이상의 과제를 해결하는 방법으로서, 레이저광에 의한 가공이 주목되어 오고 있다. 이 가공방법에는, 예를 들면 일본국 특허공보:일본 특허공개 2002-192370호 공보에 기재하는 것이 있다.
이것은, 다광자흡수에 의해 대상물에 개질영역을 형성하는 것이다. 다광자흡수란, 광자의 에너지가 재료의 밴드갭보다 작은 경우에, 즉 광학적으로 투과로 되는 경우라도, 광의 강도를 매우 크게 하면 재료에 흡수가 발생하는 현상이다.
이 레이저 가공방법에 대해서, 도면을 참조해서 설명한다. 도8은 가공 대상 물인 반도체 웨이퍼의 스크라이브 라인(스크라이브 영역) 및 그 주변을 나타내는 평면도이다. 도9A 및 도9B는 레이저 가공중의 도8에 나타내는 b-b'단면도이다.
도8 및 도9A 및 도9B에 있어서, 101은 반도체 웨이퍼, 102는 스크라이브 레인, 102a는 스크라이브 레인의 중심, 103은 레이저광, 104는 개질영역, 105는 개질영역(104)을 기점으로 해서 발생한 절단부(균열)를 나타내고 있다.
먼저, 다광자흡수를 일으키게 하는 조건하에서, 반도체 웨이퍼(101)의 내부에 집광점을 맞춰서 레이저광(103)을 조사한다. 그리고, 다광자흡수를 연속적, 또는 단속적으로 생기게 하면서 스크라이브 레인(102)의 중심(다이싱 레인)(102a)을 따라 레이저광(103)의 집광점을 주사한다. 이 레이저광(103)의 주사에 의해, 반도체 웨이퍼(101)의 내부에 스크라이브 레인(102)을 따라 개질영역(104)을 형성한다.
이 개질영역(104)을 기점으로 해서 벽개를 발생시키고, 이 벽개에 의해 절단부(균열)(105)를 형성하고, 다이싱 레인을 따라 반도체 웨이퍼(101)를 분할함으로써 다이싱한다.
이 때문에, 다이싱 레인에서 벗어난 불필요한 갈라짐, 즉 치핑을 발생시키지 않고 반도체 웨이퍼의 다이싱을 행하는 것이 가능하게 된다. 또, 비교적 작은 외력으로 반도체 웨이퍼(101)를 용이하게 분할할 수 있다. 특히 반도체 웨이퍼(101)가 얇은 경우에는, 특별히 외력을 주지 않아도, 자연스럽게 두께방향으로 갈라진다. 반도체 웨이퍼(101)가 두꺼운 경우에는, 예를 들면 개질영역(104)을 두께방향의 복수 개소에 형성하고, 복수의 개질영역(104)을 평행하게 형성함으로써 용이하게 분할할 수 있다.
이 결과, 치핑에 기인하는 기계적 강도의 저하나, 더스트 발생을 억제할 수 있다. 또, 파쇄 가공과는 달리, 다이싱 폭(다이싱 레인)은 반도체 웨이퍼(101)의 평면방향에 있어서 물리적인 절삭폭이 존재하지 않으므로, 스크라이브 영역을 매우 좁게 하는 것이 가능하다.
그러나, 상술한 선행기술에 있어서는, 이하와 같은 과제가 있다.
(1)최근의 반도체 제조공정에 있어서는, CMP(Chemical Mechanical Polishing:화학적 기계적 연마)에 의한 평탄화 프로세스를 도입하고 있다.
이 때문에, 기본적으로 스크라이브 레인의 영역내에도 층간 절연막이 형성된다. 그러나, Low-k재의 적층 등에서는, 그 층간의 밀착성이 매우 낮고, 개질영역을 기점으로 절단(벽개)할 때의 데미지에 의해 층간 절연막의 계면박리가 발생된다.
(2)또, 개질영역을 기점으로 해서 절단할 경우, 개질영역으로부터 반도체 웨이퍼의 표면까지의 거리가 길수록, 개질영역을 기점으로 해서 발생하는 벽개의 직진성이 손상된다. 이 때문에, 반도체 웨이퍼의 표면에 발생하는 벽개의 직진성이 악화된다.
본 발명의 목적은, 층간 절연막이나 패시베이션 등의 반도체기판과 다른 재료로 이루어지는 표층이 형성된 반도체 웨이퍼에 있어서 개질영역을 기점으로 해서절단할 때에, 층간 절연막 등에 계면박리를 발생시키지 않고, 절단부의 직진성이 우수한 분할을 실현할 수 있는 반도체 웨이퍼를 제공하는 것이다.
상기한 과제를 해결하기 위해서, 본 발명의 반도체 웨이퍼는, 반도체기판상에 적층한 적층부에, 복수의 반도체소자와 상기 복수의 반도체소자를 각각의 반도체장치로 분할하기 위한 분할영역을 구비한 반도체 웨이퍼로서, 벽개가 발생하는 기점이 되는 개질영역을 상기 반도체기판의 내부에 갖고, 상기 벽개의 진전을 유도하기 위한 분할유도패턴이 상기 분할영역의 적어도 일부에 형성되어 이루어지는 것을 특징으로 한다.
또, 상기 분할유도패턴은 상기 적층부를 적층방향으로 관통해서 형성된 것을 특징으로 한다.
또한 상기 분할유도패턴은 연속된 라인상으로 형성된 것을 특징으로 한다.
또한 상기 분할유도패턴은 불연속인 복수의 부분패턴의 집합체에 의해 띠형상으로 형성된 것을 특징으로 한다.
또, 상기 분할유도패턴은 연속해서 라인상으로 형성되는 것과, 불연속인 복수의 부분패턴의 집합체에 의해 띠형상으로 형성되는 것이 복합되어 이루어지는 것을 특징으로 한다.
또, 상기 분할유도패턴은 상기 적층부에 형성된 슬릿을 구비하는 것을 특징으로 한다.
또, 상기 분할유도패턴은 층간 절연막 및 패시베이션을 포함하는 상기 적층부에 있어서 금속층 패턴을 구비하는 것을 특징으로 한다.
또, 상기 금속층 패턴은 비아와 배선층의 스택구조를 이루는 것을 특징으로 한다.
또, 상기 금속층 패턴은 도트상 패턴을 이루는 것을 특징으로 한다.
또, 상기 분할유도패턴이 형성되어 있는 상기 분할영역의 폭이 30㎛이하인 것을 특징으로 한다.
본 발명의 반도체장치의 제조방법은, 반도체기판상에 적층부를 적층해서 반도체 웨이퍼를 형성하는 공정과, 레이저광을 주사하는 공정을 구비하고, 반도체 웨이퍼를 형성하는 공정에 있어서, 상기 적층부에 복수의 반도체소자와 상기 복수의 반도체소자를 각각의 반도체장치로 분할하기 위한 분할영역과 상기 분할영역의 적어도 일부에 형성하는 분할유도패턴을 형성하고, 레이저광을 주사하는 공정에 있어서, 상기 반도체 웨이퍼의 상기 분할영역에 형성된 분할유도패턴을 따라 레이저광을 주사하고, 상기 레이저광의 조사에 의해 상기 반도체기판의 내부에 개질영역을 형성하고, 상기 개질영역을 기점으로 해서 발생되는 벽개를 상기 분할유도패턴에 의해 유도하는 것을 특징으로 한다.
또, 상기 반도체 웨이퍼를 분할하는 공정을 구비하고, 이 공정에 있어서, 상기 분할유도패턴을 따라 기계적 응력을 상기 반도체 웨이퍼에 부여하고, 상기 반도체기판의 내부의 상기 개질영역을 기점으로 해서 발생되는 벽개를 상기 분할유도패턴으로 유도하고, 상기 반도체 웨이퍼를 상기 분할유도패턴을 따라 각각의 반도체장치로 분할하는 것을 특징으로 한다.
또, 상기 레이저광을 주사하는 공정에 있어서, 반도체기판의 내부에 집광점을 맞춰서 레이저광을 조사하고, 다광자흡수에 의해 반도체기판의 내부에 개질영역을 형성하는 것을 특징으로 한다.
또, 상기 레이저광을 주사하는 공정에 있어서, 집광점을 변경해서 복수회의 주사를 행하는 것을 특징으로 한다.
또, 상기 레이저광을 주사하는 공정에 있어서, 상기 분할유도패턴과 접촉하는 위치에 개질영역을 형성하는 것을 특징으로 한다.
본 발명의 반도체장치는, 반도체기판상에 적층된 적층부에 반도체소자 및 분할유도패턴을 갖는 반도체장치로서, 상기 반도체장치의 측면을 이루는 상기 분할유도패턴을 따른 분할면에, 상기 반도체기판에 형성된 개질영역과, 상기 개질영역으로부터 상기 분할유도패턴으로 연장되는 벽개면을 갖는 것을 특징으로 한다.
본 발명에 의하면, 반도체 웨이퍼를 익스팬드 등으로 분할했을 때, 반도체기판의 내부에 형성된 개질영역을 기점으로 해서 벽개가 발생하고, 이 벽개가 반도체기판의 두께방향으로 진전되고, 또한 적층부에 형성된 분할유도패턴을 향해서 진전되므로, 절단부(균열)에 불필요한 사행(蛇行)이 발생하지 않는다.
또, 분할유도패턴이 상기 적층부를 적층방향으로 관통해서 형성됨으로써, 개질영역을 기점으로 해서 발생되는 벽개는, 분할유도패턴을 따라 적층부의 적층방향으로 진전되어서 적층부를 분할하므로, 적층부에 있어서 계면박리가 발생되는 일이 없다.
또, 분할유도패턴이 연속해서 라인상으로 형성됨으로써, 개질영역을 기점으로 해서 발생되는 벽개는, 반도체기판의 두께방향에 있어서 분할유도패턴을 향해서 진전되고, 또한 라인상으로 형성된 분할유도패턴을 따라 진전되어서 적층부를 분할하므로, 직진성이 우수한 분할면이 얻어진다.
또, 분할유도패턴이 불연속인 복수의 부분패턴의 집합체에 의해 띠형상으로 형성됨으로써, 개질영역을 기점으로 해서 발생되는 벽개는 반도체기판의 두께방향에 있어서 분할유도패턴을 향해서 진전된다. 이 때, 오차요인에 의해 돌발적인 사행이 발생되어도, 분할유도패턴이 띠형상을 이루어서 소정폭을 가짐으로써, 분할라인(다이싱 레인)이 띠형상의 분할유도패턴내에 수용된다. 즉 사행에 대한 마진이 얻어지므로, 분할유도패턴에 의한 벽개의 유도를 보다 효과적으로 발휘할 수 있다.
또, 분할유도패턴은 연속해서 라인상으로 형성되는 것과, 불연속인 복수의 부분패턴의 집합체에 의해 띠형상으로 형성되는 것이 복합되어 이루어짐으로써, 띠형상으로 형성된 분할유도패턴에 의한 돌발성의 사행에 대한 마진을 확보하면서, 라인상으로 형성된 분할유도패턴에 의한 직진성을 구현할 수 있다.
여기에서, 분할유도패턴은, 예를 들면 슬릿, 금속층 패턴, 및 비아 등으로 이루어지므로, 그 제작을 위한 특별한 공정을 필요로 하지 않고, 일반적인 반도체 웨이퍼의 공정 중에서 제작할 수 있다.
또, 금속층 패턴이 비아와 배선층의 스택구조를 이룸으로써, 적층부가 층간 절연막에 못을 박는 듯한 상태로 되어 층간 절연막의 밀착성이 향상된다. 이 때문에, 반도체 웨이퍼의 분할시에 계면박리가 발생되는 것을 억제하는 효과가 얻어짐과 아울러, 반도체 웨이퍼를 분할하기 위한 에너지 전파를 스택방향으로 조장함으로써, 보다 분할성을 좋게 할 수 있다.
또, 금속층 패턴의 형상을 도트상으로 함으로써, 금속층 패턴과, 금속층 패턴을 덮고 있는 층간 절연막의 접촉면적이 증가된다. 이 때문에, 계면의 밀착성이 향상되어, 반도체 웨이퍼의 분할시에 계면박리가 발생되는 것을 억제하는 효과가 얻어진다.
또, 본 발명에 의하면, 반도체 웨이퍼를 분할할 때, 벽개에 불필요한 사행이 발생되지 않으므로, 분할영역의 폭은 30㎛이하로 하는 것이 가능하게 된다. 이 때문에, 반도체 웨이퍼에 있어서 본래적으로는 불필요한 영역인 분할영역의 점유면적을 대폭 삭감하는 것이 가능하다.
본 발명의 반도체장치의 제조방법에 의하면, 레이저광은 분할유도패턴을 따라 주사하므로, 레이저광의 가공점(개질영역)과 분할유도패턴은 적층부의 적층방향에 있어서 겹쳐지도록 형성된다.
따라서, 반도체 웨이퍼가 분할될 때, 개질영역을 기점으로 해서 발생되는 벽개는 용이하게 분할유도패턴을 향해서 진전되고, 분할유도패턴으로부터 벗어나서 불필요하게 사행되는 일이 없다.
또, 반도체 웨이퍼를 분할하는 공정에 있어서, 상기 분할유도패턴을 따라 기계적 응력을 반도체 웨이퍼에 부여함으로써, 반도체 웨이퍼에 가해진 기계적 응력이 개질영역에 작용하여, 개질영역으로부터 분할유도패턴으로 벽개가 진전되어서 반도체 웨이퍼가 용이하게 분할된다.
여기에서, 레이저광을 주사하는 공정에 있어서, 반도체기판 내부에 집광점을 맞춰, 반도체기판내에 개질영역을 형성함으로써, 레이저 가공시의 용융물의 비산을 방지할 수 있다.
또, 레이저광을 주사하는 공정에 있어서, 집광점을 변경해서 복수회의 주사 를 행함으로써, 반도체기판내의 깊이가 다른 위치에 개질영역이 복수개 형성되므로, 예를 들면 두꺼운 반도체 웨이퍼 등에 있어서도 용이하게 분할이 가능해진다.
또, 레이저광을 주사하는 공정에 있어서, 분할유도패턴과 접촉하는 위치에 개질영역을 형성함으로써, 벽개가 확실하게 분할유도패턴을 따라 진전되어, 분할면의 품질이 매우 양호한 것으로 된다.
본 발명의 반도체장치에 의하면, 반도체장치의 측면은, 반도체기판에 형성된 개질영역과, 상기 개질영역으로부터 상기 분할유도패턴으로 연장되는 벽개면을 가짐으로써, 분할유도패턴을 따라 정연하게 연장된 분할면으로 된다. 이 때문에, 종래의 다이싱 소를 이용하여 파쇄된 면을 갖는 반도체장치와 비교해서, 매우 치핑이 적고, 기계적 강도가 우수함과 아울러, 매우 치수 정밀도가 높은 반도체장치로 된다.
(실시예)
이하에, 본 발명의 반도체 웨이퍼의 실시형태를 도면을 참조해서 설명한다.
(제1 실시형태)
도1은 반도체 웨이퍼의 분할영역인 스크라이브 레인, 및 그 주변을 나타내는 평면도, 도2는 도1에 있어서의 a-a' 단면도이다.
도1 및 도2에 있어서, 1은 반도체 웨이퍼, 2는 반도체 디바이스(반도체소자), 3은 스크라이브 레인(분할영역), 4는 실리콘 등의 반도체기판, 5는 실리콘 산화막이나 유기 유리로 대표되는 층간 절연막, 6은 실리콘 나이트라이드나 폴리이미드 등의 패시베이션, 7은 라인상 분할유도패턴, 8은 띠형상 분할유도패턴을 나타내고 있다.
도1에 나타내듯이, 반도체 웨이퍼(1)에는 반도체기판(4) 상에 적층된 적층부에 복수의 반도체 디바이스(2) 및 스크라이브 레인(3)이 형성되어 있다. 이들 복수의 반도체 디바이스(2)는 그 상호간이 스크라이브 레인(3)에 의해 구획되어 있다. 스크라이브 레인(3)은, 반도체 웨이퍼(1)로부터 각 반도체 디바이스(2)를 각각으로 분할할 때의 분할영역이다.
또한 도2에 나타내듯이, 스크라이브 레인(3)에는 분할유도패턴(20)이 적층부를 적층방향으로 관통해서 형성되어 있으며, 분할유도패턴(20)은 라인상 분할유도패턴(7) 및 띠형상 분할유도패턴(8)이 복합되어 이루어진다. 띠형상 분할유도패턴(8)은 라인상 분할유도패턴(7)을 중심으로 해서 그 양측에 띠형상으로 형성되어 있다.
라인상 분할유도패턴(7)은 연속된 라인상을 이루고, 층간 절연막(5)을 적층한 적층부에 금속층 패턴을 구비한다. 금속층 패턴은 층간 절연막(5)을 관통해서 형성되어 있으며, 라인 비아(7a)와, 배선층으로 형성된 배선패턴(7b)의 스택구조를 이룬다. 라인 비아(7a) 및 배선패턴(7b)은 라인상 분할유도패턴(7)을 따라 연속되는 형상을 이룬다.
여기에서, 라인 비아(7a)에는, 예를 들면 텅스텐, 구리, 알루미늄, 또는 폴리실리콘 등이 이용된다. 또, 배선패턴(7b)에는, 알루미늄, 구리 등이 이용된다.
띠형상 분할유도패턴(8)은 불연속인 복수의 부분패턴의 집합체에 의해 형성되어 띠형상을 이루고, 각 부분패턴은 층간 절연막(5)을 적층한 적층부에 금속층 패턴을 구비한다. 금속층 패턴은 층간 절연막(5)을 관통해서 형성되어 있으며, 비아(8a)와, 배선층으로 형성된 도트패턴(8b)의 스택구조를 이룬다. 비아(8a) 및 도트패턴(8b)은 부분패턴 마다 불연속인 형상을 이룬다.
여기에서, 비아(8a)에는, 라인 비아(7a)와 동일한 재료가 이용되며, 도트패턴(8b)에는 배선패턴(7b)과 동일한 재료가 이용된다.
또, 반도체 웨이퍼(1)의 최상층에는 패시베이션(6)이 형성되어 있으며, 분할유도패턴(20)의 상면을 포함하는 스크라이브 레인(3)의 영역에는 슬릿상으로 패시베이션(6)이 개구되어 있다.
여기에서는, 패시베이션(6)의 개구가 스크라이브 레인(3)의 전폭에 걸쳐 형성되어 있지만, 라인상 분할유도패턴(7)에 대응하는 부위에만 개구시켜도 문제는 없다.
다음에 도3의 A~E를 참조해서 본 발명의 반도체 웨이퍼를 사용한 반도체장치의 제조방법을 설명한다. 도3의 A~E는 도2의 반도체 웨이퍼(1)에 의한 반도체장치의 제조방법을 나타내는 모식도이다.
도3의 A~E에 있어서, 9는 레이저광, 10은 레이저광에 의해 가공된 개질영역, 11은 분할시에 발생된 층간 절연막(5) 사이에 있어서의 계면박리를 나타내는 것이며, 다른 부재는 도1 및 도2에 있어서 나타내는 것과 동일하므로 설명을 생략한다.
먼저, 도3의 B에 나타내듯이, 반도체 웨이퍼(1)에 반도체기판(4)의 측으로부터 레이저광(9)을 조사한다. 이 레이저광(9)의 조사는 반도체기판(4)을 투과하는 파장의 레이저광(9)을 이용하여 반도체기판(4)의 내부에 집광점을 맞춰서 행하고, 다광자흡수를 발생시킨다.
그리고, 라인상 분할유도패턴(7)을 따라 레이저광(9)을 주사한다. 이 주사는 반도체 웨이퍼(1)의 두께방향에 있어서 라인상 분할유도패턴(7)과 겹쳐지도록 행한다. 이 레이저광(9)의 주사에 의해, 도3의 C에 나타내듯이, 개질영역(10)을 형성한다.
다음에 도3의 D에 나타내듯이, 반도체 웨이퍼(1)에 익스팬드 등에 의해 외력을 가함으로써, 개질영역(10)을 기점으로 발생되는 벽개(21)를 성장시킨다. 이 때 벽개(21)는 반도체 웨이퍼(1)의 두께방향에 있어서 라인상 분할유도패턴(7)을 향해서 진전된다. 이것은, 복수의 요소의 접점에 응력이 집중되는 현상을 이용한 것이다.
도3의 E에 나타내듯이, 적층부에 도달한 벽개(21)가 라인상 분할유도패턴(7)의 측벽(22)을 따라 적층부를 적층방향으로 진전해서 분할에 이른다.
이 때, 층간 절연막(5)이 Si0C, SiC 등의 Low-k 재료 등을 사용하고 있는 경우에는, 층간 절연막(5) 사이의 밀착강도가 약하기 때문에, 분할시의 데미지로 계면박리(11)가 발생되는 경우가 있다. 그러나, 띠형상 분할유도패턴(8)에 의해 계면박리(11)의 진행이 억제되므로, 계면박리(11)는 띠형상 분할유도패턴(8)을 넘는 일은 없다.
이렇게, 반도체 웨이퍼(1)의 분할은, 개질영역(10)을 기점으로 해서 발생되는 벽개가 형성되는 벽개면, 즉 라인상 분할유도패턴(7)의 측벽(22)을 따라 연장되는 벽개면에 있어서 행해진다. 이 때문에, 분할을 위한 가공폭(다이싱 레인)은 물 리적인 폭을 가지지 않고, 스크라이브 레인(3)을 좁게 할 수 있다. 또한 띠형상 분할유도패턴(8)에 의해 계면박리(11)를 억제할 수 있다. 따라서, 불필요한 치핑, 계면박리나 사행을 억제하면서 반도체 웨이퍼(1)의 분할을 행하는 것이 가능하다.
본 발명자들의 시산(試算)에 의하면, 사용하고 있는 층간 절연막재료나 구조에도 의하지만, 본 실시형태의 분할유도패턴(20)에 의해, 스크라이브 레인(3)을 15㎛∼30㎛폭까지 좁게 할 수 있는 것을 확인하고 있다.
상술한 바와 같이, 반도체 웨이퍼(1)의 벽개 위치는, 반도체의 제조공정 중에서 매우 높은 위치 정밀도로 형성된 라인상 분할유도패턴(7)에 의해 결정된다. 이 때문에, 반도체 웨이퍼(1)를 분할해서 얻어지는 반도체장치는, 그 측면에 반도체기판(4)에 형성된 개질영역(10)과, 개질영역(10)으로부터 분할유도패턴(20)으로 연장된 벽개면을 가짐으로써, 반도체장치의 측면은 분할유도패턴(20)을 따라서 정연하게 연장된 분할면으로 된다. 따라서, 종래의 다이싱 소를 이용하여 파쇄된 면을 갖는 반도체장치에 비해, 매우 치핑이 적고, 기계적 강도가 우수함과 아울러, 매우 치수정밀도가 높은 반도체장치로 된다.
(제2 실시형태)
도4는 본 발명의 제2 실시형태를 나타내는 것이며, 도1에 있어서의 a-a' 단면도이다. 또, 도5의 A~G는 도4의 반도체 웨이퍼(1)에 의한 반도체장치의 제조방법을 나타내는 모식도이다.
도1, 도4 및 도5의 A~G에 있어서, 12는 패시베이션(6)에 형성된 슬릿이며, 다른 부재는 도1 및 도2에 있어서 나타내는 것과 동일하므로 설명을 생략한다.
본 실시형태에서는 제1 실시형태와 달리, 분할유도패턴(20)에는 띠형상 분할유도패턴을 형성하고 있지 않다. 분할유도패턴(20)은 라인상 분할유도패턴(7)과 라인상 분할유도패턴(7)을 따른 슬릿(12)으로 이루어지고, 라인상 분할유도패턴(7)은 라인 비아(7a)만의 스택구조로 되어 있다.
이것은 예를 들면 층간 절연막(5) 사이의 밀착성이 높고, 층간 막박리 등의 우려가 없는 경우 등에 이용됨과 아울러, 도5의 A~G에 나타내는 제조방법에 적합하다.
도5의 A~G에 나타내는 제조방법에 있어서는, 도5의 B에 나타내듯이, 반도체 웨이퍼(1)에 반도체기판(4)의 측으로부터 레이저광(9)을 조사한다. 이 레이저광(9)의 조사는 반도체기판(4)을 투과하는 파장의 레이저광(9)을 이용하여 라인상 분할유도패턴(7)에 접촉하는 위치에 집광점을 맞춰서 행해서 다광자흡수를 발생시킨다.
그리고, 라인상 분할유도패턴(7)을 따라 레이저광(9)을 주사한다. 이 주사는 반도체 웨이퍼(1)의 두께방향에 있어서 라인상 분할유도패턴(7)과 겹쳐지도록 행한다. 이 레이저광(9)의 주사에 의해, 도5의 C에 나타내듯이, 개질영역(10a)을 형성한다.
그 후에 도5의 D에 나타내듯이, 레이저광(9)의 집광점을 벗어나서, 다시 라인상 분할유도패턴(7)을 따라 레이저광(9)을 주사하고, 도5의 E에 나타내는 개질영역(10b)을 형성한다.
다음에, 도5의 F에 나타내듯이, 익스팬드 등에 의해 외력을 가하고, 도5의 G에 나타내듯이, 개질영역(10a 및 10b)을 기점으로 발생되는 벽개(21)에 의해 반도 체 웨이퍼(1)를 분할하여 반도체장치를 형성한다.
이 방법에 의하면, 개질영역(10a 또는 10b)으로부터 발생되는 벽개(21)는 라인상 분할유도패턴(7)을 따라 확실하게 연장되게 되어, 보다 정밀도가 높은 반도체장치를 얻을 수 있음과 아울러, 반도체 웨이퍼(1)의 두께가 큰 경우에도 고정밀도로 분할하는 것이 가능하다. 또한, 물론, 본 실시형태에 있어서, 제1 실시형태에 있어서의 띠형상 분할유도패턴을 형성하는 것은 가능하다.
(제3 실시형태)
도6은 본 발명의 제3 실시형태를 나타내는 것으로, 도1에 있어서의 a-a' 단면도이다. 도6에 있어서는, 제1 실시형태와 달리, 라인상 분할유도패턴을 형성하지 않고, 띠형상 분할유도패턴(8)에 의해서만 분할유도패턴(20)을 형성하고 있다.
여기에서 도트패턴(8b)은, 격자상으로 배열되어 있지만, 특별히 행렬이 정렬되어 있지 않아도 상관없고, 예를 들면 지그재그로 배치되어도 좋다. 또, 비아(8a)만의 스택구조나, 비아(8a)를 형성하지 않은 도트패턴(8b)만의 구조이어도 물론 상관없다.
또한, 본 실시형태에 있어서는, 도트패턴(8b)의 집합으로 띠형상 분할유도패턴(8)을 구성하고 있지만, 제2 실시형태에 나타내는 라인상 분할유도패턴(7)을 복수개 병형해서 배치하는 구성으로 해도 좋다.
(제4 실시형태)
도7은, 본 발명의 제4 실시형태를 나타내는 것으로, 도1에 있어서의 a-a' 단면도이다.
도7에 있어서는, 제2 실시형태와 달리, 라인상 분할유도패턴(7)의 라인 비아(7a)를 층간 절연막(5)의 최표층까지 관통시키고 있지 않다. 이것은, 예를 들면 비아가 구리 등의 부식되기 쉬운 재료로 이루어지므로 반도체 웨이퍼(1)의 표면에 노출시키는 것이 부적절한 경우에 유효하다.
또, 상술한 실시형태에서는 특별히 도시하고 있지 않지만, 반도체기판(4)에 LOCOS(Local 0xidantion of Silicon)이나, STI(Shal1ow Trench Isolation)라고 불리는 소자분리구조나, 폴리실리콘 등으로 형성된 게이트 및 배선 등을 형성해도 상관없고, 반도체기판(4)으로서는, SiGe기판이나, GaAs기판 등의 화합물 반도체기판이어도 물론 상관없다.
이상과 같이 본 발명에 의하면, 층간 절연막이나 패시베이션 등의 반도체기판과 다른 재료로 이루어지는 표층이 형성된 반도체 웨이퍼에 있어서 개질영역을 기점으로 해서 절단할 때에, 층간 절연막 등에 계면박리를 발생시키지 않고, 절단부의 직진성이 우수한 분할을 실현할 수 있다.

Claims (16)

  1. 반도체기판상에 적층된 적층부에, 복수의 반도체소자와 상기 복수의 반도체소자를 각각의 반도체장치로 분할하기 위한 분할영역을 구비한 반도체 웨이퍼로서, 벽개가 발생되는 기점이 되는 개질영역을 상기 반도체기판의 내부에 갖고, 상기 벽개의 진전을 유도하기 위한 분할유도패턴이 상기 분할영역의 적어도 일부에 형성되어 이루어지는 것을 특징으로 하는 반도체 웨이퍼.
  2. 제1항에 있어서, 상기 분할유도패턴은 상기 적층부를 적층방향으로 관통해서 형성된 것을 특징으로 하는 반도체 웨이퍼.
  3. 제1항에 있어서, 상기 분할유도패턴은 연속된 라인상으로 형성된 것을 특징으로 하는 반도체 웨이퍼.
  4. 제1항에 있어서, 상기 분할유도패턴은 불연속인 복수의 부분패턴의 집합체에 의해 띠형상으로 형성된 것을 특징으로 하는 반도체 웨이퍼.
  5. 제1항에 있어서, 상기 분할유도패턴은 연속해서 라인상으로 형성되는 것과, 불연속인 복수의 부분패턴의 집합체에 의해 띠형상으로 형성되는 것이 복합되어 이루어지는 것을 특징으로 하는 반도체 웨이퍼.
  6. 제1항에 있어서, 상기 분할유도패턴은 상기 적층부에 형성된 슬릿을 구비하는 것을 특징으로 하는 반도체 웨이퍼.
  7. 제1항에 있어서, 상기 분할유도패턴은 층간 절연막 및 패시베이션을 포함하는 상기 적층부에 있어서 금속층 패턴을 구비하는 것을 특징으로 하는 반도체 웨이퍼.
  8. 제7항에 있어서, 상기 금속층 패턴은 비아와 배선층의 스택구조를 이루는 것을 특징으로 하는 반도체 웨이퍼.
  9. 제7항에 있어서, 상기 금속층 패턴은 도트상 패턴을 이루는 것을 특징으로 하는 반도체 웨이퍼.
  10. 제1항에 있어서, 상기 분할유도패턴이 형성되어 있는 상기 분할영역의 폭이 30㎛이하인 것을 특징으로 하는 반도체 웨이퍼.
  11. 반도체기판상에 적층부를 적층해서 반도체 웨이퍼를 형성하는 공정과 레이저광을 주사하는 공정을 구비하고, 반도체 웨이퍼를 형성하는 공정에 있어서, 상기 적층부에 복수의 반도체소자와 상기 복수의 반도체소자를 각각의 반도체장치로 분 할하기 위한 분할영역과 상기 분할영역의 적어도 일부에 형성되는 분할유도패턴을 형성하고, 레이저광을 주사하는 공정에 있어서, 상기 반도체 웨이퍼의 상기 분할영역에 형성된 분할유도패턴을 따라 레이저광을 주사하고, 상기 레이저광의 조사에 의해 상기 반도체기판의 내부에 개질영역을 형성하고, 상기 개질영역을 기점으로 해서 발생되는 벽개를 상기 분할유도패턴에 의해 유도하는 것을 특징으로 하는 반도체장치의 제조방법.
  12. 제11항에 있어서, 상기 반도체 웨이퍼를 분할하는 공정을 구비하고, 이 공정에 있어서, 상기 분할유도패턴을 따라 기계적 응력을 상기 반도체 웨이퍼에 부여하고, 상기 반도체기판의 내부의 상기 개질영역을 기점으로 해서 발생되는 벽개를 상기 분할유도패턴으로 유도하고, 상기 반도체 웨이퍼를 상기 분할유도패턴을 따라 각각의 반도체장치로 분할하는 것을 특징으로 하는 반도체장치의 제조방법.
  13. 제11항에 있어서, 상기 레이저광을 주사하는 공정에 있어서, 반도체기판의 내부에 집광점을 맞춰서 레이저광을 조사하고, 다광자흡수에 의해 반도체기판의 내부에 개질영역을 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  14. 제13항에 있어서, 상기 레이저광을 주사하는 공정에 있어서, 집광점을 변경해서 복수회의 주사를 행하는 것을 특징으로 하는 반도체장치의 제조방법.
  15. 제13항에 있어서, 상기 레이저광을 주사하는 공정에 있어서, 상기 분할유도패턴과 접촉하는 위치에 개질영역을 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  16. 반도체기판상에 적층된 적층부에 반도체소자 및 분할유도패턴을 갖는 반도체장치로서, 상기 반도체장치의 측면을 이루는 상기 분할유도패턴을 따른 분할면에, 상기 반도체기판에 형성된 개질영역과, 상기 개질영역으로부터 상기 분할유도패턴으로 연장되는 벽개면을 갖는 것을 특징으로 하는 반도체장치.
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