KR20060074191A - 반도체 소자의 소자 분리막 형성방법 - Google Patents

Abstract

본 발명은 높은 종횡비를 갖는 소자분리막을 형성할 때에 발생되는 모트(moat)의 크기를 감소시킬수 있는 반도체 소자의 소자분리막 형성방법에 관한 것으로, 이를 위해, 본 발명에서는 기판 상에 패드 산화막을 증착하는 단계; 상기 패드 산화막과 상기 기판의 일부를 식각하여 트렌치를 형성하는 단계; 상기 트렌치가 매립되도록 HARP 산화막을 형성하는 단계; 상기 HARP 산화막을 상기 패드 산화막의 하부까지 일정 깊이 리세스시키는 단계; 리세스된 상기 HARP 산화막 상에 HDP 산화막을 증착하여 리세스된 깊이를 상기 HDP 산화막으로 매립시키는 단계; 상기 패드 산화막을 제거하는 단계를 포함하는 반도체 소자의 소자 분리막 형성방법을 제공한다.

반도체 소자, 소자분리막, HARP 산화막, HDP 산화막, 모트

Description

반도체 소자의 소자 분리막 형성방법{METHOD FOR FORMING ISOLATION FILM IN SEMICONDUCTOR DEVICE}

도 1은 종래기술에 따른 반도체 소자의 소자 분리막 형성방법을 설명하기 위해 도시된 단면도.

도 2a 내지 도 2g는 본 발명의 바람직한 제1 실시예에 따른 반도체 소자의 소자 분리막 형성방법을 나타낸 공정단면도.

도 3a 내지 도 3f는 본 발명의 바람직한 제2 실시예에 따른 반도체 소자의 소자 분리막 형성방법을 나타낸 공정단면도.

〈도면의 주요 부분에 대한 부호의 설명〉

10, 20 : 반도체 기판

11, 21 : 패드 산화막

13, 23 : HARP 산화막

14 : 트렌치

15, 24 : HDP 산화막

A, B : 모트

본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 특히 STI(Shallow Trench Isolation) 공정을 이용하는 반도체 소자의 소자분리막 형성방법에 관한 것이다.

전통적으로 소자분리 공정으로 널리 사용된 LOCOS(LOCal Oxidation of Silicon) 공정은 근본적으로 버즈 비크(Bird's beak)로부터 자유로울 수 없으며, 버즈비크에 의한 활성영역의 감소로 인하여 초고집적 반도체 소자에 적용하기 어렵게 되었다. 이에 따라, 최근에는 STI(Shallow Trench Isolation) 공정이 제안되어 사용되고 있다. STI 공정은 반도체 소자의 디자인 룰(design rule)의 감소에 따른 필드 산화막의 열화와 같은 공정의 불안정한 요인을 근본적으로 해결할 수 있으며, 활성영역의 확보에 유리한 소자분리 공정으로 부각되어 현재 가장 널리 사용되고 있다.

STI 공정은 실리콘 기판에 트렌치(trench)를 형성한 후 고밀도플라즈마(high density plasma; 이하, HDP라 함) 산화막을 화학기상증착(chemical vapor deposition; 이하, CVD라 함) 방식으로 증착하고, 화학 기계적 연마(chemical mechanical polishing; 이하, CMP라 함)공정을 실시함으로써 트렌치에 HDP 산화막을 매립하는 공정으로 이루어진다.

그러나, HDP 산화막을 이용한 STI 공정은 높은 종횡비를 갖는 트렌치 형성시 에는 HDP 산화막을 트렌치 내에 보이드(void)와 같은 공극없이 매립하는데 어려움이 따른다. 이에 따라, HDP 산화막을 대신하여 HARP(High Aspect Ratio Process) 산화막을 적용하였다. HARP 산화막은 기존의 O₃-TEOS 막과 동일하나 증착률을 기존보다 느리게 한 것으로 높은 종횡비를 갖는 트렌치에 매립이 잘되므로, 높은 종횡비를 갖는 소자분리막 형성시 매립용 산화막으로 많은 실험이 이루어지고 있는 실정이다.

그러나, 이러한 HARP 산화막은 O₃-TEOS 막과 동일한 막질로 이루어져, 트렌치를 매립하는데 있어서 기존의 HDP 산화막보다 습식 식각율이 높아 HDP 산화막을 이용하여 STI 공정을 실시할때보다 도 1에서와 같이, 모트(moat)('A' 부위 참조) 발생이 더 커지게 되므로 소자 특성을 열화시키는 문제점이 있다. 또한, HARP 산화막을 증착한 후 HARP 산화막의 밀도를 높이기 위한 어닐(anneal)공정을 실시하면, 트렌치가 형성된 실리콘 기판의 내측벽이 산화되는 문제점이 발생하거나 트렌치 내에 라이너 질화막이 있는 경우에는 라이너 질화막이 산화되는 문제가 발생하여 소자 특성을 열화시킨다.

한편, 도 1에 도시되었으나 미설명된 '1'은 실리콘 기판이고, '2'는 HARP 산화막이다.

따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으 로서, 높은 종횡비를 갖는 소자 분리막 형성공정시 발생되는 모트(moat)를 방지하여 소자 특성을 향상시킬수 있는 반도체 소자의 소자 분리막 형성방법을 제공하는데 그 목적이 있다.

상기에서 설명한 목적을 달성하기 위한 일측면에 따른 본 발명은, 기판 상에 패드 산화막을 증착하는 단계와, 상기 패드 산화막과 상기 기판의 일부를 식각하여 트렌치를 형성하는 단계와, 상기 트렌치가 매립되도록 HARP 산화막을 형성하는 단계와, 상기 HARP 산화막을 상기 패드 산화막의 하부까지 일정 깊이 리세스시키는 단계와, 리세스된 상기 HARP 산화막 상에 HDP 산화막을 증착하여 리세스된 깊이를 상기 HDP 산화막으로 매립시키는 단계와, 상기 패드 산화막을 제거하는 단계를 포함하는 반도체 소자의 소자 분리막 형성방법을 제공한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 다양한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

제1 실시예

도 2a 내지 도 2g는 본 발명의 바람직한 제1 실시예에 따른 반도체 소자의 소자 분리막 형성방법을 도시한 단면도들이다. 여기서, 도 2a 내지 도 2g에 도시된 참조부호들 중 서로 동일한 참조부호는 동일한 기능을 수행하는 동일 구성요소이다.

먼저, 도 2a에 도시된 바와 같이, 반도체 기판(10) 상에 패드 산화막(11)을 증착하고, 소자 분리영역(미도시)이 오픈(open)된 구조의 포토레지스트 패턴(미도시)을 식각 마스크로 하여 패드 산화막(11)과 반도체 기판(10)을 순차적으로 식각한다. 이로써, 반도체 기판(10)의 소정 영역에는 일정한 슬로프(slope)를 갖는 트렌치(12)가 형성된다.

이어서, 도 2b에 도시된 바와 같이, 트렌치(12)가 형성된 결과물 상에 트렌치(12)가 매립되도록 HARP(high aspect ratio process) 산화막(13)을 증착한다. 이후에는, HARP 산화막(13)의 밀도를 높이기 위하여 어닐(anneal)공정을 실시할 수도 있다. 이때, 어닐공정은 건식 또는 습식방식으로 진행할 수 있다. 한편, HARP 산화막(13)은 산화막 계열로 이루어진다.

이어서, 도 2c에 도시된 바와 같이, CMP(chemical mechanical polishing) 공정 또는 에치백(etch back) 방식으로 평탄화 공정을 실시하여 HARP 산화막(13)을 평탄화한다.

이어서, 도 2d에 도시된 바와 같이, 습식 식각공정을 실시하여 패드 산화막(11)의 하부까지 HARP 산화막(13)을 리세스(recess)시킴으로써 후속 공정을 통해 형성될 HDP 산화막(15; 도 2g 참조)의 종횡비를 낮춘다. 이때, HARP 산화막(13)의 리세스 공정은 습식식각공정으로 실시한다.

이어서, 도 2e에 도시된 바와 같이, 리세스된 HARP 산화막(13)을 포함한 결과물 상에 HDP 산화막(15)을 증착한다.

이어서, 도 2f에 도시된 바와 같이, CMP 공정을 실시하여 HDP 산화막(15)을 평탄화하여 패드 산화막(11)과 HDP 산화막(15) 간의 표면단차를 없앤다.

이어서, 도 2g에 도시된 바와 같이, 패드 산화막(11)을 제거하기 위하여 세정공정을 실시한다. 이때, 세정공정은 DHF(Diluted HF) 또는 BOE(Buffered Oxide Etchant) 용액을 이용하여 실시한다. 여기서, HARP 산화막(13)보다 고밀도인 HDP 산화막(15)이 존재하므로 모트('B' 부위 참조)의 크기가 감소된다.

제2 실시예

도 3a 내지 도3e는 본 발명의 바람직한 제2 실시예에 따른 반도체 소자의 소자분리막 형성방법을 나타낸 공정단면도들이다. 여기서, 도 3a 내지 도 3f는 도시된 참조부호들 중 서로 동일한 참조부호는 동일한 기능을 하는 수행하는 동일 요소이다.

먼저, 도 3a에 도시된 바와 같이, 반도체 기판(20) 상에 패드 산화막(21)을 증착한 후 포토리소그래피 공정을 실시하여 반도체 기판(20)의 소정 영역에 트렌치(22)를 형성한다.

이어서, 도 3b에 도시된 바와 같이, 트렌치(22)가 형성된 결과물 상에 트렌치(22)가 매립되도록 HARP(high aspect ratio process) 산화막(23)을 증착한다. 이후에는, HARP 산화막(23)의 밀도를 높이기 위하여 어닐공정을 실시할 수도 있다. 이때, 어닐공정은 건식방식 또는 습식방식으로 실시한다.

이어서, 도 3c에 도시된 바와 같이, 식각공정을 실시하여 HARP 산화막(23)을 패드 산화막(11)의 하부까지 리세스시킴으로써 후속 공정을 통해 형성될 HDP 산화막(24; 도 2g 참조)의 종횡비를 낮춘다. 이때, HARP 산화막(23)의 리세스시키는 공 정은 에치백 공정으로 실시한다.

이어서, 도 3d에 도시된 바와 같이, 리세스된 HARP 산화막(23)을 포함한 결과물 상에 HDP 산화막(24)을 증착한다.

이어서, 도 3e에 도시된 바와 같이, CMP 공정을 실시하여 HDP 산화막(24)을 평탄화하여 패드 산화막(21)과 HDP 산화막(24) 간의 표면단차를 없앤다.

이어서, 도 3f에 도시된 바와 같이, 패드 산화막(21)을 제거하기 위하여 세정공정을 실시한다. 이때, HARP 산화막(23)보다 고밀도인 HDP 산화막(24)이 존재하므로 모트('B' 부위 참조)의 크기가 감소된다.

즉, 본 발명의 제1 및 제2 실시예에 따르면, 반도체 소자의 소자분리막 형성시 1차로 기판에 형성된 트렌치에 HARP 산화막을 갭필하고 이를 일정깊이 리세스시킨후, 2차로 리세스된 부위에 HDP 산화막을 갭필함으로써, HDP 산화막의 종횡비를 낮추면서 패드 산화막 제거를 위한 세정공시시 발생하는 모트의 크기를 감소시킬 수 있다.

본 발명의 기술 사상은 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

이상에서 설명한 바와 같이, 본 발명에 의하면, 반도체 소자의 소자 분리막 형성공정에 있어서, 기판에 형성된 트렌치가 매립되도록 HARP 산화막을 증착한 후 평탄화 공정과 습식식각공정 또는 에치백 공정을 실시하여 HARP 산화막을 일정 깊이로 리세스시키고, 그 상부에 HDP 산화막을 증착함으로써 HDP 산화막의 종횡비를 낮추면서 패드 산화막 제거를 위한 세정공시시 발생하는 모트의 크기를 감소시켜 안정적으로 소자 분리막을 형성할 수 있다. 따라서, 반도체 소자의 수율을 향상시킬 수 있다.

Claims (7)

1. 기판 상에 패드 산화막을 증착하는 단계;

   상기 패드 산화막과 상기 기판의 일부를 식각하여 트렌치를 형성하는 단계;

   상기 트렌치가 매립되도록 HARP 산화막을 형성하는 단계;

   상기 HARP 산화막을 상기 패드 산화막의 하부까지 일정 깊이 리세스시키는 단계;

   리세스된 상기 HARP 산화막 상에 HDP 산화막을 증착하여 리세스된 깊이를 상기 HDP 산화막으로 매립시키는 단계; 및

   상기 패드 산화막을 제거하는 단계;

   를 포함하는 반도체 소자의 소자 분리막 형성방법.
2. 제 1 항에 있어서,

   상기 HARP 산화막을 리세스시키는 공정은 습식식각공정 또는 에치백 공정으로 실시하는 반도체 소자의 소자 분리막 형성방법.
3. 제 1 항에 있어서,

   상기 패드 산화막은 세정공정을 실시하여 제거하는 반도체 소자의 소자 분리 막 형성방법.
4. 제 1 항에 있어서, 상기 HARP 산화막을 형성하는 단계는,

   상기 트렌치가 매립되도록 상기 HARP 산화막을 증착하는 단계;

   상기 HARP 산화막에 대하여 어닐공정을 실시하는 단계; 및

   상기 HARP 산화막을 평탄화하여 상기 트렌치 내부에 고립시키는 단계;

   를 포함하는 반도체 소자의 소자 분리막 형성방법.
5. 제 4 항에 있어서,

   상기 어닐공정은 습식 또는 건식방식으로 실시하는 반도체 소자의 소자 분리막 형성방법.
6. 제 4 항에 있어서,

   상기 평탄화 공정은 CMP 공정 또는 에치백 방식으로 실시하는 반도체 소자의 소자 분리막 형성방법.
7. 제 1 항에 있어서,

   상기 HDP 산화막을 증착한 후 어닐공정을 실시하는 단계를 더 포함하는 반도체 소자의 소자 분리막 형성방법.

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