KR20060064176A - 반도체 소자의 형성 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 형성 방법에 관한 것으로, 특히 게이트의 채널 길이 증가를 위해 형성된 STAR-셀 구조(STep gated Asymmetry Recess Cell Scheme)의 게이트가 쓰러지는 리닝현상을 억제할 수 있도록 하기 위하여, 게이트용 실리콘을 평탄화시키고 후속 공정으로 게이트를 형성하여 리닝현상을 최소화하고 그에 따른 반도체소자의 특성 및 신뢰성을 향상시킬 수 있도록 하는 기술이다.

Description

반도체 소자의 형성 방법{METHOD FOR FORMING SEMICONDUCTOR DEVICES}
도 1 내지 도 3 은 종래기술에 따른 반도체 소자의 형성 방법을 도시한 평면도 및 단면도.
도 4a 내지 도 4e 는 본 발명의 실시예에 따른 반도체 소자의 형성 방법을 도시한 평면도 및 단면도.
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 특히 게이트의 채널 길이 증가를 위한 STAR-셀 구조 ( STep gated Asymmetry Recess Cell Scheme, 이하에서 “스타셀” 이라 함 ) 의 게이트 형성시 리닝현상을 방지할 수 있도록 하는 기술에 관한 것이다.
반도체소자가 고집적화됨에 따라 일반적인 적층구조의 게이트는 숏채널 효과(Short Channel Effect)와 같은 문제점을 유발시키게 되었다.
이를 극복하기 위하여, MOSFET 제조 공정의 리프레쉬 특성을 향상시키고 채널 길이를 확보할 수 있도록 하기 위하여 비트라인 접합 부분의 반도체기판과 소자분리막을 리세스하는 스타셀 게이트를 도입하였다.
그러나, 기존의 스타셀 게이트는 기판과 소자분리막을 포함하는 라인/스페이스 형태의 노광마스크를 사용하여 리세스 하는 셀 구조로 구성되어, 상기 라인/스페이스 패턴 상에 게이트 물질이 도포될 때 단차진 부분을 경계로 증착 두께 차이가 발생된다.
특히, 게이트 물질인 비정질 실리콘의 증착공정후 열처리하는 경우 두껍게 증착된 부분에서 더 많은 축소 현상이 유발되거나 리닝 ( leaning ) 현상이 일어나게 된다.
이는 결과적으로 게이트 물질이 저장전극 콘택 영역 쪽으로 쏠리는 현상을 나타내게 되어 저장전극 콘택 접합의 취약점으로 작용하게 된다.
도 1 내지 도 3 은 종래기술의 실시예에 따른 반도체 소자의 형성 방법을 도시한 평면도 및 단면도이다.
상기 도 1 은 석영기판(11) 상에 크롬패턴(13)이 형성된 노광마스크를 도시한 평면도로서, 스타셀 게이트의 형성공정시 돌출부를 구성하는 부분에 차광패턴인 크롬패턴(23)이 형성된 STR ( STep gated Asymmetry Recess, 이하에서 STR 이라 함 ) 마스크를 도시한 것이다.
이때, 상기 돌출부는 활성영역을 교차하며 통과하는 두 개의 게이트 저부에 걸쳐 형성된 것이다.
상기 도 2 는 상기 도 1 의 노광마스크를 이용하여 반도체기판 상에 돌출부 및 게이트를 형성한 것을 도시한 평면도이고, 상기 도 3 은 상기 도 2 의 ⓐ-ⓐ 절단면을 따라 도시한 단면도이다.
도 2 및 도 3을 참조하면, 반도체기판(21) 상에 활성영역(24)을 정의하는 트렌치형 소자분리막(23)을 형성한다. 이때, 상기 트렌치형 소자분리막(23)은 반도체 기판(21) 상에 패드 절연막(미도시)을 형성하고 소자분리 마스크를 이용한 사진식각공정으로 상기 패드 절연막 및 소정 두께의 반도체 기판을 식각한 다음, 이를 매립하는 필드산화막을 형성하고 상기 패드 절연막을 제거함으로써 형성한 것이다.
그 다음, 상기 도 1 의 STR 마스크를 이용한 사진식각공정으로 활성영역(24) 및 소자분리영역을 지나가는 돌출부(25)를 형성한다. 이때, 상기 사진식각공정은 네가티브형 감광막을 이용하여 실시한 것이다.
전체표면상부에 게이트산화막(27), 게이트용 실리콘(29), 고융점 금속층(31) 및 하드마스크층(33)을 적층한다. 이때, 상기 게이트용 실리콘(29)은 비정질 형태로 형성한 후 열처리하여 형성하고, 상기 고융점 금속층(31)은 텅스텐 실리사이드층으로 형성한 것이며, 상기 하드마스크층(33)은 실리콘질화막으로 형성한 것이다.
그 다음, 게이트 마스크(미도시)를 이용한 사진식각공정으로 패터닝하여 게이트(35)를 형성한다.
이때, 상기 게이트(35)는 상기 돌출부(25)에 걸쳐진 형태로 형성되되, 활성영역(24)의 장축 방향으로 소자분리막이 형성된 소자분리영역 및 활성영역(24)에 각각 하나씩 구비되는 돌출부(25)에 두 개의 게이트(35) 저부가 걸쳐진 형태로 형성된 것이다.
상기 게이트(35) 측벽에 절연막 스페이서(37)를 형성한다. 이때, 상기 절연막 스페이서(37)는 전체표면상부에 질화막을 증착하고 이를 이방성 식각하여 형성 한 것이다.
상술한 바와 같이, 종래기술에 따른 반도체소자의 형성방법은, 스타셀 게이트를 형성하여 채널 길이를 증가시킴으로써 숏채널효과를 극복할 수 있으나, 게이트용 실리콘의 결정화 공정시 돌출부의 단차로 인하여 단차가 낮은 부분의 축소가 심하게 되므로 이웃하는 게이트와의 리닝 ( leaning ) 현상이 유발될 수 있는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 스타셀 게이트를 갖는 반도체소자의 제조 공정시 게이트의 리닝현상을 방지할 수 있도록 게이트 도전층인 실리콘의 높이를 평탄화시키고 후속 공정으로 게이트를 형성함으로써 리닝현상을 최소한으로 억제할 수 있도록 하는 반도체소자의 형성방법을 제공하는데 그 목적이 있다.
이상의 목적을 달성하기 위해 본 발명에 따른 반도체 소자의 형성 방법은,
(a) 활성영역을 정의하는 소자분리막을 반도체기판 상에 형성하는 공정과,
(b) STR ( STep gated Asymmetry Recess ) 마스크를 이용한 사진식각공정으로 상기 활성영역 및 소자분리영역에 돌출부를 형성하는 공정과,
(c) 전체표면상부에 게이트산화막, 게이트용 실리콘 및 BPSG 막을 적층하는 공정과,
(d) 상기 BPSG 막을 플로우시켜 평탄화시키는 공정과,
(e) 상기 BPSG 막 및 게이트용 실리콘을 평탄화식각하여 평탄화된 게이트용 실리콘을 형성하는 공정과,
(f) 상기 게이트용 실리콘 상에 고융점금속 및 하드마스크층을 적층하고 패터닝하여 게이트를 형성하는 공정을 포함하는 것과,
(e) 의 평탄화식각공정은 BPSG 막과 게이트용 실리콘의 식각선택비를 1 : 1 로 조절하여 실시하는 것과,
(e) 의 평탄화식각공정은 건식 에치백 공정이나 CMP 공정으로 실시하되,
상기 건식 에치백 공정은, HBr, Cl2 및 C2F6 가스를 이용하여 4 ∼ 30 mTorr 의 압력, 300 ∼ 500 와트의 소오스 전력 및 40 ∼ 150 와트의 바이어스 전력을 사용하는 조건에서 실시하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하면 다음과 같다.
도 4a 내지 도 4e 는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도이다.
도 4a를 참조하면, 반도체기판(41) 상에 활성영역을 정의하는 트렌치형 소자분리막(43)을 형성한다. 이때, 상기 트렌치형 소자분리막(43)은 반도체 기판(41) 상에 패드 절연막(미도시)을 형성하고 소자분리 마스크를 이용한 사진식각공정으로 상기 패드 절연막 및 소정 두께의 반도체 기판을 식각한 다음, 이를 매립하는 필드산화막을 형성하고 상기 패드 절연막을 제거함으로써 형성한 것이다.
그 다음, STR 마스크(종래기술의 도 1)를 이용한 사진식각공정으로 상기 반도체기판(41)을 소정두께 식각하여 돌출부(44)를 형성한다.
상기 돌출부(44)를 포함한 전체표면상부에 게이트산화막(45), 게이트용 실리콘(47) 및 BPSG 막(49)을 적층한다. 이때, 상기 게이트용 실리콘(47)은 비정질 상태로 형성한 것이다.
그 다음, 열처리 공정으로 상기 게이트용 실리콘(47)을 결정화시키는 동시에 상기 BPSG 막(49)을 플로우시켜 평탄화시킨다.
도 4b를 참조하면, 건식방법으로 에치백하거나 CMP 하는 평탄화식각공정으로 평탄화된 게이트용 실리콘(47)을 형성한다.
이때, 상기 평탄화식각공정은 상기 게이트용 실리콘(47)과 BPSG 막(49)의 식각선택비가 1 : 1 인 조건으로 실시한다.
상기 평탄화식각공정을 건식 에치백 공정으로 실시하는 경우는, HBr, Cl2 및 C2F6 가스를 이용하여 4 ∼ 30 mTorr 의 압력, 300 ∼ 500 와트의 소오스 전력 및 40 ∼ 150 와트의 바이어스 전력을 사용하는 조건에서 실시한다. 여기서, 상기 에치백 공정은 상기 HBr, Cl2 및 C2F6 가스의 전체 유량을 50 ∼ 100 sccm 으로 플로우시키며 실시한 것이다.
도 4c 및 도 4d 를 참조하면, 상기 게이트용 실리콘(47) 상에 고융점 금속층(51)인 텅스텐 실리사이드층을 형성하고 그 상부에 하드마스크층(63)인 실리콘질화막을 형성한다.
그 다음, 상기 하드마스크층(63) 상부에 반사방지막(55)인 실리콘 산화질화막을 형성하고 그 상부에 게이트 마스크(미도시)를 이용한 노광 및 현상 공정으로 감광막패턴(57)을 형성한다.
도 4e를 참조하면, 상기 감광막패턴(57)을 마스크로 하여 하부구조물을 식각하여 게이트(59)를 형성한다.
이때, 상기 감광막패턴(57) 및 반사방지막(55)은 제거되며, 제거되지 않을 경우 별고의 제거공정으로 제거한다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 형성방법은, 게이트용 실리콘을 평탄화식각하고 후속 공정으로 적층구조를 형성한 다음, 패터닝하여 같은 높이의 게이트를 형성함으로서 기울어짐이나 축소현상을 억제함으로써 리닝현상을 감소시킬 수 있어 반도체소자의 특성 및 신뢰성을 향상시킬 수 있는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (4)

  1. (a) 활성영역을 정의하는 소자분리막을 반도체기판 상에 형성하는 공정과,
    (b) STR ( STep gated Asymmetry Recess ) 마스크를 이용한 사진식각공정으로 상기 활성영역 및 소자분리영역에 돌출부를 형성하는 공정과,
    (c) 전체표면상부에 게이트산화막, 게이트용 실리콘 및 BPSG 막을 적층하는 공정과,
    (d) 상기 BPSG 막을 플로우시켜 평탄화시키는 공정과,
    (e) 상기 BPSG 막 및 게이트용 실리콘을 평탄화식각하여 평탄화된 게이트용 실리콘을 형성하는 공정과,
    (f) 상기 게이트용 실리콘 상에 고융점금속 및 하드마스크층을 적층하고 패터닝하여 게이트를 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  2. 제 1 항에 있어서,
    (e) 의 평탄화식각공정은 BPSG 막과 게이트용 실리콘의 식각선택비를 1 : 1 로 조절하여 실시하는 것을 특징으로 하는 반도체소자의 형성방법.
  3. 제 1 항에 있어서,
    (e) 의 평탄화식각공정은 건식 에치백 공정이나 CMP 공정으로 실시하는 것을 특징으로 하는 반도체소자의 형성방법.
  4. 제 3항에 있어서,
    상기 건식 에치백 공정은, HBr, Cl2 및 C2F6 가스를 이용하여 4 ∼ 30 mTorr 의 압력, 300 ∼ 500 와트의 소오스 전력 및 40 ∼ 150 와트의 바이어스 전력을 사용하는 조건에서 실시하는 것을 특징으로 하는 반도체소자의 형성방법.
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