KR20060059893A - 전송 시스템, 수신 장치, 시험 장치 및 테스트 헤드 - Google Patents

전송 시스템, 수신 장치, 시험 장치 및 테스트 헤드 Download PDF

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KR20060059893A
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Abstract

미리 정해진 주기의 주기 클록을 출력하는 주기 클록 출력부와, 전송 신호를, 주기 클록에 동기하여 송신하는 송신부와, 송신부가 송신하는 전송 신호를 수신하는 수신부를 포함하되, 수신부는, 송신부로부터 수취한 전송 신호로부터 추출된 추출 데이터에 기초하며, 추출 데이터의 값의 변화와 동기된 데이터 동기 클록을 생성하는 데이터 동기 클록 생성부와, 주기 클록 출력부로부터 수취한 주기 클록과, 데이터 동기 클록과의 위상차인 주기 위상차를 검출하는 주기 위상차 검출부와, 주기 클록 출력부로부터 수취한 주기 클록의 위상을 변화시킨 위상 변화 클록을, 당해 위상 변화 클록과 데이터 동기 클록과의 위상차인 변화 위상차가 미리 정해진 크기가 되도록, 주기 위상차에 기초하여 생성하는 위상 변화 클록 생성부와, 위상 변화 클록에 동기하여 전송 신호를 수취함으로써, 송신부로부터 수취한 전송 신호로부터 추출 데이터를 추출하여, 데이터 동기 클록 생성부에 공급하는 데이터 추출부를 포함한다.
시험 장치, 테스트, 헤드

Description

전송 시스템, 수신 장치, 시험 장치 및 테스트 헤드{TRANSMISSION SYSTEM, RECEIVER, TEST EQUIPMENT AND TEST HEAD}
본 발명은, 전송 시스템, 수신 장치, 시험 장치, 및 테스트 헤드에 관한 것이다. 특히 본 발명은 전송 신호를 전송하는 전송 시스템, 수신 장치, 시험 장치 및 테스트 헤드에 관한 것이다.
종래에, PLL(Phase Locked Loop)이 출력하는 클록에 동기되어 신호를 전송하는 신호 전송 방식이 알려져 있다(예를 들면, 특허 문헌 1 및 2 참조). PLL은, 기준 발진기 및 VCO(Voltage Controlled Oscillator)를 가지며, 기준 발진기의 출력과 VCO의 출력의 위상차에 기초한 전압을 다시 VCO에 인가함으로써, VCO를 소정의 주파수로 발진시키고, VCO의 출력을 출력 클록으로서 외부에 출력한다.
특허 문헌 1: 일본 특개2000-13218호 공보(제1도)
특허 문헌 2: 일본 특개2002-198940호 공보(제1도)
그러나, PLL의 출력 클록에는, VCO의 위상 잡음에 기인하는 랜덤(random)한 지터(jitter)가 포함된다. 그 때문에, PLL이 출력하는 클록을 사용하여 신호를 전송하는 경우, 예를 들면 랜덤한 지터에 기인하여, 신호의 전송에 에러가 발생하는 경우가 있다.
거기서, 본 발명은, 상기의 과제를 해결할 수 있는 전송 시스템, 수신 장치, 시험 장치, 및 테스트 헤드를 제공하는 것을 목적으로 한다. 이 목적은 청구의 범위에 있어서의 독립항에 기재된 특징의 조합에 의하여 달성된다. 또한, 종속항은 본 발명의 더욱 유리한 구체예를 규정한다.
본 발명의 제1 형태에 의하면, 전송 신호를 전송하는 전송 시스템에 있어서, 미리 정해진 주기의 주기 클록을 출력하는 주기 클록 출력부와, 상기 전송 신호를, 상기 주기 클록에 동기하여 송신하는 송신부와, 상기 송신부가 송신하는 상기 전송 신호를 수신하는 수신부를 포함하되, 상기 수신부는, 상기 송신부로부터 수취한 상기 전송 신호로부터 추출된 추출 데이터에 기초하며, 상기 추출 데이터의 값의 변화와 동기된 데이터 동기 클록을 생성하는 데이터 동기 클록 생성부와, 상기 주기 클록 출력부로부터 수취한 상기 주기 클록과, 상기 데이터 동기 클록과의 위상차인 주기 위상차를 검출하는 주기 위상차 검출부와, 상기 주기 클록 출력부로부터 수취한 상기 주기 클록의 위상을 변화시킨 위상 변화 클록을, 당해 위상 변화 클록과 상기 데이터 동기 클록과의 위상차인 변화 위상차가 미리 정해진 크기가 되도록, 상기 주기 위상차에 기초하여 생성하는 위상 변화 클록 생성부와, 상기 위상 변화 클록에 동기하여 상기 전송 신호를 수취함으로써, 상기 송신부로부터 수취한 상기 전송 신호로부터 상기 추출 데이터를 추출하여, 상기 데이터 동기 클록 생성부에 공급하는 데이터 추출부를 포함하는 전송 시스템을 제공한다.
상기 송신부는, 직렬 데이터로서 상기 전송 신호를 송신하고, 상기 추출 데이터는, 미리 정해진 비트수를 갖는 병렬 데이터이며, 상기 데이터 추출부는, 상기 병렬 데이터의 각각의 비트에 대응하여 각각 설치되며, 상기 직렬 데이터의 값을 각각 서로 다른 타이밍으로 취합하며, 취합된 상기 값을, 상기 병렬 데이터에 있어서의 대응하는 상기 비트의 값으로서 각각 출력하는 복수의 비트 출력부를 포함하며, 상기 데이터 동기 클록 생성부는, 각각의 상기 비트에 대응하여 각각 설치되며, 대응하는 상기 비트 출력부로부터 수취한 상기 비트의 값에 기초하여, 당해 값의 변화와 동기된 상기 데이터 동기 클록을 각각 생성하는 복수의 비트 클록 생성부를 포함하며, 상기 주기 위상차 검출부는, 각각의 상기 비트에 대응하여 각각 설치되며, 대응하는 상기 비트 클록 생성부가 생성한 상기 데이터 동기 클록과, 상기 주기 클록과의 상기 주기 위상차를 각각 검출하는 복수의 비트 위상차 검출부를 포함하며, 상기 위상 변화 클록 생성부는, 위상이 각각 서로 다르며, 각각의 상기 비트에 각각 대응하는 복수의 지연 클록을, 상기 주기 클록을 각각 서로 다른 시간 동안 지연시킴으로써 생성하는 지연 클록 생성부와, 각각의 상기 비트에 대응하여 각각 설치되며, 대응하는 상기 데이터 동기 클록과의 상기 변화 위상차가 상기 미리 정해진 크기가 되도록, 대응하는 상기 지연 클록의 위상을, 대응하는 상기 비트 위상차 검출부가 검출한 상기 주기 위상차에 기초하여 지연시킨 신호를, 상기 위상 변화 클록으로서 각각 생성하는 복수의 지연부를 포함하며, 각각의 상기 비트 출력부는, 대응하는 상기 지연부가 생성하는 상기 위상 변화 클록에 동기되어, 상기 직렬 데이터의 값을 취합함으로써, 상기 추출 데이터에 있어서의 대응하는 상기 비트의 값을 추출하여도 좋다.
상기 송신부는, 직렬 데이터로서 상기 전송 신호를 송신하고, 상기 위상 변화 클록 생성부는, 상기 주기 클록을 각각 서로 다른 시간 동안 지연시킴으로써, 위상이 각각 서로 다른 복수의 지연 클록을 생성하는 지연 클록 생성부와, 상기 지연 클록 생성부로부터 상기 복수의 지연 클록을 수취하고, 당해 복수의 지연 클록의 적어도 일부를, 외부로부터의 지시에 따라 선택하는 선택부와, 상기 선택부가 선택한 상기 지연 클록의 위상을, 상기 변화 위상차가 상기 미리 정해진 크기가 되도록 지연시킴으로써, 상기 선택부가 선택한 상기 지연 클록에 대응하는 상기 위상 변화 클록을 생성하는 지연부를 포함하며, 상기 지연부가 생성한 상기 지연 클록에 대응하는 상기 위상 변화 클록의 각각에 동기하여 상기 전송 신호를 수취함으로써, 상기 데이터 추출부는, 상기 선택부가 선택한 상기 지연 클록의 수에 따른 비트수를 갖는 병렬 데이터를 생성하고, 당해 병렬 데이터를, 상기 추출 데이터로서 출력하여도 좋다.
상기 수신부는, 상기 송신부로부터 수취한 상기 전송 신호로부터 상기 주기 클록을 재생함으로써, 상기 주기 클록 출력부가 출력한 상기 주기 클록을 수취하는 클록 재생부를 더 포함하여도 좋다.
본 발명의 제2 형태에 의하면, 전송 신호를 수신하는 수신 장치에 있어서, 미리 정해진 주기의 주기 클록에 동기하여 송신된 상기 전송 신호로부터 추출된 추출 데이터에 기초하며, 상기 추출 데이터의 값의 변화와 동기된 데이터 동기 클록을 생성하는 데이터 동기 클록 생성부와, 상기 주기 클록과 상기 데이터 동기 클록과의 위상차인 주기 위상차를 검출하는 주기 위상차 검출부와, 상기 주기 클록의 위상을 변화시킨 위상 변화 클록을, 당해 위상 변화 클록과 상기 데이터 동기 클록과의 위상차인 변화 위상차가 미리 정해진 크기가 되도록, 상기 주기 위상차에 기초하여 생성하는 위상 변화 클록 생성부와, 상기 위상 변화 클록에 동기하여 상기 전송 신호를 수취함으로써, 상기 전송 신호로부터 상기 추출 데이터를 추출하여, 상기 데이터 동기 클록 생성부에 공급하는 데이터 추출부를 포함하는 수신 장치를 제공한다.
본 발명의 제3 형태에 의하면, 전자 디바이스를 시험하는 시험 장치에 있어서, 상기 전자 디바이스를 시험하기 위한 시험 패턴을 생성하는 시험 패턴 생성부와, 미리 정해진 주기의 주기 클록을 출력하는 주기 클록 출력부와, 상기 시험 패턴 생성부로부터 수취한 상기 시험 패턴에 기초한 전송 신호를, 상기 주기 클록에 동기하여 송신하는 송신부와, 상기 송신부가 송신한 상기 전송 신호를 수신하고, 상기 전송 신호로부터 추출 데이터를 추출하는 수신부와, 상기 수신부가 추출한 상기 추출 데이터로부터 상기 시험 패턴을 추출하고, 추출한 상기 시험 패턴을 상기 전자 디바이스에 공급하는 시험 패턴 공급부와, 상기 시험 패턴에 따라 상기 전자 디바이스가 출력한 출력 신호에 기초하여, 상기 전자 디바이스의 양부를 판정하는 판정부를 포함하되, 상기 수신부는, 상기 송신부로부터 수취한 상기 전송 신호로부터 추출된 추출 데이터에 기초하며, 상기 추출 데이터의 값의 변화와 동기된 데이터 동기 클록을 생성하는 데이터 동기 클록 생성부와, 상기 주기 클록 출력부로부터 수취한 상기 주기 클록과, 상기 데이터 동기 클록과의 위상차인 주기 위상차를 검출하는 주기 위상차 검출부와, 상기 주기 클록 출력부로부터 수취한 상기 주기 클록의 위상을 변화시킨 위상 변화 클록을, 당해 위상 변화 클록과 상기 데이터 동기 클록과의 위상차인 변화 위상차가 미리 정해진 크기가 되도록, 상기 주기 위상차에 기초하여 생성하는 위상 변화 클록 생성부와, 상기 위상 변화 클록에 동기하여 상기 전송 신호를 수취함으로써, 상기 송신부로부터 수취한 상기 전송 신호로부터 상기 추출 데이터를 추출하여, 상기 데이터 동기 클록 생성부에 공급하는 데이터 추출부를 포함하는 시험 장치를 제공한다.
상기 시험 장치는, 상기 전송 신호를 전송하는 전송선과, 상기 전송 신호를 생성하여, 상기 전송선에 출력하는 메인 프레임과, 상기 전자 디바이스를 적재하고, 상기 전송선을 거쳐 상기 메인 프레임으로부터 수취한 상기 전송 신호에 기초하며, 상기 시험 패턴을 상기 전자 디바이스에 공급하는 테스트 헤드를 포함하되, 상기 메인 프레임은, 상기 시험 패턴 생성부와, 상기 주기 클록 생성부와, 상기 송신부를 포함하며, 상기 테스트 헤드는, 상기 수신부와, 상기 시험 패턴 공급부를 포함하며, 상기 수신부는, 상기 전송선을 거쳐, 상기 송신부로부터 상기 전송 신호를 수취하여도 좋다.
상기 시험 장치는, 제거 가능하게 각각 고정된 제1 및 제2 테스트 모듈을 포함하는 테스트 헤드를 포함하며, 상기 제1 테스트 모듈은, 상기 시험 패턴 생성부와, 상기 주기 클록 생성부와, 상기 송신부를 포함하며, 상기 제2 테스트 모듈은, 상기 수신부와, 상기 시험 패턴 공급부를 포함하여도 좋다.
본 발명의 제4 형태에 의하면, 시험되는 전자 디바이스를 적재하는 테스트 헤드에 있어서, 상기 테스트 헤드 내에 제거 가능하게 각각 고정된 제1 및 제2 테스트 모듈을 포함하되, 상기 제1 테스트 모듈은, 상기 전자 디바이스를 시험하기 위한 시험 패턴을 생성하는 시험 패턴 생성부와, 미리 정해진 주기의 주기 클록을 출력하는 주기 클록 출력부와, 상기 시험 패턴 생성부로부터 수취한 상기 시험 패턴에 기초한 전송 신호를, 상기 주기 클록에 동기하여 송신하는 송신부를 포함하되, 상기 제2 테스트 모듈은, 상기 송신부가 송신하는 상기 전송 신호를 수신하고, 상기 전송 신호로부터 추출 데이터를 추출하는 수신부와, 상기 수신부가 추출한 상기 추출 데이터로부터 상기 시험 패턴을 추출하고, 추출된 상기 시험 패턴을 상기 전자 디바이스로 공급하는 시험 패턴 공급부를 포함하며, 상기 수신부는, 상기 송신부로부터 수취한 상기 전송 신호로부터 추출된 추출 데이터에 기초하며, 상기 추출 데이터의 값의 변화와 동기된 데이터 동기 클록을 생성하는 데이터 동기 클록 생성부와, 상기 주기 클록 출력부로부터 수취한 상기 주기 클록과, 상기 데이터 동기 클록과의 위상차인 주기 위상차를 검출하는 주기 위상차 검출부와, 상기 주기 클록 출력부로부터 수취한 상기 주기 클록의 위상을 변화시킨 위상 변화 클록을, 당해 위상 변화 클록과 상기 데이터 동기 클록과의 위상차인 변화 위상차가 미리 정해진 크기가 되도록, 상기 주기 위상차에 기초하여 생성하는 위상 변화 클록 생성부와, 상기 위상 변화 클록에 동기하여 상기 전송 신호를 수취함으로써, 상기 송신부로부터 수취한 상기 전송 신호로부터 상기 추출 데이터를 추출하여, 상기 데이터 동기 클록 생성부에 공급하는 데이터 추출부를 포함하는 테스트 헤드를 제공한다.
또한, 상기의 발명의 개요는, 본 발명의 필요한 특징의 전체를 열거한 것은 아니며, 이들의 특징군의 서브콤비네이션도 또한 발명이 될 수 있다.
도 1은, 본 발명의 실시 형태의 일예에 관한 시험 장치 10의 구성의 일예를 도시한 도면이다.
도 2는, 전송 시스템 30의 상세한 구성의 일예를 도시한 도면이다.
도 3은, 전송 시스템 30의 더욱 상세한 구성의 일예를 도시한 도면이다.
도 4는, 다상 클록 생성부 440의 상세한 구성의 일예를 도시한 도면이다.
도 5는, 시험 장치 10의 다른 구성의 일예를 도시한 도면이다.
도 6은, 전송 시스템 30의 상세한 구성의 다른 예를 도시한 도면이다.
<부호의 설명>
10 시험 장치
20 메인 프레임
22 시험 패턴 생성부
24 송신 블록
26 제어부
30 전송 시스템
32 전송선
34 전송선
40 테스트 헤드
42 수신 블록
43 수신부
44 시험 패턴 공급부
46 판정부
48 인터페이스
50 전자 디바이스
60 제1 테스트 모듈
62 제2 테스트 모듈
240 주기 클록 출력부
242 버퍼
244 버퍼
420 버퍼
422 버퍼
250 송신부
252 논리 처리 회로
254 직렬 변환 회로
256 다상(多相) 클록 생성부
424 데이터 추출부
426 비트 출력부
428 데이터 동기 클록 생성부
430 비트 클록 생성부
432 주기 위상차 검출부
434 비트 위상차 검출부
436 위상 변화 클록 생성부
438 지연부
508 지연부
440 다상 클록 생성부
500 위상 비교부
502 전하 펌프
504 로우 패스 필터
506 지연 회로부
510 선택 회로
600 클록 재생부
이하, 발명의 실시 형태를 통하여 본 발명을 설명하는바, 이하의 실시 형태 는 청구의 범위에 기재된 발명을 한정하는 것은 아니며, 또한 실시 형태 중에 설명되어 있는 특징의 조합 전체가 발명의 해결 수단으로 필수적인 것으로 한정되지는 않는다.
도 1은, 본 발명의 실시 형태의 일예에 관한 시험 장치 10의 구성의 일예를 도시한 도면이다. 시험 장치 10은, 전자 디바이스(DUT) 50을 시험하는 장치로서, 메인 프레임 20, 전송선 32, 인터페이스 48, 및 테스트 헤드 40을 포함한다. 메인 프레임 20은, 전자 디바이스 50을 시험하기 위한 시험 패턴을 생성하고, 예를 들면 케이블 등의 전송선 32를 거쳐, 시험 패턴을 테스트 헤드 40에 송신한다. 인터페이스 48은, 예를 들면 퍼포먼스 보드 등이며, 전자 디바이스 50을 적재하고, 테스트 헤드 40과 접속된다. 테스트 헤드 40은, 예를 들면 인터페이스 48을 적재함으로써, 전자 디바이스 50을 적재한다.
테스트 헤드 40은, 메인 프레임 20으로부터 전송선 32를 거쳐 수취한 시험 패턴을, 인터페이스 48을 거쳐 전자 디바이스 50에 공급하고, 당해 시험 패턴에 따라 전자 디바이스 50이 출력한 출력 신호에 기초하여 전자 디바이스 50의 양부를 판정한다. 그리고, 테스트 헤드 40은, 전자 디바이스 50의 파정 결과를 메인 프레임 20으로 출력한다.
메인 프레임 20은, 제어부 26, 시험 패턴 생성부 22, 및 송신 블록 24를 포함한다. 제어부 26은, 시험을 제어하기 위한 제어 신호를 시험 패턴 생성부 22에 공급한다. 또한, 제어부 26은, 테스트 헤드 40으로부터 전자 디바이스 50의 판정 결과를 수취한다. 제어부 26은, 수취한 판정 결과를, 예를 들어 메인 프레임 20에 설치된 표시 장치에 표시하여도 좋다.
시험 패턴 생성부 22는, 제어부 26으로부터의 제어 신호에 기초하여, 전자 디바이스 50을 시험하기 위한 시험 패턴을 생성한다. 송신 블록 24는, 시험 패턴 생성부 22가 생성한 시험 패턴을 수취하고, 시험 패턴을 전송하기 위한 전송 신호로 변환하여, 당해 전송 신호를 테스트 헤드 40으로 송신한다.
테스트 헤드 40은, 수신 블록 42, 시험 패턴 공급부 44, 및 판정부 46을 포함한다. 수신 블록 42는, 송신 블록 24로부터 전송 신호를 수취하고, 수치한 전송 신호로부터 추출 데이터를 추출한다. 그리고, 수신 블록 42는, 추출된 추출 데이터를 시험 패턴 공급부 44에 공급한다. 또한, 본 실시예에 있어서, 테스트 헤드 40은, 수신 장치의 일예이다. 또한, 본 실시예에 있어서, 송신 블록 24 및 수신 블록 42는, 전송 신호를 전송하는 전송 시스템 30을 구성한다.
시험 패턴 공급부 44는, 인터페이스 48을 거쳐, 전자 디바이스 50과 전기적으로 접속되어 있으며, 수취한 추출 데이터로부터 시험 패턴을 추출하고, 전자 디바이스 50에 공급한다. 판정부 46은, 시험 패턴에 따라, 전자 디바이스 50이 출력한 출력 신호를 수취하고, 예를 들면 수취한 출력 신호와, 기대값을 비교함으로써, 전자 디바이스 50의 양부(良否)를 판정한다. 그리고, 판정부 46은, 판정 결과를 제어부 26으로 출력한다. 또한, 판정부 46은, 메인 프레임 20 내에 있어도 좋다. 본 실시예에 의하면, 전자 디바이스 50을 적절히 시험할 수 있다.
도 2는, 전송 시스템 30의 상세한 구성의 일예를 도시한 도면이다. 송신 블록 24는, 주기 클록 출력부 240, 복수의 송신부 250a~n, 및 복수의 버퍼 242a~n, 244a~n을 포함한다. 주기 클록 출력부 240은, 미리 정해진 주기의 주기 클록을 생성하고, 각각의 송신부 250 및 각각의 버퍼 244에 출력한다. 주기 클록 출력부 240은, 예를 들어 수정 발진기 등의 저잡음 신호원이다.
각각의 송신부 250은, 시험 패턴 생성부 22로부터 시험 패턴의 일부를 각각 수취하고, 수취한 시험 패턴에 기초한 전송 신호를 각각 생성하고, 주기 클록에 동기하여 각각 송신한다. 본 실시예에 있어서, 각각의 전송 신호는 직렬 데이터이다. 각각의 버퍼 242는, 각각의 송신부 250에 대응되어 설치되며, 대응하는 송신부 250으로부터 수취한 전송 신호를, 수신 블록 42로 각각 출력한다. 각각의 버퍼 244는, 각각의 송신부 250에 대응되어 설치되며, 주기 클록 출력부 240으로부터 수취한 주기 클록을, 수신 블록 42로 각각 출력한다.
수신 블록 42는, 각각의 송신부 250에 대응하여 각각 설치된 복수의 수신부 43a~n을 포함한다. 각각의 수신부 43은, 복수의 버퍼 420, 422, 데이터 추출부 424, 데이터 동기 클록 생성부 428, 주기 위상차 검출부 432, 및 위상 변화 클록 생성부 436을 각각 포함한다. 버퍼 420은, 대응하는 버퍼 242로부터 전송 신호를 수취하고, 데이터 추출부 424로 출력한다. 버퍼 422는, 대응하는 버퍼 244로부터 주기 클록을 수취하고, 주기 위상차 검출부 432 및 위상 변화 클록 생성부 436으로 출력한다.
데이터 추출부 424는, 위상 변화 클록 생성부 436이 출력하는 위상 변화 클록에 동기하여 전송 신호를 수취함으로써, 전송 신호로부터 추출 데이터를 추출하고, 시험 패턴 공급부 44 및 데이터 동기 클록 생성부 428로 공급한다. 데이터 동 기 클록 생성부 428은, 데이터 추출부 424로부터 수취한 추출 데이터에 기초하여, 추출 데이터의 값의 변화와 동기하는 데이터 동기 클록을 생성하고, 주기 위상차 검출부 432에 공급한다.
주기 위상차 검출부 432는, 버퍼 244 및 422를 거쳐 주기 클록 출력부 240으로부터 수취한 주기 클록과, 데이터 동기 클록 생성부 428로부터 수취한 데이터 동기 클록과의 위상차인 주기 위상차를 검출하고, 당해 주기 위상차를 위상 변화 클록 생성부 436에 공급한다.
위상 변화 클록 생성부 436은, 주기 위상차 검출부 432가 검출한 주기 위상차에 기초하며, 주기 클록 출력부 240으로부터 수취한 주기 클록의 위상을 변화시킨 클록을 위상 변화 클록으로서 출력한다. 본 실시예에 있어서, 위상 변화 클록 생성부 436은, 위상 변화 클록과 데이터 동기 클록과의 위상차인 변화 위상차가 미리 정해진 크기로 되도록, 주기 위상차에 기초하여, 위상 변화 클록을 생성한다. 위상 변화 클록 생성부 436은, 예를 들면 상승 에지가 전송 신호의 값의 변화점의 인터벌의 실질적으로 중앙과 일치하도록 위상 변화 클록을 생성한다. 위상 변화 클록 생성부 436은, 생성한 위상 변화 클록을 데이터 추출부 424에 공급한다.
또한, 시험 패턴 공급부 44는, 각각의 수신부 43이 출력하는 각각의 추출 데이터를 수취하고, 당해 추출 데이터로부터 원래의 시험 패턴을 추출한다. 또한, 본 실시예에 있어서, 주기 클록 출력부 240은, 메인 프레임 20의 내부에 설치되지만, 다른 실시예로서, 테스트 헤드 40의 내부, 또는 메인 프레임 20 및 테스트 헤드 40의 외부에 설치되어도 좋다.
이상과 같이, 본 실시예의 전송 시스템 30은, 전송 신호와 주기 클록을 별개의 경로로 전송한다. 그리고, 수신부 43은, 데이터 동기 클록 생성부 428 및 주기 위상차 검출부 432에 의하여, 전송 신호와 주기 클록과의 독립적인 드리프트(drift)에 의한 위상 관계의 변동을 감시한다. 이에 의하여, 수신부 43은, 당해 위상 관계의 변동에 기초하여, 수취한 전송 신호의 값을 검출하는 타이밍을 제어한다. 이 때문에, 본 실시예에 의하면, 전송 시스템 30은, 송신부 250이 보낸 전송 신호를 대응하는 수신부 43에 확실하게 수취시킬 수 있다.
도 3은, 전송 시스템 30의 더욱 상세한 구성의 일예를 도시한 도면이다. 또한, 이상에 설명한 점을 제외하고, 도 3에 있어서 도 2와 동일한 부호를 붙인 구성은, 도 2에 있어서의 구성과 동일 또는 유사한 기능 및 구성을 가지므로 설명을 생략한다.
각각의 송신부 250은, 논리 처리 회로 252, 다상 클록 생성부 256, 및 직렬 변환 회로 254를 각각 포함한다. 논리 처리 회로 252는, 시험 패턴 생성부 22로부터 시험 패턴의 일부를 병렬 데이터로서 수취하고, 주기 클록 출력부 240으로부터 수취한 주기 클록에 기초하여, 예를 들면, 부호화, 오류 정정 비트 부가, 프레임화 등의 처리를 수행하고, 처리 후의 병렬 데이터를 직렬 변환 회로 254로 공급한다.
다상 클록 생성부 256은, 주기 클록 출력부 240으로부터 주기 클록을 수취한다. 그리고, 다상 클록 생성부 256은, 수취한 주기 클록을, 예를 들어 복수의 지연 소자를 통과시켜 각각 서로 다른 시간 동안 지연시킴으로써, 위상이 각각 서로 다른 복수의 지연 클록을 생성하고, 직렬 변환 회로 254에 공급한다. 이 경우, 각 각의 지연 클록은, 논리 처리 회로 252가 출력하는 병렬 데이터의 각각의 비트에 각각 대응되어 있다. 본 실시예에 있어서, 다상 클록 생성부 256은, 지연 클록 생성부의 일예이다. 다상 클록 생성부 256은, 지연 잠금 루프(DLL)이어도 좋다.
직렬 변환 회로 254는, 논리 처리 회로 252로부터 병렬 데이터를 수취하고, 다상 클록 생성부 256으로부터 복수의 지연 클록을 수취한다. 그리고, 직렬 변환 회로 254는, 수취한 병렬 데이터를, 병렬 데이터의 각각의 비트에 대응하는 지연 클록에 기초하여 직렬 변환하고, 전송 신호로서, 버퍼 242, 420을 거쳐 데이터 추출부 424로 출력한다.
본 실시예에 있어서, 다상 클록 생성부 256이 생성하는 각각의 지연 클록은, 예를 들어, 주기 클록과 동일한 주기이며 위상만이 서로 다르다. 그 때문에, 각각의 지연 클록은, 주기 클록의 1 주기마다, 상승 에지를 각각 1회씩 발생시킨다. 직렬 변환 회로 254는, 수취한 병렬 데이터의 각각의 비트를, 대응하는 지연 클록의, 예를 들어 상승 에지에서 직렬 변환한다. 이에 의하여, 본 실시예에 있어서, 직렬 변환 회로 254는, 병렬 데이터를, 예를 들어 주기 클록의 1 주기마다 병렬 데이터의 각각의 비트를 하나씩 포함하는 직렬 데이터로 변환한다.
데이터 추출부 424는, 논리 처리 회로 252가 출력한 병렬 데이터의 각각의 비트에 대응한 복수의 비트 출력부 426a~c를 포함한다. 데이터 추출부 424는, 병렬 데이터의 비트수와 같은 수의 비트 출력부 426을 포함하여도 좋다. 또한, 본 실시예에 있어서, 데이터 추출부 424는, 위상 변화 클록 생성부 436으로부터 복수의 위상 변화 클록을 수취한다.
각각의 비트 출력부 426은, 복수의 위상 변화 클록의 각각을, 각각 수취한다. 그리고, 각각의 비트 출력부 426은, 직렬 데이터의 값을 대응하는 위상 변화 클록에 따라, 각각 서로 다른 타이밍으로 취합한다. 이에 의하여, 각각의 비트 출력부 426은, 취합한 값을, 병렬 데이터에 있어서의 대응되는 비트의 값으로서, 시험 패턴 공급부 4 및 데이터 동기 클록 생성부 428에 각각 출력한다. 본 실시예에 있어서, 각각의 비트 출력부 426은, 예를 들어, 플립플롭 등으로 구성되며, 대응하는 위상 변화 클록의 에지에서 직렬 데이터의 값을 각각 취합한다.
또한, 시험 패턴 공급부 44는, 각각의 수신부 43의 각각의 비트 출력부 426이 출력하는 각각의 비트의 값을 각각 수취한다. 그리고, 시험 패턴 공급부 44는, 예를 들면, 부호화, 오류 정정 비트의 분리, 프레임화의 해제 등의 처리를 수행하고, 각각의 비트의 값으로부터 시험 패턴을 추출하고, 전자 디바이스 50으로 공급한다.
데이터 동기 클록 생성부 428은, 복수의 비트 클록 생ㅅ어부 430a~c를 포함한다. 각각의 비트 클록 생성부 430은, 각각의 비트 출력부 426이 출력하는 각각의 비트에 대응하여 각각 설치된다. 복수의 비트 클록 생성부 430은, 대응하는 비트 출력부 426으로부터 수취한 비트의 값에 기초하며, 당해 값의 변화와 동기된 데이터 동기 클록을 각각 생성한다. 이와 같이, 비트 클록 생성부 430은, 대응하는 비트의 값의 변화점으로부터 전송 신호의 위상 정보를 추출한다.
주기 위상차 검출부 434는, 복수의 비트 위상차 검출부 434a~c를 포함한다. 각각의 비트 위상차 검출부 434는, 각각의 비트 출력부 426에 대응하여 각각 설치 된다. 각각의 비트 위상차 검출부 434는, 대응하는 비트 클록 생성부 430이 생성한 데이터 동기 클록과, 버퍼 244 및 버퍼 422를 거쳐 주기 클록 출력부 240으로부터 수취한 주기 클록의 위상차인 주기 위상차를 각각 검출한다.
위상 변화 클록 생성부 436은, 다상 클록 생성부 440 및 복수의 지연부 438a~c를 포함한다. 다상 클록 생성부 40은, 대응하는 버퍼 244 및 422를 거쳐 주기 클록을 수취한다. 그리고, 다상 클록 생성부 440은, 수취한 주기 클록을, 예를 들어, 복수의 지연 소자를 통과시켜 각각 서로 다른 시간 동안 지연시킴으로써, 위상이 각각 서로 다른 복수의 지연 클록을 생성한다. 이 경우, 각각의 지연 클록은, 각각의 비트 검출부 426이 출력하는 각각의 비트에 각각 대응되어 있다.
복수의 지연부 438a~c는, 각각의 비트 출력부 426이 출력하는 각각의 비트에 대응되어 각각 설치되어 있다. 각각의 지연부 438은, 대응하는 데이터 동기 클록과의 변화 위상차가 미리 정해진 크기가 되도록, 대응하는 비트 위상차 검출부 434가 검출한 주기 위상차에 기초하여, 대응하는 지연 클록의 위상을 지연시킴으로써, 위상 변화 클록을 각각 생성하고, 대응하는 비트 출력부 426에 공급한다.
여기서, 각각의 비트 출력부 426은, 대응하는 위상 변화 클록을 수취함으로써, 주기 클록의 1주기에 대응하는 기간마다, 직렬 데이터 중에서 대응하는 비트를 취합한다. 이 경우, 각각의 지연부 438은, 대응하는 위상 변화 클록의 상승 에지를, 예를 들어 직렬 데이터 중의 대응하는 비트 구간의 실질적으로 중앙과 일치하도록, 대응하는 지연 클록의 지연량을 변화시킴으로써, 위상 변화 클록을 생성한다.
이렇게, 각각의 수신부 43은, 수신된 병렬 데이터의 각각의 비트의 위상과, 수취한 주기 클록의 위상을 각각 비교하여, 각각의 비트 출력부 426이 소정의 타이밍으로 비트를 취합하도록, 대응되는 위상 변화 클록을 항상 귀환 제어한다.
여기서, 예를 들어, PLL이 출력하는 클록에 동기되어, 신호를 전송한다고 하면, PLL이 포함하는 VCO는 위상 잡음을 갖기 때문에, PLL의 출력 클록에는, 위상 잡음에 기인하는 랜덤(random)한 지터(jitter)가 포함된다. 그 때문에, 송신된 전송 신호 중에 랜덤 지터가 포함되고, 전송 신호를 수신하는 경우의 BER(Bit Error Rate: 비트 에러율)이 커지는 경우가 있다. 또한, 발진 회로의 Q 값을 높게 설계함으로써, VCO의 위상 잡음을 감소시킬 수 있지만, 이 경우, PLL의 잠김 범위(Lock Range)가 좁아진다. 게다가, Q 값을 높게 함으로써, VCO를 구성하는 부품 정수, 배선 저항, 기판간 디커플링 용량 등의 변화의 영향이 크게 된다. 그 때문에, PLL을 소망하는 주파수에서 발진시키기 위하여는, 당해 변화의 중심을 선별할 필요가 있으며, 비용이 높아 지는 경우가 있다.
본 실시예의 전송 시스템 30은, 송신 및 수신의 참조 클록에 다상 클록 생성부 256이 생성한 복수의 지연 클록을 사용하여, 신호를 전송한다. 다상 클록 생성부 256은, 주기 클록 출력부 240이 출력하는 주기 클록을 다상 클록 생성부 256 내의 예를 들어 복수의 지연 소자를 통과시킴으로써, 복수의 지연 클록을 생성한다. 송신 클록 24가, PLL 등의 발진 회로를 필요로 하지 않기 때문에, 전송 시스템 30이 전송하는 전송 신호에는, VCO의 위상 잡음에 기인하는 랜덤한 지터가 포함되지 않는다. 또한, 수신부 43이, PLL 등의 발진 회로를 필요로하지 않으므로, 각각의 비트 출력부 426이 수취한 위상 변화 클록에는, VCO의 위상 잡음에 기인하는 랜덤한 지터가 포함되지 않는다. 따라서, 본 실시예에 의하면, 작은 BER로 신호를 전송할 수 있다.
또한, VCO를 사용하여 전송을 수행하는 경우, 예를 들면, 전송 속도를 변경하려고 하면, VCO의 발진 주파수를 변화시킬 필요가 생기고, VCO의 회로 구성을 변경할 필요가 있다. 그러나, 본 실시예의 전송 시스템 30은, 예를 들면, 다상 클록 생성부 256 및 다상 클록 생성부 440의 지연량을 조정함으로써, 회로 구성을 변경하지 않고, 전송 속도를 변화시킬 수 있다.
도 4는, 다상 클록 생성부 440의 상세한 구성의 일예를 도시한 도면이다. 다상 클록 생성부 440은, 위상 비교부 500, 전하 펌프 502, 로우 패스 필터(LPF) 504, 지연 회로부 506, 및 선택 회로 510을 포함한다. 지연 회로부 506은, 로우 패스 필터 504로부터 수취한 전압에 기초하여, 버퍼 422 및 244를 거쳐, 주기 클록 출력부 240(도 3 참조)으로부터 수취한 주기 클록을, 각각 서로 다른 시간 동안 지연시킴으로써, 위상이 각각 서로 다른 복수의 지연 클록을 생성하고, 선택 회로 510으로 출력한다. 또한, 지연 회로부 506은, 주기 클록에 기초한 출력 클록을 생성하고, 위상 비교부 500으로 출력한다.
위상 비교부 500은, 지연 회로부 506으로부터 수취한 출력 클록과 주기 클록과의 위상을 비교하고, 비교 결과를 전하 펌프 502에 공급한다. 전하 펌프 502는, 수취한 비교 결과에 기초한 전압을 생성하고, 로우 패스 필터 504에 공급한다. 로우 패스 필터 504는, 수취한 전압의 고주파를 제거하고, 지연 회로부 506에 공급한 다.
지연 회로부 506은, 직렬로 접속된 복수의 지연부 508a~d을 포함한다. 첫단의 지연부 508a는, 주기 클록을 수취하고, 로우 패스 필터 504의 출력 전압에 기초하여, 수취한 주기 클록을 지연시킨다. 이에 의하여, 지연부 508a는, 하나의 지연 클록을 생성하고, 선택 회로 510 및 후단의 지연부 508b로 출력한다. 지연부 508b~c의 각각은, 전단의 지연부 508으로부터 수취한 지연 클록을, 로우 패스 필터 504의 출력 전압에 기초하여 더욱 지연시킴으로써, 하나의 지연 클록을 각각 생성하고, 선택 회로 510 및 후단의 지연부 508에 각각 출력한다. 최후단의 지연부 508d는, 전단의 지연부 508c로부터 수취한 지연 클록을, 로우 패스 필터 504의 출력 전압에 기초하여 더욱 지연시킴으로써, 출력 클록을 생성하고, 위상 비교부 500으로 출력한다.
위상 비교부 500은, 지연부 508d로부터 수취한 출력 클록과 주기 클록의 위상차가 소정의 값이 되도록 전하 펌프 502를 제어함으로써, 지연 회로부 506에 복수의 지연 클록을 생성시키고, 선택 회로 510으로 출력시킨다. 위상 비교부 500은, 예를 들어, 지연 회로부 506의 출력 클록의 위상과 주기 클록의 위상이 같아 지도록, 전하 펌프 502를 제어한다.
선택 회로 510은, 지연 회로부 506으로부터 복수의 지연 클록을 수취하고, 외부로부터의 지시인 선택 신호에 따라, 당해 복수의 지연 클록의 적어도 일부를 선택하고, 외부로 출력한다. 이에 의하여, 선택 신호에 따라, 선택 회로 510으로부터 출력된 지연 클록의 수를 변화시킬 수 있다. 또한, 선택 회로 510은, 선택 신호를, 예를 들어 제어부 26으로부터 수취한다. 또한, 본 실시예에 있어서, 다상 클록 생성부 256(도 3 참조)은, 다상 클록 생성부 440과 동일 또는 유사한 기능 및 구성을 가진다.
본 실시예에 있어서, 지연 회로부 506이 갖는 복수의 지연부 508a~c는, 데이터 추출부 424(도 3 참조)가 출력 가능한 병렬 데이터의 최대 비트수와 같은 개수만큼 설치된다. 각각의 비트 출력부 426(도 3 참조)는, 선택 회로 510이 출력한 지연 클록을 수취한 경우에, 대응하는 비트를 출력한다. 또한, 선택 회로 510이 각각의 지연 클록을 출력하는 경우, 대응하는 위상 변화 클록 생성부 436(도 3 참조)은, 위상 변화 클록을 대응하는 비트 출력부 426에 공급한다.
또한, 각각의 비트 출력부 426은, 각각의 지연부 438이 생성한 지연 클록에 대응하는 위상 변화 클록의 각각에 동기되어 전송 신호를 수취한다. 이에 의하여, 각각의 비트 출력부 426은, 선택 회로 510이 선택한 지연 클록의 수에 따른 비트수를 갖는 병렬 데이터를 생성하고, 당해 병렬 데이터를 추출 데이터로서 출력한다. 따라서, 선택 회로 510에 입력된 선택 신호에 따라, 선택 회로 510은, 한 번에 병령 데이터로 변환된 비트수를 변화시킬 수 있다. 본 실시예에 의하면, 단위 시간당 수신되는 전송 신호의 비트수를 변화시킬 수 있다.
이에 의하여, 전송 신호의 전송 속도에 대응하여, 선택 회로 510에 입력된 선택 신호를 제어함으로써, 회로 구성을 변경하지 않고, 전송 속도를 변경할 수 있다. 또한, 다상 클록 생성부 256 및 다상 클록 생성부 440은, 선택 회로 510을 사용하지 않고, 복수의 지연부 508a~c와 같은 수의 지연 클록을 출력하여도 좋다.
도 5는, 시험 장치 10의 다른 구성의 일예를 도시한 도면이다. 또한, 이하에 설명하는 점을 제외하고, 도 5에 있어서, 도 1과 같은 부호를 붙인 구성은, 도 1에 있어서의 구성과 동일 또는 유사한 기능 및 구성을 가지기 때문에 설명을 생략한다. 시험 장치 10은, 메인 프레임 20, 전송선 32, 및 테스트 헤드 40을 포함한다. 메인 프레임 20은, 제어부 26을 포함하여, 시험을 제어하기 위한 제어 신호를, 전송선 32를 거쳐 테스트 헤드 40으로 공급한다.
테스트 헤드 40은, 인터페이스 48, 제1 테스트 모듈 60, 전송선 34, 및 제2 테스트 모듈 62를 포함한다. 제1 테스트 모듈 60 및 제2 테스트 모듈 62는, 테스트 헤드 40 내에서 제거 가능하도록 각각 고정된다. 제1 테스트 모듈 60은, 시험 패턴 생성부 22 및 송신 블록 24를 포함한다. 시험 패턴 생성부 22는, 메인 프레임 20으로부터 공급된 제어 신호에 기초하여 시험 패턴을 생성하고, 송신 블록 24에 공급한다. 송신 블록 24는, 공급된 시험 패턴을 전송 신호로 변환하고, 전송선 34를 거쳐 제2 테스트 모듈 62로 송신한다. 또한, 본 실시예에 있어서, 전송선 34는, 제1 테스트 모듈 60 및 제2 테스트 모듈 62를 접속하는 케이블, 코넥터 등을 포함하고 있다.
제2 테스트 모듈 62는, 수신 블록 42, 시험 패턴 공급부 44, 및 판정부 46을 포함한다. 수신 블록 42는, 제1 테스트 모듈 60으로부터 수신한 전송 신호로부터 추출 데이터를 추출하고, 시험 패턴 공급부 44에 공급한다. 시험 패턴 공급부 44는, 공급된 추출 데이터로부터 시험 패턴을 추출하고, 인터페이스 48을 거쳐 전자 디바이스 50으로 공급한다. 판정부 46은, 시험 패턴에 따라 전자 디바이스 50이 출력한 신호를 수취하고, 기대값과 비교한다. 그리고, 판정부 46은, 전자 디바이스 50의 양부를 판정하고, 판정 결과를 전송선 32를 거쳐 메인 프레임 20으로 출력한다. 또한, 판정부 46은, 메인 프레임 20내에 있어도 좋다.
본 실시예에 있어서, 송신 블록 24 및 수신 블록 42는, 전송 신호를 전송한 전송 시스템 30을 구성한다. 본 실시예에 의하면, 제1 테스트 모듈 60이 출력한 전송 신호를, 전송선 34를 거쳐 제2 테스트 모듈 62로, 작은 BER로 전송할 수 있다.
도 6은, 전송 시스템 30의 상세한 구성의 다른 예를 도시한 도면이다. 도 6에 있어서 도 2와 동일한 부호를 붙인 구성은, 도 2에 있어서의 구성과 동일 또는 유사한 구성을 가지기 때문에, 이하 상위점을 제외하고는 설명을 생략한다. 본 실시예에 있어서 수신부 43은, 주기 클록 출력부 240으로부터 출력된 주기 클록을 버퍼 244 및 버퍼 422를 거쳐 수취하는 것에 대신하여, 전송 신호로부터 재생함으로써 주기 클록을 수취한다.
본 실시예에 있어서의 각각의 수신부 43은, 클록 재생부 600을 각각 더욱 포함한다. 클록 재상부 600은, 대응하는 버퍼 420에 의하여 수취한 전송 신호로부터 주기 클록을 재생한다. 이에 의하여, 클록 재생부 600은, 주기 클록 출력부 240이 출력한 주기 클록을, 주기 위상차 검출부 432 및 위상 변화 클록 생성부 436으로 출력한다. 이것을 받아서, 주기 위상차 검출부 432는, 재생된 주기 클록과, 데이터 동기 클록과의 위상차를 주기 위상차로서 검출한다. 또한, 위상 변화 클록 생성부 436은, 주기 위상차 검출부 432가 검출한 주기 위상차에 기초하고, 재생된 주 기 클록의 위상을 변화시킨 클록을 위상 변화 클록으로서 출력한다.
본 실시예에 있어서, 전송 시스템 30에 의하면, 송신 블록 24로부터 수신 블록 42에 대하여 주기 클록을 전송 신호와 병행하여 공급하지 않고서 전송 신호를 높은 정밀도로 전송할 수 있다.
이상 본 발명을 실시의 형태를 사용하여 설명하였으나, 본 발명의 기술적 범위는 상기 실시의 형태에 기재된 범위에는 한정되지 않는다. 상기 실시의 형태에, 다양한 변경 또는 개량을 가할 수 있다는 것이 당업자에게 명백하다. 그러한 변경 또는 개량을 가한 형태도 본 발명의 기술적 범위에 포함될 수 있다는 것이, 청구의 범위의 기재로부터 명백하다.
예를 들면, 주기 클록 출력부 240은, 송신부 250 및 수신부 43에 서로 다른 클록 발진기에 의하여 발진된 주기 클록을 공급하여도 좋다. 즉, 주기 클록 출력부 240은, 송신 블록 24의 일부로서 설치되 송신측 주기 클록 출력부와, 수신 블록 42의 일부로서 설치된 수신측 주기 클록 출력부를 가져도 좋다. 이 경우, 송신측 주기 클록 출력부는, 제1 클록 발진기에 의하여 발진된 클록에 기초하여 송신측의 주기 클록을 생성하고, 송신부 250으로 출력한다. 또한, 수신측 주기 클록 출력부는, 제2 클록 발진기에 의하여 발진된 클록에 기초하여, 송신측의 주기 클록과 실질적으로 동일한 주파수를 갖는 수신측의 주기 클록을 생성하고, 수신부 43 내의 주기 위상차 검출부 432 및 위상 변화 클록 생성부 436으로 출력한다.
상기 설명으로부터 명백한 바와 같이, 전송하여야 할 신호를 높은 정밀도로 전송할 수 있다.

Claims (9)

  1. 전송 신호를 전송하는 전송 시스템에 있어서,
    미리 정해진 주기의 주기 클록을 출력하는 주기 클록 출력부와,
    상기 전송 신호를, 상기 주기 클록에 동기하여 송신하는 송신부와,
    상기 송신부가 송신하는 상기 전송 신호를 수신하는 수신부
    를 포함하되,
    상기 수신부는,
    상기 송신부로부터 수취한 상기 전송 신호로부터 추출된 추출 데이터에 기초하며, 상기 추출 데이터의 값의 변화와 동기된 데이터 동기 클록을 생성하는 데이터 동기 클록 생성부와,
    상기 주기 클록 출력부로부터 수취한 상기 주기 클록과, 상기 데이터 동기 클록과의 위상차인 주기 위상차를 검출하는 주기 위상차 검출부와,
    상기 주기 클록 출력부로부터 수취한 상기 주기 클록의 위상을 변화시킨 위상 변화 클록을, 당해 위상 변화 클록과 상기 데이터 동기 클록과의 위상차인 변화 위상차가 미리 정해진 크기가 되도록, 상기 주기 위상차에 기초하여 생성하는 위상 변화 클록 생성부와,
    상기 위상 변화 클록에 동기하여 상기 전송 신호를 수취함으로써, 상기 송신부로부터 수취한 상기 전송 신호로부터 상기 추출 데이터를 추출하여, 상기 데이터 동기 클록 생성부에 공급하는 데이터 추출부
    를 포함하는 전송 시스템.
  2. 제1항에 있어서,
    상기 송신부는, 직렬 데이터로서 상기 전송 신호를 송신하고,
    상기 추출 데이터는, 미리 정해진 비트수를 갖는 병렬 데이터이며,
    상기 데이터 추출부는, 상기 병렬 데이터의 각각의 비트에 대응하여 각각 설치되며, 상기 직렬 데이터의 값을 각각 서로 다른 타이밍으로 취합하며, 취합된 상기 값을, 상기 병렬 데이터에 있어서의 대응하는 상기 비트의 값으로서 각각 출력하는 복수의 비트 출력부를 포함하며,
    상기 데이터 동기 클록 생성부는, 각각의 상기 비트에 대응하여 각각 설치되며, 대응하는 상기 비트 출력부로부터 수취한 상기 비트의 값에 기초하여, 당해 값의 변화와 동기된 상기 데이터 동기 클록을 각각 생성하는 복수의 비트 클록 생성부를 포함하며,
    상기 주기 위상차 검출부는, 각각의 상기 비트에 대응하여 각각 설치되며, 대응하는 상기 비트 클록 생성부가 생성한 상기 데이터 동기 클록과, 상기 주기 클록과의 상기 주기 위상차를 각각 검출하는 복수의 비트 위상차 검출부를 포함하며,
    상기 위상 변화 클록 생성부는,
    위상이 각각 서로 다르며, 각각의 상기 비트에 각각 대응하는 복수의 지연 클록을, 상기 주기 클록을 각각 서로 다른 시간 동안 지연시킴으로써 생성하는 지 연 클록 생성부와,
    각각의 상기 비트에 대응하여 각각 설치되며, 대응하는 상기 데이터 동기 클록과의 상기 변화 위상차가 상기 미리 정해진 크기가 되도록, 대응하는 상기 지연 클록의 위상을, 대응하는 상기 비트 위상차 검출부가 검출한 상기 주기 위상차에 기초하여 지연시킨 신호를, 상기 위상 변화 클록으로서 각각 생성하는 복수의 지연부를 포함하며,
    각각의 상기 비트 출력부는, 대응하는 상기 지연부가 생성하는 상기 위상 변화 클록에 동기되어, 상기 직렬 데이터의 값을 취합함으로써, 상기 추출 데이터에 있어서의 대응하는 상기 비트의 값을 추출하는 전송 시스템.
  3. 제1항에 있어서,
    상기 송신부는, 직렬 데이터로서 상기 전송 신호를 송신하고,
    상기 위상 변화 클록 생성부는,
    상기 주기 클록을 각각 서로 다른 시간 동안 지연시킴으로써, 위상이 각각 서로 다른 복수의 지연 클록을 생성하는 지연 클록 생성부와,
    상기 지연 클록 생성부로부터 상기 복수의 지연 클록을 수취하고, 당해 복수의 지연 클록의 적어도 일부를, 외부로부터의 지시에 따라 선택하는 선택부와,
    상기 선택부가 선택한 상기 지연 클록의 위상을, 상기 변화 위상차가 상기 미리 정해진 크기가 되도록 지연시킴으로써, 상기 선택부가 선택한 상기 지연 클록 에 대응하는 상기 위상 변화 클록을 생성하는 지연부
    를 포함하며,
    상기 지연부가 생성한 상기 지연 클록에 대응하는 상기 위상 변화 클록의 각각에 동기하여 상기 전송 신호를 수취함으로써, 상기 데이터 추출부는, 상기 선택부가 선택한 상기 지연 클록의 수에 따른 비트수를 갖는 병렬 데이터를 생성하고, 당해 병렬 데이터를, 상기 추출 데이터로서 출력하는 전송 시스템.
  4. 제1항에 있어서,
    상기 수신부는, 상기 송신부로부터 수취한 상기 전송 신호로부터 상기 주기 클록을 재생함으로써, 상기 주기 클록 출력부가 출력한 상기 주기 클록을 수취하는 클록 재생부를 더 포함하는 전송 시스템.
  5. 전송 신호를 수신하는 수신 장치에 있어서,
    미리 정해진 주기의 주기 클록에 동기하여 송신된 상기 전송 신호로부터 추출된 추출 데이터에 기초하며, 상기 추출 데이터의 값의 변화와 동기된 데이터 동기 클록을 생성하는 데이터 동기 클록 생성부와,
    상기 주기 클록과 상기 데이터 동기 클록과의 위상차인 주기 위상차를 검출하는 주기 위상차 검출부와,
    상기 주기 클록의 위상을 변화시킨 위상 변화 클록을, 당해 위상 변화 클록과 상기 데이터 동기 클록과의 위상차인 변화 위상차가 미리 정해진 크기가 되도록, 상기 주기 위상차에 기초하여 생성하는 위상 변화 클록 생성부와,
    상기 위상 변화 클록에 동기하여 상기 전송 신호를 수취함으로써, 상기 전송 신호로부터 상기 추출 데이터를 추출하여, 상기 데이터 동기 클록 생성부에 공급하는 데이터 추출부
    를 포함하는 수신 장치.
  6. 전자 디바이스를 시험하는 시험 장치에 있어서,
    상기 전자 디바이스를 시험하기 위한 시험 패턴을 생성하는 시험 패턴 생성부와,
    미리 정해진 주기의 주기 클록을 출력하는 주기 클록 출력부와,
    상기 시험 패턴 생성부로부터 수취한 상기 시험 패턴에 기초한 전송 신호를, 상기 주기 클록에 동기하여 송신하는 송신부와,
    상기 송신부가 송신한 상기 전송 신호를 수신하고, 상기 전송 신호로부터 추출 데이터를 추출하는 수신부와,
    상기 수신부가 추출한 상기 추출 데이터로부터 상기 시험 패턴을 추출하고, 추출한 상기 시험 패턴을 상기 전자 디바이스에 공급하는 시험 패턴 공급부와,
    상기 시험 패턴에 따라 상기 전자 디바이스가 출력한 출력 신호에 기초하여, 상기 전자 디바이스의 양부를 판정하는 판정부
    를 포함하되,
    상기 수신부는,
    상기 송신부로부터 수취한 상기 전송 신호로부터 추출된 추출 데이터에 기초하며, 상기 추출 데이터의 값의 변화와 동기된 데이터 동기 클록을 생성하는 데이터 동기 클록 생성부와,
    상기 주기 클록 출력부로부터 수취한 상기 주기 클록과, 상기 데이터 동기 클록과의 위상차인 주기 위상차를 검출하는 주기 위상차 검출부와,
    상기 주기 클록 출력부로부터 수취한 상기 주기 클록의 위상을 변화시킨 위상 변화 클록을, 당해 위상 변화 클록과 상기 데이터 동기 클록과의 위상차인 변화 위상차가 미리 정해진 크기가 되도록, 상기 주기 위상차에 기초하여 생성하는 위상 변화 클록 생성부와,
    상기 위상 변화 클록에 동기하여 상기 전송 신호를 수취함으로써, 상기 송신부로부터 수취한 상기 전송 신호로부터 상기 추출 데이터를 추출하여, 상기 데이터 동기 클록 생성부에 공급하는 데이터 추출부
    를 포함하는 시험 장치.
  7. 제6항에 있어서,
    상기 시험 장치는,
    상기 전송 신호를 전송하는 전송선과,
    상기 전송 신호를 생성하여, 상기 전송선에 출력하는 메인 프레임과,
    상기 전자 디바이스를 적재하고, 상기 전송선을 거쳐 상기 메인 프레임으로부터 수취한 상기 전송 신호에 기초하며, 상기 시험 패턴을 상기 전자 디바이스에 공급하는 테스트 헤드를 포함하되,
    상기 메인 프레임은, 상기 시험 패턴 생성부와, 상기 주기 클록 생성부와, 상기 송신부를 포함하며,
    상기 테스트 헤드는, 상기 수신부와, 상기 시험 패턴 공급부를 포함하며,
    상기 수신부는, 상기 전송선을 거쳐, 상기 송신부로부터 상기 전송 신호를 수취하는 시험 장치.
  8. 제6항에 있어서,
    상기 시험 장치는,
    제거 가능하게 각각 고정된 제1 및 제2 테스트 모듈을 포함하는 테스트 헤드를 포함하며,
    상기 제1 테스트 모듈은, 상기 시험 패턴 생성부와, 상기 주기 클록 생성부와, 상기 송신부를 포함하며,
    상기 제2 테스트 모듈은, 상기 수신부와, 상기 시험 패턴 공급부를 포함하는 시험 장치.
  9. 시험되는 전자 디바이스를 적재하는 테스트 헤드에 있어서,
    상기 테스트 헤드 내에 제거 가능하게 각각 고정된 제1 및 제2 테스트 모듈을 포함하되,
    상기 제1 테스트 모듈은,
    상기 전자 디바이스를 시험하기 위한 시험 패턴을 생성하는 시험 패턴 생성부와,
    미리 정해진 주기의 주기 클록을 출력하는 주기 클록 출력부와,
    상기 시험 패턴 생성부로부터 수취한 상기 시험 패턴에 기초한 전송 신호를, 상기 주기 클록에 동기하여 송신하는 송신부
    를 포함하되,
    상기 제2 테스트 모듈은,
    상기 송신부가 송신하는 상기 전송 신호를 수신하고, 상기 전송 신호로부터 추출 데이터를 추출하는 수신부와,
    상기 수신부가 추출한 상기 추출 데이터로부터 상기 시험 패턴을 추출하고, 추출된 상기 시험 패턴을 상기 전자 디바이스로 공급하는 시험 패턴 공급부
    를 포함하며,
    상기 수신부는,
    상기 송신부로부터 수취한 상기 전송 신호로부터 추출된 추출 데이터에 기초 하며, 상기 추출 데이터의 값의 변화와 동기된 데이터 동기 클록을 생성하는 데이터 동기 클록 생성부와,
    상기 주기 클록 출력부로부터 수취한 상기 주기 클록과, 상기 데이터 동기 클록과의 위상차인 주기 위상차를 검출하는 주기 위상차 검출부와,
    상기 주기 클록 출력부로부터 수취한 상기 주기 클록의 위상을 변화시킨 위상 변화 클록을, 당해 위상 변화 클록과 상기 데이터 동기 클록과의 위상차인 변화 위상차가 미리 정해진 크기가 되도록, 상기 주기 위상차에 기초하여 생성하는 위상 변화 클록 생성부와,
    상기 위상 변화 클록에 동기하여 상기 전송 신호를 수취함으로써, 상기 송신부로부터 수취한 상기 전송 신호로부터 상기 추출 데이터를 추출하여, 상기 데이터 동기 클록 생성부에 공급하는 데이터 추출부
    를 포함하는 테스트 헤드.
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