KR20060051335A - 전자 디바이스, 전자 디바이스의 제조 방법 및 전자기기 - Google Patents
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Abstract
본 발명은 특성이 뛰어나고 또한 특성의 경시 열화를 방지할 수 있는 전자 디바이스, 이러한 전자 디바이스를 사용한 표시장치 및 전자기기를 제공하는 것을 목적으로 한다.
박막 트랜지스터(1)는 서로 분리하여 설치된 소스 전극(20a) 및 드레인 전극(20b)과, 소스 전극(20a) 및 드레인 전극(20b)의 표면에 형성된 유기막(60)과, 소스 전극(20a) 및 드레인 전극(20b)을 덮고, 또한 유기막(60)과 접촉하도록 설치된 유기 반도체층(30)과, 유기 반도체층(30) 위에 설치된 게이트 절연층(40)과, 게이트 절연층(40) 위에 설치된 게이트 전극(60)을 갖는다. 유기막(60)은, 바람직하게는 일반식 : CF3(CF2)m(CH2)nSH(다만, m은 1∼35의 정수를 나타내고, n은 2∼33의 정수를 나타낸다.)로 표시되는 비공역(非共役)계 유기 화합물을 포함하는 유기 화합물을 소스 전극(20a) 및 드레인 전극(20b)의 표면에 결합시켜서 이루어지는 것이다.
박막 트랜지스터, 유기 반도체층, 전기 영동 입자. 게이트 절연층
Description
도 1은 본 발명의 전자 디바이스를 박막 트랜지스터에 적용했을 경우의 제 1 실시형태를 나타내는 개략도.
도 2는 도 1에 나타내는 박막 트랜지스터의 제조 방법을 설명하기 위한 도면(종단면도).
도 3은 도 1에 나타내는 박막 트랜지스터의 제조 방법을 설명하기 위한 도면(종단면도).
도 4는 본 발명의 전자 디바이스를 박막 트랜지스터에 적용했을 경우의 제 2 실시형태를 나타내는 개략적인 단면도.
도 5는 전기 영동(泳動) 표시장치의 실시형태를 나타내는 종단면도.
도 6은 도 5에 나타내는 전기 영동 표시장치가 구비되는 액티브 매트릭스 장치의 구성을 나타내는 블럭도.
도 7은 본 발명의 전자기기를 전자 페이퍼에 적용했을 경우의 실시형태를 나타내는 사시도.
도 8은 본 발명의 전자기기를 디스플레이에 적용했을 경우의 실시형태를 나타내는 도면.
*도면의 주요 부분에 대한 부호의 설명*
1 : 박막 트랜지스터 10 : 기판
20a : 소스 전극 20b : 드레인 전극
20 : 전극 30 : 유기 반도체층
40 : 게이트 절연층 50 : 게이트 전극
60 : 유기막 200 : 전기 영동 표시장치
300 : 액티브 매트릭스 장치 301 : 데이터선
302 : 주사선 400 : 전기 영동 표시부
401 : 화소 전극 402 : 마이크로 캡슐
420 : 전기 영동 분산액 421, 422 : 전기 영동 입자
403 : 투명 전극 404 : 투명 기판
405 : 바인더재 500 : 기판
600 : 전자 페이퍼 601 : 본체
602 : 표시 유닛 800 : 디스플레이
801 : 본체부 802a, 802b : 반송 롤러쌍
803 : 구멍부 804 : 투명 유리판
805 : 삽입구 806 : 단자부
807 : 소켓 808 : 컨트롤러
809 : 조작부
본 발명은 전자 디바이스, 전자 디바이스의 제조 방법 및 전자기기에 관한 것이다.
최근, 무기 반도체 재료를 사용한 박막 트랜지스터를 바꿔 놓을 수 있는 디바이스로서, 유기 반도체 재료를 사용한 박막 트랜지스터가 주목받고 있다(예를 들면, 특허문헌 1 참조.).
이러한 박막 트랜지스터에서는 소스 전극 및 드레인 전극에 접촉하도록 하여, 유기 반도체층이 설치되어 있다.
일반적으로, 소스 전극 및 드레인 전극은 금속 재료로 구성되어 있기 때문에, 활성(유기물과의 반응성)이 높다. 이 때문에, 이들 전극과 유기 반도체층을 구성하는 유기 반도체 재료 사이에서 반응이 일어나고, 유기 반도체 재료가 변질·열화하여, 그 결과 박막 트랜지스터의 특성이 경시적으로 열화하는 문제가 있다.
[특허문헌 1] 일본국 특허 공개 2004-6782호 공보.
본 발명의 목적은 특성이 뛰어나고, 또한 특성이 경시적으로 열화하는 것을 방지할 수 있는 전자 디바이스, 이러한 전자 디바이스를 제조하는 전자 디바이스의 제조 방법 및 전자기기를 제공하는 것에 있다.
이러한 목적은 하기의 본 발명에 의해 달성된다.
본 발명의 전자 디바이스는 한 쌍의 전극과 유기 반도체층을 갖는 전자 디바이스로서,
상기 한 쌍의 전극 중 적어도 한쪽 전극의 표면에 비공역계 유기 화합물을 포함하는 유기 화합물을 결합시켜서 이루어지는 유기막을 갖는 것을 특징으로 한다.
이에 따라, 특성이 뛰어나고, 또한 특성이 경시적으로 열화하는 것을 방지할 수 있는 전자 디바이스를 얻을 수 있다.
본 발명의 전자 디바이스에서는 상기 한 쌍의 전극이 각각 소스 전극 및 드레인 전극을 구성하고, 또한 상기 유기 반도체층에 전계를 거는 게이트 전극을 구비하는 트랜지스터인 것이 바람직하다.
본 발명의 전자 디바이스는 각종의 것에 적용 가능하지만, 특히 트랜지스터에 적용하는 것이 적합하다.
본 발명의 전자 디바이스에서는 상기 유기 화합물은 상기 전극에 결합하는 결합기를 갖고, 상기 유기막이 형성된 전극의 표면에는 상기 결합기가 결합하고 있지 않은 부분을 갖는 것이 바람직하다.
이에 따라, 전극과 유기 반도체층 사이에서의 유기막을 통한 하전(荷電)의 이동이 효율적으로 행하여진다.
본 발명의 전자 디바이스에서는, 상기 유기 화합물은 상기 전극에 결합하는 결합기를 갖고, 상기 유기막이 형성된 전극의 표면에는 또한 상기 결합기가 결합할 수 있는 부분이 잔존하는 것이 바람직하다.
이에 따라, 전극과 유기 반도체층 사이에서의 유기막을 통한 하전의 이동이 효율적으로 행하여진다.
본 발명의 전자 디바이스에서는, 상기 유기 화합물은 상기 전극에 결합하는 결합기를 갖고, 상기 결합기는 SH기인 것이 바람직하다.
SH기는 금속과의 사이에 특히 강한 결합을 형성할 수 있기 때문에, 결합기로서 SH기를 가진 유기 화합물을 사용함으로써, 전극에 대하여 밀착성이 높은 유기막을 얻을 수 있다.
본 발명의 전자 디바이스에서는, 상기 유기 화합물은 상기 결합기와 반대측에 상기 유기 반도체층에 하전(荷電)을 공급할 수 있는 치환기를 가지는 것이 바람직하다.
이에 따라, 전극과 유기 반도체층 사이에서의 유기막을 통한 하전의 이동이 더 효율적으로 행하여진다.
본 발명의 전자 디바이스에서는, 상기 유기 화합물은 직쇄(直鎖) 모양을 이루고, 상기 유기막의 최대 두께는 상기 유기 화합물의 상기 결합기에서 상기 치환기까지의 길이보다 작은 것이 바람직하다.
이에 따라, 유기막의 절연성이 비교적 높은 경우에도 그 박막이 얇게 이루어지기 때문에, 박막 트랜지스터의 특성이 열화하는 것을 방지할 수 있다.
본 발명의 전자 디바이스에서는 상기 유기 화합물은 상기 결합기와 반대측에 발수성을 나타내는 구조를 갖는 것이 바람직하다.
이에 따라, 전자 디바이스가, 예를 들면 대기 중 등, 비교적 습도가 높은 환 경에 처했을 경우에도, 전극의 표면에 수분 등이 부착하는 것을 방지할 수 있게 된다. 그 결과, 전극의 표면에 수분이 부착하는 것에 기인하는 전자 디바이스의 특성 열화를 방지할 수 있다.
본 발명의 전자 디바이스에서는 상기 비공역(非共役)계 유기 화합물은, 일반식 : CF3(CF2)m(CH2)nSH로 표시되고, m은 1∼35의 정수를 나타내고, n은 2∼33의 정수를 나타내는 것이 바람직하다.
이러한 비공역계 유기 화합물을 주(主)재료로서 유기막을 구성함으로써, 전자 디바이스는 우수한 특성을 갖게 됨과 동시에, 비교적 습도가 높은 환경에 처했을 경우에도, 그 우수한 특성을 더 확실하게 유지할 수 있게 된다.
본 발명의 전자 디바이스에서는, 상기 일반식에서 m/n이 0.25∼18이 되는 관계를 만족하는 것이 바람직하다.
이에 따라, 상기 일반식으로 표시되는 비공역계 유기 화합물은 이 분자 구조 중에 차지하는 플루오르기(基)의 비율이 충분히 높게 되어, 특히 높은 발수성을 발휘하게 된다.
본 발명의 전자 디바이스에서는, 상기 비공역계 유기 화합물은 그 총 탄소수가 4∼45인 것이 바람직하다.
이에 따라, 전극과 유기 반도체층이 접촉하는 것을 확실하게 방지하면서, 유기막의 절연성이 불필요하게 높아지는 것을 방지할 수 있고, 결과적으로 전자 디바이스의 특성 열화를 방지할 수 있다.
본 발명의 전자 디바이스에서는, 상기 유기막이 형성된 전극에서 상기 전극의 표면에 결합한 상기 유기 화합물의 수는 0.05×1015∼0.96×1015개/㎠인 것이 바람직하다.
이에 따라, 전극과 유기 반도체층 사이에서의 유기막을 통한 하전의 이동이 보다 효율적으로 행하여지게 된다.
본 발명의 전자 디바이스에서는, 상기 유기막이 형성된 전극은 상기 유기막의 존재에 의해 상기 유기 반도체층과 직접 접촉하는 것이 방지되어 있는 것이 바람직하다.
이에 따라, 유기 반도체층을 구성하는 유기 반도체 재료와 전극 사이에서 반응이 일어나는 것을 방지하여, 유기 반도체층의 변질·열화를 방지할 수 있다. 그 결과, 박막 트랜지스터의 특성이 경시적으로 열화하는 것을 적절하게 방지할 수 있다.
본 발명의 전자 디바이스에서는, 상기 유기막이 형성된 전극은 Au, Ag, Cu, Pt 또는 이들을 포함하는 합금을 주재료로 하여 구성되어 있는 것이 바람직하다.
이들은 유기막을 구성하는 유기 화합물과의 결합을 형성하기 쉬운 재료인 것이 바람직하다.
본 발명의 전자 디바이스의 제조 방법은 한 쌍의 전극과 유기 반도체층을 갖는 전자 디바이스의 제조 방법으로서,
상기 한 쌍의 전극 중 적어도 한쪽의 전극 표면에 비공역계 유기 화합물을 포함하는 유기 화합물을 결합시킴으로써 유기막을 형성하는 제 1 공정과, 상기 유기막에 접촉하도록 상기 유기 반도체층을 형성하는 제 2 공정을 갖는 것을 특징으로 한다.
이에 따라, 특성이 우수하고, 또한 특성이 경시적으로 열화하는 것을 방지할 수 있는 전자 디바이스를 제조할 수 있다.
본 발명의 전자 디바이스의 제조 방법에서는, 상기 제 1 공정에 앞서 적어도 상기 유기막을 형성하는 전극의 표면을 세정하는 공정을 갖고, 상기 세정을 산소 플라즈마 처리에 의해 행하는 것이 바람직하다.
전극의 표면에 산소 플라즈마 처리를 행하면, 전극의 표면에, 예를 들면 유기막을 구성하는 유기 화합물이 결합하기 어려운 요철부나 결함부가 형성되고, 이에 의해, 전극 표면에의 유기 화합물의 결합 속도(반응 속도)나 결합 밀도 등을 용이하게 제어할 수 있게 된다.
본 발명의 전자 디바이스의 제조 방법에서는, 상기 제 1 공정에서 농도 0.01∼10mM으로 상기 유기 화합물을 함유하는 유기막 형성용 액을, 상기 유기막을 형성하는 전극의 표면에 0.1∼200분간 접촉시킴으로써, 상기 유기막을 형성하는 것이 바람직하다.
이에 따라, 전극과 유기 반도체층 사이에서의 유기막을 통한 하전의 이동이 보다 효율적으로 행하여지게 된다.
본 발명의 전자기기는 본 발명의 전자 디바이스를 구비하는 것을 특징으로 한다.
이에 따라, 신뢰성이 높은 전자기기를 얻을 수 있다.
이하, 본 발명의 전자 디바이스, 전자 디바이스의 제조 방법 및 전자기기에 대하여 도시한 적절한 실시형태를 의거하여 상세하게 설명한다.
<제 1 실시형태>
우선, 본 발명의 전자 디바이스를 박막 트랜지스터에 적용했을 경우를 대표로 설명한다.
도 1은 본 발명의 전자 디바이스를 박막 트랜지스터에 적용했을 경우의 제 1 실시형태를 나타내는 개략도(도 1 중 (a)는 종단면도, (b)는 평면도), 도 2 및 도 3은 각각 도 1에 나타내는 박막 트랜지스터의 제조 방법을 설명하기 위한 도면(종단면도)이다.
도 1에 나타내는 박막 트랜지스터(1)는 톱 게이트형의 박막 트랜지스터이며, 서로 분리하여 설치된 소스 전극(20a) 및 드레인 전극(20b)과, 소스 전극(20a) 및 드레인 전극(20b)을 덮도록 설치된 유기 반도체층(30)과, 유기 반도체층(30)과 게이트 전극(50) 사이에 위치하는 게이트 절연층(40)을 갖고, 기판(10) 위에 설치되어 있다.
이하, 각부의 구성에 대하여 순차적으로 설명한다.
기판(10)은 박막 트랜지스터(1)를 구성하는 각층(각부)을 지지하는 것이다. 기판에는, 예를 들면 유리 기판, 폴리에틸렌테레프탈레이트(PET), 폴리에틸렌나프탈레이트(PEN), 폴리에테르술폰(PES), 방향족 폴리에스테르(액정 폴리머), 폴리이미드(PI) 등으로 구성되는 플라스틱 기판(수지 기판), 석영 기판, 실리콘 기판, 금 속 기판, 갈륨비소 기판 등을 사용할 수 있다.
박막 트랜지스터(1)에 가요성(可撓性)을 부여하는 경우에는, 기판(10)에는 플라스틱 기판 또는 얇은(비교적 막두께가 얇은) 금속 기판이 선택된다.
기판(10) 위에는 소스 전극(20a) 및 드레인 전극(20b)(한 쌍의 전극)이 설치되어 있다. 즉, 소스 전극(20a) 및 드레인 전극(20b)은 거의 동일한 평면 위에 설치되어 있다.
소스 전극(20a) 및 드레인 전극(20b)의 구성 재료로서는, 예를 들면 Au, Ag, Cu, Pt, Ni, Cr, Ti, Ta, Al 또는 이들을 포함하는 합금과 같은 금속 재료 등을 들 수 있고, 이들 중 1종 또는 2종 이상을 조합시켜서 사용할 수 있다.
이들 중에서도 소스 전극(20a) 및 드레인 전극(20b)의 구성 재료로서는, 각각 Au, Ag, Cu, Pt 또는 이들을 포함하는 합금을 주로 하는 것이 바람직하다. 이들은 후술하는 유기 화합물과의 결합을 형성하기 쉬운 재료인 것부터 바람직하다. 또한, 이들은 비교적 일함수가 크기 때문에, 후술하는 바와 같이, 유기 반도체층(30)이 p형인 경우에는 소스 전극(20a)을 이들 재료로 구성함으로써, 유기 반도체층(30)으로의 정공(캐리어)의 주입 효율을 향상시킬 수 있다.
또한, 소스 전극(20a) 및 드레인 전극(20b)의 평균 두께는 특별히 한정되지 않지만, 각각 10∼2000㎚ 정도인 것이 바람직하고, 50∼1000㎚정도인 것이 더 바람직하다.
이들의 소스 전극(20a) 및 드레인 전극(20b)(이하, 이들을 총칭하여 「전극(20)」이라고 말하는 경우가 있다.)의 표면에는 각각 유기막(60)이 형성되어 있다.
이 유기막(60)은 전극(20)의 표면에 비공역계 유기 화합물(비공역계 유기 분자)을 포함하는 유기 화합물(유기 분자)을 결합시켜서 이루어진 것이다. 즉, 유기막(60)은 비공역계 유기 화합물로 구성되는 것이어도 좋고, 비공역계 유기 화합물과 다른 화합물로 구성되는 것이어도 좋다.
또한, 유기막(60)은 바람직하게는 비공역계 유기 화합물을 주로 하는 유기 화합물로 구성된다.
전극(20)의 표면에 유기막(60)을 설치함으로써, 전극(20)과 유기 반도체층(30)이 직접 접속하는 것을 방지할 수 있다. 이에 따라, 유기 반도체층(30)을 구성하는 유기 반도체 재료와 전극(20) 사이에서 반응이 일어나는 것을 방지하여, 유기 반도체층(30)의 변질·열화를 방지할 수 있다. 그 결과, 박막 트랜지스터(1)의 특성이 경시적으로 열화하는 것을 적절하게 방지할 수 있다.
또한, 유기막(60)을 설치함으로써, 전극(20)의 표면에 수분이나 오염이 부착하는 것을 방지할 수 있다. 이에 따라, 박막 트랜지스터(1)의 특성의 향상을 꾀할 수 있다.
또한, 분자 레벨로 균일한 표면의 유기막(60)을 형성할 수 있기 때문에, 제조된 박막 트렌지스터(1)마다 특성에 편차가 발생하는 것을 방지할 수 있고, 이러한 박막 트랜지스터(1)가 일체로 구성된 전자기기(후술하는 표시 장치 등)의 신뢰성의 향상을 꾀할 수 있다.
또한, 전극(20)의 표면에는, 또한 후술하는 바와 같은 결합기가 결합하고 있지 않은 부분, 즉 결합기(유기 화합물)가 결합할 수 있는 부분이 잔존하고 있는 것 이 바람직하다. 통상, 비공역계 유기 화합물을 함유하는 막(특히, 비공역계 유기 화합물을 주재료로 하는 막)은 비교적 높은 절연성을 나타내지만, 전극(20)의 표면에 굳이 유기 화합물이 결합할 수 있는 여지를 남김으로써, 전극(20)과 유기 반도체층(30) 사이에서의 유기막(60)을 통한 정공(하전)의 이동이 효율적으로 행하여지게 된다.
즉, 소스 전극(20a)으로부터 유기 반도체층(30)으로의 정공의 주입 및 유기 반도체층(30)으로부터 드레인 전극(20b)으로의 정공의 반송이, 각각 유기막(60)을 통하여 효율적으로 행하여지게 되어, 박막 트랜지스터(1)에서는 충분한 값의 드레인 전류(ON 전류)가 얻어진다.
이러한 유기막(60)은 다음 조건 Ⅰ 및 Ⅱ 중 한쪽을 만족하는 것이 바람직하며, 양쪽을 만족하는 것이 더 바람직하다.
즉, Ⅰ : 유기막(60)은 농도 0.01∼10mM로 유기 화합물을 함유하는 처리액(20℃)을, 전극(20)의 표면에 바람직하게는 0.1∼200분간 정도, 더 바람직하게는 1∼150분간 정도, 더 바람직하게는 5∼60분간 정도 접촉시킴으로써 형성된 것인 경우.
Ⅱ : 전극(20)의 표면에 결합한 유기 화합물의 수가, 바람직하게는 0.05×1015∼0.96×1015개/㎠ 정도, 더 바람직하게는 0.20×1015∼0.94×1015개/㎠ 정도, 더 바람직하게는 0.50×1015∼0.92×1015개/㎠ 정도인 경우.
이와 같은 조건을 만족함으로써, 유기막(60)은 전극(20)과 유기 반도체층 (30)과의 접촉을 충분히 방지할 수 있고, 또한 유기막(60)을 통한 전극(20)과 유기 반도체층(30) 사이에서의 정공(캐리어)의 이동이 보다 효율적으로 행하여지게 된다.
유기막(60)을 구성하는 유기 화합물은 그 전극(20)의 표면에 결합하는 측의 단부(端部)에 결합기를 가지고 있다. 이 결합기로서는, 상술한 바와 같은 전극(20)을 구성하는 금속과 화학 결합을 형성할 수 있는 것이면 좋고, 특히 한정되지 않지만, SH기, RO기(다만, R은 알킬을 나타낸다), SiOR 등을 들 수 있으며, SH기인 것이 바람직하다. SH기는, 금속과의 사이에 특히 강한 결합을 형성할 수 있기 때문에, 결합기로서 SH기를 가지는 유기 화합물을 사용함으로써, 전극(20)에 대하여 밀착성이 높은 유기막(60)을 얻을 수 있다.
또한, 유기 화합물은 그 전극(20)의 표면에 결합하는 측과 반대측에, 유기 반도체층(30)에 정공(하전)을 공급할 수 있는 치환기(도판트성을 가지는 치환기)를 가지는 것이 바람직하다. 이에 따라, 유기막(60)을 통한 전극(20)과 유기 반도체층(30) 사이에서의 정공의 이동이, 더 효율적으로 행하여지게 된다.
또한, 유기 화합물은 그 전극(20)의 표면에 결합하는 측(결합기)과 반대측에 발수성을 나타내는 구조를 가지는 것이 바람직하다. 이에 따라, 박막 트랜지스터(1)를, 예를 들면 대기 중 등, 비교적 습도가 높은 환경에 처했을 경우에도 전극(20)의 표면에 수분 등이 부착하는 것을 방지할 수 있게 된다. 그 결과, 전극(20)의 표면에 수분이 부착하는 것에 기인하는 박막 트랜지스터(1)의 특성의 열화(특히, OFF 전류치의 상승)를 방지할 수 있다.
이들을 고려했을 경우, 유기 화합물은 그 전극(20)의 표면에 결합하는 쪽과 반대측에, 플루오르기를 갖는 것이 바람직하다. 플루오르기에 의하면, 유기 화합물의 전극(20)의 표면에 결합하는 측과 반대측에 1종류의 관능기(官能基)를 도입하는 것만으로, 도판트성 및 발수성 양쪽의 특성을 적절하게 발휘하는 유기 화합물을 얻을 수 있다.
또한, 비공역계 유기 화합물은 그 분자 중에 분기(分岐) 모양 구조나 고리 모양 구조를 갖는 것이어도 좋으나, 이들 구조를 갖지 않는 것, 즉 직쇄(直鎖) 모양(직쇄상 구조)을 이루는 것이 바람직하다. 이에 따라, 비공역 유기 화합물은 특히 규칙적으로 전극(20)의 표면에 결합하게 되며, 또한 양호한 막질의 유기막(60)을 얻을 수 있다.
이와 같은 것으로부터, 비공역계 유기 화합물로서는 전극(20)의 표면에 결합하는 결합기로서 SH기를 가지고, 또한 SH기와 반대측에 플루오르기를 갖는 직쇄 모양의 화합물을 적절하게 사용할 수 있는데, 특히 일반식 : CF3(CF2)m(CH2)nSH(다만, m은 1∼35의 정수를 나타내고, n은 2∼33의 정수를 나타낸다.)로 표시되는 화합물을 사용하는 것이 바람직하다. 이러한 비공역계 유기 화합물은 도판트성 및 발수성의 양쪽에서 높은 특성을 나타내기 때문에, 이러한 비공역계 유기 화합물을 주재료로 하여 유기막(60)을 구성함으로써, 박막 트랜지스터(1)는 높은 값의 드레인 전류(ON전류)가 얻어짐과 동시에, 비교적 습도가 높은 환경에 처했을 경우에도 그 우수한 특성을 더 확실하게 유지할 수 있게 된다.
또한, 상기 일반식에서, m/n은 0.25∼18이 되는 관계를 만족하는 것이 바람직하고, 0.25∼10이 되는 관계를 만족하는 것이 더 바람직하며, 1∼7이 되는 관계를 만족하는 것이 더욱 바람직하다. 이에 따라, 상기 일반식으로 표시되는 비공역계 유기 화합물은 이 분자 구조 중에 차지하는 플루오르기의 비율이 충분히 높게 되어, 특히 높은 발수성을 발휘하게 된다.
또한, 비공역계 유기 화합물은 그 탄소수가 4∼45인 것이 바람직하고, 10∼42인 것이 더 바람직하다. 총 탄소수가 너무 적으면, 유기 화합물의 전극(20)의 표면에 결합한 유기 화합물의 수 등에 의해서, 유기막(60)이 전극(20)과 유기 반도체층(30)이 접촉하는 것을 충분히 방지할 수 없게 될 우려가 있으며, 한편, 총 탄소수가 너무 많으면, 유기막(60)의 절연성이 불필요하게 높아져서, 박막 트랜지스터(1)의 특성이 열화할 우려가 있다.
또한, 비공역계 유기 화합물에는 그 외에, 예를 들면 SH기를 가지는 포화 탄화 수소류 또는 그 유도체를 사용할 수 있다. 이 유도체로서는 SH기와 반대측의 단부에, 예를 들면 OH기, NH2기, COOH기 등이 도입된 것을 들 수 있다.
유기막(60)이 형성된 소스 전극(20a)과 유기막(60)이 형성된 드레인 전극(20b)과의 거리, 즉 도 1에 나타내는 채널 길이(L)는 2∼30㎛ 정도인 것이 바람직하고, 2∼20㎛ 정도인 것이 더 바람직하다. 이와 같은 범위로 채널 길이(L)의 값을 설정함으로써, 박막 트랜지스터(1)의 특성의 향상(특히, ON 전류치의 상승)을 꾀할 수 있다.
또한, 유기막(60)이 형성된 소스 전극(20a) 및 유기막(60)이 형성된 드레인 전극(20b)의 길이, 즉 도 1에 나타내는 채널 폭(W)은 0.1∼5㎜ 정도인 것이 바람직하고, 0.3∼3㎜ 정도인 것이 더 바람직하다. 이와 같은 범위로 채널 폭(W)의 값을 설정함으로써 기생(寄生) 용량을 저감시킬 수 있고, 박막 트랜지스터(1)의 특성의 열화를 방지할 수 있다. 또한, 박막 트랜지스터(1)의 대형화를 방지할 수도 있다.
기판(10) 위에는 각 소스 전극(20a) 및 드레인 전극(20b)을 덮고, 또한 유기막(60)에 접촉하도록, 유기 반도체층(30)이 설치되어 있다.
본 실시형태에서는, 이 유기 반도체층(30)은 주로 p형의 유기 반도체 재료로 구성되어 있다. p형의 유기 반도체 재료에는 폴리머 유기 반도체 재료(고분자계 유기 반도체 재료), 저분자계 유기 반도체 재료 모두 사용 가능하다.
폴리머 유기 반도체 재료로서는, 예를 들면 폴리(3-알킬티오펜), 폴리(3-헥실티오펜)(P3HT), 폴리(3-옥틸티오펜), 폴리(2,5-티에닐렌 비닐렌)(PTV), 폴리(파라-페닐렌 비닐렌)(PPV), 폴리(9,9-디옥틸플루오렌)(PFO), 폴리(9,9-디옥틸플루오렌-코-비스-N,N'-(4-메톡시페닐)-비스-N,N'-페닐-1,4-페닐렌디아민)(PFMO), 폴리(9 ,9-디옥틸플루오렌-코-벤조티아디아졸)(BT), 플루오렌트리알릴아민 공중합체, 트리알릴아민계 폴리머, 플루오렌-비티오펜 공중합체(F8T2) 등을 들 수 있다.
저분자계 유기 반도체로서는, 예를 들면 C60, 또는 금속 프탈로시아닌, 또는 그들의 치환 유도체, 또는, 안트라센, 테트라센, 펜타센, 헥사센 등의 아센 분자 재료, 또는 α-올리고티오펜류, 구체적으로는 쿼터티오펜(4T), 섹시티오펜(6T), 옥티티오펜(8T), 디헥실쿼터티오펜(DH4T), 디헥실섹시티오펜(DH6T) 등을 들 수 있다.
이들 중에서도, 특히 p형의 유기 반도체층(30)은 티오펜 구조를 갖는 유기 반도체 재료를 주재료로 하여 구성되어 있는 것이 바람직하다. 티오펜 구조를 갖는 유기 반도체 재료는 캐리어 이동도가 높은 것이기 때문에, 이러한 유기 반도체 재료를 주재료로 하여 유기 반도체층(30)을 구성함으로써, 박막 트랜지스터(1)의 특성의 향상을 꾀할 수 있다.
또한, 티오펜 구조를 갖는 유기 반도체 재료는 특히 금속과의 반응성이 높은 것이기 때문에, 이러한 유기 반도체 재료를 주재료로 하여 구성되는 유기 반도체층(30)을 구비하는 박막 트랜지스터(1)에 본 발명을 적용하는 것은 특히 유효하다.
또한, 유기 반도체층(30)이 유기막(60)에 직접 접촉하고 있는 것에 의해, 전극(20)과 유기 반도체층(30) 사이에서의 정공(캐리어)의 이동이 더 효율적으로 행하여지게 된다. 그 결과, 박막 트랜지스터(1)의 특성을 더 향상시킬 수 있다.
이 유기 반도체층(30)의 평균 두께는 특별히 한정되지 않지만, 0.1∼1000㎚ 정도인 것이 바람직하고, 1∼500㎚ 정도인 것이 더 바람직하며, 1∼100㎚ 정도인 것이 더욱 바람직하다.
유기 반도체층(30) 상, 즉 유기 반도체층(30)을 통하여 소스 전극(20a) 및 드레인 전극(20b)과 반대측에는, 게이트 절연층(절연체층)(40)이 설치되어 있다.
이 게이트 절연층(40)은 소스 전극(20a) 및 드레인 전극(20b)에 대하여 후술하는 게이트 전극(제 3 전극)(50)을 절연하는 것이다.
게이트 절연층(40)의 구성 재료로서는 공지의 게이트 절연체 재료이면, 종류는 특별히 한정되는 것은 아니며, 유기 재료, 무기 재료 모두 사용 가능하다.
유기 재료로서는 폴리메틸메타크릴레이트, 폴리비닐 페놀, 폴리이미드, 폴리스틸렌, 폴리비닐 알코올, 폴리비닐 아세테이트, 폴리비닐 페놀 등을 들 수 있고, 이들 중 1종 또는 2종 이상을 조합시켜서 사용할 수 있다.
한편, 무기 재료로서는 실리카, 질화 규소, 산화 알루미늄, 산화 탄탈 등의 금속 산화물, 티탄산 바륨 스트론튬, 지르코늄 티탄산 납 등의 금속 복합 산화물을 들 수 있고, 이들 중 1종 또는 2종 이상을 조합시켜서 사용할 수 있다.
게이트 절연층(40)의 평균 두께는 특별히 한정되지 않지만, 10∼5000㎚ 정도인 것이 바람직하고, 100∼2000㎚ 정도인 것이 더 바람직하다. 게이트 절연층(40)의 두께를 상기 범위로 함으로써, 소스 전극(20a) 및 드레인 전극(20b)과 게이트 전극(50)을 확실히 절연하면서, 박막 트랜지스터(1)의 동작 전압을 낮게 할 수 있다.
또한, 게이트 절연층(40)은 단층 구성의 것에 한정되지 않고, 복수 층의 적층 구성의 것이어도 좋다.
게이트 절연층(40) 위의 소정의 위치, 즉 소스 전극(20a)과 드레인 전극(20b) 사이의 영역에 대응하는 위치에는 유기 반도체층(30)에 전계를 거는 게이트 전극(50)이 설치되어 있다.
이 게이트 전극(50)의 구성 재료로서는, 공지의 전극 재료이면 종류는 특별히 한정되는 것은 아니다. 구체적으로는 Cr, Al, Ta, Mo, Nb, Cu, Ag, Au, Pd, In, Ni, Nd, Co 또는 이들을 포함하는 합금과 같은 금속 재료 및 그것들의 산화물 등을 사용할 수 있다.
또한, 게이트 전극(50)은 도전성 유기 재료로 구성할 수도 있다.
게이트 전극(50)의 평균 두께는 특별히 한정되지 않지만, 0.1∼2000㎚ 정도인 것이 바람직하고, 1∼1000㎚ 정도인 것이 더 바람직하다.
이와 같은 박막 트랜지스터(1)에서는 소스 전극(20a) 및 드레인 전극(20b) 사이에 전압을 인가한 상태에서 게이트 전극(50)에 게이트 전압을 인가하면, 유기 반도체층(30)의 게이트 절연층(40)과의 계면 부근에 채널이 형성되어 채널 영역을 캐리어(정공)가 이동함으로써, 소스 전극(20a) 및 드레인 전극(20b) 사이에 전류가 흐른다.
즉, 게이트 전극(50)에 전압이 인가되고 있지 않은 OFF상태에서는, 소스 전극(20a) 및 드레인 전극(20b) 사이에 전압을 인가하여도, 유기 반도체층(30) 중에 거의 캐리어가 존재하지 않기 때문에 미소한 전류밖에 흐르지 않는다.
한편, 게이트 전극(50)에 전압이 인가되고 있는 ON상태에서는, 유기 반도체층(30)의 게이트 절연층(40)에 면한 부분에 전하가 유기(誘起)되어, 채널(캐리어의 유로)이 형성된다. 이 상태에서 소스 전극(20a) 및 드레인 전극(20b) 사이에 전압을 인가하면, 채널 영역을 통하여 전류가 흐른다.
이상과 같은 박막 트랜지스터(1)는, 예를 들면 다음과 같이 하여 제조할 수 있다.
도 1에 나타내는 박막 트랜지스터(1)의 제조 방법은, 기판(10) 위에 소스 전극(20a) 및 드레인 전극(20b)을 형성하는 공정 [A1]과, 소스 전극(20a) 및 드레인 전극(20b)의 표면에 유기막(60)을 형성하는 공정 [A2]과, 유기막(60)이 형성된 소 스 전극(20a) 및 드레인 전극(20b)을 덮도록 유기 반도체층(30)을 형성하는 공정 [A3]과, 유기 반도체층(30) 위에 게이트 절연층(40)을 형성하는 공정 [A4]과, 게이트 절연층(40) 위에 게이트 전극(50)을 형성하는 공정 [A5]을 갖고 있다.
[A1] 소스 전극 및 드레인 전극 형성 공정
우선, 기판(10) 위에 소스 전극(20a) 및 드레인 전극(20b)을 형성한다(도 2(a) 참조).
이 소스 전극(20a) 및 드레인 전극(20b)은, 예를 들면 에칭법, 리프트오프법 등을 사용하여 형성할 수 있다.
에칭법에 의해 소스 전극(20a) 및 드레인 전극(20b)을 형성하는 경우에는, Ⅰ: 우선, 예를 들면 스퍼터법, 증착법, 도금법 등을 사용하여 기판(10)의 전체 면에 금속막(금속층)을 형성한다. Ⅱ: 다음에, 예를 들면 포트리소그래피법, 마이크로콘택트 프린팅법 등을 사용하여 금속막 상(표면)에 레지스트층을 형성한다. Ⅲ: 다음에, 이 레지스트층을 마스크로 사용하여 금속막에 에칭을 실시하고, 소정의 형상으로 패터닝한다.
또한, 리프트 오프법에 의해 소스 전극(20a) 및 드레인 전극(20b)을 형성하는 경우에는, Ⅰ: 우선, 소스 전극(20a) 및 드레인 전극(20b)을 형성하는 영역 이외의 영역에 레지스트층을 형성한다. Ⅱ: 다음에, 예를 들면 증착법, 도금법 등을 사용하여 기판(10)의 레지스트층 측의 전체 면에 금속막(금속층)을 형성한다. Ⅲ: 다음에, 레지스트층을 제거한다.
[A2] 유기막 형성 공정(제 1 공정)
다음에, 유기막(60)을 소스 전극(20a) 및 드레인 전극(20b)의 표면에 형성한다(도 2(b) 참조).
우선, 소스 전극(20a) 및 드레인 전극(20b)이 형성된 기판(10)을 세정한다.
기판(10)(전극20)의 세정 방법으로서는, 예를 들면 세정액에 의한 세정, 산소 플라즈마 처리, 아르곤 플라즈마 처리, 자외선 오존 처리 등을 들 수 있다. 이들 세정 방법은 단독으로 행하여도 좋고, 임의의 2종류 이상의 방법을 조합시켜서 행하여도 좋다.
예를 들면, 기판(10)을 세정액에 의해 세정하여 건조를 행한 후, 산소 플라즈마 처리, 아르곤 플라즈마 처리, 자외선 오존 처리 중 적어도 어느 하나의 처리를 행하여 복수 회의 세정을 행하면, 소스 전극(20a) 및 드레인 전극(20b)의 표면을 고도로 청정화할 수 있다.
이들 중에서도, 기판(10)(전극20)의 세정 방법으로서는 산소 플라즈마 처리가 바람직하다. 전극(20)의 표면에 산소 플라즈마 처리를 실시하면, 전극(20)의 표면에, 예를 들면 유기막(60)을 구성하는 유기 화합물이 결합하기 어려운 요철부나 결함부가 형성된다. 이에 따라, 전극(20)의 표면으로의 유기 화합물의 결합 속도(반응 속도)나 결합량(결합 밀도) 등을 용이하게 제어할 수 있게 되고, 유기 화합물의 결합수를 상술한 바와 같은 범위로 용이하게 설정할 수 있다. 그 결과, 박막 트랜지스터(1)의 특성의 향상을 꾀할 수 있다.
특히, 유기 화합물의 결합 밀도를 저하시킴으로써, 전극(20)의 표면에 유기 화합물이 결합하지 않은 부분을 형성할 수 있다. 또한, 직쇄 모양의 유기 화합물 이 전극(20)의 표면에 대하여 서기 어렵게 되어 눕는 성분이 많아진다. 그 결과, 유기막(60)의 절연성이 비교적 높아지는 경우에도, 그 막두께가 얇아짐으로써 박막 트랜지스터(1)의 특성이 열화하는 것을 방지할 수 있다.
예를 들면, 유기 화합물이 상술한 바와 같은 치환기(도판트성을 갖는 치환기)를 가진 경우, 유기막(60)의 최대 두께는 유기 화합물의 결합기에서 치환기까지의 길이보다 작게 되어 있는 것이 바람직하다. 이에 따라, 상기 효과를 더 향상시킬 수 있다.
이 산소 플라즈마 처리에서의 조건은, 예를 들면 다음과 같이 설정하는 것이 바람직하다.
처리 가스로서는 순수 산소 가스를 사용하는 것이 바람직하다.
또한, 처리 가스의 유량은 10∼500sccm 정도인 것이 바람직하고, 50∼400sccm 정도인 것이 더 바람직하다.
또한, RF파워는 0.005∼0.2W/㎠ 정도인 것이 바람직하고, 0.05∼0.1W/㎠ 정도인 것이 더 바람직하다.
또한, 산소 플라즈마 처리에서의 시간(처리 시간)은 1∼600초 정도인 것이 바람직하고, 180∼360초 정도인 것이 더 바람직하다.
또한, 산소 플라즈마 처리에서의 분위기의 온도(분위기 온도)는 0∼100℃ 정도인 것이 바람직하고, 20∼50℃ 정도인 것이 더 바람직하다.
또한, 산소 플라즈마 처리에서의 분위기의 압력(분위기 압력)은 감압 상태( 예를 들면, 1×10-1Pa 정도)로 하는 것이 바람직하다.
다음에, 전극(20)의 표면에 상술한 바와 같은 유기 화합물을 포함하는 유기막 형성용 액을 접촉시킨다. 이에 따라, 전극(20)을 구성하는 금속 재료와 유기 화합물이 가지는 결합기가 반응하여 유기 화합물이 전극(20)의 표면에 결합하고, 유기막(60)이 형성된다.
유기막 형성용 액을 전극(20)의 표면에 접촉시키는 방법에는, 예를 들면 기판(10)을 유기막 형성용 액에 침지시키는 방법, 기판(10)에 유기막 형성용 액을 샤워 모양으로 분무하는 방법, 기판(10)의 전극(20)이 형성된 측의 면을 유기막 형성용 액에 접촉시키는 방법 등을 사용할 수 있다.
처리액을 조정하는데에 사용하는 용매로서는, 예를 들면 에탄올, 클로로포름, 디클로로메탄, 디메틸포름아미드, 1,4-디옥산, 아세트산 부틸, 크실렌, 프로판올, 물 등을 들 수 있고, 이들을 단독 또는 혼합하여 사용할 수 있다.
[A3] 유기 반도체층 형성 공정(제 2 공정)
다음에, 유기막(60)이 형성된 소스 전극(20a) 및 드레인 전극(20b)을 덮고, 또한 유기막(60)에 접촉하도록 유기 반도체층(30)을 형성한다(도 2(c) 참조).
이 때, 소스 전극(20a) 및 드레인 전극(20b) 사이에는 채널 영역이 형성된다.
유기 반도체층(30)은 폴리머 유기 반도체 재료(고분자계 유기 반도체 재료)로 구성하는 경우, 예를 들면 스핀 코트법이나 딥 코트법과 같은 도포법, 잉크젯 인쇄법(액적 토출법)이나 스크린 인쇄법과 같은 인쇄법 등을 사용하여 형성할 수 있다.
또한, 유기 반도체층(30)은 저분자계 유기 반도체 재료로 구성하는 경우, 예를 들면 증착법이나, 저분자계 유기 반도체 재료의 전구체를 포함하는 용액을 스핀 코트법이나 딥 코트법과 같은 도포법, 잉크젯 인쇄법이나 스크린 인쇄법과 같은 인쇄법 등을 사용하여 도포막을 형성한 후, 이 도포막에 대하여 어닐 처리를 행함으로써 형성할 수 있다.
또한, 유기 반도체층(30)의 형성 영역은 도시한 구성에 한정되지 않고, 유기 반도체층(30)은 소스 전극(20a) 및 드레인 전극(20b) 사이의 영역(채널 영역)에 선택적으로 형성하여도 좋다. 이에 따라, 동일 기판 위에 복수의 박막 트랜지스터(소자)(1)를 나란히 설치하는 경우에, 각 소자의 유기 반도체층(30)을 독립하여 형성함으로써 리크 전류, 각 소자 간의 크로스 토크를 억제할 수 있다. 또한, 유기 반도체 재료의 사용량을 삭감할 수 있고, 제조 코스트의 삭감을 꾀할 수도 있다.
[A4] 게이트 절연층 형성 공정
다음에, 유기 반도체층(30) 위에 게이트 절연층(40)을 형성한다(도 3(d) 참조).
예를 들면, 게이트 절연층(40)을 유기 고분자 재료로 구성하는 경우, 게이트 절연층(40)은 유기 고분자 재료 또는 그 전구체를 포함하는 용액을 유기 반도체층(30) 위를 덮도록 도포(공급)한 후, 필요에 따라 이 도포막에 대하여 후처리(예를 들면, 가열, 적외선의 조사, 초음파의 부여 등)를 실시함으로써 형성할 수 있다.
유기 고분자 재료 또는 그 전구체를 포함하는 용액을 유기 반도체층(30) 위에 도포(공급)하는 방법으로서는, 상기 공정 [A3]에서 거론한 도포법, 인쇄법 등을 사용할 수 있다.
또한, 게이트 절연층(40)을 무기 재료로 구성하는 경우, 게이트 절연층(40)은, 예를 들면 열산화법, CVD법, SOG법에 의해 형성할 수 있다. 또한, 원재료에 폴리실라잔(polysilazane)을 사용함으로써, 게이트 절연층(40)으로서 실리카막, 질화 규소막을 습식 프로세스로 성막하는 것이 가능하게 된다.
[A5] 게이트 전극 형성 공정
다음에, 게이트 절연층(40) 위에 게이트 전극(50)을 형성한다(도 3(e)참조).
우선, 금속막(금속층)을 형성한다.
이것은, 예를 들면 플라즈마 CVD, 열 CVD, 레이저 CVD와 같은 화학 증착법(CVD), 증착, 스퍼터링(저온 스퍼터링), 이온 도금 등의 건식 도금법, 전해 도금, 침지 도금, 무전해 도금 등의 습식 도금법, 용사법, 졸겔법, MOD법, 금속 포일의 접합 등에 의해 형성할 수 있다.
이 금속막 위에 레지스트 재료를 도포한 후에 경화시켜서, 게이트 전극(50)의 형상에 대응하는 형상의 레지스트층을 형성한다. 이 레지스트층을 마스크로 사용하여 금속막의 불필요한 부분을 제거한다.
이 금속막의 제거에는, 예를 들면 플라즈마 에칭, 리액티브 이온 에칭, 빔 에칭, 광어시스트 에칭 등의 물리적 에칭법, 웨트 에칭 등의 화학적 에칭법 등 중 1종 또는 2종 이상을 조합시켜서 사용할 수 있다.
그 후, 레지스트층을 제거함으로써 게이트 전극(50)이 얻어진다.
또한, 게이트 전극(50)은 게이트 절연층(40) 위에, 예를 들면 도전성 입자나 도전성 유기 재료를 포함하는 도전성 재료를 도포(공급)하여 도포막을 형성한 후, 필요에 따라 이 도포막에 대하여 후처리(예를 들면, 가열, 적외선의 조사, 초음파의 부여 등)를 실시함으로써 형성할 수도 있다.
도전성 입자를 포함하는 도전성 재료로서는 금속 미립자를 분산시키는 용액, 도전성 입자를 포함하는 폴리머 혼합물 등을 들 수 있다.
또한, 도전성 유기 재료를 포함하는 도전성 재료로서는 도전성 유기 재료의 용액 또는 분산액을 들 수 있다.
게이트 절연층(40) 위에 도전성 재료를 도포(공급)하는 방법으로서는, 예를 들면 상기 공정 [A3]에서 거론한 도포법, 인쇄법 등을 사용할 수 있다.
이상과 같은 공정을 거쳐 제 1 실시형태의 박막 트랜지스터(1)가 얻어진다.
또한, 본 실시형태에서는 소스 전극(20a) 및 드레인 전극(20b)의 표면의 양쪽에 유기막(60)을 형성하는 경우에 대해서 나타냈지만, 드레인 전극(20b)의 표면에는 유기막(60)을 형성하지 않고, 소스 전극(20a)의 표면에 선택적으로 유기막(60)을 형성하도록 하여도 좋다.
또한, 유기막(60)을 구성하는 유기 화합물에 도판트성을 갖는 관능기가 도입되어 있지 않은 경우에는, 소스 전극(20a) 및 드레인 전극(20b)의 표면을 포함하는 기판(10)의 윗면 전체에 유기막(60)을 형성하도록 하여도 좋다.
또한, 예를 들면 유기막(60)을 구성하는 유기 화합물의 종류를 선택함으로 써, 유기 반도체층(30)으로서 n형의 유기 반도체층을 사용할 수도 있다.
<제 2 실시형태>
다음에, 본 발명의 전자 디바이스를 박막 트랜지스터에 적용했을 경우의 제 2 실시형태에 대하여 설명한다.
도 4는 본 발명의 전자 디바이스를 박막 트랜지스터에 적용했을 경우의 제 2 실시형태를 나타내는 개략적인 단면도이다.
이하, 제 2 실시형태의 박막 트랜지스터에 대하여 상기 제 1 실시형태와의 상이점을 중심으로 설명하고, 같은 사항에 대해서는 그 설명을 생략한다.
제 2 실시형태의 박막 트랜지스터(1)는 전체 구성이 다르고, 그 이외는 상기 제 1 실시형태의 박막 트랜지스터(1)와 같다.
즉, 도 4에 나타내는 박막 트랜지스터(1)는 게이트 전극(50)이 게이트 절연층(40)을 통하여, 소스 전극(20a) 및 드레인 전극(20b)보다 기판(10) 측에 위치하는 보텀 게이트형 박막 트랜지스터이다.
그리고, 소스 전극(20a) 및 드레인 전극(20b)의 표면에 형성된 유기막(60)이 상기 제 1 실시형태와 동일한 구성으로 되어 있다.
이와 같은 박막 트랜지스터(1)도 상기 제 1 실시형태의 박막 트랜지스터(1)와 마찬가지로 하여 제조할 수 있다.
이와 같은 제 2 실시형태의 박막 트랜지스터(1)에 의해서도 상기 제 1 실시형태의 박막 트랜지스터(1)와 같은 작용·효과를 얻을 수 있다.
또한, 본 발명의 전자 디바이스는 상술한 바와 같은 박막 트랜지스터에의 적 용에 한정되어 있는 것은 아니며, 예를 들면 유기 EL 소자나 광전 변환 소자 등에 적용할 수도 있다.
<표시장치>
다음에, 상술한 바와 같은 박막 트랜지스터(1)를 구비하는 액티브 매트릭스 장치가 일체로 구성된 표시장치에 대하여 전기 영동 표시장치를 일례로 설명한다.
도 5는 전기 영동 표시장치의 실시형태를 나타내는 종단면도, 도 6은 도 5에 나타내는 전기 영동 표시장치가 구비되는 액티브 매트릭스 장치의 구성을 나타내는 블럭도이다.
도 5에 나타내는 전기 영동 표시장치(200)는 기판(500) 위에 설치된 액티브 매트릭스 장치(300)와, 이 액티브 매트릭스 장치(300)에 전기적으로 접속된 전기 영동 표시부(400)로 구성되어 있다.
도 6에 나타낸 바와 같이, 액티브 매트릭스 장치(300)는 서로 직교하는 복수의 데이터선(301)과, 복수의 주사선(302)과, 이들 데이터선(301)과 주사선(302)의 각 교점 부근에 설치된 박막 트랜지스터(1)를 가지고 있다.
그리고, 박막 트랜지스터(1)가 갖는 게이트 전극(50)은 주사선(302)에, 소스 전극(20a)은 데이터선(301)에, 드레인 전극(20b)은 후술하는 화소 전극(개별 전극)(401)에 각각 접속되어 있다.
도 5에 나타낸 바와 같이, 전기 영동 표시부(400)는 기판(500) 위에 순차적으로 적층된 화소 전극(401)과, 마이크로 캡슐(402)과, 투명 전극(공통 전극)(403) 및 투명 기판(404)을 갖고 있다.
그리고, 마이크로 캡슐(402)이 바인더재(405)에 의해 화소 전극(401)과 투명 전극(403) 사이에 고정되어 있다.
화소 전극(401)은 매트릭스 모양으로, 즉 종횡으로 규칙적으로 배열하도록 분할되어 있다.
각 캡슐(402) 내에는 각각 특성이 다른 복수 종(種)의 전기 영동 입자, 본 실시형태에서는 전하 및 색(색상)이 다른 2종의 전기 영동 입자(421, 422)를 포함하는 전기 영동 분산액(420)이 봉입되어 있다.
이와 같은 전기 영동 표시장치(200)에서는 1개 또는 복수 개의 주사선(302)에 선택 신호(선택 전압)를 공급하면, 이 선택 신호(선택 전압)가 공급된 주사선(302)에 접속되어 있는 박막 트랜지스터(1)가 ON이 된다.
이에 따라, 이러한 박막 트랜지스터(1)에 접속되어 있는 데이터선(301)과 화소 전극(401)은 실질적으로 도통한다. 이 때, 데이터선(301)에 원하는 데이터(전압)를 공급한 상태이면, 이 데이터(전압)는 화소 전극(401)에 공급된다.
이에 따라, 화소 전극(401)과 투명 전극(403) 사이에 전계가 발생하고, 이 전계의 방향, 세기, 전기 영동 입자(421, 422)의 특성 등에 따라, 전기 영동 입자(421, 422)는 어느 하나의 전극을 향하여 전기 영동(泳動)한다.
한편, 이 상태에서 주사선(302)으로의 선택 신호(선택 전압)의 공급을 정지하면 박막 트랜지스터(1)는 OFF가 되고, 이러한 박막 트랜지스터(1)에 접속되어 있는 데이터선(301)과 화소 전극(401)은 비도통 상태가 된다.
따라서, 주사선(302)으로의 선택 신호의 공급 및 정지, 또는 데이터선(301) 으로의 데이터의 공급 및 정지를 적당하게 조합시켜서 행함으로써, 전기 영동 표시장치(200)의 표시면 측(투명 기판(404) 측)에 원하는 화상(정보)을 표시시킬 수 있다.
특히, 본 실시형태의 전기 영동 표시장치(200)에서는 전기 영동 입자(421, 422)의 색을 다르게 함으로써, 다계조(多階調)의 화상을 표시하는 것이 가능하게 되어 있다.
또한, 본 실시형태의 전기 영동 표시장치(200)는 액티브 매트릭스 장치(300)를 가짐으로써, 특정한 주사선(302)에 접속된 박막 트랜지스터(1)를 선택적으로 ON/OFF 할 수 있으므로, 크로스 토크의 문제가 발생하기 어렵고, 또한 회로 동작의 고속화가 가능한 것으로부터 높은 품질의 화상(정보)을 얻을 수 있다.
또한, 본 실시형태의 전기 영동 표시장치(200)는 낮은 구동 전압에서 작동하기 때문에, 전력 절약화가 가능하다.
또한, 상술한 바와 같은 박막 트랜지스터(1)를 구비하는 액티브 매트릭스 장치가 일체로 구성된 표시장치는, 이와 같은 전기 영동 표시장치(200)에의 적용에 한정되는 것은 아니며, 예를 들면 액정 표시장치, 유기 또는 무기 EL 표시장치 등에 적용할 수도 있다.
<전자기기>
이와 같은 전기 영동 표시장치(200)는 각종 전자기기에 일체로 구성할 수 있다. 이하, 전기 영동 표시장치(200)를 구비하는 본 발명의 전자기기에 대하여 설명한다.
<<전자 페이퍼>>
우선, 본 발명의 전자기기를 전자 페이퍼에 적용했을 경우의 실시형태에 대하여 설명한다.
도 7은 본 발명의 전자기기를 전자 페이퍼에 적용했을 경우의 실시형태를 나타내는 사시도이다.
이 도면에 나타내는 전자 페이퍼(600)는 종이와 같은 질감 및 유연성을 갖는 리라이터블(rewritable) 시트로 구성되는 본체(601)와 표시 유닛(602)을 구비하고 있다.
이와 같은 전자 페이퍼(600)에서는 표시 유닛(602)이 상술한 바와 같은 전기 영동 표시장치(200)로 구성되어 있다.
<<디스플레이>>
다음에, 본 발명의 전자기기를 디스플레이에 적용했을 경우의 실시형태에 대하여 설명한다.
도 8은 본 발명의 전자기기를 디스플레이에 적용했을 경우의 실시형태를 나타내는 도면이고, (a)는 단면도, (b)는 평면도이다.
이 도면에 나타내는 디스플레이(800)는 본체부(801)와, 이 본체부(801)에 대하여 착탈 가능하도록 설치된 전자 페이퍼(600)를 구비하고 있다. 또한, 이 전자 페이퍼(600)는 상술한 바와 같은 구성, 즉 도 7에 나타내는 구성과 같은 것이다.
본체부(801)는 그 측부(도면 중, 우측)에 전자 페이퍼(600)를 삽입 가능한 삽입구(805)가 형성되고, 또한 내부에 2세트의 반송 롤러쌍(802a, 802b)이 설치되 어 있다. 전자 페이퍼(600)를 삽입구(805)를 통하여 본체부(801) 내에 삽입하면, 전자 페이퍼(600)는 반송 롤러쌍(802a, 802b)에 의해 사이에 끼워진 상태로 본체부(801)에 설치된다.
또한, 본체부(801)의 표시면 측(도 8(b) 중 지면 앞쪽)에는 사각형 모양의 구멍부(803)가 형성되고, 이 구멍부(803)에는 투명 유리판(804)이 끼워져 있다. 이것에 의해, 본체부(801)의 외부에서 본체부(801)에 설치된 상태의 전자 페이퍼(600)를 시인(視認)할 수 있다. 즉, 이 디스플레이(800)에서는 본체부(801)에 설치된 상태의 전자 페이퍼(600)를 투명 유리판(804)에서 시인시킴으로써 표시면을 구성하고 있다.
또한, 전자 페이퍼(600)의 삽입 방향 선단부(도면 중 좌측)에는 단자부(806)가 설치되어 있고, 본체부(801)의 내부에는 전자 페이퍼(600)를 본체부(801)에 설치한 상태로 단자부(806)가 접속되는 소켓(807)이 설치되어 있다. 이 소켓(807)에는 컨트롤러(808)와 조작부(809)가 전기적으로 접속되어 있다.
이와 같은 디스플레이(800)에서는, 전자 페이퍼(600)는 본체부(801)에 착탈 가능하게 설치되어 있고, 본체부(801)로부터 떼어낸 상태로 휴대하여 사용할 수도 있다.
또한, 이와 같은 디스플레이(800)에서는, 전자 페이퍼(600)가 상술한 바와 같은 전기 영동 표시장치(200)로 구성되어 있다.
또한, 본 발명의 전자기기는 이상과 같은 것에의 적용에 한정되지 않고, 예를 들면 텔레비젼, 뷰파인더형, 모니터 직시형의 비디오 테이프 레코더, 카 네비게 이션 장치, 페이저, 전자 수첩, 전자 계산기, 전자 신문, 워드 프로세서, 퍼스널 컴퓨터, 워크스테이션, 티비 폰, POS 단말, 터치 패널을 구비한 기기 등을 들 수 있고, 이들의 각종 전자기기의 표시부에 전기 영동 표시장치(200)를 적용할 수 있다.
이상, 본 발명의 전자 디바이스, 전자 디바이스의 제조 방법 및 전자기기에 대하여 설명하였으나, 본 발명은 이들에 한정되는 것은 아니다.
또한, 본 발명의 전자 디바이스 및 전자기기의 각부의 구성은 같은 기능을 발휘할 수 있는 임의의 것과 치환할 수 있고, 또는 임의의 구성의 것을 부가할 수도 있다.
[실시예]
다음에, 본 발명의 구체적인 실시예에 대하여 설명한다.
우선, 유기 화합물로서 이하에 나타내는 화합물(1)∼(13)을 준비하였다.
[화학식 1]
CF3(CF2)9(CH2)2SH (1)
[화학식 2]
CF3(CF2)9(CH2)8SH (2)
[화학식 3]
CF3(CF2)9(CH2)11SH (3)
[화학식 4]
CF3(CF2)9(CH2)17SH (4)
[화학식 5]
CF3(CF2)9(CH2)33SH (5)
[화학식 6]
CF3(CF2)12(CH2)17SH (6)
[화학식 7]
CF3(CH2)11SH (7)
[화학식 8]
CH3(CH2)11SH (8)
[화학식 9]
CH3(CH2)17SH (9)
[화학식 10]
HO(CH2)11SH (10)
[화학식 11]
HOOC(CH2)10SH (11)
[화학식 12]
[화학식 13]
C6F5(CH2)2SH (13)
(실시예 1)
1-1. 박막 트랜지스터의 제조
이하에 나타낸 바와 같이 하여, 샘플 No.1A∼17A의 박막 트랜지스터를 각각 200개씩 제조하였다.
((샘플 No.1A))
우선, 유리 기판(NEC 코닝사 제품, 「OA10」)을 준비하고, 물을 사용하여 세정한 후 건조하였다.
다음에, 유리 기판 위에 포트리소그래피법에 의해, 소스 전극 및 드레인 전극의 형성 영역 이외의 영역에 레지스트층을 형성하였다.
그리고, 유리 기판의 레지스트층 측의 면에 증착법에 의해 금(金)의 박막을 형성한 후, 레지스터층을 박리하였다.
이에 따라, 평균 두께 100㎚의 소스 전극 및 드레인 전극을 형성하였다.
다음에, 유리 기판의 소스 전극 및 드레인 전극을 형성한 측의 면에, 산소 플라즈마 처리를 행하였다.
또한, 산소 플라즈마 처리의 조건은 이하에 나타낸 바와 같다.
처리 가스 : 순수 산소 가스
처리 가스의 유량 : 100sccm
RF파워 : 0.05W/㎠
처리 시간 : 300초
분위기 온도 : 25℃
분위기 압력 : 1×10-1Pa
다음에, 소스 전극 및 드레인 전극을 형성한 유리 기판을 화합물(1)의 0.1mM 클로로포름 용액(유기막 형성용 액) 중에 0.05분간 침지하였다.
또한, 유기막 형성용 액의 온도는 20℃로 하였다.
이에 따라, 소스 전극 및 드레인 전극의 표면에 유기막을 형성하였다.
또한, 소스 전극 및 드레인 전극의 표면에 결합한 화합물(1)의 수는 0.01×1015개/㎠였다.
이 소스 전극 및 드레인 전극의 표면에 결합한 유기 화합물의 수의 측정은 QCM(Quarts Crystal Microbalance), SPM(Scanning Probe Microscope) 등의 장치를 사용하였다.
또한, 유기막이 형성된 소스 전극과 유기막이 형성된 드레인 전극과의 거리(채널 길이(L))는 20㎛, 채널 폭(W)은 1㎜였다.
다음에, 유리 기판 위로에 플루오렌-비티오펜 공중합체(F8T2)의 1％wt/vol 톨루엔 용액을 스핀 코트법(2400rpm)에 의해 도포한 후, 60℃×10분간 건조하였다.
이에 따라, 평균 두께 50㎚의 유기 반도체층을 형성하였다.
다음에, 유기 반도체층 위에 폴리메틸메타아크릴레이트(PMMA)의 5％wt/vol 아세트산 부틸 용액을 스핀 코트법(2400rpm)에 의해 도포한 후, 60℃×10분간 건조하였다. 다음에, 이 위에 폴리비닐페놀(PVP)의 2％wt/vol 부탄올 용액을 스핀 코트법(2400rpm)에 의해 도포한 후, 60℃×10분간 건조하였다.
이에 따라, 평균 두께(합계) 500㎚의 2층 구성의 게이트 절연층을 형성하였다.
다음에, 게이트 절연층 상의 소스 전극과 드레인 전극 사이의 영역에 대응하는 영역에 Ag 미립자수 분산액을 잉크젯법에 의해 도포한 후, 80℃×10분간 건조하였다.
이에 따라, 평균 두께 100㎚, 평균 폭 30㎛의 게이트 전극을 형성하였다.
이상의 공정에 의해, 샘플 No.1A의 박막 트랜지스터를 얻었다.
((샘플 No.2A∼16A))
유기막 형성용 액의 종류, 유기막 형성용 액에 기판의 침지 시간을 각각 표 1에 나타낸 바와 같이 변경한 것 이외는, 상기 샘플 No.1A와 같은 방법으로 박막 트랜지스터를 제조하였다.
((샘플 No.17A))
유기막의 형성을 생략한 것 이외는, 상기 샘플 No.1A와 같은 방법으로 박막 트랜지스터를 제조하였다.
또한, 샘플 No.1A∼14A로 형성된 유기막의 최대 두께는 각각 각 유기막의 형 성에 사용한 화합물 (1), (2) 및 (7)∼(11)이 갖는 메틸렌기의 반복 구조의 길이보다 작았다.
1-2. 평가
각 샘플 No.의 박막 트랜지스터에 대해서, 각각 질소 분위기 하에서 드레인 전류값 Id, 임계 전압값 Vth, S값을 측정하였다.
여기에서, 임계 전압 Vth란, 게이트 전압과 Id1 /2과의 관계를 표시하는 근사식(관계식)의 값이 0이 될 때의 게이트 전압이며, 드레인 전류가 흐르기 시작하는데에 필요한 게이트 전압이라고 간주할 수 있다.
또한, S값이란, 드레인 전류의 값이 1숫자(digit) 상승하는데 필요한 게이트 전압의 값이다.
또한, 이들 값은 각각 박막 트랜지스터를 제조한 직후 및 질소 분위기 하에서 3주간 방치한 후에 측정하였다.
또한, 드레인 전류값 Id는 소스 전극-드레인 전극 간의 전위차를 40V로 하고, 게이트 전압의 값을 변화시켜서 측정하였다.
이 결과를 표 1에 나타낸다.
또한, 표 1 중 드레인 전류값 Id는 게이트 전압이 -40V에서의 값이다.
또한, 표 1 중 각 수치는 200개의 박막 트랜지스터의 평균값이다.
[표 1]
표 1에 나타낸 바와 같이, 샘플 No.1A∼14A의 박막 트랜지스터(본 발명)는 모두 3주간 경과 후에도 그 특성이 유지되고 있었다. 즉, 이들은 모두 그 특성이 시간 경과에 따라 열화하기 어려운 것임이 분명해졌다.
또한, 유기막을 구성하는 유기 화합물로서 플루오르기를 4개 이상 갖는 것을 사용함(샘플 No.1A∼9A)으로써, 특성이 뛰어난 것이 되었다.
또한, 소스 전극 및 드레인 전극의 표면에 결합시키는 유기 화합물의 수를 적절하게 설정함으로써, 박막 트랜지스터의 특성이 향상하는 경향을 나타내고, 특히 샘플 N0.4A 및 5A의 박막 트랜지스터에서, 높은 특성을 얻을 수 있었다.
이에 대하여, 샘플 No.15A∼17A의 박막 트랜지스터(비교예)는 모두 특성이 열화하고, 특히 유기막을 설치하지 않았던 샘플 No.17A의 박막 트랜지스터에서는 3주 경과 후에 현저한 특성의 열화가 확인되었다.
(실시예 2)
2-1. 박막 트랜지스터의 제조
이하에 나타낸 바와 같이 하여, 샘플 No.1B∼4B의 박막 트랜지스터를 각각 200개씩 제조하였다.
((샘플 No.1B))
상기 샘플 No.5A와 같은 방법으로 박막 트랜지스터를 제조하였다.
((샘플 No.2B))
소스 전극 및 드레인 전극의 표면에 대하여 산소 플라즈마 처리 대신에 아르곤 플라즈마 처리를 행한 것 이외는, 상기 샘플 No.1B와 같은 방법으로 박막 트랜 지스터를 제조하였다.
또한, 아르곤 플라즈마 처리의 조건은 이하에 나타낸 바와 같다.
처리 가스 : 순수 아르곤 가스
처리 가스의 유량 : 100sccm
RF 파워 : 0.05W/㎠
처리 시간 : 300초
분위기 온도 : 25℃
분위기 압력 : 1×10-1Pa
((샘플 No.3B))
소스 전극 및 드레인 전극의 표면에 대하여 산소 플라즈마 처리 대신에 자외선 오존 처리를 행한 것 이외는, 상기 샘플 No.1B와 같은 방법으로 박막 트랜지스터를 제조하였다.
또한, 자외선 오존 처리의 조건은 이하에 나타낸 바와 같다.
자외선의 파장 : 254㎚
자외선의 강도 : 0.01W/㎠
처리 시간 : 900초
분위기 : 대기 분위기(자외선 조사에 의해 오존이 발생)
분위기 온도 : 25℃
분위기 압력 :대기압
((샘플 No.4B))
소스 전극 및 드레인 전극의 표면에 대한 산소 플라즈마 처리를 생략한 것 이외는, 상기 샘플 No.1B와 같은 방법으로 박막 트랜지스터를 제조하였다.
또한, 샘플 No.1B∼4B로 형성된 유기막의 최대 두께는 각각 화합물(1)이 가지는 메틸렌기의 반복 구조의 길이보다 작았다.
2-2. 평가
각 샘플 No.의 박막 트랜지스터에 대하여 각각 질소 분위기 하에서, 드레인 전류값 Id, 임계 전압값 Vth, S값을 측정하였다.
또한, 이들 값은 각각 박막 트랜지스터를 제조한 직후에 측정하였다.
또한, 드레인 전류값 Id는 소스 전극-드레인 전극 간의 전위차를 40V로 하고, 게이트 전압의 값을 변화시켜서 측정하였다.
이 결과를 표 2에 나타낸다.
또한, 표 2 중 드레인 전류값 Id는 게이트 전압이 -40V에서의 값이다.
또한, 표 2 중 각 수치는 200개의 박막 트랜지스터의 평균값이다.
[표 2]
표 2에 나타낸 바와 같이, 유기막을 형성하는데에 앞서 소스 전극 및 드레인 전극의 표면에 산소 플라즈마 처리를 행함으로써, 특성이 우수한 박막 트랜지스터 를 얻을 수 있음이 명백해졌다.
(실시예 3)
3-1. 박막 트랜지스터의 제조
이하에 나타낸 바와 같이 하여, 샘플 No.1C∼7C의 박막 트랜지스터를 각각 200개씩 제조하였다.
((샘플 No.1C))
상기 샘플 No.5A와 같은 방법으로 박막 트랜지스터를 제조하였다.
((샘플 No.2C∼6C))
유기막 형성용 액의 종류를 각각 표 3에 나타낸 바와 같이 변경한 것 이외는, 상기 샘플 No.1C와 같은 방법으로 박막 트랜지스터를 제조하였다.
((샘플 No.7C))
유기막의 형성을 생략한 것 이외는, 상기 샘플 No.1C와 같은 방법으로 박막 트랜지스터를 제작하였다.
또한, 샘플 No.1C∼6C로 형성된 유기막의 최대 두께는 각각 각 유기막의 형성에 사용한 화합물(1)∼(6)이 가지는 메틸렌기의 반복 구조의 길이보다 작았다.
3-2. 평가
각 샘플 No.의 박막 트랜지스터에 대하여 각각 드레인 전류값 Id를 측정하였다.
또한, 드레인 전류값은 각각 박막 트랜지스터를 제조한 직후에 질소 분위기 중에서 및 대기 중에 1일 방치한 후에 대기중에서 측정하였다.
또한, 드레인 전류값 Id는 소스 전극-드레인 전극 간의 전위차를 40V로 하고, 게이트 전압의 값을 변화시켜서 측정하였다.
이 결과를 표 3에 나타낸다.
또한, 표 3 중 각 수치는 200개의 박막 트랜지스터의 평균값이다.
[표 3]
표 3에 나타낸 바와 같이, 샘플 No.1C∼6C의 박막 트랜지스터(본 발명)는 모두 특성이 우수한 것이었다.
또한, 이것들은 모두 대기중에 방치한 후의 특성의 열화가, 샘플 No.7C의 박막 트랜지스터(비교예)에 비하여 분명히 낮았다.
또한, 유기막을 구성하는 유기 화합물의 (CF2)유닛의 수와 (CH2)유닛의 수를 적절하게 설정함으로써, 대기 중에 방치한 후의 특성의 열화가 억제되는 경향을 나타내고, 샘플 No.1C 및 2C의 박막 트랜지스터에서 특히 높은 억제 효과가 확인되었다.
또한, 표 1∼표 3을 비교하여 알 수 있는 바와 같이, 유기막을 형성한 본 발명의 박막 트랜지스터는 동일한 조건에서 제조했을 경우(샘플 No.5A, 1B, 1C를 비교), 특성의 편차가 작은 것에 대하여 유기막의 형성을 생략한 비교예의 박막 트랜지스터는 동일한 조건에서 제조했을 경우(샘플 No.17A, 7C을 비교)에서도, 특성의 편차가 현저하였다.
본 발명에 의하면, 한 쌍의 전극 중 적어도 한쪽 전극의 표면에 비공역계 유기 화합물을 포함하는 유기 화합물을 결합시켜서 이루어지는 유기막을 가짐으로써, 특성이 뛰어나고, 또한 특성이 경시적으로 열화하는 것을 방지할 수 있는 전자 디바이스와, 이러한 전자 디바이스를 사용한 표시장치 및 전자기기를 제공할 수 있다.
Claims (22)
- 한 쌍의 전극과 유기 반도체층을 갖는 전자 디바이스로서,상기 한 쌍의 전극 중 적어도 한쪽 전극의 표면에 비공역(非共役)계 유기 화합물을 포함하는 유기 화합물을 결합시켜서 이루어지는 유기막을 갖는 것을 특징으로 하는 전자 디바이스.
- 제 1 항에 있어서,상기 한 쌍의 전극이 각각 소스 전극 및 드레인 전극을 구성하고,또한, 상기 유기 반도체층에 전계(電界)를 거는 게이트 전극을 구비하는 트랜지스터인 전자 디바이스.
- 제 1 항 또는 제 2 항에 있어서,상기 유기 화합물은 상기 전극에 결합하는 결합기(結合基)를 갖고,상기 유기막이 형성된 전극의 표면에는 상기 결합기가 결합하고 있지 않은 부분을 갖는 전자 디바이스.
- 제 1 항 또는 제 2 항에 있어서,상기 유기 화합물은 상기 전극에 결합하는 결합기를 갖고,상기 유기막이 형성된 전극의 표면에는 상기 결합기가 더 결합할 수 있는 부 분이 잔존하는 전자 디바이스.
- 제 1 항 또는 제 2 항에 있어서,상기 유기 화합물은 상기 전극에 결합하는 결합기를 갖고,상기 결합기는 SH기(基)인 전자 디바이스.
- 제 3 항에 있어서,상기 유기 화합물은 상기 결합기와 반대 측에 상기 유기 반도체층에 하전(荷電)을 공급할 수 있는 치환기를 갖는 전자 디바이스.
- 제 4 항에 있어서,상기 유기 화합물은 상기 결합기와 반대 측에 상기 유기 반도체층에 하전(荷電)을 공급할 수 있는 치환기를 갖는 전자 디바이스.
- 제 5 항에 있어서,상기 유기 화합물은 상기 결합기와 반대 측에 상기 유기 반도체층에 하전(荷電)을 공급할 수 있는 치환기를 갖는 전자 디바이스.
- 제 6 항에 있어서,상기 유기 화합물은 직쇄(直鎖) 모양을 이루고,상기 유기막의 최대 두께는 상기 유기 화합물의 상기 결합기에서 상기 치환기까지의 길이보다 작은 전자 디바이스.
- 제 3 항에 있어서,상기 유기 화합물은 상기 결합기와 반대측에 발수성(撥水性)을 나타내는 구조를 갖는 전자 디바이스.
- 제 4 항에 있어서,상기 유기 화합물은 상기 결합기와 반대측에 발수성(撥水性)을 나타내는 구조를 갖는 전자 디바이스.
- 제 5 항에 있어서,상기 유기 화합물은 상기 결합기와 반대측에 발수성(撥水性)을 나타내는 구조를 갖는 전자 디바이스.
- 제 10 항에 있어서,상기 비공역계 유기 화합물은 일반식 : CF3(CF2)m(CH2)nSH로 표시되며,m은 1∼35의 정수를 나타내고, n은 2∼33의 정수를 나타내는 전자 디바이스.
- 제 13 항에 있어서,상기 일반식에서, m/n이 0.25∼18이 되는 관계를 만족하는 전자 디바이스.
- 제 1 항 또는 제 2 항에 있어서,상기 비공역계 유기 화합물은 그 총 탄소수가 4∼45인 전자 디바이스.
- 제 1 항 또는 제 2 항에 있어서,상기 유기막이 형성된 전극에서, 상기 전극의 표면에 결합한 상기 유기 화합물의 수는 0.05×1015∼0.96×1015개/㎠인 전자 디바이스.
- 제 1 항 또는 제 2 항에 있어서,상기 유기막이 형성된 전극은 상기 유기막의 존재에 의해 상기 유기 반도체층과 직접 접촉하는 것이 방지되어 있는 전자 디바이스.
- 제 1 항 또는 제 2 항에 있어서,상기 유기막이 형성된 전극은 Au, Ag, Cu, Pt 또는 이들을 포함하는 합금을 주(主)재료로 하여 구성되어 있는 전자 디바이스.
- 한 쌍의 전극과 유기 반도체층을 갖는 전자 디바이스의 제조 방법으로서,상기 한 쌍의 전극 중 적어도 한쪽 전극의 표면에 비공역계 유기 화합물을 포함하는 유기 화합물을 결합시킴으로써 유기막을 형성하는 제 1 공정과,상기 유기막에 접촉하도록 상기 유기 반도체층을 형성하는 제 2 공정을 갖는 것을 특징으로 하는 전자 디바이스의 제조 방법.
- 제 19 항에 있어서,상기 제 1 공정에 앞서, 적어도 상기 유기막을 형성하는 전극의 표면을 세정하는 공정을 갖고,상기 세정을 산소 플라즈마 처리에 의해 행하는 전자 디바이스의 제조 방법.
- 제 19 항 또는 제 20 항에 있어서,상기 제 1 공정에서, 농도 0.01∼10mM로 상기 유기 화합물을 함유하는 유기막 형성용 액(液)을, 상기 유기막을 형성하는 전극의 표면에 0.1∼200분간 접촉시킴으로써 상기 유기막을 형성하는 전자 디바이스의 제조 방법.
- 제 1 항 또는 제 2 항에 기재된 전자 디바이스를 구비하는 것을 특징으로 하는 전자기기.
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