KR20060048000A - 반도체 장치 및 그 제조방법 - Google Patents

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엘피다 메모리 가부시키가이샤
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Abstract

반도체 장치를 제조하는 방법은 기판상에 실리콘 결정핵을 형성하는 단계, 제 1 비정질 실리콘을 증착하는 단계, 제 2 비정질 실리콘을 증착하는 단계 및 결정핵을 고체상태에서 성장시켜 제 1 비정질 실리콘 및 제 2 비정질 실리콘을 결정화하는 단계를 포함한다.
비정질 실리콘, 결정화, 결정성장률, 불순물 농도

Description

반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND METHOD FOR PRODUCING THE SAME}
도 1 내지 도 5 는 본 발명의 제 1 실시형태에 따른 반도체 장치를 제조하는 방법의 프로세스 흐름을 나타내는 단면도.
도 6 은 비정질 실리콘층의 두께와 저항사이의 관계를 나타내는 도면.
도 7a 및 도 7b 는 결정 그레인 경계를 나타내는 구조도.
도 8a 및 도 8b 는 결정의 성장을 나타내는 도면.
도 9 내지 도 15 는 본 발명의 제 2 실시형태에 따른 반도체 장치를 제조하는 방법의 프로세스 흐름을 나타내는 단면도.
도 16 내지 도 18 은 본 발명의 제 3 실시형태에 따른 반도체 장치를 제조하는 방법의 프로세스 흐름을 나타내는 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
1 : 반도체 기판 2 : 게이트 절연막
3 : 폴리실리콘 막 4 : 금속 실리사이드막
5 : 마스크 절연막 6 : 측벽 절연막
7 : 확산층 영역 8 : 층간막
10 : 하부 비정질 실리콘층 11 : 상부 비정질 실리콘층
본 출원은 여기에서 참조로 포함되는 명세서인, 선행 일본 특허 출원 제 2004-149647 호에 대해 우선권을 주장한다.
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 보다 상세하게는 폴리실리콘을 포함하는 접촉 플러그를 구비하는 반도체 장치 및 그 장치의 제조방법에 관한 것이다.
보다 높은 패킹 밀도를 가지는 보다 미세한 반도체 장치가 최근 몇년동안 계속 개발되고 있다. 예컨대, 높은 용량, 즉 1 Gbit 를 가지는 동적 랜덤 액세스 메모리 (DRAM) 가 실제로 사용되고 있다.
DRAM 의 메모리 셀 각각은 기본적으로 게이트 트랜지스터와 커패시터로 구성된다. 게이트 트랜지스터에 포함된 확산층 중의 하나는 하나의 비트 라인에 접속되는 반면 다른 확산층은 커패시터의 전극에 접속된다.
공지된 방법에 따르면, 반도체 장치의 이런 구성요소는 접촉 홀을 전도성 재료로 충진시킴으로써 형성된 접촉 플러그에 접속된다. 일본국 공개특허공보 제 2001-024170 호는 폴리실리콘 접촉 플러그를 개시한다. 일본국 공개특허공보 평 9-074188 호는 고농도로 도핑된 상부 폴리실리콘층 및 저농도로 도핑된 하부 폴리실리콘층을 포함하는 폴리실리콘 플러그 구조를 개시한다. 이런 구조는 플러그 부분으로부터 실리콘 기판의 확산 층으로의 불순물 확산을 억제시켜 확산층 영 역의 접합 누설 전류를 억제하는 것을 목적으로 한다.
보다 미세한 반도체 집적 회로에 대해 증가하는 요구와 함께 배선 저항의 감소는 필수적이 되고 있다. 전술한 DRAM 메모리 셀 구조에서, 특히 폴리실리콘 접촉 플러그는 게이트 트랜지스터의 하나의 확산 영역을 비트 라인에 접속하고 또 다른 확산 영역을 커패시터에 접속하는 데 이용된다. 여기에서 주요 목적은 접촉 플러그의 접촉 저항을 감소시키는 것이다.
종래에는, 고온에서의 장시간 열처리에 의한 폴리실리콘 접촉 플러그를 이용하여 충분하게 낮은 접촉 저항이 획득될 수 있었다. 그러나 최근의 장치는, 주변 회로의 트랜지스터 성능을 획득하기 위해 얕은 접합 및 억제된 불순물 확산을 필요로 하므로, 장시간동안 고온에서 어닐링 (annealing) 하는 것이 어렵다.
예컨대, 노(爐) 내의 0.11 ㎛ 의 설계 규격을 가지는 장치의 어닐링은 850 ℃ 이하에서 단지 약 수 분동안만 수행된다. 급속 열적 어닐링 (RTA) 은 보다 높은 온도, 즉 900 ℃ 이상에서의 열처리를 허용하지만 단지 약 수십초동안만 가능하다.
전술한 배선 저항은 접촉 인터페이스의 저항 (인터페이스 저항) 과 접촉 플러그의 직렬 저항이다. 장시간동안 고온에서 높은 열 로드 (load) 를 가지는 종래의 열처리에 의해 2 개의 효과가 제공된다. 하나는 인터페이스에서 자연발생하는 산소막과 기판을 결합하여 볼 (ball) 을 이루도록 하여 인터페이스에서의 접촉 저항을 감소시키는 효과이다. 다른 하나는 접촉 플러그로 하여금 더 적은 결정 그레인 경계를 가지는 더 큰 결정 그레인을 성장시키도록 하는 효과이다. 이는 플러그에서의 저항을 감소시킨다.
그러나, 전술한 바와 같이 높은 열 로드를 포함하는 이런 열처리는 수행하기가 힘들어졌고, 배선 저항은 낮은 열 로드 조건에서 감소되어야만 한다. 접촉 인터페이스의 저항은 일단 주된 저항으로 고려된다. 그러나, 연구에 의하면 접촉 홀 바닥에서의 반도체 기판 표면을 충분히 깨끗하게 유지시킴으로써 접촉 인터페이스의 저항이 감소될 수 있다. 예컨대, 접촉 홀의 형성 중에 형성된 SiC 와 같은 에칭 손상층을 제거하거나 저압 화학적 기상 증착 (LP-CVD) 장치로의 기판 도입 중에 장치 내의 분위기를 제어함으로써 (산소 및 수분의 함유량을 수 ppm 까지 감소시킴으로써) 기판의 표면은 깨끗하게 유지될 수도 있다.
반면에, 접촉 플러그의 저항을 감소시키는 최초 가능한 방법은 비정질 실리콘의 증착 및 어닐링에 의한 기판상의 접촉 홀 바닥에서의 고체상태 적층 성장 (epitaxial growth) 이다. 그러나, 안정한 고체상태 적층 성장은 비정질 실리콘의 증착 전에 동일한 반응 챔버 내에서 약 10 분동안 고온에서의, 즉 900 ℃ 이상에서의 수소 베이킹 (baking) 을 요구하므로, 이런 방법은 낮은 열 로드 요구조건을 충족시킬 수 없다.
또 다른 가능한 방법은 플러그 내의 불순물 농도를 증가시키는 것이다. 불순물 농도가 소정의 농도까지 증가함에 따라 저항은 감소한다. 이와 반대로, 소정의 농도를 초과하면 불순물이 결정 그레인 경계에서 분리되므로 저항은 증가한다. 따라서 플러그 저항이 최소화되는 농도는 단지 농도를 증가시킴으로써 저항을 더 감소시키는 것을 어렵게 한다.
또한, 일본국 공개특허공보 평 9-74188 호에 개시된 바와 같이 접촉 플러그의 불순물이 기판으로 확산되므로, 과다하게 높은 불순물 농도는 접합 누설 전류를 불리하게 증가시킨다. 이런 문제점을 회피하기 위해, 이 공개 특허출원에 따르면 불순물의 기판으로의 확산을 막기 위해 불순물 농도가 접촉 플러그의 바닥 부분에서 감소된다.
그러나, 이 기술이 보다 미세한 접촉 플러그에 적용될 때, 플러그 저항은 저절로 증가한다. 따라서 이러한 기술은 억제된 접합 누설 전류에도 불구하고 낮은 접촉 저항을 제공하는데 있어서 어려움을 갖는다.
본 발명자에 의하여 전술한 문제점들을 해결하기 위한 모색에 따른 본 발명의 목적은 접촉 홀에 배치된 낮은 저항의 접촉 플러그 및 낮은 저항의 배선을 생성하는 방법을 제공하고, 또한 이 방법에 의해 제조된 반도체 장치를 제공하는 것이다.
본 발명은 반도체 장치를 제조하는 방법을 제공한다. 이 방법은 기판상에 실리콘 결정핵들을 형성하는 단계, 제 1 비정질 실리콘을 증착하는 단계, 제 2 비정질 실리콘을 증착하는 단계 및 결정핵들을 고체상태에서 성장하도록 함으로써 제 1 비정질 실리콘 및 제 2 비정질 실리콘을 결정화하는 단계를 포함한다.
본 발명은 전술한 방법에 의하여 제조되는 반도체 장치를 더 제공한다.
전술한 반도체 장치의 제조방법에 따르면, 결정핵들이 형성된 후에, 저농도 로 도핑된 하부 비결정 실리콘층 및 고농도로 도핑된 상부 비결정 실리콘층이 증착되고 열처리되어 큰 실리콘 결정 그레인을 형성할 수도 있다.
결과로서 생성되는 폴리실리콘 접촉 플러그 배선은 큰 결정 그레인을 포함하고, 따라서 단위 체적당 보다 적은 수의 결정 그레인 경계를 포함하여 전기적 저항을 감소시킨다. 이런 낮은 저항의 배선은 보다 높은 패킹 밀도 및 성능을 가지는 보다 미세한 반도체 장치와 이 장치를 제조하는 방법을 달성하도록 한다.
반도체 장치 및 그 장치를 제조하는 방법을 도면을 참조하여 이하 기술한다.
제 1 실시형태
본 발명의 제 1 실시형태를 이하 기술한다. 도 1 내지 도 5 는 본 실시형태에 따른 반도체 장치를 제조하는 방법의 주요 프로세스 흐름을 나타내는 단면도이다.
도 1 을 참조할 때, 게이트 절연막 (2), 폴리실리콘 막 (3), 금속 실리사이드막 (metal silicide film) (4) 및 마스크 절연막 (5) 이 반도체 기판 (1) 상에 증착되고, 게이트 전극이 리소그래피 및 에칭에 의해 형성된다. 그 후, 측벽 절연막 (6) 이 증착되고, 확산층 영역 (7) 이 형성된다. 이런 구성부분들은 층간막 (8) 으로 커버된다.
확산층 영역 (7) 에 도달하는 접촉 홀 (9) 이 (도 2 에) 형성된다. 접촉 홀 (9) 은 (도 3 에서) 1 × 1020 원자/cm3 의 인 농도 및 3 내지 30 nm 의 두께를 가지는 저농도로 도핑된 하부 비정질 실리콘층 (10) 과 2 × 1020 내지 6 × 1020 원 자/cm3 의 인 농도 및 100 nm 이상의 두께를 가지는 고농도로 도핑된 상부 비정질 실리콘층 (11) 으로 커버된다.
비정질 실리콘층 (10, 11) 은 저압 화학적 기상 증착 (LP-CVD) 에 의해 반응 장치 내에 위치한 웨이퍼상에 성장된다. 약 직경 2 nm 를 가지는 실리콘 결정핵은, 1,800 내지 2,000 cc/min 의 모노실란 (monosilane) 가스를 제공함으로써 520 ℃ 내지 540 ℃ (바람직하게는, 530 ℃) 및 5 내지 40 Pa (바람직하게는, 25 Pa) 에서 30 초 내지 120 초 (바람직하게는, 60 초) 동안 웨이퍼상에 형성된다. 증착에 있어서, 기판 (1) 상의 소정의 밀도에서의 실리콘 결정핵의 성장을 분리하는데에 비교적 낮은 압력이 중요하다. 이용되는 가스는 모노실란 가스에 한정되지 않으며, 디실란 (disilane) 가스가 이용될 수도 있다.
그 후, 증착 압력은 실리콘 막을 성장시키는 반응장치 내에 여전히 위치한 웨이퍼에 80 내지 120 Pa (바람직하게는, 90 Pa) 로 증가한다. 증착에 있어서, 비교적 높은 압력은 비정질의 실리콘을 증착시키는데 중요하다.
비정질의 실리콘 증착에 있어서, 인으로 도핑하는 것은 PH3 가스 공급에 의해 동시에 수행된다. PH3 가스의 유속은 최초 47 내지 48 cc/min 으로 조정되어 낮은 인 농도 (1 × 1020 원자/cm3) 를 가지는, 원하는 비정질 실리콘층을 형성한다. 그 후, 유속은 180 내지 190 cc/min 으로 조정되어 높은 인 농도 (2 × 1020 내지 6 × 1020 원자/cm3) 를 가지는, 원하는 비정질 실리콘층을 형성한다.
PH3 가스가 본 실시형태에 있어서는 결정핵의 형성에 제공되지 않지만, 결정핵의 형성에 제공될 수도 있다. 또한, 본 실시형태에 있어서 이용되는 가스는 모노실란 가스이지만, 모노실란 가스에 한정되지 않으며 디실란 가스가 이용될 수도 있다.
비정질 실리콘층 (10, 11) 은 에치백 (etch back) 또는 화학적 기계적 연마 (CMP) 에 의해 평탄화되어 (도 4 의) 플러그 부분만을 남긴다. 비정질 실리콘은 질소 분위기 내에서 700 ℃ 내지 850 ℃ 에서의 열처리에 의해 결정화되고 비정질 실리콘은 전기적으로 활성화되어 (도 5 의) 폴리실리콘 플러그 (12) 를 형성한다. 따라서 생성된 접촉 플러그는 충분히 낮은 접촉 저항을 가진다.
결정핵의 형성은 결정 그레인의 고체상태 성장을 위한 지점을 제공하는 것을 목적으로 한다. 결정핵은 후속하는 열처리에 의해 고체상태 성장을 하는 하부의 비정질 실리콘 및 상부의 비정질 실리콘을 결정화시키는 시드 (seed) 로서 기능한다.
또한, 본 발명자는 비정질 실리콘에서 결정의 고체상태 성장율이 불순물 농도차이에 따라 변화하고, 보다 높은 불순물 농도는 보다 빠른 고체상태 성장을 제공한다는 것을 발견하였다.
또한, 본 발명자는 이러한 현상이 저농도로 도핑된 하부 비정질 실리콘층과 고농도로 도핑된 상부 비정질 실리콘층의 조합으로 결정핵의 겉보기 밀도를 감소시키는데 이용될 수도 있음을 발견하였다. 결정핵의 보다 낮은 겉보기 밀도는 개 별적인 결정 그레인이 상호간의 간섭없이 보다 큰 사이즈로 성장할 수 있게 한다.
결정핵의 형성 없이 열처리가 수행되어 비정질 실리콘을 결정화하면, 소정의 온도 이상에서 다양한 지점에서 일제히 결정이 성장하기 시작한다. 따라서 이런 프로세스는 그레인의 밀도를 제어하고, 큰 그레인이 성장되도록 하는데 있어 어려움을 가진다. 저농도로 도핑된 비정질 실리콘 및 고농도로 도핑된 비정질 실리콘이 결정핵의 형성 없이 증착되어도 동일한 문제점이 발생한다. 따라서, 결정핵은 고체상태 성장을 위한 지점을 제공할 뿐만 아니라 그 지점의 위치를 결정한다. 본 발명의 효과는 결정핵, 저농도로 도핑된 비정질 실리콘층 및 고농도로 도핑된 비정질 실리콘층이 이 순서대로 형성되고 열처리되어 결정으로 성장한 경우에만 획득된다.
전술한 발견들을 확인하기 위해, 다양한 두께를 가지는 저농도로 도핑된 하부 비정질 실리콘층을 포함하는 접촉 플러그가 결정핵이 형성되어 있는 접촉 홀 및 어떤 결정핵도 형성되어 있지 않은 접촉 홀에 형성되었다. 접촉 홀은 직경 90 nm 이다. 도 6 은 결정핵이 형성된 경우 (실선) 와 결정핵이 형성되지 않은 경우 (2점 파선) 의 결과를 나타낸다.
접촉 홀은 1 × 1020 원자/cm3 의 불순물 농도를 가지는 저농도로 도핑된 하부 비정질 실리콘층 및 2 × 1020 원자/cm3 의 불순물 농도를 가지는 고농도로 도핑된 상부 비정질 실리콘층으로 충진되었다. 하부 층은 두께에 있어서 A 레벨부터 F 레벨까지의 범위에 있다. 비정질 실리콘은 850 ℃ 에서 열처리되어 폴리 실리콘 플러그를 형성한다. 플러그 저항을 측정하여 하부 층의 두께와 저항간의 관계를 평가하였다.
저농도로 도핑된 하부 비정질 실리콘층은 레벨 A 에서 0 nm, 레벨 B 에서 3 nm, 레벨 C 에서 5nm, 레벨 D 에서 10 nm, 레벨 E 에서 20 nm 및 레벨 F 에서 30 nm 의 두께를 가진다.
도 6 에서, 실선은 결정핵이 형성된 경우의 저항을 지시하고, 2점 파선은 결정핵이 형성되지 않은 경우의 저항을 지시한다. (실선에 의해 지시된) 결정핵이 형성된 경우의 접촉 플러그는 레벨 A (저농도로 도핑된 하부 비정질 실리콘층의 두께 : 0 nm) 에서 약 900 Ω 의 접촉 저항을 가지고, 레벨 B (저농도로 도핑된 하부 비정질 실리콘층의 두께 : 3 nm) 에서 약 550 Ω 의 접촉 저항을 가지고, 레벨 C (저농도로 도핑된 하부 비정질 실리콘층의 두께 : 5 nm) 에서 약 570 Ω 의 접촉 저항을 가지고, 레벨 D (저농도로 도핑된 하부 비정질 실리콘층의 두께 : 10 nm) 에서 약 600 Ω 의 접촉 저항을 가지고, 레벨 E (저농도로 도핑된 하부 비정질 실리콘층의 두께 : 20 nm) 에서 약 700 Ω 의 접촉 저항을 가지고, 레벨 F (저농도로 도핑된 하부 비정질 실리콘층의 두께 : 30 nm) 에서 약 820 Ω 의 접촉 저항을 가진다.
반면에, 관련 기술에서 (2점 파선에 의해 지시된) 결정핵이 형성되지 않은 경우의 접촉 플러그는 약 1,200 내지 1,500 Ω 에 이르는 접촉 저항을 가진다. 결과에 따르면, 본 발명의 결정핵이 있는 경우의 접촉 플러그는 결정핵이 없는 경우의 접촉 플러그보다 20 % 내지 50 % 만큼 더 낮은 저항을 가진다. 또한, 전 체 플러그의 높은 불순물 농도로 인해 플러그가 가장 낮은 저항을 보일 것으로 기대되지만, 본 발명가에 의한 실시 형태에서, (A 레벨에서) 고농도로 도핑된 비정질 실리콘으로 전부 점유되는 플러그가 결정핵이 있는 플러그 중에서 가장 높은 저항을 나타내었다.
또한, 저농도로 도핑된 보다 두꺼운 층은 플러그의 한정된 체적 내에서 불순물 농도가 더 낮아지므로 접촉 플러그의 저항은 아마도 저농도로 도핑된 하부 층의 두께가 증가함에 따라 증가한다. 레벨 A 에서 가장 높은 불순물 농도를 가지는 플러그가 가장 높은 저항을 가지지만, 접촉 플러그는 레벨 A 로부터 레벨 F 로 감소하는 불순물 농도를 가진다.
이러한 결과가 이하 기술된다. 도 7a 및 도 7b 는 생성된 폴리실리콘 플러그의 스캐닝 전자 현미경 (SEM) 사진의 구조도이다. 이러한 구조도는 (도 7a 의) 단지 고농도로 도핑된 비정질 실리콘층을 포함하는 플러그보다 (도 7b 의) 임의의 레벨에서의 하부 비정질 실리콘층을 포함하는 플러그가 더 큰 결정 그레인을 성장시키는 것을 나타낸다.
즉, 결정핵의 형성 후에, 저농도로 도핑된 하부 비정질 실리콘층 및 고농도로 도핑된 상부 비정질 실리콘층의 조합이 열처리에 의한 결정화에서 고농도로 도핑된 비정질 실리콘층만으로 된 경우보다 더 큰 결정 그레인을 성장시킨다. 결과적으로, 결정 그레인 경계의 밀도가 감소하여, 더 많은 전류를 흐르도록 하고 저항을 개선시킨다.
이하, 도 8a 및 도 8b 를 참조하여 이 메커니즘을 설명한다. 도 8a 는 고농도로 도핑된 비정질 실리콘층만인 경우의 도면인 반면, 도 8b 는 저농도로 도핑된 하부 비정질 실리콘층 및 고농도로 도핑된 상부 비정질 실리콘층의 조합인 경우의 도면이다.
도 8a 에서, 결정 그레인은 접촉 홀이 결정 그레인으로 완전히 충진될 때까지 열처리에 의해 결정화의 초기에 결정핵으로부터 성장한다. 접촉 홀이 완전히 충진될 때 결정 성장이 정지한다. 결정 그레인의 그룹은 성장율 및 그레인 사이즈에서 통계적 분포 (편차) 를 가지고 플러그 내에서 성장한다. 고농도로 도핑된 비정질 실리콘은 평균적으로 그 결정을 신속하게 성장시키며, 따라서 접촉 홀이 신속하게 충진된다. 따라서, 그레인 사이즈가 다양하기는 하지만 비교적 작은 결정 그레인이 접촉 홀 내부 공간의 대부분을 차지한다.
도 8b 에서, 하부 및 상부 비정질 실리콘층의 조합의 경우에, 결정 그레인은 열처리에 의한 결정화의 초기에 저농도로 도핑된 하부 비정질 실리콘층 내의 결정핵으로부터 성장하기 시작한다. 결정 성장률은 통계적 편차를 가지므로 저농도로 도핑된 비정질 실리콘층 내에서 결정화되는 결정 그레인의 일부는 고농도로 도핑된 비정질 실리콘층과의 인터페이스에 먼저 도달한다. 저농도로 도핑된 하부 비정질 실리콘층은 낮은 속도로 결정화되며, 따라서 고체 상태에서의 결정 성장의 경계가 고농도로 도핑된 층에 도달하기까지 시간적 편차를 확대시키는 기능을 한다.
고농도로 도핑된 층에 도달하는 결정 그레인 경계는 고체상태 성장률에서 급격히 증가하여 부근의 고농도로 도핑된 비정질 실리콘을 곧 결정화시키고, 이어서 저농도로 도핑된 비정질 실리콘을 결정화시킨다. 고농도로 도핑된 비정질 실리콘층에 도달한 결정 그레인은 그 뒤에 지연된 결정 그레인의 성장을 억제한다. 따라서 억제된 결정 그레인은 작게 유지된다.
고농도로 도핑된 비정질 실리콘은 결정화를 계속하고 성장하는 결정에 의해 먼저 도달된 부분에서 큰 결정 그레인으로 성장한다. 결과적으로, 소수의 큰 결정 그레인이 형성되고 접촉 홀의 공간의 대부분을 차지한다. 이러한 큰 결정은 전기적 전도를 용이하게 하여 접촉 플러그의 전기적 저항을 감소시킨다.
따라서, 저농도로 도핑된 하부 비정질 실리콘층 및 고농도로 도핑된 상부 비정질 실리콘층의 두께 및 농도는 접촉 홀의 사이즈에 따라, 그리고 저항의 감소 또는 플러그로부터 기판으로의 불순물 확산의 억제에 우선 순위가 부여되는지에 따라 결정되어야 한다.
우선 순위가 저항의 감소에 주어졌다면, 저농도로 도핑된 하부층은 3 내지 5nm 의 두께를 가질 수도 있다. 그 두께가 3 nm 미만이라면, 결정 그레인이 고농도로 도핑된 상부 층에 즉시 도달하며, 따라서 원하는 효과가 획득될 수 없다. 반면에, 우선 순위가 기판으로의 불순물 확산의 억제에 주어졌다면, 저농도로 도핑된 하부 층은 직경 90 nm 를 가지는 접촉 홀에 대해 예컨대 20 내지 30 nm 의 두께를 가질 수도 있다. 그 두께가 45 nm 이상이라면 접촉 홀은 단지 저농도로 도핑된 층만으로 충진된다. 결과적으로, 저항이 증가하고, 이에 따라 원하는 효과가 획득될 수 없다.
이러한 실시형태에 따라, 결정핵이 형성된 후에 저농도로 도핑된 하부 비정 질 실리콘층 및 고농도로 도핑된 상부 비정질 실리콘층이 증착되고 열처리에 의해 그 결정으로 성장한다. 이러한 방법은 큰 결정 그레일을 생성할 수 있어 낮은 접촉 저항을 가지는 접촉 플러그를 제공한다.
이러한 프로세스 흐름은 2 회 이상 반복될 수도 있어 다층 구조를 가지는 접촉 플러그 구조를 생성한다.
본 발명과 같이 결정핵의 형성 후에 비정질 실리콘이 성장되도록 한다면 비정질 실리콘은 어닐링 전이라도 증착의 열 이력 (thermal history) 에 의해 부분적으로 결정화될 수도 있다. 결정 부분 및 비정질 부분을 모두 가지는 비정질 실리콘이 에치백 및 CMP 와 같은 프로세싱을 거치면, 결정 부분이 매우 높은 속도로 에칭될 수도 있다. 이러한 에칭은 비정상적인 플러그 손실과 같은 비정상적인 형성을 발생시킨다.
이러한 문제를 완화하기 위해, 저농도로 도핑된 하부 비정질 실리콘층 (제 1 층) 을 감소된 두께로 접촉 홀 내에 형성하고, 고농도로 도핑된 상부 비정질 실리콘층 (제 2 층) 을 감소된 두께로 접촉 홀에 형성하며, 제 1 층 및 제 2 층의 두께 감소량과 동등한 두께로 제 2 층상에 제 3 의 저농도로 도핑된 비정질 실리콘층을 형성함으로써 3 층 구조가 제공될 수도 있다. 이러한 제 3 비정질 실리콘층은 바람직하게는 1 × 1019 내지 1 × 1020 원자/cm3 의 불순물 농도를 가지고, 바람직하게는 제 1 및 제 2 비정질 실리콘층과 함께 LP-CVD 에 의해 증착된다.
어닐링 전에 결정이 성장하더라도, 고농도로 도핑된 제 2 층 부근에서 성장 하는 결정을 유지하도록 결정의 성장은 저농도로 도핑된 제 3 비정질 실리콘층에서 지연될 수 있다. 따라서, 제 3 층은 프로세싱 중의 비정상적인 형성을 억제할 수 있다. 그러나, 에치백 및 CMP 와 같은 프로세싱 전에 전체적인 비정질 실리콘이 어닐링 및 결정화된다면 제 3 층이 특히 필요하지는 않다.
제 2 실시형태
본 발명의 제 2 실시형태를 이하 기술한다. 이러한 실시형태에 따른 반도체 장치를 제조하는 방법의 주된 프로세스 흐름이 도 9 내지 도 15 를 참조하여 이하 기술된다. 제 1 실시형태와 같이 동일한 구성요소는 동일한 참조번호에 의해 지시된다.
도 9 를 참조하면, 게이트 절연막 (2), 폴리실리콘 막 (3), 금속 실리사이드막 (4) 및 마스크 절연막 (5) 이 반도체 기판 (1) 상에 증착되고, 게이트 전극이 리소그래피 및 에칭에 의해 형성된다. 그 후, 측벽 절연막 (6) 이 형성되고, 확산층 영역 (7) 이 형성된다. 도 10 을 참조하면, 이러한 구성요소는 1 × 1020 원자/cm3 의 인 농도와 3 내지 30 nm 의 두께를 가지는 저농도로 도핑된 하부 비정질 실리콘층 (21) 및 2 × 1020 내지 6 × 1020 원자/cm3 의 인 농도와 100 nm 이상의 두께를 가지는 고농도로 도핑된 상부 비정질 실리콘층 (22) 으로 커버된다.
이러한 비정질 실리콘층 (21, 22) 은 LP-CVD 에 의해 반응장치 내에 위치한 웨이퍼상에서 성장할 수 있다. 약 2 nm 의 사이즈를 가지는 실리콘 결정핵은 520 ℃ 내지 540 ℃ 및 5 내지 40 Pa (바람직하게는, 25 Pa) 에서 30 초 내지 120 초 (바람직하게는, 60 초) 동안, 1,800 내지 2,000 cc/min 의 모노실란 (monosilane) 가스를 제공함으로써, 웨이퍼상에 형성된다. 증착에 있어서, 기판 (1) 상의 소정의 밀도에서의 실리콘 결정핵의 성장을 분리하는데에 비교적 낮은 압력이 중요하다.
그 후, 증착 압력은 실리콘 막을 성장시키는 반응장치 내에 여전히 위치한 웨이퍼에 80 내지 120 Pa (바람직하게는, 90 Pa) 로 증가한다. 증착 압력을 증가시키는 것은 비정질의 실리콘을 증착시키는데 중요하다.
비정질의 실리콘 증착에 있어서, 인으로 도핑하는 것은 PH3 가스 공급에 의해 동시에 수행된다. PH3 가스의 유속은 최초 47 내지 48 cc/min 으로 조정되어 낮은 인 농도 (1 × 1020 원자/cm3) 를 가지는, 원하는 비정질 실리콘층을 형성한다. 그 후, 유속은 180 내지 190 cc/min 으로 조정되어 높은 인 농도 (2 × 1020 내지 6 × 1020 원자/cm3) 를 가지는, 원하는 비정질 실리콘층을 형성한다.
PH3 가스가 본 실시형태에 있어서는 결정핵의 형성에 제공되지 않지만, 결정핵의 형성에 제공될 수도 있다. 또한, 본 실시형태에 있어서 이용되는 가스는 모노실란 가스이지만, 모노실란 가스에 한정되지 않으며 디실란 가스가 이용될 수도 있다.
그 후, 마스크 절연막 (23) 이 증착되고 (도 11), 레지스트, 리소그래피 및 에칭을 적용함으로써 프로세싱되어 단지 접촉 플러그 부분 (도 12) 상에만 막 (23) 을 남긴다. 그 후, 게이트 절연막 (2) 위의 비정질 실리콘층 (21, 22) 의 일부는 잔여 마스크 절연막 (23) 을 마스크로서 이용하여 에칭되고 (도 13 의) 플러그 부분을 남기며, (도 14 의) 층간 절연막 (24) 이 증착된다.
층간 절연막 (24) 은 에치백 또는 CMP 에 의해 평탄화되며, 고농도로 도핑된 비정질 실리콘층 (22) 의 상부 표면을 노출시킨다. 비정질 실리콘은 700 ℃ 내지 850 ℃ 에서 질소 분위기 내의 열처리에 의해 결정화되고 비정질 실리콘은 전기적으로 활성화되어 (도 5 의) 폴리실리콘 플러그 (25) 를 형성한다. 따라서 생성된 접촉 플러그 배선은 충분히 낮은 접촉 저항을 가진다.
이 실시형태에 있어서, 이용된 마스크는 마스크 절연막 (23) 이지만, 절연막에 한정되지 않으며, 레지스트 마스크가 이용될 수도 있다. 저농도로 도핑된 비정질 실리콘층 (21) (제 1 층) 을 형성하고, 고농도로 도핑된 비정질 실리콘층 (22) (제 2 층) 을 형성하며, 제 2 층보다 더 저농도로 도핑된 제 3 비정질 실리콘층을 제 2 층상에 형성함으로써, 3 층 구조가 제공될 수도 있다.
본 실시형태에 따라, 결정핵이 형성된 후에, 저농도로 도핑된 하부 비정질 실리콘층 (21) 및 고농도로 도핑된 상부 비정질 실리콘층 (22) 이 증착되고 열처리에 의해 그 결정으로 성장하게 된다. 이러한 방법은 큰 결정 그레인을 생성할 수 있어 낮은 접촉 저항을 가지는 접촉 플러그를 제공한다.
제 3 실시형태
본 발명의 제 3 실시형태를 도 16 내지 도 18 을 참조하여 이제 기술한다. 제 3 실시형태에서, 전술한 실시형태들에 따른 방법이 게이트 전극 및 배선의 생성 에 적용된다.
도 16 을 참조하면, 게이트 절연막 (33), 저농도로 도핑된 비정질 실리콘층 (34), 고농도로 도핑된 비정질 실리콘층 (35), 금속 실리사이드막 (36) 및 마스크 절연막 (37) 이 절연 분리 영역 (32) 을 가지는 반도체 기판 (31) 상에 증착된다.
저농도로 도핑된 비정질 실리콘층 (34) 은 1 × 1020 원자/cm3 의 인 농도 및 5 내지 10 nm 의 두께를 가진다. 고농도로 도핑된 비정질 실리콘층 (35) 은 2 × 1020 내지 6 × 1020 원자/cm3 의 인 농도 및 60 내지 100 nm 또는 그 이상의 두께를 가진다.
이러한 비정질 실리콘층 (34, 35) 은 반응장치 내의 웨이퍼상에서 LP-CVD 에 의해 성장하게 된다. 실리콘 결정핵은 1,800 내지 2,000 cc/min 의 모노실란 가스를 제공함으로써 530 ℃ 및 25 Pa 에서 형성된다. 그 후 증착 압력은 90 Pa 로 증가한다. 비정질 실리콘의 증착에 있어서, 인으로 도핑하는 것은 PH3 가스 공급에 의해 동시에 수행된다. PH3 가스의 유속은 최초 47 내지 48 cc/min 으로 조정되어 낮은 인 농도 (1 × 1020 원자/cm3) 를 가지는, 원하는 비정질 실리콘층을 형성한다. 그 후, 유속은 180 내지 190 cc/min 으로 조정되어 높은 인 농도 (2 × 1020 내지 6 × 1020 원자/cm3) 를 가지는, 원하는 비정질 실리콘층을 형성한다.
WN 막 및 W 게이트막이 스퍼터링 (sputtering) 에 의해 비정질 실리콘층 (35) 상에 금속 실리사이드층 (36) 으로서 증착된다. 텅스텐 실리사이드층이 금속막과 비정질 실리콘층 (35) 의 사이에 형성되어 그 사이의 접합을 향상시킬 수도 있다. (도 17 에서) 마스크 절연막 (37) 및 레지스트가 금속 실리사이드층 (36) 상에 증착되고, 게이트 전극 부분 (38) 및 배선 부분 (39) 이 포토리소그래피 및 에칭에 의해 형성된다. (도 18 에서) 측벽 절연막 (40) 및 확산층 (41) 이 형성된다. 비정질 실리콘은 700 ℃ 내지 850 ℃ 에서 질소 분위기 내의 열처리에 의해 결정화되고 비정질 실리콘을 전기적으로 활성화된다.
PH3 가스가 본 실시형태에서는 결정핵의 형성에 공급되지 않지만, 결정핵의 형성에 제공될 수도 있다. 또한, 본 실시형태에서 사용되는 가스는 모노실란 가스이지만 모노실란 가스에 한정되지 않고 디실란 가스가 이용될 수도 있다.
이에 따라 생성된 게이트 전극 및 배선은 충분히 낮은 접촉저항을 가진다. 본 실시형태에 따라 저농도로 도핑된 비정질 실리콘층 (34) 및 고농도로 도핑된 비정질 실리콘층 (35) 은 열처리에 의해 증착되고 결정화된다. 이러한 조합은 고농도로 도핑된 비정질 실리콘층 단독인 경우보다 큰 결정 그레인을 생성하여 보다 낮은 저항을 가지는 배선 구조를 제공할 수 있다.
전술한 실시형태를 이하 요약한다. 저농도로 도핑된 비정질 실리콘층 및 고농도로 도핑된 비정질 실리콘층이 결정핵이 형성된 이후에 증착된다. 이러한 다층 구조는 열처리에 의한 비정질 실리콘의 결정화에 있어서 고농도로 도핑된 비정질 실리콘층 단독인 경우보다 큰 결정 그레인을 생성하여 보다 낮은 저항을 가지 는 폴리실리콘 구조를 제공할 수 있다. 저농도로 도핑된 하부 비정질 실리콘층 및 고농도로 도핑된 상부 비정질 실리콘층은 바람직하게는 불순물 농도에 있어서 1 × 1020 원자/cm3 이상의 차이를 가지고,하부 비정질 실리콘층은 바람직하게는 낮은 불순물 농도를 가진다. 저농도로 도핑된 하부 비정질 실리콘층은 바람직하게는 1 × 1019 내지 1 × 1020 원자/cm3 의 불순물 농도를 가지는 반면, 고농도로 도핑된 상부 비정질 실리콘층은 바람직하게는 2 × 1020 내지 6 × 1020 원자/cm3 의 불순물 농도를 가져 보다 낮은 저항을 얻는다. 열처리에 의한 결정성장에 있어서, 하부 비정질 실리콘층의 보다 낮은 결정성장률과 상부 비정질 실리콘층의 보다 높은 결정성장률 사이의 차이에 의해 큰 결정 그레인이 형성될 수 있다. 결정화를 위한 열처리는 바람직하게는 600 ℃ 내지 850 ℃ 의 낮은 온도범위에서 수행된다. 850 ℃ 를 넘어 1,000 ℃ 까지의 높은 온도에서 열처리가 수행된다면, 그 처리는 열 로드를 감소시키기 위해 바람직하게는 짧은 시간내에 수행되어야 한다. 열처리는 바람직하게는 불활성 가스 분위기에서 수행되고, 더 바람직하게는 질소 분위기에서 수행되는 것이 바람직하다.
본 애플리케이션에 따르면, 저농도로 도핑된 비정질 실리콘층 및 고농도로 도핑된 비정질 실리콘층은 결정핵이 형성된 이후에 증착된다. 열처리에 의한 비정질 실리콘의 결정화에 있어서 이러한 다층 구조는 고농도로 도핑된 비정질 실리콘층 단독인 경우보다 더 큰 결정 그레인을 생성하여 보다 낮은 저항을 가지는 폴리실리콘 구조를 제공한다. 따라서, 본 애플리케이션에 따른 제조방법은 플 러그 배선저항을 감소시킴으로써 보다 낮은 전력소모 및 보다 고속의 동작을 가지는 보다 높은 성능의 반도체 집적회로를 제공할 수 있다.
본 발명이 본 실시형태에 한정되지는 않지만, 본 실시형태를 통해 본 발명을 상세히 기술하였다. 당연히, 본 발명의 범위 내에서 다양한 변형이 허용된다.
이상 설명한 바와 같이, 본 발명에 의하면, 접촉 홀에 배치된 낮은 저항의 접촉 플러그 및 배선을 생성하여 전력소모를 적게하고 고속으로 동작하는 고성능의 반도체 집적회로를 제조할 수 있다.

Claims (20)

  1. 기판상에 실리콘 결정핵을 형성하는 단계;
    제 1 비정질 실리콘을 증착하는 단계;
    제 2 비정질 실리콘을 증착하는 단계; 및
    상기 결정핵을 고체상태에서 성장시켜 상기 제 1 비정질 실리콘 및 상기 제 2 비정질 실리콘을 결정화하는 단계를 포함하는, 반도체 장치의 제조방법.
  2. 제 1 항에 있어서,
    상기 제 2 비정질 실리콘의 고체상태 결정성장률은 상기 제 1 비정질 실리콘의 고체상태 결정성장률보다 더 높은 속도로 조정되는, 반도체 장치의 제조방법.
  3. 제 1 항에 있어서,
    상기 제 2 비정질 실리콘의 불순물 농도는 상기 제 1 비정질 실리콘의 불순물 농도보다 더 높은 농도로 조정되는, 반도체 장치의 제조방법.
  4. 제 3 항에 있어서,
    상기 제 1 비정질 실리콘은 1 × 1019 내지 1 × 1020 원자/cm3 의 불순물 농도를 가지며,
    상기 제 2 비정질 실리콘은 2 × 1020 내지 6 × 1020 원자/cm3 의 불순물 농도를 가지는, 반도체 장치의 제조방법.
  5. 제 1 항에 있어서,
    상기 실리콘 결정핵을 형성하는 단계, 상기 제 1 비정질 실리콘을 증착하는 단계 및 상기 제 2 비정질 실리콘을 증착하는 단계는, 저압 화학적 기상 증착 (LP-CVD) 에 의해 동일한 반응챔버 내에서 연속적으로 수행되는, 반도체 장치의 제조방법.
  6. 제 5 항에 있어서,
    상기 실리콘 결정핵을 형성하는 단계는 주로 실란 가스 또는 디실란 가스를 포함하는 가스 시스템 내에서 520 ℃ 내지 540 ℃ 및 25 Pa 이하에서 LP-CVD 에 의해 수행되는, 반도체 장치의 제조방법.
  7. 제 5 항에 있어서,
    상기 제 1 비정질 실리콘을 증착하는 단계 및 상기 제 2 비정질 실리콘을 증착하는 단계는 주로 실란 가스 또는 디실란 가스를 포함하는 가스 시스템 내에서 520 ℃ 내지 540 ℃ 및 90 Pa 이상에서 LP-CVD 에 의해 수행되는, 반도체 장치의 제조방법.
  8. 제 1 항에 있어서,
    상기 제 1 비정질 실리콘은 3 내지 30 nm 의 두께를 가지는, 반도체 장치의 제조방법.
  9. 제 1 항에 있어서,
    상기 제 1 비정질 실리콘 및 상기 제 2 비정질 실리콘을 결정화하는 단계는 600 ℃ 내지 850 ℃ 에서 열처리에 의해 수행되는, 반도체 장치의 제조방법.
  10. 제 9 항에 있어서,
    상기 열처리는 질소 분위기에서 수행되는, 반도체 장치의 제조방법.
  11. 제 1 항에 있어서,
    상기 기판상의 접촉홀은 상기 실리콘 결정핵, 상기 제 1 비정질 실리콘 및 상기 제 2 비정질 실리콘으로 충진되어 접촉 플러그를 형성하는, 반도체 장치의 제조방법.
  12. 제 1 항에 있어서,
    상기 실리콘 결정핵, 상기 제 1 비정질 실리콘 및 상기 제 2 비정질 실리콘은 상기 기판의 원하는 접촉 영역상에 증착되고;
    상기 제 1 비정질 실리콘 및 상기 제 2 비정질 실리콘은 에칭되어 상기 접촉 영역상에 그 일부를 남기고;
    상기 접촉 영역 이외의 영역은 절연막으로 충진되는, 반도체 장치의 제조방법.
  13. 제 1 항에 있어서,
    상기 결정핵을 고체상태에서 성장시켜, 상기 제 1 비정질 실리콘, 상기 제 2 비정질 실리콘 및 제 3 비정질 실리콘을 결정화하는 단계 이전에 상기 제 1 및 제 2 비정질 실리콘상에 상기 제 3 비정질 실리콘을 증착하는 단계를 더 포함하는, 반도체 장치의 제조방법.
  14. 제 13 항에 있어서,
    상기 제 3 비정질 실리콘의 고체상태 결정성장률은 상기 제 2 비정질 실리콘의 고체상태 결정성장률보다 더 낮은 속도로 조정되는, 반도체 장치의 제조방법.
  15. 제 13 항에 있어서,
    상기 제 3 비정질 실리콘의 불순물 농도는 상기 제 2 비정질 실리콘의 불순물 농도보다 더 낮은 농도로 조정되는, 반도체 장치의 제조방법.
  16. 제 13 항에 있어서,
    상기 실리콘 결정핵을 형성하는 단계, 상기 제 1 비정질 실리콘을 증착하는 단계, 상기 제 2 비정질 실리콘을 증착하는 단계 및 상기 제 3 비정질 실리콘을 증착하는 단계는, LP-CVD 에 의해 상기 동일한 반응 챔버 내에서 연속적으로 수행되는, 반도체 장치의 제조방법.
  17. 제 16 항에 있어서,
    상기 제 3 비정질 실리콘을 형성하는 단계는 주로 실란 가스 또는 디실란 가스를 포함하는 가스 시스템 내에서 520 ℃ 내지 540 ℃ 및 90 Pa 이상에서 LP-CVD 에 의해 수행되는, 반도체 장치의 제조방법.
  18. 제 1 항에 있어서,
    게이트 전극 또는 배선은 상기 기판상에 증착되는 제 1 및 제 2 비정질 실리콘으로 형성되는, 반도체 장치의 제조방법.
  19. 제 1 항에 따른 반도체 장치의 제조방법에 의하여 제조되는, 반도체 장치.
  20. 제 11 항에 따른 반도체 장치의 제조방법에 의하여 제조되는, 반도체 장치.
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