KR20060044454A

KR20060044454A - 전기 광학 장치 및 전자 기기

Info

Publication number: KR20060044454A
Application number: KR1020050022916A
Authority: KR
Inventors: 마사오 무라데
Original assignee: 세이코 엡슨 가부시키가이샤
Priority date: 2004-03-19
Filing date: 2005-03-19
Publication date: 2006-05-16
Also published as: JP2005266578A; EP1580712A3; US20050206608A1; EP1580712A2; EP1580712B1; CN1670793A; US7495650B2; CN100485746C; KR100666896B1; JP4691890B2

Abstract

래치 회로가 복수단 접속된 시프트 레지스터의 출력 신호를 2개의 경로로 분기함과 함께, 이들 분기 경로에 각각 NAND 회로를 형성하여, 이 출력 신호에 기초하여 샘플링 스위치를 온시켜, 데이터선 (1) 에 화상 신호를 샘플링시킨다. 단, 제 1 단에 의해 출력되는 신호 (F1) 를 좌방향으로 분기한 경로에 형성되는 NAND 회로, 및 최종단에 의해 출력되는 신호 (F130) 를 우방향으로 분기한 경로에 형성되는 NAND 회로에 대응하여 샘플링 스위치도 형성하지 않고 또한 데이터선도 형성하지 않는다.

그럼으로써, 표시 품위가 저하되는 현상을 억제한다.

시프트 레지스터, 연산 회로, 샘플링 스위치

Description

전기 광학 장치 및 전자 기기{ELECTRO-OPTICAL DEVICE AND ELECTRONIC APPARATUS}

도 1 은 본 발명의 실시형태에 관한 전기 광학 장치의 구성을 나타내는 블록도.

도 2 는 동일한 전기 광학 장치에 있어서의 전기 광학 패널의 구성을 나타내는 블록도.

도 3 은 동일한 전기 광학 패널에 있어서의 화소의 구성을 나타내는 도.

도 4 는 동일한 전기 광학 장치에 있어서의 시프트 레지스터의 구성을 나타내는 도.

도 5 는 동일한 전기 광학 장치의 동작을 나타내는 타이밍도.

도 6 은 동일한 전기 광학 장치의 동작을 나타내는 타이밍도.

도 7 은 동일한 전기 광학 장치의 동작을 나타내는 타이밍도.

도 8 은 동일한 전기 광학 장치의 동작을 나타내는 타이밍도.

도 9 는 별도의 실시형태의 동일한 전기 광학 장치에서의 전기 광학 패널의 구성을 나타내는 블록도.

도 10 은 별도의 실시형태의 동일한 전기 광학 장치에서의 전기 광학 패널의 구성을 나타내는 블록도.

도 11 은 동일한 전기 광학 패널에서의 NAND 회로와 NOT 회로의 구성을 나타내는 도.

도 12 는 실시형태에 관한 전기 광학 장치를 적용한 프로젝터의 구성을 나타내는 도.

* 도면의 주요 부분에 대한 부호의 설명

100 : 전기 광학 패널 200 : 제어 회로

300 : 처리 회로 302 : S/P 변환회로

304 : D/A 변환기군 306 : 증폭ㆍ반전 회로

310 : 프리차지 전압 생성 회로 Vpre : 프리차지 전압 신호

350 : 셀렉터 140 : 시프트 레지스터

본 발명은 복수개마다 데이터선을 블록화하여 구동하는 경우에 나타나는 표시 품위의 저하를 억제하는 기술에 관한 것이다.

최근에는 액정 등의 전기 광학 패널을 사용하여 소형 화상을 형성함과 함께, 이 소형 화상을 광학계에 의해서 스크린이나 벽면 등에 확대 투사하는 프로젝터가 보급되고 있다. 프로젝터는 그 자체로 화상을 제작하는 기능은 없고, PC 나 TV 튜너 등의 상위 장치로부터 영상 데이터 (또는 영상 신호) 를 공급받는다. 이 영상 데이터는 화소의 계조 (밝기) 를 지정하는 것으로서, 매트릭스형으로 배열되 는 화소의 수직 주사 및 수평 주사된 형식으로 공급되기 때문에, 프로젝터에 사용되는 전기 광학 패널에 대해서도, 이 형식에 준하여 구동하는 것이 적절하다. 이 때문에, 프로젝터에 사용되는 전기 광학 패널에서는 주사선을 순서대로 선택함과 함께, 1개의 주사선이 선택되는 기간 (1 수평 주사 기간) 에 있어서 1개씩 데이터선을 순서대로 선택하여, 영상 데이터를 액정의 구동에 적합하게 변환시킨 화상 신호를, 선택한 데이터선에 공급하는 점 순차 방식으로 구동하는 것이 일반적이었다.

그런데, 최근에는 하이비전 등에 대응하기 위해서 고정세화의 요구가 강하다. 고정세화는 주사선의 개수 및 데이터선의 개수를 증가시킴으로써 달성할 수 있지만, 주사선 개수의 증가에 의해서 1 수평 주사 기간이 단축되고, 또한 점 순차 방식에서는 데이터선 개수의 증가에 의해서, 데이터선의 선택 기간도 단축된다. 이 때문에, 점 순차 방식에서는 고정세화가 진행됨에 따라서 데이터선에 화상 신호를 공급하는 시간을 충분히 확보할 수 없게 되어 화소로의 기입이 불충분해지기 시작하였다.

그래서, 이와 같은 기입이 불충분해지는 점을 해소할 목적으로 상 전개 구동이라는 방식을 생각해냈다. 이 상 전개 구동은 1 수평 주사 기간에 있어서, 데이터선을 미리 정해진 개수, 예를 들어 6개마다 동시에 선택함과 함께, 선택 주사선과 선택 데이터선의 교차에 대응하는 화소로의 화상 신호를 시간축에 대하여 6배로 신장시켜, 선택한 6개의 데이터선의 각각에 공급하는 방식이다. 이 상 전개 구동 방식에서는 데이터선에 화상 신호를 공급하는 시간을, 점 순차 방식과 비교하 여, 이 예에서는 6배 확보할 수 있기 때문에, 고정세화에 적합한 것으로 생각되고 있다.

그러나, 이 상 전개 구동에서는 복수개의 데이터선을 동시에 선택하는 것에 기인하여 표시 품위가 저하되는 현상이 발생되기 쉽다.

본 발명은 상기 기술한 사정을 감안하여 이루어진 것으로, 그 목적으로 하는 바는 상 전개할 때 표시 품위가 저하되는 현상을 억제하여 고품위 표시를 가능하게 하는 전기 광학 장치 및 전자 기기를 제공하는 데에 있다.

본 발명의 전제로서, 복수단 접속된 시프트 레지스터 중, 초단으로부터 출력되는 펄스 신호는 2단째 이후부터 출력되는 펄스 신호에 비해 조건ㆍ파형이 다르기 쉽다. 단, 이 펄스 신호가 출력되는 영역을 모두 더미 화소로 하면 그 만큼, 시프트 레지스터 등의 주변 회로를 형성하는 면적이 작아진다. 그래서, 본 발명에 관한 전기 광학 장치는 주사선과 복수개마다 블록화된 데이터선의 교차에 대응하여 형성됨과 함께, 주사선이 선택된 기간에, 데이터선에 화상 신호가 샘플링되었을 때, 당해 화상 신호에 따른 계조가 되는 화소를 갖는 전기 광학 장치로서, 주사선을 수평 주사 기간마다 순차 선택하는 주사선 구동 회로와, 수평 주사 기간의 제일 처음에 공급되는 전송 개시 펄스 신호를, 소정 클록 신호에 따라 순차 전송하도록 복수단 접속된 시프트 레지스터와, 상기 시프트 레지스터의 각 단에 있어서 전송된 펄스 신호를 복수로 분기하는 경로와, 분기된 펄스 신호와 소정 인에이블 신호의 논리 연산 신호를, 서로 펄스폭이 중복되지 않도록 구하는 연산 회로와, 화상 신호를 공급하는 화상 신호선 중 어느 하나와 상기 데이터선의 각각과의 사이에서 각각 전기적으로 개삽 (介揷, interpose) 됨과 함께, 온 (ON) 함으로써 당해 화상 신호선에 공급된 화상 신호를 당해 데이터선에 샘플링하는 샘플링 스위치로서, 동일 블록의 데이터선에 대응하는 것은 동일 논리곱 신호에 기초하여 거의 동시에 온오프하는 샘플링 스위치를 구비하고, 상기 연산 회로에 의해 출력되는 논리 연산 신호 중, 수평 주사 기간의 제일 처음에 출력되는 것으로 온오프되어야 하는 샘플링 스위치, 및 당해 샘플링 스위치에 대응하는 데이터선을 생략한 것을 특징으로 한다. 본 발명에 관한 전기 광학 장치에 의하면 수평 주사 기간의 제일 처음에 출력되는 논리 연산 신호로 온오프되어야 하는 샘플링 스위치, 및 당해 샘플링 스위치에 대응하는 데이터선이 생략되므로, 그만큼 시프트 레지스터 등의 주변 회로를 형성하는 면적을 확보할 수 있다.

그런데, 수평 주사 기간의 제일 처음에 출력되는 논리 연산 신호로 온오프되어야 하는 샘플링 스위치, 및 당해 샘플링 스위치에 대응하는 데이터선이 생략되면 표시의 중심 위치가 전체 화소 영역 중심과 어긋나므로, 본 발명에서는 상기 연산 회로에 의해 출력되는 논리 연산 신호 중, 수평 주사 기간의 제일 마지막에 출력되는 것으로 온오프되어야 하는 샘플링 스위치, 및 당해 샘플링 스위치에 대응하는 데이터선에 대해서도 생략한 구성이 바람직하다.

또한, 이러한 구성에 있어서, 상기 연산 회로에 의해 출력되는 논리 연산 신호 중, 수평 주사 기간의 2 번째에 출력되는 것이 공급되는 블록에 있어서, 생략된 데이터선 부근의 데이터선에 대응하는 화소에 대해서는 더미 화소 영역으로 하여 비표시로 시키는 구성으로 해도 된다. 제 2 단에 대응하는 화소 영역 중, 제 1 단에 대응하는 화소 영역에 인접하는 영역은 당해 제 1 단에 대응하는 화소 영역의 영향 (용량 결합 등에 의한 영향) 등을 받기 쉽기 때문이다. 또 본 발명에 관한 전기 광학 장치에 있어서, 더미 화소 영역으로서 화소를 비표시로 시키기 위해서는 예를 들어 당해 화소를 표시 내용에 관계없이 특정 색 (흑색, 백색, 회색) 으로 하는 양태나, 당해 화소를 차단층으로 덮는 양태, 화소 회로의 일부 또는 전부를 형성하지 않는 양태 등 여러 가지 양태가 있다.

이러한 구성들에 있어서는 좌우 반전 이미지를 형성하는 경우가 있으므로, 표시를 하는 유효 화소 영역의 중심에 대하여 상기 더미 화소 영역을 대칭으로 배치한 구성이 바람직하다. 또한, 초단 및 최종단에 대응하는 화상 영역을 더미 화소 영역으로 하는 경우나, 유효 화소 영역의 중심에 대하여 더미 화소 영역을 대칭으로 배치하는 경우, 유효 화소 영역의 데이터선 개수가, 거의 동시에 온오프하는 샘플링 스위치 수의 배수인 구성이 바람직하다.

본 발명에 관한 전기 광학 장치에서는 상기 연산 회로 중, 수평 주사 기간의 제일 처음에 논리 연산 신호를 출력하는 것은 상기 인에이블 신호를 입력하지 않고, 상기 시프트 레지스터의 제 1 단에 의해 전송된 펄스 신호의 부정 신호를 출력하는 NOT 회로인 구성이 바람직하다. 이 구성에 의하면 당해 연산 회로가 NOT 회로로 간략화되므로, 그만큼 시프트 레지스터 등의 주변 회로를 형성하는 면적을 확보할 수 있다.

또한, 이 구성에 있어서, 상기 연산 회로 중, 수평 주사 기간의 제일 마지막에 논리 연산 신호를 출력하는 것은 상기 인에이블 신호를 입력하지 않고, 상기 시프트 레지스터의 최종단에 의해 전송된 펄스 신호의 부정 신호를 출력하는 NOT 회로인 구성으로 해도 된다.

또한, 상기 연산 회로는 수평 주사 기간의 제일 처음 및 제일 마지막에 논리 연산 신호를 출력하는 것을 제외하고, 상기 인에이블 신호와, 시프트 레지스터 중, 대응하는 단에 의해 전송된 펄스 신호와의 부정 논리곱을 구하는 NAND 회로를 포함하는 구성으로 해도 된다. 이 구성에 의하면 시프트 레지스터의 각 단에 의해 전송되는 펄스 신호를 분기한 경로로부터 보았을 때, 인버터 회로와 부정 논리곱 신호의 게이트 용량을 거의 일치시킬 수 있다.

더불어, 본 발명에 관한 전자 기기는 상기 전기 광학 장치를 표시부로서 갖기 때문에, 표시 품위의 저하를 눈에 띄지 않게 할 수 있다.

발명을 실시하기 위한 최선의 형태

이하, 본 발명을 실시하기 위한 최선의 형태에 관해서 도면을 참조하여 설명한다. 도 1 은 본 발명의 실시형태에 관한 전기 광학 장치의 전체 구성을 나타내는 블록도이다.

이 도면에 나타나는 바와 같이, 전기 광학 장치는 전기 광학 패널 (100) 과, 제어 회로 (200) 와, 처리 회로 (300) 를 포함한다.

이 중, 제어 회로 (200) 는 도시하지 않은 상위 장치로부터 공급되는 수직 주사 신호 (Vs), 수평 주사 신호 (Hs) 및 도트 클록 신호 (DCLK) 에 따라서, 각 부 를 제어하기 위한 타이밍 신호나 클록 신호 등을 생성한다.

처리 회로 (300) 는 다시, S/P 변환 회로 (302), D/A 변환기군 (304) 및 증폭ㆍ반전 회로 (306) 로 구성된다.

이 중, S/P 변환 회로 (302) 는 상위 장치로부터, 수직 주사 신호 (Vs), 수평 주사 신호 (Hs) 및 도트 클록 신호 (DCLK) 에 동기하여 직렬로 공급되고, 화소의 계조 레벨 (밝기) 을 화소마다 디지털값으로 지정하는 영상 데이터 (Vid) 를, 도 5 에 나타나는 바와 같이, 채널 (ch1∼ch4) 의 4계통으로 분배함과 함께, 시간축에 4배로 신장 (직렬-병렬 변환) 시켜, 영상 데이터 (Vd1d∼Vd4d) 로서 출력하는 것이다. 따라서, 영상 데이터의 1화소분이 도트 클록 (DCLK) 의 1주기로 공급되는 경우, 신장된 영상 데이터 (Vd1d∼Vd4d) 의 각각은 도트 클록 (DCLK) 의 4주기분에 걸쳐 공급되게 된다. 또, 직렬-병렬 변환하는 이유는 화상 신호가 인가되는 시간을 길게 하여, 후술하는 샘플링 스위치에 있어서의 샘플 & 홀드 시간 및 충방전 시간을 확보하기 위해서이다.

또한, 본 실시형태에 있어서 S/P 변환 회로 (302) 는 후술하는 더미 화소 영역에 속하는 화소의 선택 타이밍에 맞춰, 화소를 예를 들어 흑색화시키는 영상 데이터를 출력한다.

D/A 변환기군 (304) 은 채널 (ch1∼ch4) 마다 형성된 D/A 변환기이고, 영상 데이터 (Vd1d∼Vd4d) 를 각각 화소의 계조에 따른 전압을 갖는 아날로그의 화상 신호로 변환하는 것이다.

증폭ㆍ반전 회로 (306) 는 아날로그 변환된 화상 신호를, 전압 (Vc) 을 기준 으로 하여 극성 반전 또는 정전한 후, 적절히 증폭하여 화상 신호 (Vd1∼Vd4) 로서 공급하는 것이다. 여기서, 극성 반전에 관해서는 (a) 주사선마다, (b) 데이터선마다, (c) 화소마다, (d) 면 (프레임) 마다 등의 양태가 있지만, 이 실시형태에서는 (a) 주사선마다의 극성 반전 (1H 반전) 으로 한다. 단, 본 발명을 이것에 한정하는 취지는 아니다.

또한, 전압 (Vc) 은 도 6 에 나타나는 바와 같이 화상 신호의 진폭 중심 전압이고, 대향 전극에 인가되는 전압 (LCcom) 과 거의 같다. 그리고, 본 실시형태에서는 편의상, 진폭 중심 전압 (Vc) 보다 고위 전압을 정극성으로, 저위 전압을 부극성으로 각각 칭하고 있다.

프리차지 전압 생성 회로 (310) 는 데이터선에 화상 신호를 샘플링하기 직전의 귀선 기간에 있어서, 프리차지를 위한 전압 신호 (Vpre) 를 생성하는 것이다. 또, 본 실시형태에서는 프리차지 전압 신호 (Vpre) 로서, 예를 들어 화소를 최고 계조의 백색과 최저 계조의 흑색의 중간치인 회색으로 시키는 전압 (회색 상당 전압) 을 사용하는 것으로 한다.

상기 기술한 바와 같이 본 실시형태에서는 주사선마다의 극성 반전으로 하므로, 1 수직 주사 기간에서는 정극성 기입과 부극성 기입이 1 수평 주사 기간마다 교대로 실행된다. 이 때문에, 프리차지 전압 생성 회로 (310) 는, 도 6 에 나타나는 바와 같이, 정극성 기입 직전의 귀선 기간에서는 정극성의 회색 상당 전압 (Vg(＋)) 이 되도록, 또한 부극성 기입 직전의 귀선 기간에서는 부극성의 회색 상당 전압 (Vg(－)) 이 되도록, 각각 프리차지 전압 신호 (Vpre) 를 1 수평 주사 기 간마다 극성 반전하여 생성한다.

설명을 도 1 로 되돌리면, 셀렉터 (350) 는 예를 들어 신호 (NRG) 가 L 레벨일 때에 증폭ㆍ반전 회로 (306) 에 의한 화상 신호 (Vd1∼Vd4) 를 선택하는 한편, 신호 (NRG) 가 H 레벨일 때에 프리차지 전압 생성 회로 (310) 에 의한 프리차지 전압 신호 (Vpre) 를 선택하여, 각각 선택한 신호를 전기 광학 패널 (100) 에 Vid1∼Vid4 로서 공급한다. 여기서, 신호 (NRG) 는 제어 회로 (200) 로부터 공급되어, 귀선 기간의 일부 기간인 프리차지 기간에 있어서 H 레벨이 되는 신호이다.

따라서, 신호 (Vid1∼Vid4) 는 신호 (NRG) 가 H 레벨이 되는 프리차지 기간에서는 공통으로 프리차지 전압 신호 (Vpre) 가 되고, 그 이외의 기간에서는 각각 화상 신호 (Vd1∼Vd4) 가 된다.

다음에, 전기 광학 패널 (100) 의 상세한 구성에 관해서 설명한다. 도 2 는 전기 광학 패널 (100) 의 전기적인 구성을 나타내는 블록도이다. 이 전기 광학 패널 (100) 은 소자 기판과 대향 전극이 형성된 대향 기판을 일정한 간극을 두고 접합함과 함께, 이 간극에 액정을 밀봉한 액정 표시 패널이다.

이 전기 광학 패널 (100) 에서는 도 2 에 나타나는 바와 같이, 768개의 주사선 (112) 이 도면에 있어서 가로 (수평) 방향으로 연이어 배열되는 한편, 1032 (＝4×258) 개의 데이터선 (114) 이 도면에 있어서 세로 (수직) 방향으로 배열되어 있다. 그리고, 이들 주사선 (112) 과 데이터선 (114) 의 교차 부분의 각각에 대응하도록 화소 (110) 가 형성되어 있다. 따라서, 화소 (110) 는 세로 768행×가로 1032열의 매트릭스형으로 배열되게 된다. 단, 본 실시형태에서는 이 화소 배열에 있어서 좌단 4열분 및 우단 4열분은 표시에 기여하지 않는 더미 화소 영역으로 하여 사용된다. 이 때문에, 본 실시형태에 있어서 표시에 기여하는 유효 화소 영역은 좌우 각 4열분을 제외한 영역에 상당하는 세로 768행×가로 1024열이 된다.

다음에, 화소 (110) 의 상세한 구성에 관해서 도 3 을 참조하여 설명한다.

이 도면에 나타나는 바와 같이, 화소 (110) 에 있어서는 N 채널형의 TFT (116; 박막 트랜지스터) 의 소스가 데이터선 (114) 에 접속됨과 함께, 드레인이 화소 전극 (118) 에 접속되는 한편, 게이트가 주사선 (112) 에 접속되어 있다.

또한, 화소 전극 (118) 에 대향하도록, 일정 전압 (LCcom) 으로 유지된 대향 전극 (108) 이 전체 화소에 대하여 공통적으로 형성됨과 함께, 이것들의 화소 전극 (118) 과 대향 전극 (108) 사이에 액정층 (105) 이 협지되어 있다. 이 때문에, 화소마다, 화소 전극 (118), 대향 전극 (108) 및 액정층 (105) 으로 이루어지는 액정 용량이 구성되게 된다.

또, 특별히 도시하지는 않지만, 양 기판의 각 대향면에는 액정 분자의 장축방향이 양 기판 사이에서 예를 들어 약 90도 연속적으로 비틀어지도록 러빙 처리된 배향막이 각각 형성되는 한편, 양 기판의 각 배면측에는 배향 방향에 따른 편광자가 각각 형성된다.

화소 전극 (118) 과 대향 전극 (108) 사이를 통과하는 빛은 액정 용량의 전압 실효치가 제로이면, 액정 분자의 비틀어짐을 따라 약 90도 선광하는 한편, 당해 전압 실효치가 커짐에 따라서, 액정 분자가 전계 방향으로 기울어지는 결과, 그 선 광성이 소실된다. 이 때문에, 예를 들어 투과형에 있어서, 입사측과 배면측에, 배향 방향에 맞춰 편광축이 서로 직교하는 편광자를 각각 배치시킨 노멀리 화이트 모드인 경우, 액정 용량의 전압 실효치가 제로이면, 빛의 투과율이 최대가 되어 백색 표시로 되는 한편, 전압 실효치가 커짐에 따라서 투과하는 광량이 감소하여, 결국에는 투과율이 최소인 흑색 표시가 된다.

또한, 액정 용량에 있어서의 전하의 리크를 방지하기 위해서, 축적 용량 (109) 이 화소마다 형성되어 있다. 이 축적 용량 (109) 의 일단은 화소 전극 (118; TFT (116) 의 드레인) 에 접속되는 한편, 그 타단은 전체 화소에 걸쳐 공통 접지되어 있다.

계속해서, 유효 화소 영역 및 더미 화소 영역의 주변에는 주사선 구동 회로 (130) 나, 시프트 레지스터 (140) 등의 주변 회로가 형성되어 있다. 이 중, 주사선 구동 회로 (130) 는 도 5 에 나타나는 바와 같이, 순서대로 1 수평 유효 표시 기간만 H 레벨이 되는 주사 신호 (G1, G2, G3, ..., G768) 의 각각을, 각각 1행째, 2행째, 3행째, ..., 768행째의 주사선 (112) 에 공급하는 것이다. 또, 주사선 구동 회로 (130) 의 상세에 관해서는 본 발명과 직접 관련이 없기 때문에 생략하겠지만, 1 수직 주사 기간 (1F) 의 제일 처음에 공급되는 전송 개시 펄스 (DY) 를, 클록 신호 (CLY) 의 레벨이 천이할 (상승, 또는 하강) 때마다 순차 시프트한 후, 펄스폭을 좁히는 등의 파형 정형 처리를 하여, 주사 신호 (G1, G2, G3, ..., G768) 로서 출력하는 구성으로 되어 있다.

다음에, 시프트 레지스터 (140) 는 131단의 래치 회로 (1450) 를 종속 접속 한 것으로서, 듀티비가 거의 50% 인 클록 신호 (CLX) 와, 이 클록 신호 (CLX) 와 논리 반전의 관계에 있는 클록 신호 (CLXinv) 에 따라서, 전송 개시 펄스 (DX) 를 순차 전송하는 것이다. 여기서, 전송 개시 펄스 (DX) 는 1 수평 주사 기간의 개시시에 공급됨과 함께, 펄스폭 (H 레벨이 되는 기간) 이 클록 신호 (CLX) 의 거의 1주기분인 신호이다.

시프트 레지스터 (140) 는 전송 회로 펄스 (DX) 를, 도 2 에 있어서 좌에서 우방향 (R 방향 또는 정전 방향) 으로나, 우에서 좌방향 (L 방향 또는 역전 방향) 으로도, 전송가능한 구성으로 되어 있다. 이 전송 방향을 규정하는 것이 서로 배타적인 논리 레벨이 되는 신호 (Dir-R, Dir-L) 이고, 신호 (Dir-R) 가 H 레벨 (신호 Dir-L 이 L 레벨) 인 경우에는 R 방향으로의 전송을 지시하고, 신호 (Dir-L) 가 H 레벨 (신호 Dir-R 이 L 레벨) 인 경우에는 L 방향으로의 전송을 지시한다.

R 방향 전송의 경우, 래치 회로 (1450) 에서는 그 좌단이 입력으로 되는 한편, 그 우단이 출력으로 되기 때문에, 래치 회로 (1450) 에 대해서는 도면에 있어서 좌측부터 순서대로, 좌1단, 좌2단, ..., 좌130단, 좌131단으로 표기하는 것으로 한다. 이 R 방향 전송의 경우, 신호 (F1, F2, ..., F130) 는 각각 좌1단, 좌2단, ..., 좌130단의 래치 회로 (1450) 로부터 출력된다.

반대로, L 방향 전송의 경우, 래치 회로 (1450) 에서는 그 우단이 입력으로 되는 한편, 그 좌단이 출력으로 되기 때문에, 래치 회로 (1450) 에 대해서는 도면에 있어서 우측부터 순서대로, 우1단, 우2단, ..., 우130단, 우131단으로 표기하는 것으로 한다. 이 L 방향 전송의 경우, 신호 (F130, F129, ..., F1) 는 각각 우 1단, 우2단, ..., 우130단의 래치 회로 (1450) 로부터 출력된다.

또, 예를 들어 좌2단의 래치 회로 (1450) 는 우130단의 래치 회로 (1450) 와 동일하다. 이 때문에, 본 실시형태에서는 R 방향 전송의 경우 (좌측부터 세어) 나, L 방향 전송의 경우 (우측부터 세어) 에도, 홀수단, 짝수단의 구별은 없다.

클록드 인버터 (152) 는 신호 (Dir-R) 가 H 레벨이 되는 R 방향 전송의 경우에만, 전송 개시 펄스 (DX) 를 좌1단의 래치 회로 (1450) 에 입력으로서 공급한다. 한편, 클록드 인버터 (154) 는 신호 (Dir-L) 가 H 레벨이 되는 L 방향 전송의 경우에만, 전송 개시 펄스 (DX) 를 우1단의 래치 회로 (1450) 에 입력으로서 공급한다.

여기서, 시프트 레지스터 (140) 에 있어서의 래치 회로 (1450) 의 상세에 관해서 도 4 를 참조하여 설명한다. 도 4 는 홀수를 m 으로 하였을 때에, 홀수 m단의 래치 회로 (1450) 와, 짝수(m＋1)단의 래치 회로 (1450) 와, 홀수(m＋2)단의 래치 회로 (1450) 의 3단분의 구성을 나타내는 도면이다.

어느 래치 회로 (1450) 나, 4개의 클록드 인버터 (1451∼1454) 를 갖는다. 이 중, 홀수단의 래치 회로 (1450) 에 있어서, 클록드 인버터 (1451) 는 클록 신호 (CLX) 가 H 레벨인 경우에 입력 신호의 논리 레벨을 반전 출력하고, 클록 신호 (CLX) 가 L 레벨인 경우에 출력을 하이 임피던스 상태로 하며, 클록드 인버터 (1452) 는 클록 신호 (CLXinv) 가 H 레벨인 경우에 입력 신호의 논리 레벨을 반전 출력하고, 클록 신호 (CLXinv) 가 L 레벨인 경우에 출력을 하이 임피던스 상태로 하며, 클록드 인버터 (1453) 는 신호 (Dir-R) 가 H 레벨인 경우에 입력 신호의 논리 레벨을 반전 출력하고, 신호 (Dir-R) 가 L 레벨인 경우에 출력을 하이 임피던스 상태로 하며, 클록드 인버터 (1454) 는 신호 (Dir-L) 가 H 레벨인 경우에 입력 신호의 논리 레벨을 반전 출력하고, 신호 (Dir-L) 가 L 레벨인 경우에 출력을 하이 임피던스 상태로 한다.

짝수단의 래치 회로 (1450) 에서는 클록드 인버터 (1451, 1452) 와, 클록 신호 (CLX, CLXinv) 의 공급 관계가 홀수단과 반대로 되어 있다. 이 때문에, 짝수단의 래치 회로 (1450) 에 있어서, 클록드 인버터 (1451) 는 클록 신호 (CLXinv) 가 H 레벨인 경우에 입력 신호의 논리 레벨을 반전출력하고, 클록 신호 (CLXinv) 가 L 레벨인 경우에 출력을 하이 임피던스 상태로 하며, 클록드 인버터 (1452) 는 클록 신호 (CLX) 가 H 레벨인 경우에 입력 신호의 논리 레벨을 반전 출력하고, 클록 신호 (CLX) 가 L 레벨인 경우에 출력을 하이 임피던스 상태로 한다. 또, 클록드 인버터 (1453, 1454) 는 홀수단과 짝수단에 있어서 서로 다르지 않다.

시프트 레지스터 (140) 는 이와 같이 홀수단의 래치 회로 (1450) 와 짝수단의 래치 회로 (1450) 를 교대로 접속한 구성으로 되어 있다.

이러한 구성에 있어서, R 방향 전송의 경우, 전체단에 걸쳐 클록드 인버터 (1454) 의 출력이 하이 임피던스 상태가 되므로, 그 존재는 전기적으로 보아 무시할 수 있는 한편, 클록드 인버터 (1453) 는 단순한 NOT 회로가 된다.

우선, 클록 신호 (CLX) 가 H 레벨이 되면, 홀수단의 래치 회로 (1450) 에 있어서, 클록드 인버터 (1451) 는 좌단으로부터 입력된 신호의 논리 레벨을 반전하여 클록드 인버터 (1453) 의 입력단에 공급하고, 클록드 인버터 (1453) 는 입력단에 공급된 신호의 논리 레벨을 재반전하여, 래치 회로 (1450) 에 의한 출력 신호로 함 과 함께, 클록드 인버터 (1452) 의 입력단에 공급한다. 여기서, 클록 신호 (CLX) 가 H 레벨인 기간에서는 홀수단에 있어서의 클록드 인버터 (1452) 의 출력은 하이 임피던스 상태가 된다. 이 때문에, 클록 신호 (CLX) 가 H 레벨이 되는 기간에 있어서, 당해 홀수단의 출력 신호가 되는 클록드 인버터 (1453) 의 출력은 클록드 인버터 (1451) 의 출력 레벨에 의해서만 정해지는 것으로 된다. 따라서, R 방향 전송의 경우에 클록 (CLX) 이 H 레벨 (클록 (CLXinv) 이 L 레벨) 이 되는 기간에 있어서 홀수 m단의 래치 회로 (1450) 로부터 출력되는 신호 (Fm) 는 좌단의 입력 신호의 논리 반전을 2회 반복한 정전 신호가 된다.

다음에, 클록 신호 (CLX) 가 L 레벨이 되고, 클록 신호 (CLXinv) 가 H 레벨이 되면, 홀수단의 래치 회로 (1450) 에 있어서, 클록드 인버터 (1452) 는 클록드 인버터 (1453) 에 의한 출력 신호의 논리 레벨을 반전하여, 당해 클록드 인버터 (1453) 에 귀환 입력으로 한다. 또한, 클록 신호 (CLXinv) 가 H 레벨이 되는 기간에서는 홀수단에 있어서의 클록드 인버터 (1451) 의 출력은 하이 임피던스 상태이다. 따라서, R 방향 전송의 경우에 클록 신호 (CLX) 가 L 레벨 (클록 신호 (CLXinv) 가 H 레벨) 이 되는 기간에 있어서 홀수 m단의 래치 회로 (1450) 로부터 출력되는 신호 (Fm) 는 클록 신호 (CLX) 가 L 레벨이 되기 직전에 클록드 인버터 (1453) 로부터 출력된 신호를 래치한 것으로 된다.

짝수단의 래치 회로 (1450) 에서는 클록드 인버터 (1451, 1452) 와, 클록 신호 (CLX, CLXinv) 의 공급 관계가 홀수단과 반대로 되어 있는 점을 고려하면, R 방향 전송의 경우에 클록 (CLX) 이 L 레벨이 되는 기간에 있어서, 짝수(m＋1)단의 래 치 회로 (1450) 로부터 출력되는 신호 (F(m＋1)) 는 좌단의 입력 신호의 논리 반전을 2회 반복한 정전 신호, 즉 1단 앞의 홀수 m단의 래치 회로 (1450) 에서 래치된 신호가 된다.

또한, R 방향 전송의 경우에 클록 (CLX) 이 H 레벨이 되는 기간에 있어서 출력되는 신호 (F(m＋1)) 는 클록 신호 (CLX) 가 H 레벨이 되기 직전에 클록드 인버터 (1453) 로부터 출력된 신호를 래치한 것으로 된다.

이 때문에, R 방향 전송의 경우, 짝수(m＋1)단의 래치 회로 (1450) 로부터 출력되는 신호 (F(m＋1)) 는 그 앞단인 홀수 m단의 래치 회로 (1450) 로부터 출력되는 신호 (Fm) 보다, 클록 신호 (CLX) (클록 신호 (CLXinv)) 의 반주기만큼 지연된 것으로 된다.

시프트 레지스터 (140) 는 이러한 홀수단 및 짝수단의 래치 회로 (1450) 를 교대로 다단 접속한 것이므로, R 방향 전송의 경우에 전송 개시 펄스 (DX) 가 좌1단의 래치 회로 (1450) 에 입력으로서 공급되면, 좌1단, 좌2단, 좌3단, ... 의 래치 회로 (1450) 로부터 출력되는 신호 (F1, F2, F3, ...) 는 도 5 에 나타나는 바와 같이 된다. 즉, 첫째, 신호 (F1) 는 클록 신호 (CLX) 가 H 레벨인 기간에서는 전송 개시 펄스 (DX) 를 정전 출력한 것으로 되고, 클록 신호 (CLX) 가 L 레벨인 기간에서는 그 직전에서의 정전 출력을 래치한 것으로 되고, 둘째, 신호 (F2) 는 클록 신호 (CLX) 가 L 레벨인 기간에서는 좌1단의 래치 회로에서 래치된 신호의 정전 신호가 되고, 클록 신호 (CLX) 가 H 레벨인 기간에서는 그 직전에서의 정전 출력을 래치한 것으로 되고, 이후 동일해진다. 따라서, 신호 (F1, F2, F3, ..., F130) 는 클록 신호 (CLX; 클록 신호 (CLXinv)) 의 반주기만큼 순차 시프트한 것으로 된다.

또, L 방향 전송의 경우, 전체단에 걸쳐 클록드 인버터 (1453) 의 출력이 하이 임피던스 상태가 되기 때문에, 그 존재는 전기적으로 보아 무시할 수 있는 한편, 클록드 인버터 (1454) 는 단순한 NOT 회로가 된다. 이 때문에, 예를 들어 홀수 (m＋2)단의 래치 회로 (1450) 에 있어서, 클록 신호 (CLX) 가 L 레벨이 되면, 클록드 인버터 (1452) 는 우단으로부터 입력된 신호의 논리 레벨을 반전하여 클록드 인버터 (1454) 의 입력단에 공급하고, 클록드 인버터 (1454) 는 입력단에 공급된 신호의 논리 레벨을 재반전하여, 신호 (F(m＋1)) 로서 출력함과 함께, 출력이 하이 임피던스 상태로 되어 있는 클록드 인버터 (1451) 의 입력단에 공급한다. 따라서, L 방향 전송의 경우에 클록 (CLX) 이 L 레벨이 되는 기간에 있어서 출력되는 신호 (F(m＋1)) 는 우단의 입력 신호의 논리 반전을 2회 반복한 정전 신호가 된다.

홀수(m＋2)단의 래치 회로 (1450) 에 있어서, 클록 신호 (CLX) 가 H 레벨이 되면, 클록드 인버터 (1451) 는 클록드 인버터 (1454) 에 의한 출력 신호의 논리 레벨을 반전하여, 당해 클록드 인버터 (1454) 에 귀환 입력으로 한다. 따라서, L 방향 전송의 경우에 클록 신호 (CLX) 가 H 레벨이 되는 기간에 있어서 출력되는 신호 (F(m＋1)) 는 클록 신호 (CLX) 가 H 레벨이 되기 직전에 홀수(m＋2)단의 클록드 인버터 (1454) 로부터 출력된 신호를 래치한 것이 된다.

또한, L 방향 전송의 경우에 클록 (CLX) 이 H 레벨이 되는 기간에 있어서 짝 수(m＋1)단의 래치 회로 (1450) 로부터 출력되는 신호 (Fm) 는 우단의 입력 신호의 논리 반전을 2회 반복한 정전 신호, 즉 1단 앞의 홀수(m＋2)단의 래치 회로 (1450) 에서 래치된 신호가 된다.

계속해서, L 방향 전송의 경우에 클록 (CLX) 가 L 레벨이 되는 기간에 있어서 출력되는 신호 (Fm) 는 클록 신호 (CLX) 가 L 레벨이 되기 직전에 짝수(m＋1)단의 클록드 인버터 (1454) 로부터 출력된 신호를 래치한 것으로 된다.

이 때문에, L 방향 전송의 경우에 전송 개시 펄스 (DX) 가 우1단의 래치 회로 (1450) 에 입력으로서 공급되면, 우1단, 우2단, 우3단, ... 의 래치 회로 (1450) 로부터 출력되는 신호 (F130, F129, F128, ...) 는 도 7 에 나타나는 바와 같이 된다. 즉, 첫째, 신호 (F130) 는 클록 신호 (CLX) 가 L 레벨인 기간에서는 전송 개시 펄스 (DX) 를 정전 출력한 것으로 되고, 클록 신호 (CLX) 가 H 레벨인 기간에서는 그 직전에서의 정전 출력을 래치한 것으로 되고, 둘째, 신호 (F129) 는 클록 신호 (CLX) 가 H 레벨인 기간에서는 우1단의 래치 회로에서 래치된 신호의 정전 신호가 되고, 클록 신호 (CLX) 가 L 레벨인 기간에서는 그 직전에서의 정전 출력을 래치한 것으로 되고, 이후 동일해진다. 따라서, 신호 (F130, F129, F128, ..., F1) 는 클록 신호 (CLX) (클록 신호 (CLXinv)) 의 반주기만큼 순차 시프트한 것으로 된다.

또, 도 4 에서는 설명의 이해를 위해, 상보형 구성이 생략되어 있다. 상세하게는 클록드 인버터 (1451, 1452, 1453, 1454) 의 각각은 잘 알려져 있는 바와 같이, 전원의 고위측 전압 (Vdd) 으로부터 저위측 전압 (Vss) 까지의 사이에 직렬 적으로 접속된 2개의 P 채널형 TFT 및 2개의 N 채널형 TFT 에 의해서 상보형으로 각각 구성된다.

따라서, 예를 들어 홀수단의 클록드 인버터 (1451) 에는 도시되어 있는 클록 신호 (CLX) 외에, 도시되지 않은 클록 신호 (CLXinv) 도 공급되고 있다. 동일하게 예를 들어 클록드 인버터 (1453) 에는 도시되어 있는 신호 (Dir-R) 외에, 도시되지 않은 신호 (Dir-L) 도 공급되어 있다.

설명을 다시 도 2 로 되돌린다. 시프트 레지스터 (140) 에 의한 출력 신호 (F1, F2, ..., F130) 의 각 신호 경로는 각각 도 2 에 있어서 좌우 방향의 둘로 분기됨과 함께, 원칙으로서 각 분기 경로에 대해 각각 NAND 회로 (142), NOT 회로 (143), NAND 회로 (144), NOT 회로 (145 및 146) 를 포함하는 연산 회로가 각각 형성되어 있다. 단, 신호 (F1) 의 경로를 2분기한 것 중의 좌방향의 분기 경로, 및 신호 (F130) 의 경로를 2분기한 것 중의 우방향의 분기 경로에 대해서는 예외로서 NAND 회로 (142) 만이 각각 형성되어 있다.

여기서, m 이 홀수인 신호 (Fm), 즉 R 방향 전송에 있어서 홀수단의 래치 회로 (1450) 로부터 출력되는 신호 (또는 L 방향 전송에 있어서 짝수단의 래치 회로 (1450) 로부터 출력되는 신호) 의 공급 경로 중, 도 2 에 있어서 좌방향의 분기 경로에 대응하는 NAND 회로 (142) 는 당해 신호 (Fm) 와 인에이블 신호 (Enb1) 의 부정 논리곱 신호를 출력하는 한편, 우방향의 분기 경로에 대응하는 NAND 회로 (142) 는 당해 신호 (Fm) 와 인에이블 신호 (Enb2) 의 부정 논리곱 신호를 출력한다.

또한, (m＋1) 이 짝수인 신호 (F(m＋1)), 즉 R 방향 전송에 있어서 짝수단의 래치 회로 (1450) 로부터 출력되는 신호 (또는 L 방향 전송에 있어서 홀수단의 래치 회로 (1450) 로부터 출력되는 신호) 중, 도 2 에 있어서 좌방향의 분기 경로에 대응하는 NAND 회로 (142) 는 당해 신호 (F(m＋1)) 와 인에이블 신호 (Enb3) 의 부정 논리곱 신호를 출력하는 한편, 우방향의 분기 경로에 대응하는 NAND 회로 (142) 는 당해 신호 (F(m＋1)) 와 인에이블 신호 (Enb4) 의 부정 논리곱 신호를 출력한다.

여기서, 인에이블 신호 (Enb1∼Enb4) 는 도 5 에 나타나는 바와 같이, 서로 H 레벨이 되는 펄스폭의 기간이 거의 동일하며, 서로 중복되지 않도록 또한 당해 펄스의 위상이 서로 90도씩 시프트된 관계에 있다. 또한, R 방향 전송의 경우, 인에이블 신호 (Enb1, Enb2) 의 펄스는 클록 신호 (CLX) 가 H 레벨인 기간에 있어서 차례로 출력되고, 또한 인에이블 신호 (Enb3, Enb4) 의 펄스는 클록 신호 (CLXinv) 가 H 레벨인 기간에 있어서 차례로 출력된다.

NAND 회로 (144) 는 NAND 회로 (142) 에 의한 부정 논리 신호와, 신호 (NRZ) 를 NOT 회로 (143) 에서 논리 반전한 신호의 부정 논리곱 신호를 출력한다. NAND 회로 (144) 에 의한 부정 논리곱 신호는 NOT 회로 (145, 146) 에 의한 짝수회 (도 2 에서는 2회) 의 논리 반전을 거쳐 샘플링 신호로서 출력된다.

여기서, 신호 (F1, F2, F3, ..., F130) 의 출력 경로 중, 좌방향으로 분기한 경로를 경유하여 출력되는 샘플링 신호를 각각 S1-a, S2-a, S3-a, ..., F130-a 로 표기하고, 우방향으로 분기한 경로를 경유하여 출력되는 샘플링 신호를 각각 S1-b, S2-b, S3-b, ..., S130-b 로 표기한다.

또, 신호 (F1) 의 경로를 2 분기한 것 중의 좌방향의 분기 경로, 및 신호 (F130) 의 경로를 2 분기한 것 중의 우방향의 분기 경로에 대해서는 각각 NAND 회로 (142) 만 형성되어 있지 않으므로, 실제로는 샘플링 신호 (S1-a, S130-b) 는 출력되는 경우는 없지만, 여기서는 설명의 편의상, 당해 NAND 회로 (142) 의 출력 신호가 파선으로 나타내는 바와 같이 NOT 회로에서 반전된 경우의 가상적인 신호로서 취급하는 것으로 한다.

샘플링 스위치 (148) 는 예를 들어 N 채널형의 TFT 이고, 데이터선 (114) 마다 형성되고, 4개의 화상 신호선 (171) 을 통해 공급되는 4채널분의 신호 (Vid1∼Vid4) 의 각각을 데이터선 (114) 에 샘플링하기 위한 것이다.

상세하게는 도 2 에 있어서 좌로부터 세어 j열째의 데이터선 (114) 의 일단에 드레인이 접속된 샘플링 스위치 (148) 는 j 를 4 로 나눈 나머지가 「1」 이면, 그 소스가, 신호 (Vid1) 가 공급되는 화상 신호선 (171) 에 접속된다. 마찬가지로, j 를 4 로 나눈 나머지가 「2」, 「3」, 「0」 인 데이터선 (114) 에 드레인이 접속된 샘플링 스위치 (148) 의 각각은 그 소스가, 신호 (Vid2∼Vid4) 가 공급되는 화상 신호선 (171) 에 각각 접속되어 있다. 예를 들어, 도 2 에 있어서 좌로부터 세어 11열째의 데이터선 (114) 에 드레인이 접속된 샘플링 스위치 (148) 의 소스는 「11」 을 4 로 나눈 나머지가 「3」이므로, 신호 (Vid3) 가 공급되는 화상 신호선 (171) 에 접속된다.

또한, (j＋3) 을 8 로 나눈 몫이 i 로서, 그 나머지가 「0」∼「3」 이 되는 데이터선 (114) 에 드레인이 접속되는 4 개의 샘플링 스위치 (148) 의 게이트에는 각각 샘플링 신호 (S(i＋1)－a) 가 공통으로 접속되고, 그 나머지가 「4」∼「7」 이 되는 데이터선 (114) 에 드레인이 접속되는 4 개의 샘플링 스위치 (148) 의 게이트에는 각각 샘플링 신호 (S(i＋1)－b) 가 공통으로 접속된다.

예를 들어, 5열∼8열째의 데이터선 (114) 에서는 (j＋3) 이 「8」∼「13」 이고, 이 숫자를 8 로 나눈 몫이 「1」 로서, 나머지가 각각 「0」∼「3」 이므로, 이들 데이터선 (114) 에 대응하는 샘플링 스위치 (148) 의 게이트에는 샘플링 신호 (S2-a) 가 공통으로 접속된다. 또한 예를 들어 1025열∼1028열째의 데이터선 (114) 에서는 (j＋3) 이 「1028」∼「1031」 이고, 이 숫자를 8 로 나눈 몫이 「128」 로서, 나머지가 각각 「4」∼「7」 이므로, 이들 데이터선 (114) 에 대응하는 샘플링 스위치 (148) 의 게이트에는 샘플링 신호 (S129-b) 가 공통으로 접속된다.

또, 본 실시형태에서는 대응하는 샘플링 스위치 (148) 의 게이트에 동일한 샘플링 신호가 공급되는 관계에 있는 4개의 데이터선 (114) 을 블록으로서 생각한다.

다음에, 본 실시형태에 관한 전기 광학 장치의 동작에 관해서, R 방향 전송의 경우를 예로 들어 설명한다. 도 5 및 도 6 은 R 방향 전송의 경우에 있어서의 전기 광학 장치의 동작을 설명하기 위한 타이밍 차트이다.

우선, 수직 주사 기간 (1F) 의 제일 처음에, 전송 개시 펄스 (DY) 가 주사선 구동 회로 (130) 에 공급된다. 이 공급에 의해서, 도 5 에 나타나는 바와 같이, 주사 신호 (G1, G2, G3, ..., G768) 가 순차 배타적으로 수평 유효 표시 기간 만큼 H 레벨이 된다.

여기서, 주사 신호 (G1) 가 H 레벨이 되는 수평 유효 표시 기간에 착안하면, 당해 수평 유효 표시 기간의 앞선 귀선 기간에 있어서, 신호 (NRG) 가, 도 6 에 나타나는 바와 같이, 그 귀선 기간의 전후단으로부터 격절된 프리차지 기간에서 H 레벨이 된다. 이 수평 유효 표시 기간에 있어서 정극성 기입이 행해지는 것으로 하면, 프리차지 전압 생성 회로 (310) 는 프리차지 전압 신호 (Vpre) 를 정극성 기입에 대응하여 전압 (Vg(＋)) 으로 한다.

신호 (NRG) 가 H 레벨이 되면, 셀렉터 (350; 도 1 참조) 는 프리차지 전압 신호 (Vpre) 를 선택하므로, 4개의 화상 신호선 (171; 도 2 참조) 은 직후의 수평 유효 표시 기간에 있어서의 정극성 기입에 대응하여 전압 (Vg(＋)) 이 된다.

또한, 신호 (NRG) 가 H 레벨이 되면, NAND 회로 (142) 에 의한 부정 논리곱 신호의 레벨에 관계 없이, NAND 회로 (144) 에 의한 부정 논리곱 신호가 강제적으로 H 레벨이 되기 때문에, 모든 샘플링 스위치 (148) 가 온된다. 따라서, 신호 (NRG) 가 H 레벨이 되면, 모든 데이터선 (114) 에는 화상 신호선 (171) 의 전압 신호 (Vpre) 가 샘플링되는 결과, 정극성 기입의 사전 준비로서 전압 (Vg(＋)) 에 프리차지되는 것으로 된다.

또, 프리차지 기간이 종료되어 신호 (NRZ) 가 L 레벨이 되면, NAND 회로 (144) 는 NAND 회로 (142) 에 의한 부정 논리곱 신호의 논리 레벨을 반전하는 NOT 회로로서 기능한다.

귀선 기간이 종료되면, 전송 개시 펄스 (DX) 는 시프트 레지스터 (140) 의 각 래치 회로 (1450) 에 의해서 순차 시프트되어, 도 5 에 나타나는 바와 같이, 수평 유효 표시 기간에 걸쳐 신호 (F1, F2, F3, ...) 로서 출력된다.

이 중, 홀수 m 의 신호 (Fm) 를 좌측으로 분기한 것은 NAND 회로 (142) 에 있어서 인에이블 신호 (Enb1) 와의 부정 논리곱이 구해짐으로써 펄스폭이 좁혀지고, 또한 NAND 회로 (144), NOT 회로 (145, 146) 를 거쳐 샘플링 신호 (Sm-a) 로서 출력된다. 또한 홀수 m 의 신호 (Fm) 를 우측으로 분기한 것은 NAND 회로 (142) 에 있어서 인에이블 신호 (Enb2) 와의 부정 논리곱이 구해짐으로써 펄스폭이 좁혀지고, 또한 NAND 회로 (144), NOT 회로 (145, 146) 를 거쳐 샘플링 신호 (Sm-b) 로서 출력된다.

또한, 짝수 (m＋1) 의 신호 (F(m＋1)) 를 좌측으로 분기한 것은 NAND 회로 (142) 에 의해 인에이블 신호 (Enb3) 와의 부정 논리곱에 의해 펄스폭이 좁혀지고, 샘플링 신호 (S(m＋1)－a) 로서 출력되고, 우측으로 분기한 것은 NAND 회로 (142) 에 의해 인에이블 신호 (Enb4) 와의 부정 논리곱에 의해 펄스폭이 좁혀지고, 샘플링 신호 (S(m＋1)－b) 로서 출력된다.

여기서, 인에이블 신호 (Enb1, Enb2) 의 정펄스폭 (H 레벨이 되는 기간) 은 클록 신호 (CLX) 가 H 레벨이 되는 기간에 포함되고, 또한 인에이블 신호 (Enb3, Enb4) 의 정펄스폭은 클록 신호 (CLX) 가 L 레벨 (클록 신호 (CLXinv) 가 H 레벨) 이 되는 기간에 포함됨과 함께, 정펄스폭이 서로 중복되지 않도록 출력되므로, 샘플링 신호 (S1-b, S2-a, S2-b, ...,) 도 도 5 에 나타나는 바와 같이, 정펄스폭이 중복되지 않도록 출력된다. 또, 샘플링 신호 (S1-a, S130-b) 는 상기 기술한 바와 같이 가상적인 신호이다.

한편, 수평 주사에 동기하여 공급되는 영상 데이터 (Vid) 는 첫째, S/P 변환 회로 (302) 에 의해서 4채널로 분배됨과 함께, 시간축에 대하여 4배로 신장되고, 둘째, D/A 변환기군 (304) 에 의해서 각각 아날로그 신호로 변환됨과 함께, 정극성 기입에 대응하여 전압 (Vc) 을 기준으로 정전 출력된다. 이 때문에, 정전 출력되는 화상 신호 (Vd1∼Vd4) 는 화소를 흑색으로 함에 따라, 전압 (Vc) 보다 고위 전압으로 된다.

또한, 수평 유효 표시 기간에서는 신호 (NRG) 가 L 레벨이기 때문에, 셀렉터 (350) 는 당해 화상 신호 (Vd1∼Vd4) 를 선택하는 결과, 4개의 화상 신호선 (171) 에 공급되는 신호 (Vid1∼Vid4) 는 증폭ㆍ반전 회로 (306) 에 의한 화상 신호 (Vd1∼Vd4) 가 된다.

또, 도 6 에서는 4개의 화상 신호선 (171) 에 공급되는 신호 중, 채널 (ch1) 에 상당하는 신호 (Vid1) 의 전압 변화가 나타나 있다. 귀선 기간에 있어서, 화상 신호 (Vd1∼Vd4) 를, 극성에 따른 흑색 상당 전압 Vb(＋) 또는 Vb(－) 로 하는 경우, 화상 신호선 (171) 에 공급되는 신호 (Vid1) 도, 흑색 상당 전압 중 어느 하나가 되지만, 신호 (NRG) 가 H 레벨일 때에는 프리차지 전압 신호 (Vpre) 가 되므로, 직후의 기입 극성에 따른 회색 상당 전압 Vg(＋) 또는 Vg(－) 가 된다.

그리고, 주사 신호 (G1) 가 H 레벨이 되는 수평 유효 표시 기간에 있어서, 제일 처음에 샘플링 신호 (S1-a) 가 H 레벨로 되지만, 이 신호는 샘플링 스위치 (148) 에 공급되지 않으므로, 표시 동작에는 전혀 관여하지 않는다.

다음에 샘플링 신호 (S1-b) 가 H 레벨이 되면 도 2 에 있어서 좌로부터 세어 1∼4열째의 데이터선 (114) 의 각각에는 화상 신호 (Vd1∼Vd4) 가 각각 샘플링된다. 그리고, 샘플링된 화상 신호 (Vd1∼Vd4) 는 도 2 에 있어서 위로부터 세어 1행째의 주사선 (112) 과 1∼4열째의 데이터선 (114) 의 교차에 대응하는 화소 (110) 의 화소 전극 (118) 에 각각 인가된다.

단, 1∼4열째의 데이터선 (114) 은 더미 화소 영역에 속하므로, 샘플링되는 화상 신호는 정극성 기입에 대응한 흑색 상당 전압 (Vb(＋)) 이다. 이 때문에, 1행 1열∼1행 4열의 화소는 흑색화된다.

다음에, 샘플링 신호 (S2-a) 가 H 레벨이 되면, 이번에는 5∼8열째의 데이터선 (114) 의 각각에, 각각 화상 신호 (Vd1∼Vd4) 가 샘플링되고, 1행째의 주사선 (112) 과 5∼8열째의 데이터선 (114) 의 교차에 대응하는 화소 (110) 의 화소 전극 (118) 에 각각 인가된다.

이 중, 5∼8열째의 데이터선 (114) 은 유효 화소 영역에 속하므로, 샘플링되는 화상 신호는 영상 데이터 (Vid) 에 의해 지시된 계조 레벨로서, 정극성 기입에 대응한 전압이다. 이 때문에, 1행 5열∼1행 8열의 화소는 영상 데이터 (Vid) 에 의해 지정된 계조가 된다.

따라서, 본 실시 형태에서는 표시에 기여하는 유효한 화소가 5열째부터 개시하게 된다.

계속해서, 샘플링 신호 (S2-b) 가 H 레벨이 되면, 이번에는 9∼12열째의 데이터선 (114) 의 각각에, 화상 신호 (Vd1∼Vd4) 가 각각 샘플링되고, 1행째의 주사 선 (112) 과 당해 9∼12열째의 데이터선 (114) 의 교차에 대응하는 화소 (110) 의 화소 전극 (118) 에 각각 인가되어, 1행 9열∼1행 12열의 화소가, 영상 데이터 (Vid) 에 의해 지정된 계조가 된다.

이하 동일한 기입이, 샘플링 신호 (S129-b, S130-a, S130-b) 가 차례로 H 레벨이 될 때까지 반복되어 1행째의 화소의 전부에 대한 기입이 완료하게 된다.

단, 샘플링 신호 (S130-a) 가 H 레벨이 될 때, 1029∼1032열째의 데이터선은 더미 화소 영역에 속하므로, 샘플링되는 화상 신호가 흑색 상당 전압 (Vb(＋)) 이고, 이 때문에, 1행 1029열∼1행 1032열의 화소는 흑색화된다. 또한, R 방향 전송의 경우, 전송 1 수평 유효 표시 기간의 제일 마지막에 샘플링 신호 (S130-b) 가 H 레벨이 되지만, 이 신호는 샘플링 스위치 (148) 에 공급되지 않기 때문에, 표시 동작에 전혀 관여하지 않는다. 바꿔말하면 본 실시형태에서는 표시에 기여하는 유효한 화소는 1028열째로 종료된다.

따라서, 본 실시형태에서는 표시에 기여하는 유효한 화소의 범위는 5열째부터 1028열째까지의 계 1024열이 된다.

1행째의 화소의 전부에 대한 기입이 완료되면, 주사 신호 (G1) 가 L 레벨이 된다. 주사 신호 (G1) 가 L 레벨이 되면, 1행째의 주사선 (112) 에 접속된 TFT (116) 는 오프되지만, 축적 용량 (109) 이나 액정층 자신의 용량성에 의해, 화소 전극 (118) 에는 TFT (116) 가 온일 때에 기입된 전압이 유지되어, 당해 유지 전압에 따른 계조가 유지되게 된다.

다음에, 주사 신호 (G2) 가 H 레벨이 되기 직전의 귀선 기간 중, 신호 (NRG) 가 H 레벨이 되는 프리차지 기간이 되면, 상기 기술한 바와 같이, 4개의 화상 신호선 (171) 에는 프리차지 전압 생성 회로 (310) 에 의한 프리차지 전압 신호 (Vpre) 가 각각 공급된다. 단, 주사 신호 (G2) 가 H 레벨이 되는 수평 유효 표시 기간에서는 주사선마다의 극성 반전 때문에 부극성 기입으로 되므로, 모든 데이터선 (114) 은 부극성 기입에 대응하여 전압 (Vg(－)) 으로 프리차지되는 것으로 된다.

다른 동작에 관해서는 주사 신호 (G1) 가 H 레벨이 되는 기간과 동일하고, 샘플링 신호 (S1-a, S1-b, S2-a, S2-b, ..., S130-a, S130-b) 가 순차 H 레벨이 됨으로써, 2행째의 화소 중, 2행 1열∼2행 4열의 화소가 흑색화되고, 2행 5열∼2행 1028열의 화소에서 유효한 표시를 하기 위한 기입이 실행되고, 2행 1029열∼2행 1032열의 화소가 흑색화되게 된다.

또, 증폭ㆍ반전 회로 (306) 는 D/A 변환기군 (304) 에 의한 아날로그 신호를, 각각 부극성 기입에 대응하여, 전압 (Vc) 을 기준으로 반전 출력하므로, 신호 (Vid1∼Vid4 (Vd1∼Vd4)) 는 화소를 흑색측으로 함에 따라서, 전압 (Vc) 보다 저위 전압으로 된다 (도 6 참조).

이하 동일하게 하여, 주사 신호 (G3, G4, ..., G768) 가 H 레벨로 되어, 3행째, 4행째, ..., 768행째의 화소에 대하여 기입이 행해지게 된다. 그럼으로써, 홀수행째의 화소에 대해서는 정극성 기입이 행해지는 한편, 짝수행째의 화소에 대해서는 부극성 기입이 행해지고, 이 1 수직 주사 기간에 있어서 1∼768행째의 화소의 전부에 걸쳐 기입이 완료하게 된다.

그리고, 다음 1 수직 주사 기간 (1F) 에 있어서도, 동일한 기입이 행해지지 만, 이 때, 각 행의 화소에 대한 기입 극성이 교체된다. 즉, 다음 1 수직 주사 기간에 있어서, 홀수행째의 화소에 대해서는 부극성 기입이 행해지는 한편, 짝수행째의 화소에 대해서는 정극성 기입이 행해지게 된다. 이와 같이, 수직 주사 기간마다 화소에 대한 기입 극성이 교체되므로, 액정에 직류 성분이 인가되는 경우가 없어져 액정의 열화가 방지된다. 또, 기입 극성의 반전에 맞춰 프리차지 전압 신호 (Vpre) 도 극성 반전된다.

또, L 방향 전송의 경우의 동작은 도 7 및 도 8 에 나타나는 바와 같고, R 방향 전송의 경우와의 상이점은 샘플링 신호가 S130-b, S130-a, ..., S2-b, S2-a, S1-b, S1-a 라는 순서로 H 레벨이 되는 점과, 화상 신호선 (171) 과 샘플링 스위치 (148) 의 접속 관계가 블록 내에서 고정인 관계상, 화상 신호선 (171) 에 대한 화상 신호 (Vd1∼Vd4) 의 분배 순서가 반대로 되어 있는 점 등이다. 또, 클록 신호 (CLX, CLXinv) 와, 인에이블 신호 (Enb1, Enb4) 의 위상 관계도 역전되지만, 이들에 관해서는 신호 공급 경로를 서로 교체함으로써 대처가능하다.

본 실시형태에서는 신호 (F1) 의 출력 경로를 좌방향으로 분기한 경로, 및 신호 (F130) 의 출력 경로를 우방향으로 분기한 경로의 각각에 대해서는 NAND 회로 (142) 만을 형성하고, NAND 회로 (144) 이후의 샘플링 (148) 이나 데이터선 (114) 을 생략하고 있다. 또한 표시에 기여하는 유효한 화소의 범위를 5열째부터 1028열째까지의 계 1024열로 제한하고 있다. 그래서, 이와 같이 제한한 이유와 그에 따른 효과에 관해서 설명한다.

상기 기술한 바와 같이, R 방향 전송의 경우에, 시프트 레지스터 (140) 로부 터 제일 처음에 출력되는 신호 (F1) 에 있어서의 정펄스 (H 레벨) 의 전반 부분은 클록 신호 (CLX) 가 H 레벨이 되는 기간에 있어서 전송 개시 펄스 (DX) 를 그대로 정전 출력한 것인 데 비하여, 신호 (F2, F3, ..., F130) 에 있어서의 정펄스의 전반 부분은 앞단의 래치 회로에 의해서 래치된 신호를 정전 출력한 것이다. 즉, R 방향 전송의 경우에, 제일 처음에 정펄스가 되는 신호 (F1) 는 그 앞단의 래치 회로가 존재하지 않으므로, 다른 신호 (F2, F3, ..., F130) 와는 다른 조건ㆍ파형으로 출력된다.

여기서, 신호 (F1) 는 좌우의 2 경로로 분기하여 각각 NAND 회로 (142) 에 공급되어 샘플링 신호 (S1-a, S1-b) 가 된다. 가령 샘플링 신호 (S1-a, S1-b) 의 각각에서 화상 신호를 데이터선 (114) 에 샘플링하는 구성을 가정하면 본 실시 형태에서는 샘플링 신호 (S1-a, S1-b) 의 각각에 의해 화상 신호가 샘플링되는 데이터선 (114) 은 8 개가 된다. 샘플링 신호 (S1-a, S1-b) 의 원신호인 신호 (F1) 는 상기 기술한 바와 같이, 다른 신호 (F2, F3, ..., F130) 와 다르므로, 상기 8개의 데이터선 (114) 에는 다른 데이터선 (114) 과는 다른 상태에서 화상 신호가 샘플링되고, 이것을 원인으로 하여 표시 품위차가 발생될 가능성이 높다.

이러한 표시 품위차를 없애기 위한 방책으로는 상기 8개의 데이터선에 대응하는 화소를 표시에 기여하게 하지 않는 더미 화소 영역으로 하는 것이 좋다고 생각된다. 그러나, 이 방책은 고정세화를 도모하는 경우에, 불필요해지는 비화소 영역이 너무 많다고 본원 발명자는 결론짓는다. 그 이유는 본 실시형태에서는 영상 데이터를 4채널 (4상) 로 전개하여 화상 신호를 동시에 샘플링하는 데이터선 의 개수를 「4」 로 하는 구성을 채용하고 있으나, 이것이 가령 영상 데이터를 32채널 (32상) 로 전개하여 화상 신호를 동시에 샘플링하는 데이터선의 개수를 「32」 로 하는 구성이었다고 한 경우, 그 2배의, 실제로 64개의 데이터선에 대응하는 화소 영역이 적어도 더미 화소 영역으로 되기 때문이다. 또 불필요해지는 비화소 영역이 많으면 전기 광학 패널 (100) 의 사이즈가 그만큼 커지므로, 1장의 마더 기판에서 잘라낼 수 있는 개수가 감소되는 결과, 고비용화로 직결된다는 문제가 있다.

또한, 화상 신호선 (171) 과 대향 전극 (108) 의 용량 결합이나, 데이터선 (114) 과 대향 전극 (108) 의 용량 결합, 대향 전극 (108) 의 저항성 등에 의해, 전압 (LCcom) 에서 일정해야 할 대향 전극 (108) 이, 화상 신호선 (171) 의 전압 변화에 응하여 변동되는 경우도 있다.

실시형태에서는 R 방향 전송의 경우에, 1 수평 주사 기간에 있어서, 1∼4열째, 5∼8열째, 9∼12열째라는 순서로 데이터선 (114) 에 화상 신호가 샘플링되지만, 예를 들어 1∼4열째의 데이터선 (114) 이 선택되었을 때의 화상 신호선 (171) 의 전압 변화나, 화상 신호의 샘플링에 수반되는 데이터선 (114) 의 전압 변화 등에 의해서, 대향 전극 (108) 이 전압 변동되는 경우가 있다. 이 전압 변동이 수렴되지 않은 상태에서, 다음 5∼8열째의 데이터선 (114) 에 화상 신호가 샘플링되면, 대응하는 화소의 화소 전극 (118) 에 화상 신호가 바르게 인가되더라도, 대향 전극 (108) 이 전압 (LCcom) 으로 되어 있지 않으므로, 액정 용량에 유지되는 전압이 소기 값으로 되지 않는다. 화상 신호가 동시에 샘플링되는 9∼12열째 이후의 각 블록에 있어서도 같다.

이에 비하여, 1∼4열째의 데이터선 (114) 에 대해서는 그 이전에 화상 신호가 샘플링되는 데이터선 (114) 이 존재하지 않으므로, 대향 전극 (108) 의 전압 변동의 영향을 받지 않는다. 따라서, 1∼4열째의 데이터선 (114) 에 대응하는 화소와, 대향 전극 (108) 의 전압 변동의 영향을 받는 5열째 이후의 데이터선 (114) 에 대응하는 화소에서는 표시차가 발생할 가능성이 있다.

따라서 우선, 본 실시형태에서는 신호 (F1) 중, 좌측으로 분기한 신호에 기초하는 샘플링 신호 (S1-a) 를 사용하지 않는 것으로 하였다. 그럼으로써, 먼저 4개분의 샘플링 스위치 (148) 및 4개분의 데이터선을 생략할 수 있으므로, 그만큼 불필요해지는 영역을 삭감할 수 있다. 다음에, 본 실시형태에서는 신호 (F1) 중, 우측으로 분기한 신호에 기초하는 샘플링 신호 (S1-b) 에 대해서는 샘플링 스위치 (148) 에 의해 화상 신호를 1∼4열째의 데이터선 (114) 에 샘플링하는 구성으로 하였으나, 이들 1∼4열째의 데이터선 (114) 에 대응하는 화소에 대해서는 표시에 기여하지 않는 더미 화소 영역으로 하였다. 그럼으로써, 대향 전극 (108) 의 전압 변동의 영향을 받는 5열째 이후의 데이터선 (114) 에 대응하는 화소와의 표시차가 발생하지 않게 된다.

따라서, 본 실시형태에서는 신호 (F1) 를 좌측으로 분기한 샘플링 신호 (S1-a) 에 기초하여 온오프되는 샘플링 스위치 (148), 및 데이터선 (114) 을 생략함과 함께, 우측으로 분기한 샘플링 신호 (S1-b) 에 기초하여 화상 신호가 샘플링되는 1∼4열째의 데이터선 (114) 에 대응하는 화소 영역을 더미 화소 영역으로 하였으므 로, R 방향 전송의 경우에, 1 수평 주사 기간의 제일 처음에 출력되는 신호 (F1) 가 다른 신호 (F2, ..., F130) 와 다른 점, 및 대향 전극의 전압이 변동되는 점에 기인하는 표시 품위의 저하를 억제하면서 불필요해지는 더미 화소 영역을 삭감할 수 있다.

한편, L 방향 전송의 경우에, 시프트 레지스터 (140) 로부터 제일 처음에 출력되는 신호 (F130) 에 있어서의 정펄스의 전반 부분은 클록 신호 (CLX) 가 L 레벨이 되는 기간에 있어서 전송 개시 펄스 (DX) 를 그대로 정전 출력한 것인 데 비하여, 신호 (F129, F128, ..., F1) 에 있어서의 정펄스의 전반 부분은 앞단의 래치 회로에 의해서 래치된 신호를 정전 출력한 것이다. 이 때문에, 신호 (F130) 는 다른 신호 (F129, F128, ..., F1) 와는 다른 조건ㆍ파형으로 출력된다.

또한, L 방향 전송의 경우에 있어서의 대향 전극의 전압 변동을 생각하면, 1032∼1029열째의 데이터선 (114) 에 대응하는 화소와, 대향 전극 (108) 의 전압 변동의 영향을 받는 1028∼1열째의 데이터선 (114) 에 대응하는 화소에서는, 표시차가 발생될 가능성이 있다.

이에 비하여, 본 실시형태에서는 신호 (F130) 를 우측으로 분기한 샘플링 신호 (S130-b) 에 기초하여 온오프되는 샘플링 스위치 (148), 및 데이터선 (114) 을 생략함과 함께, 좌측으로 분기한 샘플링 신호 (S130-a) 에 기초하여 화상 신호가 샘플링되는 1032∼1029열째의 데이터선 (114) 에 대응하는 화소 영역을 더미 화소 영역으로 하였으므로, L 방향 전송의 경우에, 1 수평 주사 기간의 제일 처음에 출력되는 신호 (F130) 가 다른 신호 (F129, ..., F1) 와 다른 점, 및 대향 전극의 전 압이 변동되는 점에 기인하는 표시 품위의 저하를 억제하면서, 불필요해지는 더미 화소 영역을 삭감할 수 있다.

그런데, 표시 품위의 저하가, 시프트 레지스터 (140) 로부터 1 수평 주사 기간의 제일 처음에 출력되는 신호나, 대향 전극의 전압 변동을 원인으로 하는 것이면, R 방향 전송의 경우에, 1∼4열째의 데이터선에 대응하는 영역만을 더미 화소 영역으로 하고, 반대측에 위치하는 1029∼1032열째의 데이터선의 화소 영역에 대해서는 더미 화소 영역으로 할 필요가 없다고 생각된다.

마찬가지로, L 방향 전송의 경우에, 1032∼1029열째의 데이터선에 대응하는 영역만을 더미 화소 영역으로 하고, 4∼1열째의 데이터선의 화소 영역에 대해서는 더미 화소 영역으로 할 필요가 없다고 생각된다.

그러나, 후술하는 바와 같이, 프로젝터를 RGB 에 대응한 3판식으로 하여, 각 색에 대응하는 화상을 3개의 전기 광학 패널로 형성하는 경우, 어떤 색에 대해서는 정전 이미지를 형성하고, 다른 색에 대해서는 좌우 반전 이미지를 형성하여, 이것을 합성하여 투사할 필요가 있다.

이 경우에, 전기 광학 패널을 정전 이미지 형성용과 좌우 반전 이미지 형성용으로 전용화하여 구별지어 사용하는 것은 고비용화를 초래하므로, 하나의 전기 광학 패널이 정전 이미지나 좌우 반전 이미지를 모두 형성할 수 있는 구성이 바람직하다고 생각된다.

단, 이 구성에 있어서, 정전 이미지를 형성하기 위해서 R 방향 전송으로 하는 경우에, 1∼4열째의 데이터선에 대응하는 영역만 더미 화소 영역으로 하는 한 편, 좌우 반전 이미지를 형성하기 위해서 L 방향 전송으로 하는 경우에, 1032∼1029열째의 데이터선에 대응하는 영역만 더미 화소 영역으로 하는 것만으로는, 정전 이미지의 중심과 좌우 반전 이미지의 중심이 패널 (전체 화소 영역) 에 대하여 일치하지 않는 문제가 발생하게 된다.

이 문제를 해소하기 위해서, 실시형태에서는 R 방향 전송의 경우이더라도 1029∼1032열째의 데이터선의 화소 영역을 더미 화소 영역으로 하고, L 방향 전송의 경우이더라도 4∼1열째의 데이터선의 화소 영역을 더미 화소 영역으로 하여, 패널에 대한 형성 화상의 좌우 대칭성을 확보하고 있는 것이다.

따라서, 이러한 좌우 대칭성이 필요하지 않은 경우, R 방향 전송이면 1029∼1032열째의 데이터선의 화소 영역에 대해서 더미 화소 영역으로 할 필요가 없어지므로, 유효 화소 영역으로 하고, 동일하게 L 방향 전송이면 4∼1열째의 데이터선의 화소 영역을 유효 화소 영역으로 하여 표시에 기여하게 해도 된다.

또, 본 실시형태에 있어서, XGA (eXtended Graphics Array) 포맷에 대응하여 수평 방향의 유효 화소수를 「1024」 로 하고 있으므로, 동일한 샘플링 신호에 의해 화상 신호를 동시에 샘플링시키는 데이터선 (114) 의 개수 (상 전개수) 를 「1024」 로 나눈 나머지가 「0」 의 「4」 로 하고 있다. 따라서, 이 포맷에서는 상 전개수를 4 외에 8 이나, 16, 32, 48, ..., 로 해도 된다. 상 전개수를 많게 하면 시프트 레지스터 (140) 의 단수 저감이나 클록 신호 (CLX (CLXinv)) 의 주파수 저하를 도모할 수 있으나, 더미 화소 영역이 서서히 증가하게 된다.

또, 도 9 에 나타나는 바와 같이, 유효 화소 영역의 좌단인 블록 중, 5, 6열 째, 및 유효 화소 영역의 우단인 블록 중 1027, 1028열째의 화소 영역을 더미 화소 영역으로 해도 된다.

그 이유는 상기 기술한 바와 같이 1∼4열째, 및 1029∼1032열째의 데이터선 (114) 에 대응하는 화소 영역은 각각 표시 품위에 차가 발생되기 쉽지만, 이들 데이터선 (114) 과, 5, 6열째 및 1027, 1028열째의 데이터선 (114) 과는 거리적으로 근접하고 있으므로, 용량 결합에 의해 표시에 영향을 받기 쉽다고 생각되기 때문이다. 따라서, 5,6열째의 데이터선 (114) 에 대응하는 화소 영역을, 유효 화소 영역과 표시 품위에 차가 발생되기 쉬운 1∼4열째와의 완충적인 역할을 갖게 하는 한편, 1027, 1028열째의 데이터선 (114) 에 대응하는 화소 영역을, 유효 화소 영역과 표시 품위에 차가 발생되기 쉬운 1029∼1032열째와의 완충적인 역할을 갖게 하여 유효 화소 영역에 대한 영향을 될 수 있는 한 막는 것이다.

또, 도 9 에서는 수평 방향의 유효 화소수가 「1022」로 되지만, 유효 화소수를 포맷으로 규정되는 화소수, 예를 들어 「1024」로 하게 하기 위해서는 상 전개수를 「6」 으로 하여 유효 화소 영역을 「172」 의 블록으로 함과 함께, 이 중 좌우 양단의 4개의 데이터선 (114) 에 대응하는 화소 영역을 더미 화소 영역으로 하면 된다.

이렇게 완충적인 역할의 더미 화소 영역을 형성하는 경우에는 수평 방향의 유효 화소수로 완전히 나눌 수 있는 수로 상 전개수를 설정할 필요성이 적어진다.

또한, 실시형태에서는 신호 (F1) 의 출력 경로를 좌방향으로 분기한 경로, 및 신호 (F130) 의 출력 경로를 우방향으로 분기한 경로의 각각에는 다른 분기 경 로와 동일하게 NAND 회로 (142) 를 형성하였으나, 본래 이 출력 신호는 어디에도 공급되지 않으므로, 도 10 에 나타나는 바와 같이 단순한 NOT 회로 (141) 로 대체하여도 된다.

NAND 회로 (142) 를 상보형으로 하는 경우, 도 11(a) 에 나타나는 바와 같은 구성이 되고, NOT 회로 (141) 를 상보형으로 하는 경우, 도 11(b) 에 나타나는 바와 같은 구성이 된다. 따라서, 신호 (F1, F130) 의 분기 경로로부터 보면, 모두 P 채널형의 TFT 의 게이트 및 N 채널형의 TFT 의 게이트에 각각 병렬하여 공급되는 점에서 공통이므로, 신호 (F1, F130) 의 출력 경로에 기생하는 용량 등은 다른 신호 (F2, F3, ..., F129) 의 출력 경로에 기생하는 용량 등과 거의 동일해져, 래치 조건 이외의 조건에서 맞지 않게 되는 상태를 회피할 수 있다.

또, 상기 기술한 실시형태에서는 더미 화소 영역의 화소를, 표시에 기여시키지 않기 위해 흑색화하였지만, 표시에 기여시키지 않는 예로서는 이외에도 여러 가지를 들 수 있다.

예를 들어 첫째, 더미 화소 영역의 화소를, 최저 계조가 아니라, 이것에 가까운 색으로 해도 되고, 또한 회색, 최고 휘도의 백색으로 해도 된다.

둘째, 더미 화소 영역으로 하여 데이터선 (114) 만을 형성하고, 화소 (110) 의 전부 또는 일부에 대해서는 형성하지 않도록 해도 된다. 또, 데이터선 (114) 을 형성하지 않아도 된다. 단, 표시 품위가 저하되는 원인이, 시프트 레지스터 (140) 에 있어서 초단으로부터 출력되는 신호가 다른 단으로부터 출력되는 신호와 상이한 점보다 대향 전극의 전압이 변동되는 점이 지배적인 경우, 용량 결 합의 정도를 더미 화소 영역과 유효 화소 영역에서 일정하게 맞출 필요성에서, 더미 화소 영역의 화소 (110) 와, 유효 화소 영역의 화소 (110) 를 동일하게 하는 편이 바람직하다고 생각된다.

셋째, 화소 (110) 의 형성 여부에 관계없이, 더미 화소 영역으로 하는 부분에 대응하여 차광층 (또는 칸막이) 을 형성해도 된다.

어느 경우이든 더미 화소 영역의 화소가, 유효 표시 영역의 화소와 표시상 구별되는 형식이면 된다.

한편, 상기 기술한 실시형태에서, 처리 회로 (300) 는 디지털의 영상 신호 (Vid) 를 처리하는 것으로 하였으나, 아날로그의 화상 신호를 처리하는 구성으로 해도 된다. 또한, 처리 회로 (300) 에서는 S/P 전개 후에 아날로그 변환하는 구성으로 하였으나, 최종적인 출력이 동일한 아날로그 신호이면 아날로그 변환한 후에 S/P 전개하는 구성으로 해도 된다.

또한, 상기 기술한 실시형태에서는 대향 전극 (108) 과 화소 전극 (118) 의 전압 실효치가 작은 경우에 백색 표시를 행하는 노멀리 화이트 모드로서 설명하였으나, 흑색 표시를 행하는 노멀리 블랙 모드로 해도 된다.

상기 기술한 실시형태에서는 액정으로서 TN 형을 사용하였지만, BTN (Bi-stable Twisted Nematic) 형ㆍ강유전형 등의 메모리성을 갖는 쌍안정형이나, 고분자 분산형, 나아가서는 분자의 장축방향과 단축방향에서 가시광의 흡수에 이방성을 갖는 염료 (게스트) 를 일정한 분자 배열의 액정 (호스트) 에 용해하여, 염료 분자를 액정 분자와 평행하게 배열시킨 GH (게스트 호스트) 형 등의 액정을 사용해도 된다.

또한, 전압 무인가시에는 액정 분자가 양 기판에 대하여 수직 방향으로 배열되는 한편, 전압 인가시에는 액정 분자가 양 기판에 대하여 수평 방향으로 배열되는 수직 배향 (호메오트로픽 배향) 의 구성으로 해도 되고, 전압 무인가시에는 액정 분자가 양 기판에 대하여 수평 방향으로 배열되는 한편, 전압 인가시에는 액정 분자가 양 기판에 대하여 수직 방향으로 배열되는 평행 (수평) 배향 (호모지니어스 배향) 의 구성으로 해도 된다. 이와 같이, 본 발명에서는 액정이나 배향 방식으로서, 여러 가지의 것에 적용할 수 있다.

이상, 액정 장치에 관해서 설명하였지만, 본 발명에서는 영상 데이터 (영상 신호) 를 S/P 전개하여 화상 신호선을 통해 공급하는 구성이면, 예를 들어 EL (Electronic Luminescence) 소자, 전자 방출 소자, 전기 영동 소자, 디지털 미러 소자 등을 사용한 장치나, 플라즈마 디스플레이 등에도 적용가능하다.

<전자 기기>

다음에, 상기 기술한 실시형태에 관한 전기 광학 장치를 사용한 전자 기기의 예로서, 상기 기술한 전기 광학 패널 (100) 을 라이트밸브로서 사용한 프로젝터에 관해서 설명한다.

도 12 는 이 프로젝터의 구성을 나타내는 평면도이다. 이 도면에 나타나는 바와 같이, 프로젝터 (2100) 내부에는 할로겐 램프 등의 백색 광원으로 이루어지는 램프 유닛 (2102) 이 형성되어 있다. 이 램프 유닛 (2102) 으로부터 사출된 투사광은 내부에 배치된 3장의 미러 (2106) 및 2장의 다이크로익 미러 (2108) 에 의해서 R (적색), G (녹색), B (청색) 의 3원색으로 분리되어, 각 원색에 대응하는 라이트밸브 (100R, 100G 및 100B) 에 각각 유도된다. 또, B 색의 빛은 다른 R 색이나 G 색과 비교하면, 광로가 길기 때문에, 그 손실을 막기 위해서, 입사 렌즈 (2122), 릴레이 렌즈 (2123) 및 출사 렌즈 (2124) 로 이루어지는 릴레이 렌즈계 (2121) 를 통해 유도된다.

여기서, 라이트밸브 (100R, 100G 및 100B) 의 구성은 상기 기술한 실시형태에 있어서의 전기 광학 패널 (100) 과 동일하고, 처리 회로 (도 12 에서는 생략) 로부터 공급되는 R, G, B 의 각 색에 대응하는 화상 신호로 각각 구동되는 것이다.

라이트밸브 (100R, 100G, 100B) 에 의해서 각각 변조된 빛은 다이크로익 프리즘 (2112) 에 3방향에서 입사한다. 그리고, 이 다이크로익 프리즘 (2112) 에 있어서, R 색 및 B 색의 빛은 90도로 굴절되는 한편, G 색의 빛은 직진한다. 따라서, 각 색의 화상이 합성된 후, 스크린 (2120) 에는 투사 렌즈 (2114) 에 의해서 컬러 화상이 투사되게 된다.

또, 라이트밸브 (100R, 100G 및 100B) 에는 다이크로익 미러 (2108) 에 의해서, R, G, B 의 각 원색에 대응하는 빛이 입사하기 때문에, 컬러 필터를 형성할 필요는 없다. 또한, 라이트밸브 (100R, 100B) 의 투과 이미지는 다이크로익 프리즘 (2112) 에 의해 반사된 후에 투사되는 데 비하여, 라이트밸브 (100G) 의 투과 이미지는 그대로 투사되므로, 라이트밸브 (100R, 100B) 에 의한 수평 주사 방향은 라이트밸브 (100G) 에 의한 수평 주사 방향과 역방향으로 하여, 좌우 반전 이미지를 표시시키는 구성으로 되어 있다.

또한, 전자 기기로서는 도 12 를 참조하여 설명한 것 외에도, 직시형, 예를 들어 휴대 전화나, PC, TV, 비디오 카메라의 모니터, 자동차 네비게이션 장치, 휴대용 소형 무선 호출기, 전자 수첩, 전자 계산기, 워드 프로세서, 워크 스테이션, TV 전화, POS 단말, 디지털 스틸 카메라, 터치 패널을 구비한 기기 등을 들 수 있다. 그리고, 이들 각종 전자 기기에 대하여, 본 발명에 관한 전기 광학 장치가 적용가능함은 물론이다.

본 발명에 따르면, 상 전개할 때 표시 품위가 저하되는 현상을 억제하여 고품위 표시를 가능하게 하는 전기 광학 장치 및 전자 기기를 얻을 수 있다.

Claims

주사선과 복수개마다 블록화된 데이터선의 교차에 대응하여 형성됨과 함께,

주사선이 선택된 기간에, 데이터선에 화상 신호가 샘플링되었을 때, 당해 화상 신호에 따른 계조가 되는 화소를 갖는 전기 광학 장치로서,

주사선을 수평 주사 기간마다 순차 선택하는 주사선 구동 회로;

수평 주사 기간의 제일 처음에 공급되는 전송 개시 펄스 신호를, 소정 클록 신호에 따라 순차 전송하도록 복수단 접속된 시프트 레지스터;

상기 시프트 레지스터의 각 단에 있어서 전송된 펄스 신호를 복수로 분기하는 경로;

분기된 펄스 신호와 소정 인에이블 신호의 논리 연산 신호를, 서로 펄스폭이 중복되지 않도록 구하는 연산 회로; 및

화상 신호를 공급하는 화상 신호선 중 어느 하나와 상기 데이터선의 각각과의 사이에서 각각 전기적으로 개삽 (interpose) 됨과 함께, 온 (ON) 함으로써 당해 화상 신호선에 공급된 화상 신호를 당해 데이터선에 샘플링하는 샘플링 스위치로서, 동일 블록의 데이터선에 대응하는 것은 동일 논리곱 신호에 기초하여 거의 동시에 온오프하는 샘플링 스위치를 구비하고,

상기 연산 회로에 의해 출력되는 논리 연산 신호 중, 수평 주사 기간의 제일 처음 및 제일 마지막에 출력되는 것으로 온오프되어야 하는 샘플링 스위치, 및 당해 샘플링 스위치에 대응하는 데이터선을 생략하는 것을 특징으로 하는 전기 광학 장치.
제 1 항에 있어서,

상기 연산 회로에 의해 출력되는 논리 연산 신호 중, 수평 주사 기간의 2 번째에 출력되는 것이 공급되는 블록에 있어서, 생략된 데이터선 부근의 데이터선에 대응하는 화소에 대해서는 더미 화소 영역으로 하여 비표시로 시키는 것을 특징으로 하는 전기 광학 장치.
제 1 항에 있어서,

표시를 하는 유효 화소 영역의 중심에 대하여 상기 더미 화소 영역을 대칭으로 배치하는 것을 특징으로 하는 전기 광학 장치.
제 1 항에 있어서,

유효 화소 영역의 데이터선 개수가, 동일 논리 연산 신호에 의해 온오프하는 샘플링 스위치 수의 배수인 것을 특징으로 하는 전기 광학 장치.
제 1 항에 있어서,

상기 연산 회로 중, 수평 주사 기간의 제일 처음에 논리 연산 신호를 출력하는 것은 상기 인에이블 신호를 입력하지 않고, 상기 시프트 레지스터의 제 1 단에 의해 전송된 펄스 신호의 부정 신호를 출력하는 NOT 회로인 것을 특징으로 하는 전 기 광학 장치.
제 5 항에 있어서,

상기 연산 회로 중, 수평 주사 기간의 제일 마지막에 논리 연산 신호를 출력하는 것은 상기 인에이블 신호를 입력하지 않고, 상기 시프트 레지스터의 최종단에 의해 전송된 펄스 신호의 부정 신호를 출력하는 NOT 회로인 것을 특징으로 하는 전기 광학 장치.
제 6 항에 있어서,

상기 연산 회로는 수평 주사 기간의 제일 처음 및 제일 마지막에 논리 연산 신호를 출력하는 것을 제외하고, 상기 인에이블 신호와, 시프트 레지스터 중, 대응하는 단에 의해 전송된 펄스 신호와의 부정 논리곱을 구하는 NAND 회로를 포함하는 것을 특징으로 하는 전기 광학 장치.
제 1 항 내지 제 8 항 중 어느 한 항에 기재된 전기 광학 장치를 갖는 것을 특징으로 하는 전자 기기.