KR20060021750A - 플립칩 반도체 패키지 및 그 제조방법 - Google Patents

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KR20060021750A
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Abstract

본 발명은 플립칩 반도체 패키지 및 그 제조방법을 개시한다. 본 발명의 플립칩 반도체 패키지는 일 측에 전극패드가 형성된 반도체 칩, 반도체 칩의 전극패드에 형성된 전도성 범프, 및 일단부가 전도성 범프와 전기적으로 연결된 다수의 리드가 형성된 것으로, 각 리드의 일단부에는, 전도성 범프와 용융 접합된 솔더 도금층 및 솔더 도금층의 적어도 일부를 수용하는 적어도 하나의 요홈이 형성된 리드 프레임;을 구비한다. 개시된 플립칩 반도체 패키지 및 그 제조방법에 의하면, 반도체 칩과 리드 프레임 사이의 접속불량이 방지되고, 제조공정의 작업성이 향상된다.

Description

플립칩 반도체 패키지 및 그 제조방법{Flip chip semiconductor package and manufacturing methode thereof}
도 1은 종래 기술에 의한 플립칩 반도체 패키지의 구조를 도시한 단면도,
도 2는 도 1의 A 부분을 확대하여 도시한 확대단면도,
도 3은 종래기술의 문제점을 설명하기 위한 도면으로, 리드 프레임 상에 반도체 칩이 안착된 상태를 도시한 단면도,
도 4는 종래기술의 문제점을 설명하기 위한 도면으로, 반도체 칩 및 리드 프레임의 결합상태를 도시한 단면도,
도 5는 본 발명의 플립칩 반도체 패키지에서 채용 가능한 리드 프레임을 도시한 사시도,
도 6은 도 5의 Ⅵ-Ⅵ 선을 따라 취한 리드 프레임 및 리드 프레임에 실장되는 반도체 칩의 단면도,
도 7은 반도체 칩이 리드 프레임 상에 안착된 상태를 도시한 단면도,
도 8은 반도체 칩과 리드 프레임이 결합된 상태를 도시한 단면도,
도 9는 본 발명의 다른 일 실시예에 따른 플립칩 반도체 패키지에서 채용 가능한 리드 프레임의 일부를 도시한 사시도.
<도면의 주요 부분에 대한 부호의 설명>
100 : 리드 프레임 111,211 : 리드
112,212 : 요홈 113 : 솔더 도금층
114 : 플럭스 121 : 반도체 칩
122 : 전극패드 123 : 보호막
124 : 범프 하부 금속층 125 : 전도성 범프
본 발명은 플립칩 반도체 패키지 및 그 제조방법에 관한 것으로, 보다 상세하게는, 반도체 칩과 리드 프레임 사이의 접속불량이 방지되고, 제조공정의 작업성이 향상되는 개선된 구조의 플립칩 반도체 패키지 및 그 제조방법에 관한 것이다.
최근에, 반도체 패키지는 소형화 및 고밀도화되고 있으며, 반도체 칩의 성능 향상과 함께 반도체 패키지의 형태도 다양하게 변화하고 있다. 일반적으로 반도체 패키지는 반도체 칩의 연결방식에 따라 와이어 본딩(wire bonding) 방식과 플립칩 본딩(flip-chip bonding) 방식으로 구분된다. 와이어 본딩 방식은 반도체 칩의 전극패드와 리드 프레임의 리드를 전도성 와이어를 이용하여 연결하는 방식이고, 플립칩 본딩 방식은 반도체 칩의 전극패드에 배치된 전도성 범프를 이용하여 반도체 칩과 리드를 연결하거나 반도체 칩을 직접 회로기판의 접속단자에 연결하는 방식이다. 플립칩 방식은 와이어 본딩 방식에 비해 전기적인 연결거리(connection path)가 짧아 우수한 열적 및 전기적 특성과 함께, 패키지 사이즈를 줄일 수 있는 장점 을 가지고 있다. 특히, 최근의 무선통신 산업의 급성장과 함께 주파수 대역이 GHz 단위로 올라감에 따라 플립칩 본딩 방식이 광범위하게 적용되고 있는 추세에 있다.
도 1에는 MLP(Micro Leadless Package) 형 플립칩 반도체 패키지의 단면도가 도시되어 있는데, 반도체 칩(21)의 전극패드(미도시)에는 전도성 범프(25)가 형성되고, 반도체 칩(21)은 전도성 범프(25)가 형성된 상태에서 페이스 다운(face-down)되어, 리드 프레임에 형성된 리드(11)들의 일단부와 전기적으로 연결된다. 리드 프레임의 대략 중앙에는 반도체 칩(21)이 탑재되는 다이패드(15)가 형성될 수 있는데, 전도성 범프(25)를 매개로 하여 반도체 칩(21)으로부터 다이패드(15)로 연결된 방열경로가 형성될 수 있다. 서로 대향하는 리드(11) 일단부 및 다이패드(15) 외측의 하부에는 부분에칭부(11a,15a)가 형성되고, 에칭되지 않은 리드(11) 및 다이패드(15)의 저면은 몰드수지(30)로부터 외부로 노출된다. 노출된 부분에는 도시되지 않은 솔더층이 형성되고, 솔더층을 통해 반도체 패키지와 외부 회로기판 사이의 전기적인 접속이 이루어진다.
도 2는 도 1에 도시된 반도체 칩과 리드 프레임의 결합방식을 설명하기 위한 도면으로, 도 1의 A부분에 대한 확대단면도이다. 반도체 칩(21) 저면의 전극패드(22)는 보호막(23)에 의해 일부가 노출되어 있고, 전도성 범프(25)와 반도체 칩(21)의 전극패드(22) 사이에는 이들의 결합을 매개하는 범프 하부 금속층(24:Under Bump Metallurgy, UBM)이 형성된다. 전도성 범프(25)에 대응되는 리드(11)의 일단부에는 솔더 도금층(13)이 형성되는데, 솔더 도금층(13)이 리플로우(reflow) 공정을 통해 전도성 범프(25)와 융합되어 전기적, 물리적인 결합을 이룬다. 도 3에 도 시된 바와 같이, 리플로우 공정에 선행하여 솔더 도금층(13) 상에는 플럭스(14,flux)가 도포되는데, 플럭스(14)는 전도성 범프(25)와 솔더 도금층(13) 사이의 상호 융착을 촉진한다.
통상, 리드 프레임을 가공하는 과정에서는 가공상의 한계로 인해 휨변형이 유발되는데, 이로 인하여, 도 3에 도시된 바와 같이, 리드(11)들 사이에는 정확한 코플레너리티(coplanarity)가 확보되지 않고 어느 정도 높이 편차(e)를 가지게 된다. 이 경우, 반도체 칩(21)에 형성된 전도성 범프(25)가 대응하는 리드(11)에 완전히 안착되지 못하게 되어 전도성 범프(25)와 리드(11) 사이의 접속상태가 불량해지는 문제점이 발생된다.
이와 함께, 도 4에 도시된 바와 같이, 리플로우 단계에서 용융된 솔더(13)가 전도성 범프(25)와의 결합위치에서 이탈하여 유동함으로써, 전도성 범프(25)와 충분히 접촉하지 못하여 접속불량이 야기되는 문제점도 발생된다. 이 때, 솔더(13)가 인접한 다른 리드(11)와 접촉하게 된 경우에는 리드(11) 사이에 전기적인 단락이 일어나게 된다.
상기와 같은 문제점 및 그 밖의 문제점을 해결하기 위하여, 본 발명은 반도체 칩과 리드 프레임 사이에 견고한 결합이 이루어지고, 접속불량이 방지되는 개선된 구조의 플립칩 반도체 패키지 및 그 제조방법을 제공하는 것을 그 목적으로 한다.
본 발명의 다른 목적은 리드 사이의 단락현상이 방지되고, 제조공정 상의 작 업성이 향상되는 플립칩 반도체 패키지 및 그 제조방법을 제공하는 것이다.
상기와 같은 목적을 이루기 위한 본 발명의 일 측면에 따른 플립칩 반도체 패키지는,
일 측에 전극패드가 형성된 반도체 칩;
상기 반도체 칩의 전극패드에 형성된 전도성 범프; 및
일단부가 상기 전도성 범프와 전기적으로 연결된 다수의 리드가 형성된 것으로, 각 리드의 일단부에는, 상기 전도성 범프와 용융 접합된 솔더 도금층 및 상기 솔더 도금층의 적어도 일부를 수용하는 적어도 하나의 요홈이 형성된 리드 프레임;을 구비한다.
각 리드의 일단부에 형성된 적어도 하나의 요홈은 리드의 중앙부에 위치하는 것이 바람직하다.
상기 솔더 도금층은 순수한 주석(Sn), 주석(Sn)과 구리(Cu) 합금, 주석(Sn)과 은(Ag) 합금, 주석(Sn)과 비스무스(Bi) 합금 중에서 선택된 하나의 금속소재로 이루어지는 것이 바람직하다.
상기 반도체 칩의 전극패드와 전도성 범프는 범프 하부 금속층을 매개로 하여 상호 접합된 것이 바람직하다.
한편, 본 발명의 다른 측면에 따른 플립칩 반도체 패키지의 제조방법은,
일단부에 요홈이 형성되고, 소정간격으로 이격된 다수의 리드를 구비한 리드 프레임을 준비하는 단계;
적어도 상기 요홈을 형성하는 리드 부분 상에 솔더 도금층을 형성하는 단계;
상기 솔더 도금층 상에 플럭스를 도포하는 단계;
상기 플럭스를 통하여 반도체 칩에 형성된 전도성 범프를 상기 리드의 일단부에 고정하는 단계; 및
상기 솔더 도금층에 소정의 열을 가하여 전도성 범프와 용융 접합시키는 단계;를 포함한다.
상기 리드 프레임 준비단계에서는, 에칭에 의해 다수의 리드 및 요홈이 동시에 패터닝되는 것이 바람직하다.
상기 솔더 도금층을 형성하는 단계에서, 상기 솔더 도금층은 리드의 일단부에 형성된 요홈을 채우고 상기 리드 상으로부터 소정의 높이로 형성되는 것이 바람직하다.
이하에서는 도 5 내지 도 8을 참조하여 본 발명의 바람직한 일 실시예에 따른 플립칩 반도체 패키지의 제조방법을 설명하기로 한다.
도 5에는 본 발명의 일 실시예에 따른 플립칩 반도체 패키지에서 채용 가능한 리드 프레임이 도시되어 있다. 도시된 리드 프레임은 대략 중앙에 형성된 다이패드(115)와, 상기 다이패드(115)의 둘레에 걸쳐 형성된 다수의 리드(111)들, 및 외곽을 형성하는 사이드 레일(118)에 연결되어 다이패드(115)를 지지하는 타이바(116)를 구비한다. 서로 대향하는 리드(111) 일단부와 다이패드(115) 외측의 하부에는 부분에칭부(미도시, 도 1 참조)가 형성되고, 리드(111) 일단부에는 솔더 도금 층(113)이 형성되어 리드(111)와 반도체 칩(미도시)을 전기적으로 연결한다. 상기 사이드 레일(118) 및 타이바(116)는 패키지 조립공정에서 제거된다. 한편, 도 5에는 MLP 구조에 사용되는 리드 프레임이 도시되어 있으나, 본 발명은 이에 한정되지 않는다.
도 6에는 도 5의 Ⅵ-Ⅵ 선에 따라 취한 리드 프레임의 단면구조 및 상기 리드 프레임에 실장되는 반도체 칩의 단면구조가 도시되어 있다. 전도성 범프(125)가 결합되는 리드(111)의 일단부에는 요홈(112,groove)이 형성되는데, 본 실시예의 요홈(112)은 각 리드(111)마다 한 개씩 형성된다. 이러한 요홈(112)은 리드 프레임 기저금속을 패터닝하는 과정에서 함께 형성될 수 있는데, 예를 들어, 에칭을 통해 리드 프레임을 형성하는 과정에서 리드(111) 일단부의 일부를 식각함으로써, 형성될 수 있다. 상기 요홈(112)은 리플로우(reflow) 공정에서 용융된 솔더 도금층(113)을 수용하여, 솔더 도금층(113)이 전도성 범프(125)와의 결합위치에서 이탈하는 것을 방지하는 기능을 하는데, 이에 대해서는 후술하기로 한다.
요홈(112)이 형성된 리드(111)의 일단부에는 솔더 도금층(113)이 형성되는데, 보다 상세히, 상기 솔더 도금층(113)은 요홈(112)을 채우고, 리드(111) 상으로부터 일정한 높이(h)를 가지도록 형성된다. 솔더 도금층(113)은 후술하는 리플로우(reflow) 공정에서 용융되어 반도체 칩(121)에 형성된 전도성 범프(125)와 결합되는바, 솔더 도금층(113)의 용융점은 전도성 범프(125)의 용융점보다 낮은 것이 바람직하다. 솔더 도금층(113)의 도금소재로는 전도성 범프(125)에 용융되어 접착될 수 있는 소재이면 특히 한정될 필요가 없다. 예를 들어, 솔더 도금층(113)을 이루 는 도금소재로는, 순수한 주석(Sn), 중온계인 주석(Sn)과 구리(Cu)의 합금, 주석(Sn)과 은(Ag)의 합금, 및 저온계인 주석(Sn)과 비스무스(Bi)의 합금 등이 있다.
도 7을 참조하면, 상기 솔더 도금층(113) 상에는 플럭스(114,flux)가 도포되는데, 플럭스(114)는 유기 매개물로서, 리플로우 공정시 솔더 도금층(113)의 산화막을 제거하고 용융된 솔더 도금층(113)이 전도성 범프(125)에 잘 부착되도록 함으로써, 솔더 도금층(113)과 전도성 범프(125) 사이의 용융접합이 원활히 이루어지도록 한다. 또한, 플럭스(114)는 리플로우 공정이 이루어지기 이전에 반도체 칩(121)에 형성된 전도성 범프(125)를 리드(111) 상에 고정하는 기능을 겸한다.
유기 매개물인 플럭스는 도전성을 가지지 않으므로, 리플로우 공정시 인접한 리드로 유동된다고 하더라도 전기적으로 단락을 일으킬 염려가 없다. 따라서, 플럭스의 도포공정에서 도포위치나 도포량을 정밀하게 제어할 필요가 없는바, 플럭스 도포공정이 수월하게 이루어질 수 있다. 이러한 플럭스는 리플로우 공정 후, 플럭스 클리닝 공정을 통해 제거된다.
한편, 상기 리드 프레임에 실장되는 반도체 칩(121)의 저면에는 보호막(123)이 형성되어 있는데, 그 일부가 제거되어 반도체 칩(121)의 전극패드(122)가 노출된다. 알루미늄 소재의 전극패드(122)와 전도성 범프(125)는 물성의 차이에 의해 결합이 쉽지 않으므로, 이들 사이에 범프 하부 금속층(124,UBM)을 형성하여 전극패드(122)와 전도성 범프(125)의 상호결합을 매개한다. 상기 범프 하부 금속층(124,UBM)은, 예를 들어, 반도체 칩의 전극패드에 용이하게 접착되는 크롬(Cr)층, 솔더 젖음성(solder wettability)이 우수한 구리(Cu)층, 상기 크롬막과 구리막 사 이에서 견고한 계면을 제공하는 크롬-구리(Cr-Cu)층으로 형성될 수 있으며, 최외측에는 보호막으로서, 은(Ag)층이 형성될 수 있다. 범프 하부 금속층(124)은 주로 스퍼터링이나 무전해 방식으로 형성된다.
플립칩 본딩을 위한 전도성 범프(125)는 적어도 주석(Sn)을 포함하여 이루어진 솔더 범프(예를 들어, 주석(Sn)/납(Pb) 합금 범프)나, 니켈로 범프를 형성하고 그 표면이 금(Au) 도금된 니켈(Ni)/금(Au) 범프일 수 있으나, 이들에 한정되지 않는다.
한편, 플럭스(114)가 도포된 솔더 도금층(113) 상에는 전도성 범프(125)가 형성된 반도체 칩(121)이 안착되는데, 반도체 칩(121)은 플럭스(114)에 의해 솔더 도금층(113) 상에 고정된다. 반도체 칩(121)이 안착되면, 도 8에 도시된 바와 같이, 공지의 리플로우 공정을 통해 리드(111) 일단부에 형성된 솔더 도금층(113)을 가열하여 용융된 솔더가 전도성 범프(125)에 접착되도록 한다. 리플로우 공정을 통해 용융된 솔더는 표면장력에 의해 볼록한 액적의 형상을 가지게 되며, 요홈(112)을 중심으로 소정의 영역 내에 응집된다. 응집된 형태의 용융솔더는 일정한 높이를 확보할 수 있고, 이에 따라, 전도성 범프(125)와 충분한 접촉을 이룰 수 있다.
이를 보다 상세히 설명하면, 통상 제조공정 상의 한계 때문에, 리드 프레임에 휨변형이 유발되거나, 솔더 도금층의 두께에 편차가 발생될 수 있고, 이 때문에 일부 전도성 범프와 솔더 도금층 사이에는 유격이 형성될 수 있다(도 3 참조). 이 때, 솔더 도금층이 용융되면 표면장력에 의해 용융솔더가 요홈 중심으로 응집되면서 일정한 높이를 형성하게 되는바, 전도성 범프와 용융된 솔더 도금층의 접촉성이 향상되어 가공상의 오차로 인한 유격에 불구하고 이들간에 견고한 결합이 이루어질 수 있다.
도면에 도시되지는 않았으나, 리플로우 공정을 통해 반도체 칩이 리드 프레임 상에 실장되면, 리드 프레임의 소정부분과 반도체 칩을 EMC(Epoxy Molding Compound) 등의 몰드수지로 밀봉하고, 리드 프레임에 일체로 형성된 타이바 및 사이드 레일(116,118, 도 5 참조)을 제거한다.
한편, 도 6을 참조하여 설명된 바와 같이, 리드(111) 일단부에 형성된 요홈(112)은 각 리드(111)마다 한 개씩 형성될 수도 있으나, 도 9에서와 같이, 각 리드(211)에 적어도 둘 이상의 요홈(212)들이 함께 형성될 수도 있다. 이 경우, 상기 요홈(212)들은 소정의 영역 내에 형성되어 용융된 솔더 도금층의 유동이 제한되도록 하는 것이 바람직하다.
본 명세서에서는 설명의 편의를 위하여, 리드가 몰드수지 내에 밀봉된 구조의 MLP형 패키지를 일례로 들어 설명되었으나, 본 발명의 실질적인 특징들은 이에 한정되지 않고, 적용가능한 다른 형태의 패키지 구조에서도 실질적으로 동일하게 적용될 수 있다.
이상 설명된 바와 같이, 본 발명에 따른 플립칩 반도체 패키지에 의하면, 전도성 범프가 결합되는 리드 일단부에 요홈을 형성함으로써, 요홈 상에 형성된 솔더 도금층이 용융되더라도 전도성 범프와의 결합위치에서 이탈하여 유동하는 현상을 방지할 수 있다. 따라서, 솔더 도금층의 일부 이탈로 인한 전도성 범프와 솔더 도 금층 사이의 접속불량이 방지될 수 있다.
또한, 리플로우 공정에서 용융된 솔더 도금층은 표면장력에 의해 요홈 주위의 소정영역 내에 응집되어 일정한 높이를 형성하게 되는바, 용융된 솔더와 전도성 범프와의 접촉성이 향상된다. 그러므로, 가공상의 오차로 인해 전도성 범프와 솔더 도금층 사이에 소정의 유격이 형성되는 경우에도 전도성 범프와 솔더 사이에 견고한 결합이 이루어질 수 있으며, 리드 프레임의 휨변형이나 솔더 도금층의 두께편차를 줄이기 위한 정밀한 공정제어가 불필요하게 되므로 제조공정의 작업성이 향상된다.
본 발명은 첨부된 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 진정한 보호 범위는 첨부된 청구 범위에 의해서 정해져야 할 것이다.

Claims (7)

  1. 일 측에 전극패드가 형성된 반도체 칩;
    상기 반도체 칩의 전극패드에 형성된 전도성 범프; 및
    일단부가 상기 전도성 범프와 전기적으로 연결된 다수의 리드가 형성된 것으로, 각 리드의 일단부에는, 상기 전도성 범프와 용융 접합된 솔더 도금층 및 상기 솔더 도금층의 적어도 일부를 수용하는 적어도 하나의 요홈이 형성된 리드 프레임; 을 구비한 플립칩 반도체 패키지.
  2. 제1항에 있어서,
    각 리드의 일단부에 형성된 적어도 하나의 요홈은 리드의 중앙부에 위치하는 것을 특징으로 하는 플립칩 반도체 패키지.
  3. 제1항에 있어서,
    상기 솔더 도금층은 순수한 주석(Sn), 주석(Sn)과 구리(Cu) 합금, 주석(Sn)과 은(Ag) 합금, 주석(Sn)과 비스무스(Bi) 합금 중에서 선택된 하나의 금속소재로 이루어진 것을 특징으로 하는 플립칩 반도체 패키지.
  4. 제1항에 있어서,
    상기 반도체 칩의 전극패드와 전도성 범프는 범프 하부 금속층을 매개로 하여 상호 접합된 것을 특징으로 하는 플립칩 반도체 패키지.
  5. 일단부에 요홈이 형성되고, 소정간격으로 이격된 다수의 리드를 구비한 리드 프레임을 준비하는 단계;
    적어도 상기 요홈을 형성하는 리드 부분 상에 솔더 도금층을 형성하는 단계;
    상기 솔더 도금층 상에 플럭스를 도포하는 단계;
    상기 플럭스를 통하여 반도체 칩에 형성된 전도성 범프를 상기 리드 일단부 에 고정하는 단계; 및
    상기 솔더 도금층에 소정의 열을 가하여 전도성 범프와 용융 접합시키는 단계;를 포함하는 플립칩 반도체 패키지의 제조방법.
  6. 제5항에 있어서,
    상기 리드 프레임 준비단계에서는, 에칭에 의해 다수의 리드 및 요홈이 동시에 패터닝되는 것을 특징으로 하는 플립칩 반도체 패키지의 제조방법.
  7. 제5항에 있어서,
    상기 솔더 도금층을 형성하는 단계에서, 상기 솔더 도금층은 리드의 일단부에 형성된 요홈을 채우고 상기 리드 상으로부터 소정의 높이로 형성되는 것을 특징으로 하는 플립칩 반도체 패키지의 제조방법.
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