KR100828510B1 - 리드프레임과 이를 구비한 반도체 패키지 및 그 제조방법 - Google Patents

리드프레임과 이를 구비한 반도체 패키지 및 그 제조방법 Download PDF

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Abstract

리드프레임과 이를 구비한 반도체 패키지 및 그 제조방법이 개시된다. 반도체 칩이 안착되는 다이패드; 다이패드의 가장자리로부터 소정 거리 이격되어 형성되는 복수의 리드; 다이패드와 리드 사이에 개재되어 리드를 지지하는 제1 산화부; 및 복수의 리드 사이에 개재되어, 복수의 리드를 전기적으로 분리하는 제2 산화부를 포함하는 리드프레임은, 산화부를 이용하여 다이패드와 리드가 서로 지지될 수 있도록 함으로써, 타이바와 댐바 등을 생략할 수 있어 제조공정을 간략화 할 수 있으며, 패키지의 소형화를 구현할 수 있다.
리드프레임, 반도체, 패키지, 산화, 플립칩

Description

리드프레임과 이를 구비한 반도체 패키지 및 그 제조방법{Lead frame, semiconductor package having the same and method for manufacturing thereof}
도 1은 종래기술에 따른 리드프레임을 나타내는 평면도
도 2는 본 발명의 일측면에 따른 리드프레임을 나타내는 평면도.
도 3은 도 2의 리드프레임을 나타내는 단면도.
도 4는 본 발명의 다른 측면에 따른 반도체 패키지의 제1 실시예를 나타내는 단면도.
도 5는 본 발명의 다른 측면에 따른 반도체 패키지의 제2 실시예를 나타내는 단면도.
도 6은 본 발명의 다른 측면에 따른 반도체 패키지의 제3 실시예를 나타내는 단면도.
도 7은 본 발명의 다른 측면에 따른 반도체 패키지의 제4 실시예를 나타내는 단면도.
도 8은 본 발명의 또 다른 측면에 따른 리드프레임 제조방법을 나타내는 순서도.
도 9는 도 8의 제조방법을 나타내는 흐름도.
도 10은 본 발명의 또 다른 측면에 따른 반도체 패키지 제조방법의 제1 실시예를 나타내는 순서도.
도 11은 도 10의 제조방법을 나타내는 흐름도.
도 12는 본 발명의 또 다른 측면에 따른 반도체 패키지 제조방법의 제2 실시예를 나타내는 순서도.
도 13은 도 12의 제조방법을 나타내는 흐름도.
<도면의 주요 부분에 대한 부호의 설명>
20: 다이패드 25, 35: 산화부
30: 리드 40, 40': 반도체 칩
45: 접착층 50: 와이어
60: 몰딩부 70: 도전볼
본 발명은 리드프레임과 이를 구비한 반도체 패키지 및 그 제조방법에 관한 것이다.
일반적으로 리드프레임(Lead Frame)이란 반도체 칩의 입/출력 패드와 메인 보드에 형성된 전기 회로를 연결시켜 주는 전선(Lead) 역할과 반도체 패키지를 메 인 보드에 고정시켜 주는 버팀대(Frame)의 역할을 동시에 수행하는 재료를 말하며, 반도체 패키지는 각종 전자 회로 및 배선이 형성된 반도체 칩을 각종 외부 환경으로부터 보호하고 반도체 칩의 성능을 최적화, 극대화 시키기 위해 상술한 리드프레임 등을 이용해 메인 보드로의 신호 인출 단자를 형성하고 몰딩재료 등을 이용하여 몰딩한 것을 말한다.
도 1은 종래기술에 따른 리드프레임을 나타내는 평면도이다. 도 1에 도시된 바와 같이, 종래의 리드프레임은 구리(Cu) 또는 구리합금 재질로서 반도체 칩이 탑재되는 사각 모양의 다이패드(1)와, 다이패드(1)를 지지 및 고정시키는 다수 개의 타이바(Tie-Bar, 2)와, 반도체 칩(1)의 외부 단자인 각 입/출력 패드로부터 전도성 와이어에 의해 연결되는 다수의 내부리드(3)와, 내부리드(3)로부터 연장되는 외부리드(4)와, 내부리드(3)와 외부리드(4)를 경계 짓는 댐바(5)로 구성된다.
이러한 종래기술에 따르는 경우, 타이바(2)와 댐바(5)에 의해 다이패드(1)와 리드가 견고히 지지될 수 없어 패키징 공정 상에서 핸들링이 용이치 않은 문제점이 있으며, 또한, 타이바(2)와 댐바(5)를 제거하는 공정을 추가로 수행하여야 하므로 공정의 효율이 저하되는 문제점 또한 존재한다.
본 발명은 타이바와 댐바 없이도 다이패드와 리드를 견고히 지지하여 제조공정의 효율을 증대시킬 수 있는 리드프레임과 반도체 패키지 및 그 제조방법을 제공하는 것이다.
본 발명의 일 측면에 따르면, 반도체 칩이 안착되는 다이패드; 다이패드의 가장자리로부터 소정 거리 이격되어 형성되는 복수의 리드; 다이패드와 리드 사이에 개재되어 리드를 지지하는 제1 산화부; 및 복수의 리드 사이에 개재되어, 복수의 리드를 전기적으로 분리하는 제2 산화부를 포함하는 리드프레임을 제공할 수 있다.
리드는 알루미늄을 주된 재료로 하여 이루어질 수 있다.
본 발명의 다른 측면에 따르면, 다이패드; 다이패드에 안착되는 반도체 칩; 다이패드의 가장자리로부터 소정 거리 이격되어 형성되는 복수의 리드; 다이패드와 리드 사이에 개재되어 리드를 지지하는 제1 산화부; 및 복수의 리드 사이에 개재되어, 복수의 리드를 전기적으로 분리하는 제2 산화부를 포함하는 반도체 패키지를 제공할 수 있다.
리드의 저면에 결합되는 도전볼을 더 구비할 수 있으며, 반도체 칩은 리드와 플립칩 연결될 수 있다.
한편, 반도체 칩과, 다이패드 및 리드의 일면을 커버하는 몰딩부를 더 구비할 수 있으며, 반도체 칩은 리드와 와이어 연결될 수 있다. 또한, 리드는 알루미늄을 주된 재료로 하여 이루어질 수 있다.
본 발명의 또 다른 측면에 따르면, 금속판을 제공하는 단계; 금속판을 선택적으로 산화시켜, 전기적으로 고립되는 다이패드를 형성하는 단계; 및 금속판을 선 택적으로 산화시켜, 다이패드의 가장자리로부터 소정 거리 이격되며 서로 전기적으로 분리되는 복수의 리드를 형성하는 단계를 포함하는 리드프레임 제조방법을 제공할 수 있다.
금속판은 알루미늄을 주된 재료로 하여 이루어질 수 있다.
본 발명의 또 다른 측면에 따르면, 금속판을 제공하는 단계; 금속판을 선택적으로 산화시켜, 전기적으로 고립되는 다이패드를 형성하는 단계; 금속판을 선택적으로 산화시켜, 다이패드의 가장자리로부터 소정 거리 이격되며 서로 전기적으로 분리되는 복수의 리드를 형성하는 단계; 및 다이패드에 반도체 칩을 안착시키는 단계를 포함하는 반도체 패키지 제조방법을 제공할 수 있다.
리드의 저면에 도전볼을 결합하는 단계를 더 수행할 수 있으며, 반도체 칩은 리드와 플립칩 연결될 수 있다.
또한, 반도체 칩과 리드를 와이어 연결하는 단계와; 반도체 칩과, 다이패드 및 리드의 일면을 커버하도록 몰딩하는 단계를 더 수행할 수도 있다.
금속판은 알루미늄을 주된 재료로 하여 이루어질 수 있다.
전술한 것 외의 다른 측면, 특징, 이점이 이하의 도면, 특허청구범위 및 발명의 상세한 설명으로부터 명확해질 것이다.
이하, 본 발명에 따른 리드프레임과 이를 구비한 반도체 패키지 및 그 제조방법의 바람직한 실시예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호 를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
도 2는 본 발명의 일측면에 따른 리드프레임을 나타내는 평면도이고, 도 3은 도 2의 리드프레임을 나타내는 단면도이다. 도 2 및 도 3을 참조하면, 다이패드(20), 산화부(25, 35), 리드(30)가 도시되어 있다.
다이패드(20)는 반도체 칩이 안착되어 지지되는 수단이다. 다이패드(20)는 구리 또는 알루미늄과 같은 금속으로 이루어질 수 있으며, 그라운드로서의 기능을 수행할 수도 있다. 본 실시예에서는 경제성 및 산화 공정 등을 고려하여 알루미늄 재질의 다이패드(20)를 제시하도록 한다. 다이패드(20)가 알루미늄 이외의 재질로도 이루어질 수 있음은 물론이다.
리드(30)는 다이패드(20)의 가장자리로부터 소정 거리 이격되어 형성되는 것으로, 상술한 다이패드(20)에 안착되는 반도체 칩의 단자들과 전기적으로 연결될 수 있다. 이렇게 반도체 칩의 단자들과 전기적으로 연결되는 리드(30)가 인쇄회로기판의 회로패턴 등과 연결됨으로써, 반도체 칩이 인쇄회로기판의 회로패턴 등과 전기적으로 연결될 수 있게 된다.
리드(30)와 반도체 칩의 단자는 도전성 와이어(50)를 통하여 연결될 수도 있고, 플립칩 방식으로 연결될 수도 있다.
이러한 리드(30) 역시 다이패드(20)와 마찬가지로 구리, 알루미늄 등의 재질로 이루어질 수 있다. 본 실시예에 따른 리드프레임에 있어서는, 산화를 통하여 다이패드(20)와 리드(30)가 구분되는 구조를 가지므로, 리드(30) 역시 다이패드(20) 와 같은 재질로 이루어질 수 있다. 즉, 상술한 바와 같이, 리드(30) 역시 다이패드(20)와 같은 알루미늄 재질로 이루어질 수 있다.
산화부(25,35)는 다이패드(20)와 리드(30), 리드(30)와 리드(30) 사이를 구분하고, 절연시키는 수단임과 동시에, 이들을 서로 물리적으로 연결하여 서로 지지될 수 있도록 하는 수단이다. 이러한 구조를 통하여 본 실시예에 따른 리드프레임은, 반도체 패키지를 구현하는 공정에 있어 핸들링에 유리한 장점을 갖게 된다.
뿐만 아니라, 본 실시예에 따른 리드프레임을 이용하는 경우, 종래기술에서와 같이 타이바, 댐바 등을 제거하는 공정을 수행할 필요가 없게 되어, 공정의 효율을 높일 수도 있게 된다. 또한, 리드가 견고히 지지될 수 있어, 입출력 경로의 증가(high I/O)에도 유리한 효과를 나타낼 수 있다.
산화부를 형성하는 방법으로는, 산소 분위기에서 녹는점 가까이 가열하는 열산화(thermal oxidation) 방식, 마이크로 웨이브를 이용한 산소 플라즈마 처리, 이온 스캐터링(ion scattering)을 이용하는 방식, 양극산화(anodized oxidation) 방식 등을 이용할 수 있다. 이 밖에도, CVD(chemical vapor deposition) 방식, PECVD(plasma-enhanced chemical vapor deposition) 방식, MOCVD(metal organic chemical vapor deposition) 방식, ALD(atomic layer deposition) 방식 등과 같은 증착방법을 이용할 수도 있다.
다음으로, 본 발명의 다른 측면에 따른 반도체 패키지에 대해 설명하도록 한다. 도 4는 본 발명의 다른 측면에 따른 반도체 패키지의 제1 실시예를 나타내는 단면도이다. 도 4를 참조하면, 다이패드(20), 산화부(25), 리드(30), 반도체 칩(40), 접착층(45), 와이어(50), 몰딩부(60)가 도시되어 있다.
다이패드(20)와 산화부(25) 및 리드(30)에 대한 설명은 상술한 리드프레임에서의 설명과 동일하므로, 이에 대한 구체적인 설명은 생략하도록 한다.
반도체 칩(40)은 다이패드(20)에 안착되어 지지될 수 있다. 본 실시예에서는 접착층(45)을 이용하여 반도체 칩(40)이 안착되는 구조를 제시하도록 한다. 이 밖의 다양한 방법을 이용하여 반도체 칩(40)을 다이패드(20)에 안착시킬 수 있음은 물론이다.
다이패드(20)에 안착된 반도체 칩(40)은 도전성 와이어(50)를 통하여 리드(30)와 전기적으로 연결될 수 있으며, 다이패드(20)와도 전기적으로 연결될 수 있다. 반도체 칩(40)과 전기적으로 연결되는 다이패드(20)는 그라운드로서의 기능을 수행할 수도 있다.
다이패드(20)와 반도체 칩(40) 및 리드(30)의 상면은 몰딩부(60)에 의해 커버될 수 있다. 몰딩부(60)에 의해 반도체 칩(40)은 물론, 반도체 칩(40)과 리드(30) 사이의 전기적 연결 등이 외부로부터 보호될 수 있게 된다. 이러한 몰딩부(60)는, 다이패드(20)와 반도체 칩(40) 및 리드(30)의 상면에 대해 EMC(Epoxy Molding Compound)를 이용한 몰딩을 수행함으로써 형성될 수 있다.
한편, 본 실시예에서는 몰딩부(60)가 다이패드(20) 및 리드(30)의 상면을 실질적으로 전부 커버하는 구조를 제시하도록 한다. 즉, 리드(30)가 측면으로 연장되는 것을 최소화 하고, 리드(30)의 저면을 이용하여 전기적인 연결을 구현함으로써, 반도체 패키지의 소형화를 효율적으로 구현하는 것이다.
상술한 바와 같이, 본 실시예에 따른 반도체 패키지는 다이패드(20)와 리드(30), 리드(30)와 리드(30)가 산화부에 의해 물리적으로 연결되고 서로 지지되는 구조를 가지므로, 리드(30) 사이즈의 최소화를 용이하게 구현할 수 있게 되어, 상술한 바와 같은 패키지의 소형화에 유리할 수 있다.
도 5는 본 발명의 다른 측면에 따른 반도체 패키지의 제2 실시예를 나타내는 단면도이다. 본 실시예에 따른 반도체 패키지는 제1 실시예의 리드(30)에 도전볼(70)이 결합된 형태를 갖는다. 즉, 상술한 바와 같이, 리드(30)의 저면을 이용한 전기적인 연결을 구현하는 일 예로서, 리드(30)의 저면에 도전볼(70)이 결합되는 구조를 제시하는 것이다. 이러한 구조를 통하여 본 실시예에 따른 반도체 패키지는 볼 그리드 어레이(Ball Grid Array, BGA)를 구현할 수 있게 된다.
도 6은 본 발명의 다른 측면에 따른 반도체 패키지의 제3 실시예를 나타내는 단면도이다. 도 6을 참조하면, 다이패드(20), 산화부(25), 리드(30), 반도체 칩(40'), 언더필부(45'), 솔더(42')가 도시되어 있다.
본 실시 예는 앞서 설명한 제1 실시예와 비교하여 반도체 칩(40')이 리드(30)와 플립칩 연결되는 것에 차이가 있다. 즉, 반도체 칩(40')과 리드(30) 사이의 전기적인 연결을 위하여 와이어(50)를 사용하지 않고, 솔더(42')를 매개로 하여 직접 연결되는 구조를 갖는 것이다. 이와 같은 플립칩 방식으로 리드(30)와 연결되는 반도체 칩(40')은 언더필부(45')에 의해 다이패드(20)에 견고히 안착되어 지지될 수 있다.
반도체 칩(40')은 다이패드(20)와도 직접 연결될 수 있음은 물론이며, 이 때 다이패드(20)가 그라운드로서의 기능을 수행할 수 있음은 앞서 설명한 바와 같다.
본 실시예에서와 같이 반도체 칩(40')과 리드(30)가 플립칩 연결됨으로써 몰딩 공정을 생략할 수 있게 되어 공정의 간략화 및 반도체 패키지의 소형화를 효율적으로 구현할 수 있게 된다.
한편, 다이패드(20)와 리드(30), 리드(30)와 리드(30)가 산화부에 의해 서로 지지되어 핸들링이 용이하므로, 본 실시예에서와 같은 플립칩을 효율적으로 구현할 수 있게 된다.
도 7은 본 발명의 다른 측면에 따른 반도체 패키지의 제4 실시예를 나타내는 단면도이다. 본 실시예에 따른 반도체 패키지는 제2 실시예의 리드(30)에 도전볼(70)이 결합된 형태를 갖는다. 즉, 상술한 바와 같이, 리드(30)의 저면을 이용한 전기적인 연결을 구현하는 일 예로서, 리드(30)의 저면에 도전볼(70)이 결합되는 구조를 제시하는 것이다. 이러한 구조를 통하여 본 실시예에 따른 반도체 패키지는 볼 그리드 어레이(Ball Grid Array, BGA)를 구현할 수 있게 된다.
다음으로는 본 발명의 또 다른 측면에 따른 리드프레임 제조방법에 대해 설명하도록 한다. 도 8은 본 발명의 또 다른 측면에 따른 리드프레임 제조방법을 나타내는 순서도이고, 도 9는 도 8의 제조방법을 나타내는 흐름도이다. 도 9를 참조하면, 다이패드(20), 산화부(25, 35), 리드(30)가 도시되어 있다.
먼저, 금속판을 제공한다(S110). 본 실시예에서는 금속판에 대한 산화 공정 을 수행하게 되므로, 이러한 산화 공정에 대한 적합성 및 경제성 등을 고려하여 금속판의 재질을 선택할 수 있다. 본 실시예에서는 이러한 금속판의 재질로서 알루미늄을 제시하도록 한다.
다음으로, 금속판을 선택적으로 산화시켜 전기적으로 고립되는 다이패드(20)를 형성한다(S120). 즉, 도 9의 (a)에 도시된 바와 같이, 다이패드(20)로서의 기능을 수행할 부분이 전기적으로 고립될 수 있도록, 해당 부분을 포위하는 형상으로 산화부(25)를 형성하는 것이다.
이로써, 다이패드(20)를 형성할 수 있음과 동시에, 종래기술에서의 타이바와 같이 다이패드(20)를 지지하는 별도의 수단 없이도 다이패드(20)가 견고히 지지될 수 있어, 이후에 계속 될 패키징 공정에서 핸들링이 용이해질 수 있다.
이 후, 다시 금속판을 선택적으로 산화시켜 다이패드(20)의 가장자리로부터 소정 거리 이격되며 서로 전기적으로 분리되는 복수의 리드(30)를 형성한다(S130). 즉, 도 9의 (b)에 도시된 바와 같이 리드(30)로서의 기능을 수행할 부분이 서로 전기적으로 분리될 수 있도록, 산화를 수행하여 산화부(35)를 형성하는 것이다.
이로써, 전기적으로 서로 분리되는 복수의 리드(30)를 형성할 수 있음과 동시에, 종래기술에서의 댐바와 같이 리드(30)를 지지하는 별도의 수단 없이도 리드(30)가 견고히 지지될 수 있어, 이후에 계속될 패키징 공정에서 핸들링이 용이해질 수 있으며, 입출력 단자의 수를 증가시키는 데에도 유리한 효과를 나타낼 수 있게 된다.
다음으로, 본 발명의 또 다른 측면에 따른 반도체 패키지 제조방법에 대해 설명하도록 한다. 명확한 설명을 위하여, 앞서 설명한 도 9도 함께 참조하도록 한다.
도 10은 본 발명의 또 다른 측면에 따른 반도체 패키지 제조방법의 제1 실시예를 나타내는 순서도이고, 도 11은 도 10의 제조방법을 나타내는 흐름도이다. 도 11을 참조하면, 다이패드(20), 산화부(25), 리드(30), 반도체 칩(40'), 솔더(42'), 언더필부(45'), 도전볼(70)이 도시되어 있다.
먼저, 금속판을 제공한다(S210). 본 실시예에서는 금속판에 대한 산화 공정을 수행하게 되므로, 이러한 산화 공정에 대한 적합성 및 경제성 등을 고려하여 금속판의 재질을 선택할 수 있다. 본 실시예에서는 이러한 금속판의 재질로서 알루미늄을 제시하도록 한다.
다음으로, 금속판을 선택적으로 산화시켜 전기적으로 고립되는 다이패드(20)를 형성한다(S220). 즉, 도 9의 (a) 및 도 11의 (a)에 도시된 바와 같이, 다이패드(20)로서의 기능을 수행할 부분이 전기적으로 고립될 수 있도록, 해당 부분을 포위하는 형상으로 산화부(25)를 형성하는 것이다.
이로써, 다이패드(20)를 형성할 수 있음과 동시에, 종래기술에서의 타이바와 같이 다이패드(20)를 지지하는 별도의 수단 없이도 다이패드(20)가 견고히 지지될 수 있어, 이후에 계속 될 패키징 공정에서 핸들링이 용이해질 수 있다.
이 후, 다시 금속판을 선택적으로 산화시켜 다이패드(20)의 가장자리로부터 소정 거리 이격되며 서로 전기적으로 분리되는 복수의 리드(30)를 형성한다(S230). 즉, 도 9의 (b)에 도시된 바와 같이 리드(30)로서의 기능을 수행할 부분이 서로 전기적으로 분리될 수 있도록, 산화를 수행하여 산화부(35)를 형성하는 것이다.
이로써, 전기적으로 서로 분리되는 복수의 리드(30)를 형성할 수 있음과 동시에, 종래기술에서의 댐바와 같이 리드(30)를 지지하는 별도의 수단 없이도 리드(30)가 견고히 지지될 수 있어, 이후에 계속될 패키징 공정에서 핸들링이 용이해질 수 있다.
다음으로, 도 11의 (b)에 도시된 바와 같이, 플립칩 방식을 이용하여 다이패드(20)에 반도체 칩(40')을 안착시킨다(S240). 즉, 반도체 칩(40')과 리드(30) 사이의 전기적인 연결을 위하여, 플립칩 방식을 이용하여 직접 연결하는 방법을 이용하는 것이다. 플립칩 방식으로 반도체 칩과(40') 리드(30)를 연결함과 아울러 언더필을 수행하여 반도체 칩이 견고히 안착되어 지지되도록 할 수 있다.
반도체 칩(40')이 다이패드(20)와 직접 연결될 수도 있음은 물론이며, 이 때 다이패드(20)가 그라운드로서의 기능을 수행할 수 있음은 앞서 설명한 바와 같다.
다음으로, 도 11의 (c)에 도시된 바와 같이, 리드(30)의 저면에 도전볼(70)을 결합한다(S250). 리드(30)의 저면을 이용한 전기적인 연결을 구현하기 위하여, 리드(30)의 저면에 도전볼(70)이 결합하는 것이다. 이러한 구조를 통하여 볼 그리드 어레이(Ball Grid Array, BGA)를 구현할 수 있게 된다.
도 12는 본 발명의 또 다른 측면에 따른 반도체 패키지 제조방법의 제2 실시예를 나타내는 순서도이고, 도 13은 도 12의 제조방법을 나타내는 흐름도이다. 도 13을 참조하면, 다이패드(20), 산화부(25), 리드(30), 반도체 칩(40), 접착층(45), 와이어(50), 몰딩부(60)가 도시되어 있다.
본 실시예에 따른 반도체 패키지 제조방법은 앞서 설명한 제1 실시예와 비교하여, 반도체 칩(40)과 리드(30)를 와이어 연결하고, 몰딩을 수행하는 것에 차이가 있다.
먼저, 금속판을 제공하고(S310), 금속판을 선택적으로 산화시켜 다이패드(20)와 리드(30)를 형성한다(S320, S330). 이상의 공정은 앞서 설명한 제1 실시예에서와 동일하므로, 이에 대한 구체적인 설명은 생략한다.
다음으로, 다이패드(20)에 반도체 칩(40)을 안착시킨다(S340). 이를 위하여, 먼저 도 13의 (b)에 도시된 바와 같이 접착제를 이용하여 다이패드(20)에 반도체 칩(40)을 본딩하고(S341), 도 13의 (c)에 도시된 바와 같이 반도체 칩과 리드(30)를 와이어 연결한 다음(S342), 도 13의 (d)에 도시된 바와 같이 반도체 칩(40)과 다이패드(20) 및 리드(30)의 상면을 커버하도록 몰딩을 수행하는 방법을 이용할 수 있다(S343).
이렇게 반도체 칩(40)을 다이패드(20)에 안착시킨 다음, 도 13의 (e)에 도시된 바와 같이 리드(30)의 저면에 도전볼(70)을 결합함으로써(S350), 볼 그리드 어레이(BGA)를 구현할 수 있게 된다.
전술한 실시예 외의 많은 실시예들이 본 발명의 특허청구범위 내에 존재한다.
상술한 바와 같이 본 발명의 바람직한 실시예에 따르면, 산화부를 이용하여 다이패드와 리드가 지지될 수 있도록 함으로써, 타이바와 댐바 등을 생략할 수 있어 제조공정을 간략화 할 수 있으며, 패키지의 소형화를 구현할 수 있다.

Claims (14)

  1. 반도체 칩이 안착되는 다이패드;
    상기 다이패드의 가장자리로부터 소정 거리 이격되어 형성되는 복수의 리드;
    상기 다이패드와 상기 리드 사이에 개재되어 상기 리드를 지지하는 제1 산화부; 및
    상기 복수의 리드 사이에 개재되어, 상기 복수의 리드를 전기적으로 분리하는 제2 산화부를 포함하는 리드프레임.
  2. 제1항에 있어서,
    상기 리드는 알루미늄을 포함하여 이루어지는 것을 특징으로 하는 리드프레임.
  3. 다이패드;
    상기 다이패드에 안착되는 반도체 칩;
    상기 다이패드의 가장자리로부터 소정 거리 이격되어 형성되는 복수의 리드;
    상기 다이패드와 상기 리드 사이에 개재되어 상기 리드를 지지하는 제1 산화부; 및
    상기 복수의 리드 사이에 개재되어, 상기 복수의 리드를 전기적으로 분리하는 제2 산화부를 포함하는 반도체 패키지.
  4. 제3항에 있어서,
    상기 리드의 저면에 결합되는 도전볼을 더 포함하는 반도체 패키지.
  5. 제3항에 있어서,
    상기 반도체 칩은 상기 리드와 플립칩 연결되는 것을 특징으로 하는 반도체 패키지.
  6. 제3항에 있어서,
    상기 반도체 칩과, 상기 다이패드 및 상기 리드의 일면을 커버하는 몰딩부를 더 포함하며, 상기 반도체 칩은 상기 리드와 와이어 연결되는 것을 특징으로 하는 반도체 패키지.
  7. 제3항에 있어서,
    상기 리드는 알루미늄을 포함하여 이루어지는 것을 특징으로 하는 반도체 패키지.
  8. 금속판을 제공하는 단계;
    상기 금속판을 선택적으로 산화시켜, 전기적으로 고립되는 다이패드를 형성하는 단계; 및
    상기 금속판을 선택적으로 산화시켜, 상기 다이패드의 가장자리로부터 소정 거리 이격되며 서로 전기적으로 분리되는 복수의 리드를 형성하는 단계를 포함하는 리드프레임 제조방법.
  9. 제8항에 있어서,
    상기 금속판은 알루미늄을 포함하여 이루어지는 것을 특징으로 하는 리드프레임 제조방법.
  10. 금속판을 제공하는 단계;
    상기 금속판을 선택적으로 산화시켜, 전기적으로 고립되는 다이패드를 형성하는 단계;
    상기 금속판을 선택적으로 산화시켜, 상기 다이패드의 가장자리로부터 소정 거리 이격되며 서로 전기적으로 분리되는 복수의 리드를 형성하는 단계; 및
    상기 다이패드에 반도체 칩을 안착시키는 단계를 포함하는 반도체 패키지 제조방법.
  11. 제10항에 있어서,
    상기 리드의 저면에 도전볼을 결합하는 단계를 더 포함하는 반도체 패키지 제조방법.
  12. 제10항에 있어서,
    상기 반도체 칩은 상기 리드와 플립칩 연결되는 것을 특징으로 하는 반도체 패키지 제조방법.
  13. 제10항에 있어서,
    상기 반도체 칩과 상기 리드를 와이어 연결하는 단계와;
    상기 반도체 칩과, 상기 다이패드 및 상기 리드의 일면을 커버하도록 몰딩하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지 제조방법.
  14. 제10항에 있어서,
    상기 금속판은 알루미늄을 포함하여 이루어지는 것을 특징으로 하는 반도체 패키지 제조방법.
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0637240A (ja) * 1992-07-15 1994-02-10 Hitachi Ltd リードフレームおよびそれを用いた半導体集積回路装置
KR19980014930A (ko) * 1996-08-17 1998-05-25 김광호 이층다이패드 구조를 갖는 리드 프레임을 이용한 트랜지스터 패키지
KR20020039551A (ko) * 2000-11-22 2002-05-27 김 무 반도체 리드프레임의 화학적 에칭 방법
KR20060021750A (ko) * 2004-09-04 2006-03-08 삼성테크윈 주식회사 플립칩 반도체 패키지 및 그 제조방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0637240A (ja) * 1992-07-15 1994-02-10 Hitachi Ltd リードフレームおよびそれを用いた半導体集積回路装置
KR19980014930A (ko) * 1996-08-17 1998-05-25 김광호 이층다이패드 구조를 갖는 리드 프레임을 이용한 트랜지스터 패키지
KR20020039551A (ko) * 2000-11-22 2002-05-27 김 무 반도체 리드프레임의 화학적 에칭 방법
KR20060021750A (ko) * 2004-09-04 2006-03-08 삼성테크윈 주식회사 플립칩 반도체 패키지 및 그 제조방법

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