KR20060002939A

KR20060002939A - 칩 저항기 및 그 제조 방법

Info

Publication number: KR20060002939A
Application number: KR1020057018970A
Authority: KR
Inventors: 토라유키 츠카다
Original assignee: 로무 가부시키가이샤
Priority date: 2003-04-16
Filing date: 2004-04-16
Publication date: 2006-01-09
Also published as: CN1774771A; KR100730850B1; WO2004093101A1; JP2004319787A; JP3848286B2; CN100576373C; US7326999B2; US20060205171A1

Abstract

칩 저항기(R1)는, 제 1 면(1a) 및 이 제 1 면과는 반대의 제 2 면(1b)을 가지는 저항체(1)와, 상기 제 1 면(1a) 상에 서로 이간하여 설치된 적어도 2개의 주전극(21)과, 상기 제 2 면(1b) 상에 서로 이간하는 동시에, 상기 저항체(1)를 통하여 상기 주 전극(21)과 대향하는 위치에 설치된 적어도 2개의 보조 전극(22)을 구비하고 있다. 상기 주 전극(21)과 상기 보조 전극(22)은 재질이 동일하다.

Description

칩 저항기 및 그 제조 방법{CHIP RESISTOR AND METHOD FOR MANUFACTURING SAME}

본 발명은 칩 저항기 및 그 제조 방법에 관한 것이다.

본원의 도 10 및 도 11은 종래의 칩 저항기를 나타낸다. 도 10의 칩 저항기(1A)는, 일본 특허출원공개 제2002－57009호 공보에 개시된 것이며, 도 11의 칩 저항기(2A)는, 일본특허출원공개 제2002－57010호 공보에 개시된 것이다.

도 10에 나타내는 바와 같이, 칩 저항기(1A)는 금속제의 저항체(100)와 한 쌍의 동제의 전극(110)을 구비하고 있다. 2개의 전극(110)은, 저항체(100)의 하부면(100a)에 고정되어 있는 동시에, 도면에 나타내는 X 방향에 있어서 서로 이간되게 배치되어 있다. 각 전극(110)의 하부면에는, 땝납층(130)이 설치되어 있다.

칩 저항기(1A)는, 예를 들면 프린트 회로 기판에 땜납을 사용하여 면 실장된다. 이때, 용융된 땜납이 각 전극(110)의 하부면 전체에 균일하게 접촉되는 것이 바람직하다. 그렇지만, 용융 땜납이, 각 전극(110)의 내측 측면(111) 및 그 근방에만 접촉하는 경우가 있다. 또는, 용융 땜납이 각 전극(110)의 외측 측면(112) 부분에만 접촉하는 경우도 있다.

전자의 경우와 후자의 경우에 있어서는, 칩 저항기(1A)에 의해 제공되는 저 항값이 다를 수 있다. 그 때문에, 칩 저항기(1A)를 사용한 회로에 있어서, 납땜의 상태에 의해서는, 소기의 전기적 특성을 얻을 수 없는 경우가 있었다. 이와 같은 나쁜 상태는, 저 저항값(예를 들면 100 mΩ 이하)을 가지는 칩 저항기에 있어서 현저하게 된다.

도 11에 나타내는 칩 저항기(2A)는, 상술한 칩 저항기(1A)에 한 쌍의 본딩 패드(120)를 추가한 구성을 가지고 있다. 구체적으로는, 2개의 본딩 패드(120)는, 저항체(100)의 상부면(100b)에 고정되는 동시에, X 방향으로 서로 이간되게 설치되고 있다. 도면에 나타내는 바와 같이, 각 본딩 패드(120)는 대응하는 하나의 전극(110)의 바로 위에 위치하고 있다. 본딩 패드(120)는, 니켈 등, 와이어 본딩에 적합한 재료로 형성되어 있고, 저항체(100) 보다도 작은 비저항을 가지고 있다.

상기 구성에 의하면, 칩 저항기(2A)의 단부(전극(110), 본딩 패드(120), 및 이들에 끼워진 저항체(100)의 단부로 이루어지는 집합체)의 저항값은, 본딩 패드(120)를 설치하지 않는 경우(즉 도 10에 나타내는 칩 저항기(1A)의 경우) 보다도 작아진다. 따라서, 칩 저항기(1A)에 대해 상술한 나쁜 상태는, 칩 저항기(2A)에 있어서는 경감 또는 실질적으로 해소된다.

그렇지만, 도 11의 칩 저항기(2A)에 있어서는, 전극(110)은 동제(銅製)인 것에 대하여, 본딩 패드(120)는 예를 들면 니켈로 만들어진다. 그 때문에, 전극 형성용 및 본딩 패드 형성용으로서 다른 2개의 재료를 준비하지 않으면 안된다. 또, 이와 같이 재료가 다른 전극(110)과 본딩 패드(120)는, 다른 공정으로 형성할 필요가 있다. 그 결과, 칩 저항기(2A)의 생산비가 높아진다고 하는 문제가 있었다.

본 발명은, 상술한 사정을 감안하여 안출된 것이다. 그래서 본 발명은, 납땜 상태에 기인하는 저항값의 변동이 작고, 또한, 생산비의 경감을 도모할 수 있는 칩 저항기를 제공하는 것을 그 과제로 하고 있다. 또, 본 발명은 그와 같은 칩 저항기의 제조 방법을 제공하는 것을 다른 과제로 하고 있다.

본 발명의 제 1 측면에 의해 제공되는 칩 저항기는, 제 1 면 및 이 제 1 면과는 반대의 제 2 면을 가지는 저항체와, 상기 제 1 면 상에 서로 이간하여 설치된 적어도 2개의 주전극과, 상기 제 2 면 상에 서로 이간하는 동시에, 상기 저항체를 통하여 상기 주 전극과 대향하는 위치에 설치된 적어도 2개의 보조 전극을 구비하고 있다. 상기 주 전극과 상기 보조 전극은 재질이 같다.

바람직하게는, 상기 보조 전극 사이의 이간 거리는, 상기 주 전극 사이의 이간 거리 이상으로 되어 있다.

바람직하게는, 본 발명의 칩 저항기는 상기 저항체 상에 형성된 제 1 절연층 및 제 2 절연층을 또한 구비하고 있다. 상기 제 1 절연층은, 상기 저항체의 상기 제 1 면 중 상기 주 전극의 사이에 위치하는 영역을 덮고 있으며, 상기 제 2 절연층은, 상기 저항체의 상기 제 2 면 중 상기 보조 전극의 사이에 위치하는 영역을 덮고 있다.

바람직하게는, 상기 제 1 절연층의 두께는 상기 주 전극의 두께 이하로 되어 있다.

바람직하게는, 본 발명의 칩 저항기는 상기 저항체 상에 형성된 적어도 2개의 땜납층을 또한 구비하고 있다. 상기 저항체는, 서로 이간된 한 쌍의 단면을 포함하고 있으며, 각 단면은 상기 2개의 땜납층 중 대응하는 하나의 땜납층에 의해 덮혀 있다.

바람직하게는, 상기 땜납층은 상기 저항체의 상기 단면에 더하여 상기 주 전극 및 상기 보조 전극을 덮고 있다.

바람직하게는, 본 발명의 칩 저항기는, 상기 저항체 상에 형성된 제 3 절연층을 또한 구비하고 있다. 상기 저항체는, 상기 제 1 면 및 상기 제 2 면 사이를 뻗는 측면을 가지고 있으며, 이 측면이 상기 제 3 절연층에 의해 덮혀 있다.

본 발명의 제 2 측면에 의하면, 칩 저항기의 제조 방법이 제공된다. 이 방법은, 제 1 면 및 이 제 1 면과는 반대의 제 2 면을 가지는 저항 재료체를 준비하고, 상기 제 1 면상에 제 1 도전층을 패턴 형성하며, 상기 제 2 면상에 제 2 도전층을 패턴 형성하고, 상기 저항 재료체를 복수의 저항체로 분할하는, 각 스텝을 구비하고 있다. 상기 제 1 도전층 및 상기 제 2 도전층은, 동일한 재료로부터 형성된다.

바람직하게는, 상기 저항 재료체의 분할은, 결과로서 얻어지는 칩 저항기가, 상기 제 1 도전층의 일부로서의 주 전극을 구비하며, 한편, 상기 제 2 도전층의 일부로서의 보조 전극을 구비하도록 행해진다.

바람직하게는, 본 발명의 방법은 상기 제 1 도전층의 패턴 형성에 앞서, 상기 저항 재료체의 상기 제 1 면상에 제 1 절연층을 패턴 형성하는 동시에, 상기 저항 재료체의 상기 제 2 면상에 제 2 절연층을 패턴 형성하는 스텝을 또한 구비하고 있다. 상기 제 1 도전층 및 상기 제 2 도전층은, 상기 저항 재료체 가운데, 상기 제 1 및 제 2 절연층이 형성되어 있지 않은 영역에 형성된다.

바람직하게는, 상기 절연층의 패턴 형성은 후막 인쇄에 의해 행한다.

바람직하게는, 상기 제 1 및 제 2 도전층의 형성은 금속 도금에 의해 행한다.

바람직하게는, 상기 저항 재료체의 분할은 구멍뚫기 또는 절단에 의해 행해진다.

바람직하게는, 본 발명의 방법은 각 저항체의 측면 상에 절연층을 형성하는 동시에, 상기 각 저항체의 단면에, 배럴 도금 처리에 의해 땜납층을 형성하는 스텝을 또한 구비하고 있다.

도 1은 본 발명에 의거하는 칩 저항기를 나타내는 사시도.

도 2는 도 1의 II-II선에 따르는 단면도.

도 3a ∼ 3c는 상기 칩 저항기의 제조 방법의 일부를 설명하는 도면.

도 4a ∼ 4b는 도 3c의 공정에 계속되는 공정을 설명하는 도면.

도 5a ∼ 5b는 도 4b의 공정에 계속되는 공정을 설명하는 도면.

도 6은 도 1의 칩 저항기의 개선된 변형예를 나타내는 사시도.

도 7a는 본 발명의 칩 저항기의 제조에 사용되는 프레임의 1예를 나타내는 사시도이며, 도 7b는 같은 프레임의 주요부를 나타내는 평면도.

도 8a ∼ 8b는 상기 프레임을 이용한 제조 방법의 1예를 설명하는 도면.

도 9a ∼ 9b는 상기 프레임을 이용한 제조 방법의 다른 예를 설명하는 도면.

도 10은 종래의 칩 저항기의 1예를 나타내는 사시도.

도 11은 종래의 칩 저항기의 다른 예를 나타내는 사시도.

이하, 본 발명의 매우 바람직한 실시예에 대해, 첨부 도면을 참조하면서 구체적으로 설명한다.

도 1 및 도 2는 본 발명에 의거하는 칩 저항기를 나타내고 있다. 도면에 나타내는 칩 저항기 R1는, 저항체(1)와, 한 쌍의 주 전극(21)과, 한 쌍의 보조 전극(22)과, 제 1 및 제 2 절연층(31, 32)과, 한 쌍의 땜납층(4)을 구비하고 있다.

저항체(1)는 두께가 일정한 직4각형 칩 형상이며, 금속제이다. 저항체(1)를 형성하는 재질로서는, Ni－Cu계 합금이나 Cu－Mn계 합금을 들 수 있으나, 이들에 한정되는 것은 아니다. 즉, 저항체(1)의 재질은, 칩 저항기 R1의 목표 저항값에 알맞은 저항율을 가지는 것을 적절히 선택하면 된다.

한 쌍의 주 전극(21) 및 한 쌍의 보조 전극(22)은 동일 재질이며, 예를 들면 동제(銅製)이다. 각 주 전극(21)은 저항체(1)의 하부면(1a)에 설치되어 있다. 한편, 각 보조 전극(22)은 저항체(1)의 상부면(1b)에 설치되어 있다. 보다 구체적으로는, 이들 한 쌍의 주 전극(21) 및 보조 전극(22)은, 도면에 나타내는 X 방향으로 간격을 두고 있다. 각 주 전극(21) 및 각 보조 전극(22)의 외측 측면(21a, 22a)은, 저항체(1)의 단면(1c)(X 방향으로 간격을 둔 단면)과 동일면 형상이다. 도 2에 나타내는 바와 같이, 각 주 전극(21)의 폭 w1은, 각 보조 전극(22)의 폭 w2 보 다도 크고, 한 쌍의 주 전극(21)의 간격 S1은, 한 쌍의 보조 전극(22)의 간격 S2 보다도 작게 되어 있다.

제 1 및 제 2 절연층(31, 32)은, 모두 에폭시 수지 등의 수지제이다. 제 1 절연층(31)은, 저항체(1)의 하부면(1a) 중, 한 쌍의 주전극(21) 사이의 영역에 설치되어 있다. 한편, 제 2 절연층(32)은, 저항체(1)의 상부면(1b) 중, 한 쌍의 보조 전극(22) 사이의 영역에 설치되어 있다. 제 1 절연층(31)은, X 방향으로 이간된 측연부(31a)를 가지고 있으며, 이들 측연부는, 주 전극(21)의 내측 측면(21b)에 접하고 있다. 동일하게, 제 2 절연층(32)은, X 방향으로 이간된 측연부(32a)를 가지고 있으며, 이들 측연부는 보조 전극(22)의 내측 측면(22b)에 접하고 있다. 따라서, 2개의 주 전극(21)의 이간 거리 S1는, 제 1 절연층(31)의 폭과 동일 치수이며, 2개의 보조 전극(22)의 이간 거리 S2는, 제 2 절연층(32)의 폭과 동일 치수이다. 제 1 절연층(31)의 두께 t3는, 주 전극(21)의 두께 t1 보다 작으며, 제 2 절연층(32)의 두께 t4는, 보조 전극(22)의 두께 t2 보다 작다. 본 발명은 이것에 한정되지 않으며, t3와 t1을 동일하게 하고, 또 t4와 t2를 동일하게 해도 좋다.

도 1 및 도 2로부터 이해되는 바와 같이, 각 땜납층(4)은 바닥부(주 전극(21)을 덮는다), 상부(보조 전극(22)을 덮는다), 및 이들 바닥부와 상부를 연결하는 측부를 가지고 있다. 측부는, 저항체(1)의 단면(1c)을 덮고 있다. 땜납층(4)은, 후술하는 바와 같이, 도금에 의해 형성된다. 이 때문에, 도 2에 있어서 부호 n1, n2로 나타내는 바와 같이, 땜납층(4)은 제 1 및 제 2 절연층(31, 32)의 일부를 덮도록 이들 절연층 상에 뻗어 있다. 또한, 땜납층(4)과 동일하게, 주 전극(21) 및 보조 전극(22)도 도금에 의해 형성된다. 이 때문에, 도면에는 나타나 있지 않으나, 실제로는, 주 전극(21) 및 보조 전극(22)도, 제 1 절연층(31) 또는 제 2 절연층(32) 상에 오버랩하고 있다.

저항체(1)의 두께는 0.1 mm ∼ 1 mm 정도이다. 주 전극(21) 및 보조 전극(22)의 두께는 30 ∼ 200 ㎛ 정도이다. 제 1 및 제 2 절연층(31, 32)의 두께는 20 ㎛ 정도이다. 땜납층(4)의 두께는 5 ㎛ 정도이다. 저항체(1)의 길이 및 폭은 각각 2 mm ∼ 7 mm 정도이다. 물론, 이들의 치수는 예시이다. 예를 들면, 저항체(1)의 사이즈는, 목표 저항값의 크기에 따라 적절히 설정하면 된다. 칩 저항기 R1는, 저 저항값(예를 들면 0.5 mΩ ∼ 100 mΩ 정도)을 가지는 것으로서 구성되어 있다.

상술한 칩 저항기 R1는, 도 3 ∼ 도 5에 나타내는 방법에 의해 제조할 수 있다.

먼저, 도 3a에 나타내는 바와 같이, 저항체(1)의 재료로 되는 금속제의 플레이트(10)를 준비한다. 플레이트(10)는, 저항체(1)를 복수개 취할 수 있는 사이즈(길이×폭)를 가지고 있으며, 전체에 걸쳐서 균일한 두께를 가지고 있다. 플레이트(10)는, 제 1 면(10a) 및 이 제 1 면과는 반대의 제 2 면(10b)을 포함한다.

도 3b에 나타내는 바와 같이, 플레이트(10)의 제 1 면(10a)에 복수의 스트립 형상 절연층(31')을 형성한다. 이들 절연층(31＇)은, 서로 평행하게 뻗어 있으며, 소정의 간격을 두고 서로 이간되어 있다. 절연층(31＇)은, 예를 들면 에폭시 수지의 후막 인쇄에 의해 형성된다.

도 3c에 나타내는 바와 같이, 플레이트(10)의 제 2 면(10b)에 복수의 스트립 형상 절연층(32＇)을 형성한다. 이들 절연층(32＇)은, 서로 평행하게 뻗어 있으며, 소정의 간격을 두고 서로 이간되어 있다. 바람직하게는, 상술한 절연층(31＇)의 경우와 같이, 절연층(32＇)은, 에폭시 수지의 후막 인쇄에 의해 형성된다. 이와 같이, 절연층(31＇, 32＇)의 형성에 동일한 수지 및 동일한 수법을 사용함으로써, 제조비의 상승을 억제할 수 있다. 또, 후막 인쇄에 의하면, 각 절연층(31＇, 32＇)의 폭이나 두께를 소정의 치수로 정확하게 마무리할 수 있다. 동일한 도면에 나타내는 바와 같이, 절연층(32＇)은 대응하는 하나의 절연층(31＇)에 대하여 수직 방향으로 위치가 맞춤되어 있으며, 절연층(32＇)의 폭은, 절연층(31＇)의 폭보다도 크게 설정되어 있다.

도 4a에 나타내는 바와 같이, 제 1 면(10a)에 형성된 절연층(31＇)의 사이에 제 1 도전층(21＇)을 형성한다. 이와 동시에, 제 2 면(10b)에 형성된 절연층(32＇)의 사이에 제 2 도전층(22＇)을 형성한다. 이들 제 1 및 제 2 도전층(21＇, 22＇)의 형성은, 예를 들면 동도금에 의해 행한다. 제 1 도전층(21＇)은, 주전극(21)의 원형(原型)으로 되는 부분이며, 제 2 도전층(22＇)은, 보조전극(22)의 원형으로 되는 부분이다.

도금 처리에 의하면, 균일한 두께를 가지는 복수의 도전층을 동시에 또한 용이하게 형성할 수 있다. 또, 도금 처리에 의하면, 도전층과 절연층의 사이에 틈새가 생기지 않도록, 도전층을 형성할 수 있다.

도전층(21＇, 22＇)이 형성된 후, 도 4b에 나타내는 바와 같이, 가상선 C1에 따라, 플레이트(10)(및 그 위에 형성된 도전층(21＇, 22＇)를 절단한다. 절단 위치는, 도전층(21＇, 22＇)을 그 폭방향에 있어서 2 분할하는 위치이다. 이 절단에 의해, 플레이트(10)는 복수의 바 형상의 저항 재료체(1＇)로 분할된다. 저항 재료체(1＇)는, 절단면으로서, 그 길이 방향으로 뻗는 한 쌍의 측면(1c＇)을 가지게 된다.

도 5a에 나타내는 바와 같이, 저항 재료체(1＇)의 측면(1c＇) 및 도전층(21＇, 22＇)을 덮도록하여 땜납층(4＇)을 형성한다. 이것에 의해, 바 형상의 저항기 집합체 R1＇를 얻을 수 있다. 땜납층(4＇)의 형성은, 예를 들면 도금 처리에 의해 행한다.

도 5b에 나타내는 바와 같이, 가상선 C2에 따라, 저항기 집합체 R1＇를 절단한다. 절단 위치는, 저항기 집합체 R1＇의 길이 방향으로 일정 간격을 둔 개소이다. 이 절단에 의해, 저항기 집합체 R1＇는 복수의 칩 저항기 R1로 분할된다.

상술한 바와 같이 하여 얻어진 칩 저항기 R1는, 프린트 회로 기판(또는 그 외의 실장 대상)에 대하여, 예를 들면 땜납 리플로우의 수법에 의해 면실장된다. 구체적으로는, 땜납 리플로우의 수법에서는 회로 기판상의 단자에 크림 땜납을 도포한다. 그 후, 도포된 땜납에 주 전극(21)이 접촉되도록 칩 저항기 R1를 회로 기판상에 재치(載置)한다. 이 상태로, 회로 기판 및 칩 저항기 R1를 리플로우 로(爐) 내에서 가열한다. 마지막으로, 용융된 땜납을 냉각 고체화하여 칩 저항기 R1를 회로 기판에 고정한다.

상술한 땜납의 리플로우 시에는, 땜납층(4)이 용융된다. 땜납층(4)은, 저항 체(1)의 각 단면(1c) 상과, 각 주 전극(21) 및 각 보조 전극(22) 상에 형성되어 있다. 그 때문에, 용융된 땜납에 의해 도 1의 가상선으로 표시되는 땜납 필렛(fillet) Hf이 형성된다. 이 땜납 필렛 Hf의 상태(예를 들면 형상)를 외부로부터 확인함으로써, 칩 저항기 R1의 실장이 적절히 행해진 것인지 아닌지를 판단할 수 있다. 또, 땜납 필렛 Hf의 존재에 의해, 칩 저항기 R1를 회로 기판에 확실히 고정할 수 있다. 또한 땜납 필렛 Hf은, 칩 저항기 R1에 있어서 발생하는 열을 방출하는 역할을 수행하기 때문에, 칩 저항기 R1의 온도 상승 억제 효과도 있다. 이와 같은 땜납 필렛을 형성하기 위해서는, 바람직하게는, 도면에 나타낸 실시형태와 같이, 하부(주 전극(21)을 덮는다), 측부(저항체(1)의 단면(1c)을 덮는다) 및 상부(보조 전극(22)을 덮는다)의 3개의 부분으로 이루어지나, 본 발명이 이것에 한정되는 것은 아니다. 예를 들면 땜납층(4)은, 적어도 저항체(1)의 단면(1c)을 덮는 부분을 가지고 있으면 된다. 또, 땜납층(4)의 하부, 측부 및 상부는, 바람직하게는 일체적으로 연결된 상태로 되나, 이들 3개의 부분이 서로 분리되어 설치되고 있어도 무방하다.

칩 저항기 R1의 면 실장시에는, 용융된 땜납이 주 전극(21) 또는 보조 전극(22)으로부터 멀어지는 방향으로 유출하는 경우가 있을 수 있다. 그렇지만, 저항체(1)의 하부면(1a) 및 상부면(1b)에 있어서의 「전극 비형성 부분」(주 전극(21) 및 보조 전극(22)이 설치되어 있지 않은 부분)의 전체에는, 제 1 및 제 2 절연층(31, 32)이 형성되어 있다. 이 때문에 용융 땜납이 저항체(1)에 직접 부착되는 것이 방지된다.

칩 저항기 R1의 저항값(한 쌍의 주 전극(21) 사이의 저항값)을 목표치로 완성하기 위해서는, 한 쌍의 주 전극(21)의 간격 S1을 소정의 간격으로 정확하게 마무리할 필요가 있다. 이것에 관해, 한 쌍의 주 전극(21)의 간격 S1은, 후막 인쇄에 의해 그 사이즈를 소정의 치수로 정확하게 마무리할 수 있는 제 1 절연층(31)에 의해 규정되어 있다. 이 때문에, 간격 S1은 소정의 정확한 값으로 할 수 있다.

각 보조 전극(22)은 동제(銅製)이며, 각 주 전극(21)으로 동일한 높은 전기 전도율을 가지고 있다. 보조 전극(22)은, 저항체(1) 보다도 비저항이 작다. 이 때문에, 각 주 전극(21), 각 보조 전극(22), 및 이들에 끼워진 저항체(1)의 일부분으로 이루어지는 영역의 전기 저항은, 보조 전극(22)을 구비하고 있지 않는 경우(도 10 참조)의 전기 저항 보다도 작아진다. 따라서, 예를 들면 땜납이 각 주 전극(21)의 하부면의 내측 측면(21b) 쪽 부분에만 치우쳐서 접촉한 경우와, 땜납이 각 주 전극(21)의 하부면의 외측 측면(21a) 쪽 부분에만 치우쳐서 접촉한 경우와의 저항값의 차를 작게 할 수 있다.

보조 전극(22)의 간격 S2은, 주 전극(21)의 간격 S1 보다도 크다. 이 때문에, 보조 전극(22) 사이의 저항은, 주 전극(21) 사이의 저항보다도 크게 되어 있다. 따라서, 칩 저항기 R1의 저항값이 보조 전극(22) 사이의 저항의 영향에 의해 본래의 저항값보다도 낮아지는 일은 없다.

각 주 전극(21) 및 각 보조 전극(22)의 일부는, 제 1 및 제 2 절연층(31, 32)의 측연부(31a, 32a) 상에 오버랩하고 있다. 따라서, 그들의 측연부(31a, 32a)가 저항체(1)로부터 용이하게 박리는 일도 없다.

본 발명은, 상술한 실시형태의 내용에 한정되는 것은 아니다. 본 발명에 관련되는 칩 저항기의 각부의 구체적인 구성은, 여러 가지로 설계 변경이 자유롭다. 마찬가지로 본 발명에 관련되는 칩 저항기의 제조 방법의 각 작업 공정의 구체적인 구성도 여러 가지로 변경이 자유롭다.

예를 들면, 본 발명의 칩 저항기는 도 6에 나타내는 바와 같은 구성으로 해도 된다. 도 6 이후의 도면에 있어서는, 상기 실시형태와 동일 또는 유사한 요소에는, 상기 실시 형태와 동일한 부호를 부여하고 있다.

도 6에 나타내는 칩 저항기 R2는, 저항체(1)의 한 쌍의 측면(1d)을 덮는 제 3의 절연층(33)을 구비하고 있다. 이와 같은 구성에 의하면, 저항체(1)의 측면(1d)에 땜납이 부착되는 것을 방지할 수 있다.

또, 칩 저항기를 제조하는 경우에는, 도 7a 및 도 7b에 나타내는 것과 같은 프레임 F을 사용할 수도 있다. 이 프레임 F은, 예를 들면 평판 형상의 금속판에 타발(구멍뚫기) 가공함으로써 형성된 것이다. 프레임 F은, 일정 방향으로 연장된 복수의 판 형상부(11)와, 이들 복수의 판 형상부(11)를 지지하는 직4각형 틀형상의 지지부(12)를 구비하고 있다. 서로 이웃하는 판 형상부(11) 끼리의 사이에는, 슬릿(13)이 형성되어 있다. 지지부(12)와 각 판 형상부(11)와의 연결부(14)의 폭 W1은, 판 형상부(11)의 폭 W2 보다도 작게 되어 있다. 이것은, 연결부(14)를 비틀림 변형시켜서 각 판 형상부(11)를 화살표 N1 방향으로 약 90도 회전시킴으로써, 각 판 형상부(11)의 측면(11c)에 대하여 후술하는 땜납층(4＇)의 형성 작업, 또는 절연층(33＇)의 형성 작업을 용이하게 하는데 도움이 된다.

상술한 프레임 F을 사용하는 경우에는, 도 8a 및 도 8b에 나타내는 바와 같이, 각 판 형상부(11)의 편면(11a) 상에, 띠형상의 절연층(31＇)과, 이 절연층(31＇)을 사이에 두는 2 가닥의 띠형상의 도전층(21＇)을 형성한다. 또, 각 판 형상부(11)의 편면(11a)과는 반대의 면(11b) 상에도 띠형상의 절연층(32＇)과, 이 절연층(32＇)을 사이에 두는 2 가닥의 띠형상의 도전층(22＇)을 형성한다(동일한 도면의 크로스 헤칭으로 나타낸 부분이 도전층(21＇, 22＇)이며, 이것은 도 9에 있어서 같다). 이어서, 각 판 형상부(11)의 한 쌍의 측면(11c)에 땜납층(4＇)을 형성한다. 땜납층(4＇)을 형성함에 있어서, 도전층(21＇, 22＇)의 표면을 덮도록 형성해도 된다. 상술한 공정에 의해, 바 형상의 저항기 집합체 R3＇를 얻을 수 있다. 그리고, 이 저항기 집합체 R3＇를 가상선 C3의 개소에서 절단하면, 복수의 칩 저항기 R3가 제조된다. 이 칩 저항기 R3는, 도 1 및 도 2에서 설명한 칩 저항기 R1와 같은 구성이다.

또, 상술한 수법과는 달리, 예를 들면 도 9에 나타내는 방법으로 칩 저항기를 제조해도 된다. 즉, 프레임 F의 각 판 형상부(11)의 편면(11a) 상에 직4각 형상의 복수의 절연층(31＇)과 복수의 도전층(21＇)을 번갈아 형성한다. 또, 편면(11a)과는 반대의 면(11b) 상에 직4각 형상의 복수의 절연층(32＇)과 복수의 도전층(22＇)을 번갈아 형성한다. 이어서, 판 형상부(11)의 한 쌍의 측면(11c)에 절연층(33＇)을 형성한다. 이와 같은 공정에 의해, 바 형상의 저항기 집합체 R4”를 얻을 수 있다. 이 저항기 집합체 R4”를 가상선 C4의 개소에서 절단하면, 복수의 땜납층 미형성의 칩 저항기 R4＇가 제조된다. 이어서, 이들의 칩 저항기(R4＇)의 저항체(1)의 양단면(1c)에 땜납을 도금한다. 이것에 의해, 도 6에 나타내는 칩 저항기 R2와 같은 구성의 칩 저항기 R4를 얻을 수 있다.

땜납층(4)의 형성은, 예를 들면 배럴 도금에 의해 행한다. 복수의 칩 저항기 R4＇를 제조한 후에, 이들 복수의 칩 저항기 R4＇를 하나의 배럴 내에 수용하ㅁ며, 이들에 대해 땜납 도금 처리를 일괄하여 실시한다. 각 칩 저항기(R4＇)는, 저항체(1)의 단면(1c), 각 주 전극(21)의 표면, 및 각 보조 전극(22)의 표면이 노출된 금속면으로 되어 있다. 한편, 이들 이외의 부분은 제 1 내지 제 3 절연층(31 ∼ 33)으로 덮혀 있기 때문에, 상술한 금속면에 적절히 땜납층(4)을 형성할 수 있다. 이것에 의해, 칩 저항기 R4는 효율 좋게 제조된다.

본 발명에 있어서는, 하나의 플레이트로부터 복수의 칩 저항기가 제작된다. 상술한 실시예에 있어서는, 플레이트를 절단함으로써 복수의 칩을 얻고 있었다. 그렇지만, 이것에 대신하여 예를 들면 플레이트에 타발을 실시함으로써, 복수의 칩을 얻도록 해도 무방하다.

본 발명에 있어서는, 저항체의 편면에 복수 페어(pair)의 전극을 형성하도록 해도 된다. 이 경우에는, 한 쌍의 전극을 전류 검출용으로, 다른 한 쌍의 전극을 전압 검출용으로 사용하는 것도 가능하다. 또, 주 전극 끼리의 간격과 보조 전극 끼리의 간격은, 동일해도 된다. 본 발명에 대해, 이상과 같이 설명하였으나, 이것을 다른 여러가지 형태로 개선 변경할 수 있음은 명백하다. 이와 같은 개선 변경은, 본 발명의 사상 및 범위로부터 일탈하는 것이 아니며, 당업자에게 자명한 모든 변경은, 이하에 있어서의 청구의 범위에 포함되어야 할 것이다.

상술한 바와 같이, 본 발명은 납땜 상태에 기인하는 저항값의 변동이 작고, 한편, 생산비의 경감을 도모할 수 있다.

Claims

제 1 면 및 이 제 1 면과는 반대의 제 2 면을 가지는 저항체와,

상기 제 1 면상에 서로 이간하여 설치된 적어도 2개의 주전극과,

상기 제 2 면상에 서로 이간하는 동시에, 상기 저항체를 통하여 상기 주 전극과 대향하는 위치에 설치된 적어도 2개의 보조 전극을 구비하는 구성에 있어서,

상기 주 전극과 상기 보조 전극은 재질이 동일한 것을 특징으로 하는 칩 저항기.
제 1항에 있어서, 상기 보조 전극 사이의 이간 거리는

상기 주 전극 사이의 이간 거리 이상으로 되어 있는 것을 특징으로 하는 칩 저항기.
제 1항에 있어서,

상기 저항체 상에 형성된 제 1 절연층 및 제 2 절연층을 더 구비하는 구성에 있어서, 상기 제 1 절연층은 상기 저항체의 상기 제 1 면 중 상기 주전극 사이에 위치하는 영역을 덮고 있으며, 상기 제 2 절연층은 상기 저항체의 상기 제 2 면 중 상기 보조전극 사이에 위치하는 영역을 덮고 있는 것을 특징으로 하는 칩 저항기.
제 3항에 있어서, 상기 제 1 절연층의 두께는

상기 주전극의 두께 이하로 되어 있는 것을 특징으로 하는 칩 저항기.
제 1항에 있어서,

상기 저항체 상에 형성된 적어도 2개의 땜납층을 더 구비하는 구성에 있어서, 상기 저항체는 서로 이간된 한 쌍의 단면을 포함하고 있으며, 각 단면은 상기 2개의 땜납층 중 대응하는 하나의 땜납층에 의해 덮혀 있는 것을 특징으로 하는 칩 저항기.
제 5항에 있어서, 상기 땜납층은

상기 저항체의 상기 단면에 더하여, 상기 주 전극 및 상기 보조 전극을 덮고 있는 것을 특징으로 하는 칩 저항기.
제 3항에 있어서,

상기 저항체 상에 형성된 제 3 절연층을 더 구비하는 구성에 있어서, 상기 저항체는 상기 제 1 면 및 상기 제 2 면 사이를 뻗는 측면을 가지고 있으며, 이 측면이 상기 제 3 절연층에 의해 덮혀 있는 것을 특징으로 하는 칩 저항기.
제 1 면 및 이 제 1 면과는 반대의 제 2 면을 가지는 저항 재료체를 준비하고,

상기 제 1 면 상에 제 1 도전층을 패턴 형성하고,

상기 제 2 면 상에 제 2 도전층을 패턴 형성하고,

상기 저항재료체를 복수의 저항체로 분할하는 각 스텝을 구비하는 구성에 있어서,

상기 제 1 도전층 및 상기 제 2 도전층은 동일한 재료로 형성되는 것을 특징으로 하는 칩 저항기의 제조 방법.
제 8항에 있어서, 상기 저항 재료체의 분할은

결과적으로 얻어지는 칩 저항기가, 상기 제 1 도전층의 일부로서의 주 전극을 구비하는 한편, 상기 제 2 도전층의 일부로서의 보조 전극을 구비하도록 행해지는 것을 특징으로 하는 칩 저항기의 제조 방법.
제 8항에 있어서,

상기 제 1 도전층의 패턴 형성에 앞서, 상기 저항 재료체의 상기 제 1 면상에 제 1 절연층을 패턴 형성하는 동시에, 상기 저항 재료체의 상기 제 2 면상에 제 2 절연층을 패턴 형성하는 스텝을 더욱 구비하는 구성에 있어서, 상기 제 1 도전층 및 상기 제 2 도전층은, 상기 저항 재료체 가운데, 상기 제 1 및 제 2 절연층이 형성되어 있지 않은 영역에 형성되는 것을 특징으로 하는 칩 저항기의 제조 방법.
제 10항에 있어서, 상기 절연층의 패턴 형성은

후막 인쇄에 의해 행하는 것을 특징으로 하는 칩 저항기의 제조 방법.
제 10항에 있어서, 상기 제 1 및 제 2 도전층의 형성은

금속 도금에 의해 행하는 것을 특징으로 하는 칩 저항기의 제조 방법.
제 8항에 있어서, 상기 저항재료체의 분할은

타발 또는 절단에 의해 행해지는 것을 특징으로 하는 칩 저항기의 제조 방법.
제 8항에 있어서,

각 저항체의 측면 상에 절연층을 형성하는 동시에, 상기 각 저항체의 단면에 배럴 도금 처리에 의해 땜납층을 형성하는 스텝을 더욱 구비하고 있는 것을 특징으로 하는 칩 저항기의 제조 방법.