KR20060000895A - 티타늄나이트라이드 하부전극을 구비한 반도체 소자의실린더형 캐패시터 형성방법 - Google Patents

티타늄나이트라이드 하부전극을 구비한 반도체 소자의실린더형 캐패시터 형성방법 Download PDF

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Abstract

본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자 제조 공정 중 캐패시터 형성 공정에 관한 것이며, 더 자세히는 티타늄나이트라이드(TiN) 하부전극을 구비한 실린더형 캐패시터 형성 공정에 관한 것이다. 본 발명은 TiN 하부전극을 구비한 실린더형 캐패시터 형성 공정 중 희생산화막 제거를 위한 습식 식각 공정에서의 하부 층간절연막의 손실을 방지할 수 있는 반도체 소자의 실린더형 캐패시터 형성방법을 제공하는데 그 목적이 있다. 본 발명에서는 하부전극용 TiN막 증착 직후 고유전체 박막을 증착한 상태에서 후속 공정을 진행한다. 하프늄산화막(HfO2), 알루미나(Al2O3) 등의 고유전체 박막은 대부분 산화막 식각용액(예컨대, BOE 용액, 불산 용액 등)에 대한 베리어 특성이 우수하기 때문에 캐패시터 희생산화막 제거를 위한 습식 식각시 하부전극용 TiN막을 통해 습식 식각용액이 침투하여 하부 층간절연막의 손실이 유발되는 것을 근본적으로 방지할 수 있다. 한편, 전술한 고유전체 박막은 이후 실린더 구조 전반에 걸쳐 증착되는 유전체 박막과 함께 캐패시터 유전체 박막을 이루게 된다.
실린더형 캐패시터, TiN 하부전극, 희생산화막, 습식식각, 고유전체 박막

Description

티타늄나이트라이드 하부전극을 구비한 반도체 소자의 실린더형 캐패시터 형성방법{METHOD FOR FORMING CYLINDRICAL CAPACITOR HAVING TITANIUM NITRIDE BOTTOM ELECTRODE IN SEMICONDUCTOR DEVICE}
도 1은 종래기술에 따라 실린더형 캐패시터의 하부전극이 형성된 DRAM의 단면도.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 실린더형 캐패시터 형성 공정을 나타낸 단면도.
* 도면의 주요 부분에 대한 부호의 설명
41 : 희생산화막
42 : Ti 실리사이드막
43 : 하부전극용 TiN막
44 : 고유전체 박막
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자 제조 공정 중 캐패시터 형성 공정에 관한 것이며, 더 자세히는 티타늄나이트라이드(TiN) 하부전극을 구비한 실린더형 캐패시터 형성 공정에 관한 것이다.
종래에는 DRAM에서 캐패시터 전극 재료로서 도핑된 폴리실리콘막을 사용하여 왔다. 그러나, 도핑된 폴리실리콘막을 사용할 경우, 600℃ 이상의 열공정을 필요로 하기 때문에 하부층의 써멀 버지트(thermal budget)를 증가시키는 문제점이 있었으며, 특히 하부전극으로 도핑된 폴리실리콘막을 적용할 경우에는 폴리실리콘 공핍 현상에 따른 캐패시턴스의 저하 문제가 따랐다.
이에 캐패시터의 상/하부전극 재료로서 금속을 적용하는 기술에 대한 연구가 진행 중에 있으며, 현재 양산 중인 DRAM에는 특히 티타늄나이트라이드(TiN)를 하부전극 재료로 사용하는 실린더형 캐패시터가 적용되고 있다.
도 1은 종래기술에 따라 실린더형 캐패시터의 하부전극이 형성된 DRAM의 단면도이다.
이하, 도 1을 참조하여 종래기술에 따른 실린더형 캐패시터 형성 공정을 설명한다.
종래의 실린더형 캐패시터 형성 공정은, 우선 실리콘 기판(10) 상에 소자분리막(11)을 형성하여 활성영역을 정의하고, 활성영역 표면에 게이트 산화막(13)을 성장시킨다.
다음으로, 게이트 산화막(13)이 형성된 전체 구조 상부에 게이트 전극용 전 도막(14) 및 하드마스크 질화막(15)을 증착하고, 게이트 전극용 마스크를 사용한 사진 및 식각 공정을 통해 게이트 전극 패턴을 형성한다.
이어서, 노출된 활성영역에 저농도 소오스/드레인 이온주입을 실시하고, 게이트 전극 패턴의 측벽에 스페이서 질화막(16)을 형성한 후, 고농도 소오스/드레인 이온주입을 실시한다. 소오스/드레인 이온주입 공정은 PMOS 트랜지스터 및 NMOS 트랜지스터 형성을 위해 별도의 마스크 공정을 거쳐 2번씩 실시하며, 도면부호 '12'는 소오스/드레인을 나타낸다.
계속하여, 전체 구조 상부에 층간절연막(17)을 증착하고, 비트라인 콘택 마스크를 사용한 사진 및 식각 공정을 통해 비트라인 콘택홀을 형성한 후, 비트라인 콘택 및 비트라인(18)을 형성한다.
다음으로, 전체 구조 상부에 층간절연막(19)을 증착하고, 하부전극 콘택 마스크를 사용한 사진 및 식각 공정을 통해 하부전극 콘택홀을 형성하고, 폴리실리콘막을 이용하여 하부전극 콘택 플러그(21)를 형성한다.
이어서, 전체 구조 상부에 식각정지막으로서 질화막(20)을 증착한 다음, 그 상부에 희생산화막(도시되지 않음)을 원하는 캐패시터 높이에 대응하는 두께로 증착하고, 하부전극용 마스크를 사용한 사진 및 식각 공정을 통해 하부전극이 형성될 영역의 희생산화막 및 질화막(20)을 선택적으로 제거한다.
계속하여, 전체 구조 표면을 따라 하부전극용 TiN막(22)을 증착하고, CMP 공정 또는 전면 에치백 공정을 통해 하부전극용 TiN막(22)을 단위 하부전극 별로 분리한 다음, 노출된 희생산화막을 습식 식각을 통해 제거한다.
이러한 과정을 통해 캐패시터의 하부전극이 형성되며, 이후 통상의 유전체 박막 증착 및 상부전극용 전도막 증착 공정 등을 실시하여 캐패시터 형성공정을 완료한다.
그런데, 전술한 캐패시터 형성 공정 중, 캐패시터의 하부전극 형성을 위한 희생산화막을 제거하기 위한 습식 식각 공정을 진행하는 과정에서, 식각용액으로 사용된 불산용액 또는 BOE 용액이 하부전극용 TiN막(22)의 미세 크랙을 통해 캐패시터 하부구조로 침투하는 현상이 유발되고 있다.
이와 같이 식각용액이 캐패시터 하부구조로 침투하게 되면, 하부의 층간절연막(17, 19)에 큰 보이드를 유발하여 소자의 전기적 특성을 열화시키고, 심할 경우 페일을 유발하여 수율을 떨어뜨리는 요인이 되고 있다.
본 발명은 상기과 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, TiN 하부전극을 구비한 실린더형 캐패시터 형성 공정 중 희생산화막 제거를 위한 습식 식각 공정에서의 하부 층간절연막의 손실을 방지할 수 있는 반도체 소자의 실린더형 캐패시터 형성방법을 제공하는데 그 목적이 있다.
상기의 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 소정의 하부층 공정을 마친 기판 상에 희생산화막을 형성하는 단계; 캐패시터 하부전극이 형성될 영역의 상기 희생산화막을 선택적으로 제거하는 단계; 상기 희생산화막이 선택적으로 제거된 전체구조 표면을 따라 캐패시터 하부전극용 티타늄나이트라이드막을 형성하는 단계; 상기 티타늄나이트라이드막이 형성된 전체구조 표면을 따라 고유전체 박막을 형성하는 단계; 상기 희생산화막 상부의 상기 고유전체 박막 및 상기 티타늄나이트라이드막을 제거하는 단계; 습식 식각 공정을 통해 상기 희생산화막을 제거하는 단계; 및 상기 희생산화막이 제거된 전체 구조 상부에 유전체 박막 및 상부전극용 전도막을 형성하는 단계를 포함하는 반도체 소자의 실린더형 캐패시터 형성방법이 제공된다.
바람직하게, 상기 고유전체 박막으로 하프늄산화막(HfO2), 알루미나(Al2O3 ), HfO2/Al2O3 적층막 중 선택된 어느 하나를 사용한다.
더우기, 상기 유전체 박막으로 하프늄산화막(HfO2), 알루미나(Al2O3), HfO2/Al2O3 적층막 중 선택된 어느 하나를 사용한다.
바람직하게, 상기 고유전체 박막과 상기 유전체 박막으로 동종의 박막을 사용한다.
본 발명에서는 하부전극용 TiN막 증착 직후 고유전체 박막을 증착한 상태에서 후속 공정을 진행한다. 하프늄산화막(HfO2), 알루미나(Al2O3) 등의 고유전체 박막은 대부분 산화막 식각용액(예컨대, BOE 용액, 불산 용액 등)에 대한 베리어 특성이 우수하기 때문에 캐패시터 희생산화막 제거를 위한 습식 식각시 하부전극용 TiN막을 통해 습식 식각용액이 침투하여 하부 층간절연막의 손실이 유발되는 것을 근본적으로 방지할 수 있다. 한편, 전술한 고유전체 박막은 이후 실린더 구조 전반에 걸쳐 증착되는 유전체 박막과 함께 캐패시터 유전체 박막을 이루게 된다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 실린더형 캐패시터 형성 공정을 나타낸 단면도이다.
본 실시예에 따른 실린더형 캐패시터 형성 공정은 우선, 도 2a에 도시된 바와 같이 실리콘 기판(30) 상에 소자분리막(31)을 형성하여 활성영역을 정의하고, 활성영역 표면에 게이트 산화막(33)을 성장시킨다.
다음으로, 게이트 산화막(33)이 형성된 전체 구조 상부에 게이트 전극용 전도막(34) 및 하드마스크 질화막(35)을 증착하고, 게이트 전극용 마스크를 사용한 사진 및 식각 공정을 통해 게이트 전극 패턴을 형성한다.
이어서, 노출된 활성영역에 저농도 소오스/드레인 이온주입을 실시하고, 게이트 전극 패턴의 측벽에 스페이서 질화막(36)을 형성한 후, 고농도 소오스/드레인 이온주입을 실시한다. 소오스/드레인 이온주입 공정은 PMOS 트랜지스터 및 NMOS 트랜지스터 형성을 위해 별도의 마스크 공정을 거쳐 2번씩 실시하며, 도면부호 '32'는 소오스/드레인을 나타낸다.
계속하여, 전체 구조 상부에 층간절연막(37)을 증착하고, 비트라인 콘택 마스크를 사용한 사진 및 식각 공정을 통해 비트라인 콘택홀을 형성한 후, 비트라인 콘택 및 비트라인(38)을 형성한다.
다음으로, 전체 구조 상부에 층간절연막(39)을 증착하고, 하부전극 콘택 마스크를 사용한 사진 및 식각 공정을 통해 하부전극 콘택홀을 형성하고, 폴리실리콘막을 이용하여 하부전극 콘택 플러그(47)를 형성한다.
이어서, 전체 구조 상부에 식각정지막으로서 질화막(40)을 증착하고, 그 상부에 희생산화막(41)을 원하는 캐패시터 높이에 대응하는 두께로 증착한 후, 하부전극용 마스크를 사용한 사진 및 식각 공정을 통해 하부전극이 형성될 영역의 희생산화막(41) 및 질화막(40)을 선택적으로 제거한다.
계속하여, Ti막 증착 및 열처리, 그리고 미반응 Ti막 제거 등의 과정을 통해 하부전극 콘택 프러그(47) 표면에 Ti 실리사이드막(42)을 형성한다.
다음으로, 도 2b에 도시된 바와 같이 전체 구조 표면을 따라 하부전극용 TiN막(43)을 증착하고, 다시 그 표면을 따라 고유전체 박막(44)을 증착한 다음, CMP 공정 또는 전면 에치백 공정을 통해 희생산화막(41) 상부의 하부전극용 TiN막(43) 및 고유전체 박막(44)을 제거하여 단위 하부전극을 정의한다. 여기서, 고유전체 박막(44)으로는 하프늄산화막(HfO2), 알루미나(Al2O3), HfO2/Al 2O3 적층막 등을 증착하는 것이 바람직하며, 증착법으로는 CVD법, PVD법, ALD법 등을 적용할 수 있다.
이어서, 도 2c에 도시된 바와 같이 노출된 희생산화막(41)을 습식 식각을 통 해 제거한 다음, 통상의 유전체 박막(45) 증착 및 상부전극용 전도막(46) 증착 공정 등을 실시하여 캐패시터 형성공정을 완료한다. 이때, 습식 식각은 BOE 용액 또는 불산 용액을 사용하여 실시하며, 유전체 박막(45)으로는 고유전체 박막(44)으로 사용된 하프늄산화막(HfO2), 알루미나(Al2O3), HfO2/Al 2O3 적층막 등을 증착하는 것이 바람직하며, 증착법으로는 CVD법, PVD법, ALD법 등을 적용할 수 있다.
상기와 같은 공정을 진행하여 TiN 하부전극을 구비한 실린더형 캐패시터를 형성하는 경우, 희생산화막(41)을 제거하기 위한 습식 식각 공정시 BOE 용액, 불산 용액과 같은 산화막 식각용액에 대한 베리어 특성이 우수한 고유전체 박막(44)이 식각방지막 역할을 수행하기 때문에 습식 식각에 따른 하부의 층간절연막(37, 39)의 손실을 방지할 수 있다. 한편, 고유전체 박막(44)은 이후에 증착된 유전체 박막(45)과 함께 캐패시터 유전체로서 작용하므로 고유전체 박막(44)과 유전체 박막(45)으로 가급적 동종의 박막을 적용하는 것이 바람직하다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서 소개한 하부전극용 TiN막 증착 이전의 기반 공정들은 소자의 종류 및 공정 선택에 따라 달라질 수 있다.
전술한 본 발명은 TiN 하부전극을 구비한 실린더형 캐패시터 형성 공정 중 희생절연막 제거를 위한 습식 식각 공정에서의 하부 층간절연막의 손실을 방지할 수 있으며, 이로 인하여 반도체 소자의 신뢰도 및 수율을 향상시키는 효과가 있다.

Claims (4)

  1. 소정의 하부층 공정을 마친 기판 상에 희생산화막을 형성하는 단계;
    캐패시터 하부전극이 형성될 영역의 상기 희생산화막을 선택적으로 제거하는 단계;
    상기 희생산화막이 선택적으로 제거된 전체구조 표면을 따라 캐패시터 하부전극용 티타늄나이트라이드막을 형성하는 단계;
    상기 티타늄나이트라이드막이 형성된 전체구조 표면을 따라 고유전체 박막을 형성하는 단계;
    상기 희생산화막 상부의 상기 고유전체 박막 및 상기 티타늄나이트라이드막을 제거하는 단계;
    습식 식각 공정을 통해 상기 희생산화막을 제거하는 단계; 및
    상기 희생산화막이 제거된 전체 구조 상부에 유전체 박막 및 상부전극용 전도막을 형성하는 단계
    를 포함하는 반도체 소자의 실린더형 캐패시터 형성방법.
  2. 제1항에 있어서,
    상기 고유전체 박막은 하프늄산화막(HfO2), 알루미나(Al2O3), HfO 2/Al2O3 적층 막 중 선택된 어느 하나인 것을 특징으로 하는 반도체 소자의 실린더형 캐패시터 형성방법.
  3. 제1항 또는 제2항에 있어서,
    상기 유전체 박막은 하프늄산화막(HfO2), 알루미나(Al2O3), HfO2 /Al2O3 적층막 중 선택된 어느 하나인 것을 특징으로 하는 반도체 소자의 실린더형 캐패시터 형성방법.
  4. 제3항에 있어서,
    상기 고유전체 박막과 상기 유전체 박막은 동종의 박막인 것을 특징으로 하는 반도체 소자의 실린더형 캐패시터 형성방법.
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