KR20050110945A - 플라즈마 디스플레이 패널과 그의 구동 방법 - Google Patents

플라즈마 디스플레이 패널과 그의 구동 방법 Download PDF

Info

Publication number
KR20050110945A
KR20050110945A KR1020040035920A KR20040035920A KR20050110945A KR 20050110945 A KR20050110945 A KR 20050110945A KR 1020040035920 A KR1020040035920 A KR 1020040035920A KR 20040035920 A KR20040035920 A KR 20040035920A KR 20050110945 A KR20050110945 A KR 20050110945A
Authority
KR
South Korea
Prior art keywords
voltage
electrode
group
display panel
plasma display
Prior art date
Application number
KR1020040035920A
Other languages
English (en)
Other versions
KR100551008B1 (ko
Inventor
김진성
채승훈
양진호
Original Assignee
삼성에스디아이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성에스디아이 주식회사 filed Critical 삼성에스디아이 주식회사
Priority to KR1020040035920A priority Critical patent/KR100551008B1/ko
Priority to US11/129,757 priority patent/US7545345B2/en
Priority to JP2005144346A priority patent/JP2005331952A/ja
Priority to CNB2005100710196A priority patent/CN100410986C/zh
Publication of KR20050110945A publication Critical patent/KR20050110945A/ko
Application granted granted Critical
Publication of KR100551008B1 publication Critical patent/KR100551008B1/ko

Links

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/28—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels
    • G09G3/288—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels using AC panels
    • G09G3/296—Driving circuits for producing the waveforms applied to the driving electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/28—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels
    • G09G3/288—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels using AC panels
    • G09G3/291—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels using AC panels controlling the gas discharge to control a cell condition, e.g. by means of specific pulse shapes
    • G09G3/292—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels using AC panels controlling the gas discharge to control a cell condition, e.g. by means of specific pulse shapes for reset discharge, priming discharge or erase discharge occurring in a phase other than addressing
    • G09G3/2927—Details of initialising
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0202—Addressing of scan or signal lines
    • G09G2310/0218—Addressing of scan or signal lines with collection of electrodes in groups for n-dimensional addressing
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/06—Details of flat display driving waveforms
    • G09G2310/066—Waveforms comprising a gently increasing or decreasing portion, e.g. ramp

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Control Of Gas Discharge Display Tubes (AREA)
  • Electronic Switches (AREA)

Abstract

본 발명은 플라즈마 디스플레이 패널과 그의 구동 방법에 관한 것이다. 본 발명에 따르면 Y 전극을 주사 순서에 따라 복수 개의 그룹으로 나누고 각 그룹별로 리셋 최종 전압을 다르게 설정한다. 이와 같이 하면 어드레싱 될 때의 모든 방전셀의 벽전하 상태가 거의 동일하기 때문에 어드레스 방전 효율을 높일 수 있다.

Description

플라즈마 디스플레이 패널과 그의 구동 방법{PLASMA DISPLAY PANEL AND DRIVING METHOD THEREOF}
본 발명은 플라즈마 디스플레이 패널(plasma display panel; PDP)과 그의 구동장치에 관한 것이다.
최근 평면 디스플레이 장치 중에서 PDP는 다른 디스플레이 장치에 비해 휘도 및 발광 효율이 높고 시야각이 넓다는 장점으로 인하여 평면 디스플레이 장치로서 각광을 받고 있다.
플라즈마 디스플레이 패널은 기체 방전에 의해 생성된 플라즈마를 이용하여 문자 또는 영상을 표시하는 평면 표시 장치로서, 그 크기에 따라 수십에서 수백 만개 이상의 화소가 매트릭스 형태로 배열되어 있다. 먼저 도 1 및 도 2를 참조하여 플라즈마 디스플레이 패널의 구조에 대하여 설명한다.
도 1은 플라즈마 디스플레이 패널의 일부 사시도이며, 도 2는 플라즈마 디스플레이 패널의 전극 배열도를 나타낸다.
도 1에 나타낸 바와 같이, 플라즈마 디스플레이 패널은 서로 마주보며 떨어져 있는 두 개의 유리 기판(1, 6)을 포함한다. 유리 기판(1) 위에는 주사 전극(4)과 유지 전극(5)이 쌍을 이루어 평행하게 형성되어 있으며, 주사 전극(4)과 유지 전극(5)은 유전체층(2) 및 보호막(3)으로 덮여 있다. 유리 기판(6) 위에는 복수의 어드레스 전극(8)이 형성되어 있으며, 어드레스 전극(8)은 절연체층(7)으로 덮여 있다. 어드레스 전극(8) 사이에 있는 절연체층(7) 위에는 어드레스 전극(8)과 격벽(9)이 형성되어 있다. 또한 절연체층(7)의 표면 및 격벽(9)의 양측면에 형광체(10)가 형성되어 있다. 유리 기판(1, 6)은 주사 전극(4)과 어드레스 전극(8) 및 유지 전극(5)과 어드레스 전극(8)이 직교하도록 방전 공간(11)을 사이에 두고 대향하여 배치되어 있다. 어드레스전극(8)과, 쌍을 이루는 주사 전극(4)과 유지 전극(5)과의 교차부에 있는 방전 공간(11)이 방전 셀(12)을 형성한다.
그리고 도 2에 나타낸 바와 같이, 플라즈마 디스플레이 패널의 전극은 n×m의 매트릭스 구조를 가지고 있다. 복수의 어드레스 전극(A1-Am)이 세로 방향으로 배열되어 있고 가로 방향으로 복수의 주사 전극(Y1-Yn) 및 유지 전극(X1-X n)이 쌍으로 배열되어 있다.
일반적으로 플라즈마 디스플레이 패널은 한 프레임이 복수의 서브필드로 나누어져 구동되며, 서브필드의 조합에 의해 계조가 표현된다. 일반적으로 각 서브필드는 리셋 기간, 어드레스 기간, 유지 기간으로 이루어진다.
리셋 기간은 이전의 유지방전으로 형성된 벽 전하를 소거하고 다음의 어드레스 방전을 안정적으로 수행하기 위해 벽 전하를 셋업(setup) 하는 역할을 한다. 어드레스 기간은 패널에서 켜지는 셀과 켜지지 않는 셀을 선택하여 켜지는 셀(어드레싱된 셀)에 벽 전하를 쌓아두는 동작을 수행하는 기간이다. 유지 기간은 어드레싱된 셀에 실제로 화상을 표시하기 위한 유지방전을 수행하는 기간이다.
이때, 벽전하란 각 전극에 가깝게 방전 셀의 벽(예를 들어, 유전체층)에 형성되어 전극에 축적되는 전하를 말한다. 이러한 벽전하는 실제로 전극 자체에 접촉되지는 않지만, 여기서는 벽전하가 전극에 "형성됨", "축적됨" 또는 "쌓임"과 같이 설명된다. 또한 벽전압은 벽전하에 의해서 방전 셀의 벽에 형성되는 전위차를 말한다.
도 3은 이러한 종래기술에 따른 구동 파형을 나타낸 도이다.
도 3에 도시된 바와 같이, 종래에는 리셋 기간 종료 시점에 주사 전극과 유지 전극간의 벽전압을 방전개시 전압과 근사한 값으로 유지한 채로 주사 전극의 전압을 전압(VscL)까지 하강시켰다. 그리고 어드레스 기간에 전압(VscL)을 저점으로 하고 전압(VscH)을 고점으로 하는 주사 펄스를 주사 전극에 순차적으로 인가하며, 이와 동시에 어드레스 전극에 데이터 펄스를 인가하여 어드레스 방전이 일어나도록 하였다.
한편, 어드레스 방전은 프라이밍 입자의 밀도와 방전 공간에 형성된 벽전압에 의하여 결정된다. 그런데 패널 상단에 위치한 주사전극은 리셋 기간 종료후 어드레스 방전이 일어나기까지의 시간이 짧기 때문에 어드레스 방전이 쉽게 일어날 수 있으며, 따라서 벽전압이 과도하게 형성되어 있으면 오방전이 발생할 우려가 있다. 반면에, 패널 하단쪽으로 갈수록 리셋 방전이 발생한 후 주사 펄스가 인가되는 시간이 그만큼 늦어지기 때문에 프라이밍 입자의 밀도도 하단으로 갈수록 점점 낮아지고 벽전압도 조금씩 붕괴되어 방전 공간상의 전압이 점점 낮아진다. 따라서 하단으로 갈수록 방전 지연시간이 길어지고 이로 인해 어드레스 마진이 감소되는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는 어드레스 구간에서 오방전을 방지하고 방전 마진을 향상시킬 수 있는 플라즈마 디스플레이 패널과 그의 구동장치를 제공하는 것이다.
이러한 과제를 해결하기 위한 본 발명의 특징에 따른 플라즈마 디스플레이 패널의 구동 방법은 복수의 제1 전극 및 제2 전극을 포함하는 플라즈마 디스플레이 패널의 구동방법으로서,
상기 복수의 제1 전극을 제1 그룹 및 제2 그룹을 포함하는 복수의 그룹으로 나누고,
리셋 기간에,
a) 상기 제1 전극의 전압을 제1 전압까지 점진적으로 감소시키는 단계; b) 상기 제1 그룹에 속한 제1 전극에 상기 제1 전압보다 높은 제2 전압을 인가하는 단계; c) 상기 제1 그룹을 제외한 나머지 그룹에 속한 제1 전극의 전압을 상기 제1 전압보다 낮은 제3 전압까지 점진적으로 감소시키는 단계; 및 d) 상기 제2 그룹에 속한 제1 전극에 상기 제3 전압보다 높은 제4 전압을 인가하는 단계를 포함한다.
또한, 어드레스 기간에,
상기 제1 그룹에 속한 제1 전극의 전압을 상기 제2 전압으로 유지한 상태에서 상기 제1 그룹에 속한 제1 전극에 순차적으로 스캔 펄스를 인가하고, 상기 제2 그룹에 속한 제1 전극의 전압을 상기 제4전압으로 유지한 상태에서 상기 제2 그룹에 속한 제1 전극에 순차적으로 스캔 펄스를 인가하며,
상기 제4 전압은 상기 제2 전압과 크기가 실질적으로 동일한 것이 바람직하다.
또한, 상기 복수의 그룹은 제3 그룹을 더 포함하며,
상기 리셋 기간 중 상기 d) 단계 이후에,
e) 상기 제1 및 제2 그룹을 제외한 나머지 그룹에 속한 제1 전극의 전압을 상기 제3 전압보다 낮은 제5 전압까지 점진적으로 감소시키는 단계; 및 f) 상기 제3 그룹에 속한 제1 전극에 상기 제5 전압보다 높은 제6 전압을 인가하는 단계를 더 포함할 수 있다.
이때, 상기 제1 전극의 전압을 램프 형태로 감소시키거나,
상기 제1 전극의 전압을 소정 전압만큼 낮추고 상기 제1 전극을 플로팅 시키는 동작을 반복하여 상기 제1 전극의 전압을 점진적으로 감소시킬 수 있다.
본 발명의 다른 특징에 따른 플라즈마 디스플레이 패널의 구동방법은 복수의 제1 전극 및 제2 전극을 포함하는 플라즈마 디스플레이 패널을 구동하는 방법으로서,
리셋 기간에,
상기 제1 전극의 전압을 점진적으로 감소시키는 단계; 상기 제1 전극의 전압이 감소하는 중에 상기 복수의 제1 전극 중 제1 그룹에 속하는 제1 전극에 비주사 전압을 인가하는 단계; 및 상기 제1 전극의 전압이 최종 전압까지 감소한 후에 상기 복수의 제1 전극 중 제2 그룹에 속하는 제1 전극에 비주사 전압을 인가하는 단계를 포함하며,
어드레스 기간에,
상기 복수의 제1 전극에 주사 전압을 선택적으로 인가하는 단계를 더 포함할 수 있다.
본 발명의 특징에 따른 플라즈마 디스플레이 패널은 복수의 제1 전극 및 제2 전극을 포함하는 패널; 상기 복수의 제1 전극에 각각 전기적으로 연결되어 제1단으로 공급되는 전압과 제2단으로 공급되는 전압을 상기 제1 전극에 선택적으로 인가하는 복수의 선택 회로; 및 상기 복수의 선택 회로의 제2단에 전기적으로 연결되어, 리셋 기간에 상기 제1 전극의 전압을 점진적으로 감소시키고 어드레스 기간에서 상기 복수의 선택 회로의 제2단을 통하여 상기 제1 전극에 주사 전압을 인가하는 구동 회로를 포함하며,
상기 리셋 기간에서 상기 제1 전극의 전압이 제1 전압까지 감소한 경우에 상기 복수의 제1 전극 중 제1 그룹에 속하는 제1 전극에 연결된 선택 회로의 제1단을 통하여 상기 제1 그룹의 제1 전극에 비주사 전압이 인가되며,
상기 리셋 기간에서 상기 제1 전극의 전압이 상기 제1 전압보다 낮은 제2 전압까지 감소한 경우에 상기 복수의 제1 전극 중 제2 그룹에 속하는 제1 전극에 연결된 선택 회로의 제1단을 통하여 상기 제2 그룹의 제1 전극에 비주사 전압이 인가된다.
상기 구동 회로는,
상기 선택회로의 제2단에 제1단이 전기적으로 연결되며 상기 주사 전압을 공급하는 전원에 제2단이 전기적으로 연결되는 트랜지스터를 포함하며,
상기 트랜지스터는 상기 리셋 기간에 상기 제1 전극의 전압이 램프 형태로 하강하도록 동작한다.
또한, 상기 구동회로는,
상기 트랜지스터의 제2단에 캐소드가 전기적으로 연결되고 상기 전원에 애노드가 전기적으로 연결되는 제너 다이오드; 및 상기 제너 다이오드와 병렬로 연결되는 스위치를 더 포함할 수 있으며,
상기 제너 다이오드의 항복전압은 상기 제1 전압과 상기 제2 전압의 차와 실질적으로 동일한 것이 바람직하다.
또한, 상기 구동회로는,
상기 리셋 기간에, 상기 스위치를 턴 오프하여 상기 제1 전극의 상기 제1 전압까지 감소시킨 후, 상기 스위치를 턴 온하여 상기 제1 전극의 전압을 상기 제2 전압까지 감소시킨다.
또한, 상기 구동 회로는,
상기 선택회로의 제2단에 제1단이 전기적으로 연결되며, 제어 단자에 턴 온시킬 수 있는 제1 레벨 및 상기 제1 레벨이 반전된 제2 레벨을 교대로 가지는 제어 신호가 인가되는 제1 트랜지스터; 상기 제1 트랜지스터의 제2단에 제1단이 전기적으로 연결되며 상기 주사 전압을 공급하는 전원에 제2단이 전기적으로 연결되어, 상기 제1 트랜지스터가 턴 온되는 경우에 상기 제1 전극으로부터 전하를 수신하는 커패시터; 및 상기 제어 신호의 제2 레벨에 응답하여 상기 커패시터에 충전된 전하가 방전되는 방전 경로를 포함할 수 있다.
상기 구동 회로는,
상기 커패시터에 병렬로 연결되는 제2 트랜지스터와,
상기 커패시터의 제2 단에 캐소드가 연결되고 상기 전원에 애노드가 전기적으로 연결되는 제너 다이오드를 더 포함할 수 있으며,
상기 리셋 기간에 상기 제2 트랜지스터를 턴 오프하여 상기 제1 전극의 전압을 상기 주사 전압보다 상기 제너 다이오드의 항복전압만큼 높은 전압까지 하강시키고, 어드레스 기간에 상기 제2 트랜지스터를 턴 온하여 상기 제1 전극에 상기 주사 전압을 인가한다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.
먼저, 본 발명의 실시예에 따른 플라즈마 디스플레이 패널에 대하여 도 4를 참고로 하여 상세하게 설명한다.
도 4는 본 발명의 실시예에 따른 플라즈마 디스플레이 패널 장치를 나타내는 도면이다.
도 4에 나타낸 바와 같이, 본 발명의 실시예에 따른 플라즈마 디스플레이 패널 장치는 플라즈마 패널(100), 어드레스 구동부(200), Y 전극 구동부(320), X 전극 구동부(340) 및 제어부(400)를 포함한다.
플라즈마 패널(100)은 열 방향으로 배열되어 있는 다수의 어드레스 전극(A1~Am), 행 방향으로 배열되어 있는 제1 전극(Y1~Yn)(이하, Y 전극이라고 함) 및 제2 전극(X1~Xn)(이하, X 전극이라고 함)을 포함한다.
어드레스 구동부(200)는 제어부(200)로부터 어드레스 구동 제어 신호(SA)를 수신하여 표시하고자 하는 방전 셀을 선택하기 위한 표시 데이터 신호를 각 어드레스 전극에 인가한다.
Y 전극 구동부(320) 및 X 전극 구동부(340)는 제어부(200)로부터 각각 Y 전극 구동신호(SY)와 X 전극 구동신호(SX)를 수신하여 X 전극과 Y전극에 인가한다.
제어부(400)는 외부로부터 영상신호를 수신하여, 어드레스 구동제어신호(SA), Y 전극 구동신호(SY) 및 X 전극 구동신호(SX)를 생성하여 각각 어드레스 구동부(200), Y 전극 구동부(320) 및 X 전극 구동부(340)에 전달한다.
도 5는 본 발명의 실시예에 따른 플라즈마 디스플레이 패널의 Y 전극에 인가되는 구동 파형도이다.
도 5에 도시된 바와 같이, 본 발명의 실시예에 따르면 Y 전극에 순차적으로 주사 전압을 인가할 때 Y 전극을 주사 순서에 따라 복수 개의 그룹으로 나누고 각 그룹별로 하강 리셋 최종 전압을 다르게 설정한다.
즉, 어드레스 기간 초기에 어드레싱 되는 주사 그룹은 어드레스 기간 후반에 어드레싱 되는 주사 그룹에 비해서 상대적으로 방전을 일으키기 쉬운 상태이다. 따라서 벽전압을 과도하게 형성하면 오방전이 발생할 우려가 있기 때문에 벽전압을 상대적으로 적게 형성하는 것이 방전 안정성을 확보할 수 있다. 그러므로 하강 리셋 최종 전압을 낮게 설정하여 리셋 기간에 벽전하를 많이 소거한다.
반면에, 어드레스 기간 후반에 어드레싱 되는 주사 그룹은 리셋 기간 종료 후 어드레싱 되기까지 소요되는 시간이 길기 때문에 프라이밍 입자의 밀도도 낮아지고 벽전압도 조금씩 붕괴되어 방전 공간상의 전압이 낮아진다. 따라서 이를 고려하여 하강 리셋 최종 전압을 높게 설정하여 리셋 기간에 벽전하를 적게 소거한다.
도 5에서는 Y 전극을 순차적으로 주사할 경우 주사 방향으로 3개의 그룹(제1, 제2, 제3 주사 그룹)으로 나눈 경우에 대하여 도시하였다.
도 5를 보면, 패널 상단에 위치한 제1 주사 그룹(Y11, Y12, …)은 하강 리셋 최종 전압(Vnf1)을 주사 펄스 저점 전압(VscL)과 동일하게 설정하고, 패널 중간에 위치한 제2 주사 그룹(Y21, Y22, …)은 하강 리셋 최종 전압(Vnf2)을 주사 펄스 저점 전압(VscL)보다 조금 높게 설정하며, 패널 하단에 위치한 제3 주사 그룹(Y31, Y32, …)은 하강 리셋 최종 전압(Vnf3)을 전압(Vnf2)보다 더 높게 설정한다. 이와 같이, Y 전극을 N개의 주사 그룹으로 나눌 경우에는 제1 주사 그룹에서 제N 주사 그룹으로 갈수록 하강 리셋 최종 전압(Vnf)을 조금씩 높여주어 리셋 기간에 벽전하가 소거되는 양을 점점 줄인다.
도 6 내지 도 8은 본 발명의 제1 내지 제3 실시예에 따른 구동 파형을 구현하기 위한 Y 전극 구동부를 도시한 것이다. 이때, 제1 주사 그룹의 하강 리셋 최종 전압(Vnf1)과 주사 펄스의 저점 전압(VscL)이 같다고 가정한다.
일반적으로 Y 전극 구동부에는 어드레스 기간에서 Y 전극을 순차적으로 선택할 수 있도록 각각의 Y 전극에 선택 회로(610)가 IC 형태로 연결되어 있다. 도 6 내지 도 8 및 도 10에서는 설명의 편의상 제1 내지 제3 주사 그룹에 각각에 속하는 하나의 Y 전극(Y11, Y21, Y31)과 각각의 Y 전극에 연결된 선택 회로(610-1,610-2,610-3)만 도시하였으며, Y 전극과 인접한 X 전극에 의해 형성되는 용량성 부하를 패널 커패시터(Cp)로 도시하였다. 그리고 Y 전극에는 유지 전극 구동 회로(도시하지 않음)가 연결되어 있으며 편의상 접지로 표시하였다.
도 6을 보면, 본 발명의 제1 실시예에 따른 Y 전극 구동부는 선택 회로(610-1,2,3), 하강 파형 공급부(620) 및 상승/유지방전 파형 공급부(630)를 포함한다.
각각의 선택 회로(610)는 두 트랜지스터(Ysch, Yscl)를 포함하며, 트랜지스터(Ysch, Yscl)에는 각각 소스에서 드레인 방향으로 바디 다이오드가 형성된다. 트랜지스터(Ysch)의 소스와 트랜지스터(Yscl)의 드레인은 패널 커패시터(Cp)의 Y 전극(Y11, Y21, Y31)에 연결되어 있다. 또한, 트랜지스터(Ysch)의 드레인과 트랜지스터(Yscl)의 소스 사이에는 상승/유지방전 파형 공급부(630)가 연결되어 있으며, 트랜지스터(Yscl)의 소스에는 하강 파형 공급부(620)가 연결되어 있다.
상승/유지방전 파형 공급부(630)는 상승 리셋 기간 동안 상승 파형을 Y 전극에 공급하며, 일반적인 램프 형태의 상승 전압을 공급하는 회로 등이 사용될 수 있다. 또한, 유지 기간 동안 Y 전극에 유지방전 파형을 공급한다.
하강 파형 공급부(620)는 하강 리셋 기간에 서서히 하강하는 램프 파형을 Y 전극에 공급하도록 동작하는 트랜지스터(Yfr)를 포함한다. 도 6에서는 트랜지스터(Ysch, Yscl, Yfr)를 n채널 전계 효과 트랜지스터로 도시하였지만, 아래에서 설명하는 트랜지스터(Yfr)의 기능과 동일 또는 유사한 기능을 하는 다른 스위칭 소자를 트랜지스터(Yfr) 대신 사용할 수 있다. 트랜지스터(Yfr)의 하나의 주 단자인 드레인은 상승/유지방전 파형 공급부(630)에 연결되어 있으며, 다른 하나의 주 단자인 소스는 전압(VscL)을 공급하는 전원에 연결되어 있다.
다음, 본 발명의 제1 실시예에 따른 Y 전극 구동부를 통하여 하강 리셋 기간에 각 주사 그룹에 하강 파형을 공급하는 방법에 대해서 설명한다.
먼저, 트랜지스터(Yfr)를 턴 온 하여 Y 전극(Y11, Y21, Y31)의 전압을 제3 주사 그룹의 리셋 최종 전압(Vnf3)까지 서서히 하강시킨다. 이때 각 선택회로(610-1,2,3)의 트랜지스터(Yscl)는 턴 온 된 상태이다. Y 전극의 전압(Y11, Y21, Y31)이 전압(Vnf3)까지 하강하면 트랜지스터(Yfr)를 턴 오프 하여 Y 전극의 전압을 플로팅 시키고, 소정 시간 경과 후에 제3 주사 그룹의 Y 전극(Y31)에 연결된 선택회로(610-3)의 트랜지스터(Yscl)를 턴 오프하고 트랜지스터(Ysch)를 턴 온 하며, 트랜지스터(Yfr)를 턴 온 한다. 그러면 선택회로(610-3)에 연결된 Y 전극(Y31)에는 트랜지스터(Ysch)를 통하여 도 5와 같이 주사 펄스의 고점 전압(VscH)이 인가된다. 이때 제1 및 제2 주사 그룹의 Y 전극(Y11,Y21)에 연결된 선택회로(610-1,2)의 트랜지스터(Yscl)는 턴 온 상태를 유지하므로 Y 전극(Y11, Y21)의 전압은 전압(Vnf3)에서부터 다시 서서히 하강한다. 또한, 제3 주사 그룹의 Y 전극(Y31)에 연결된 선택회로(610-3)의 트랜지스터(Ysch)도 턴 온 상태를 유지하므로 Y 전극(Y31)의 전압은 전압(VscH)으로 유지된다.
다음, Y 전극(Y11, Y21)의 전압이 전압(Vnf3)에서부터 서서히 하강하여 제2 주사 그룹의 리셋 최종 전압(Vnf2)에 도달하면 트랜지스터(Yfr)를 턴 오프 하여 Y 전극(Y11, Y21)의 전압을 플로팅 시키고, 소정 시간 경과 후에 제2 주사 그룹의 Y 전극(Y21)에 연결된 선택회로(610-2)의 트랜지스터(Yscl)를 턴 오프하고 트랜지스터(Ysch)를 턴 온 하며 트랜지스터(Yfr)를 턴 온 한다. 그러면 선택회로(610-2)에 연결된 Y 전극(Y21)에는 트랜지스터(Ysch)를 통하여 도 5와 같이 주사 펄스의 고점 전압(VscH)이 인가된다. 이때 제1 주사 그룹의 Y 전극(Y11)에 연결된 선택회로(610-1)의 트랜지스터(Yscl)는 턴 온 상태를 유지하므로 Y 전극(Y11)의 전압은 전압(Vnf2)에서부터 다시 서서히 하강한다. 또한, 제2 및 제3 주사 그룹의 Y 전극(Y21, Y31)에 연결된 선택회로(610-2,3)의 트랜지스터(Ysch)도 턴 온 상태를 유지하므로 Y 전극(Y21, Y31)의 전압은 계속 전압(VscH)으로 유지된다.
이후, 다시 트랜지스터(Yfr)를 턴 온하여 Y 전극(Y11)의 전압을 서서히 하강시키며 Y 전극(Y11)의 전압이 제1 주사 그룹의 리셋 최종 전압(Vnf1=VscL)에 도달하면 제1 주사 그룹의 Y 전극(Y11)에 연결된 선택회로(610-1)의 트랜지스터(Yscl)를 턴 오프하고 트랜지스터(Ysch)를 턴 온 한다. 그러면 Y 전극(Y11)에 전압(VscH)이 공급되며, 선택회로(610-2,3)의 트랜지스터(Ysch)도 턴 온 되어 있으므로 Y 전극(Y21, Y31)의 전압도 계속 전압(VscH)으로 유지된 상태이다.
이와 같이 본 발명의 제1 실시예에 따르면 하강 리셋 기간에 패널 하단측에 위치한 주사 그룹부터 패널 상단측 주사 그룹까지 순차적으로 선택회로 하이 사이드에 연결된 트랜지스터(Ysch)를 턴 온 하여 전압(VscH)을 공급함으로써 더 이상 하강 리셋 파형이 공급되지 않도록 한다. 따라서, 각 주사 그룹의 리셋 최종 전압을 달리 할 수 있으며, 이러한 리셋 최종 전압에 따라 각 조사 그룹에 속한 방전셀의 벽전하 상태가 달라진다.
한편, 도 7을 보면, 본 발명의 제2 실시예에 따른 하강 파형 공급부(620)는 도 6의 하강 파형 공급부(620)에 비해 트랜지스터(Yfr)와 전압(VscL)을 공급하는 전원 사이에 전기적으로 연결된 제너 다이오드(Dnf) 및 제너 다이오드(Dnf)에 병렬 연결되는 트랜지스터(Ynf)를 더 포함한다. 제너 다이오드(Dnf)의 캐소드는 트랜지스터(Yfr)의 소스에 연결되고 제너 다이오드(Dnf)의 애노드는 전압(VscL)을 공급하는 전원에 연결되어 있다. 그리고 제너 다이오드(Dnf)의 항복 전압(Vz)은 제1 주사 그룹의 리셋 최종 전압(Vnf1)과 제3 주사 그룹의 리셋 최종 전압(Vnf3)의 차에 해당하는 전압(Vnf1-Vnf3)으로 가정한다. 이와 같은 회로에서, 하강 기간 초기에 트랜지스터(Yfr)를 턴 온 하고 트랜지스터(Ynf)를 턴 오프 하면 제너 다이오드(Dnf)에 의해 트랜지스터(Yfr)의 소스에 걸리는 전압은 실질적으로 Vnf3 전압이 되고 따라서 Y 전극의 전압이 전압(Vnf3)까지 서서히 하강한다. 이와 같이 제너 다이오드(Dnf)를 이용하면 전압(Vnf3)을 더욱 안정적으로 공급할 수 있다.
다음, Y 전극의 전압이 전압(Vnf3)까지 하강하면 제3 주사 그룹에 연결된 선택회로(610-3)의 트랜지스터(Ysch)를 먼저 턴 온 하여 Y 전극(Y31)의 전압을 전압(VscH)으로 유지한다.
다음, 트랜지스터(Yfr, Ynf)를 턴 온하여 Y 전극(Y11,Y21)의 전압을 전압(Vnf2)까지 낮춘 다음 트랜지스터(Yfr)를 턴 오프하고 제2 주사 그룹에 연결된 선택회로(610-2)의 트랜지스터(Ysch)를 턴 온 하여 Y 전극(Y21)의 전압을 전압(VscH)으로 유지한다.
다시 트랜지스터(Yfr, Ynf)를 턴 온하여 Y 전극(Y11)의 전압을 전압(Vnf1=VscL)까지 낮춘 후 트랜지스터(Yfr)를 턴 오프하고 제1 주사 그룹에 연결된 선택회로(610-1)의 트랜지스터(Ysch)를 턴 온 하여 Y 전극(Y31)의 전압을 전압(VscH)으로 유지한다.
한편, 본 발명의 제1 및 제2 실시예에서는 하강 리셋 기간에서 Y 전극의 전압이 램프 형태로 하강하는 것으로 설명하였지만, 이와는 달리 Y 전극의 전압을 일정 전압만큼 하강시킨 후 Y 전극을 일정 기간 동안 플로팅하는 형태를 반복해서 Y 전극의 전압을 서서히 하강시킬 수도 있다.
즉, Y 전극에 인가되는 전압을 일정량만큼 감소시킨 후, 일정기간동안 Y 전극에 공급되는 전압을 차단하여 Y 전극을 플로팅시킨다. 그리고 Y 전극의 전압을 일정량만큼 감소시키고 Y 전극을 일정 기간 플로팅시키는 동작을 반복한다. 이 동작을 반복하는 중에 X 전극의 전압과 Y 전극의 전압 사이의 전압차가 방전 개시 전압 이상이 되면, X 전극과 Y 전극 사이에서는 방전이 일어난다. 그리고 X 전극과 Y 전극 사이에서 방전이 개시된 후 Y 전극이 플로팅 상태로 되면, 외부 전원으로부터 유입되는 전하가 없으므로 Y 전극의 전압이 벽 전하의 양에 따라 변하게 된다. 따라서 벽 전하의 변하량이 곧바로 방전 공간(방전 셀) 내부 전압을 감소시키게 되어 적은 양의 벽 전하 변화만으로도 방전이 소멸하게 된다. 그리고 방전 공간 내부의 전압이 감소하는 경우에는 유지 전극은 Ve 전압으로 고정되어 있으므로 플로팅되어 있는 주사 전극의 전압이 일정 전압만큼 증가한다. 이와 같이, Y 전극의 전압의 감소에 의해 방전이 일어나면 X 전극 및 Y 전극에 형성되어 있던 벽 전하가 줄어들면서 방전 공간 내부의 전압이 급격히 감소하여 방전 공간 내부에 강한 방전 소멸이 발생한다. 그리고 나서, 다시 Y 전극의 전압을 감소시켜 방전을 형성시킨 후 Y 전극을 플로팅하면, 앞서와 마찬가지로 벽 전하가 줄어드는 동시에 방전 공간 내부에 강한 방전 소멸이 발생한다. 그리고 이와 같이 Y 전극 전압을 감소시키고 Y 전극을 플로팅시키는 동작이 소정 횟수만큼 반복되면, X 전극 및 Y 전극에 원하는 양의 벽 전하가 형성된다.
아래에서는 이러한 형태의 파형을 공급하는 회로 및 방법에 대해서 도 8 내지 도 10을 참조하여 상세하게 설명한다.
도 8을 보면, 본 발명의 제3 실시예에 따른 Y 전극 구동부의 하강 파형 공급부(620)는 하강 리셋 기간에 하강 파형을 Y 전극에 공급하며, 트랜지스터(Yfr, Yrc), 커패시터(Cd), 저항(R1), 다이오드(D1) 및 제어 신호 전압원(Vg)을 포함한다. 커패시터(Cd), 저항(R1), 다이오드(D1) 및 제어 신호 전압원(Vg)이 트랜지스터(Yfr)를 구동하는 구동부로 동작하며, 이 구동부의 동작에 의해 주사 전극의 전압이 서서히 하강할 수 있다.
도 8에서는 트랜지스터(Yfr, Yrc)를 n채널 전계 효과 트랜지스터로 도시하였지만, 아래에서 설명하는 트랜지스터(Yfr, Yrc)의 기능과 동일 또는 유사한 기능을 하는 다른 스위칭 소자를 트랜지스터(Yfr, Yrc) 대신 사용할 수 있다. 트랜지스터(Yfr)의 하나의 주 단자인 드레인은 패널 커패시터(Cp)의 제1단인 Y 전극에 연결되고 다른 하나의 주 단자인 소스가 커패시터(Cd)의 제1단에 연결되어 있다. 커패시터(Cd)의 제2단은 접지단(0)에 연결되어 있다. 제어 신호 전압원(Vg)은 트랜지스터(Yfr)의 제어 단자인 게이트와 접지단(0) 사이에 연결되어 트랜지스터(Yfr)에 제어 신호(Sg)를 공급한다.
그리고 다이오드(D1)와 저항(R1)은 커패시터(Cd)의 제1단과 제어 신호 전압원(Vg) 사이에 연결되어 커패시터(Cd)가 방전될 수 있는 방전 경로를 형성한다. 트랜지스터(Yrc)의 하나의 주 단자인 드레인은 커패시터(Cd)의 제1단에 연결되고 다른 주 단자인 소스는 커패시터(Cd)의 제2단인 접지단(0)에 연결되어 있다. 즉, 트랜지스터(Yrc)는 커패시터(Cd)에 병렬로 연결되어 있다.
다음, 도 9를 참조하여 도 8의 구동 회로의 동작에 대하여 상세하게 설명한다. 설명의 편의상 도 8의 파형에서는 방전이 일어나지 않은 것으로 가정하고 설명한다. 만약 방전이 일어난다면 도 8의 파형은 플로팅 기간에서 Vp 전압이 증가하는 형태로 주어질 것이다. 그리고 트랜지스터(Yrc)는 턴 오프 되어 있는 것으로 가정한다.
도 8에 나타낸 바와 같이, 게이트 전압원(Vg)에서 공급되는 제어 신호(Sg)는 트랜지스터(Yfr)를 턴 온 시키기 위한 하이 레벨 전압과 트랜지스터(Yfr)를 턴 오프 시키기 위한 로우 레벨 전압을 교대로 가진다.
먼저, 하이 레벨의 제어 신호(Sg)에 의해 트랜지스터(Yfr)가 턴 온되면 패널 커패시터(Cp)에 축적되어 있는 전하가 커패시터(Cd)로 이동하게 된다. 커패시터(Cd)에 전하가 축적되면 커패시터(Cd)의 제1단 전압이 상승하게 되어 트랜지스터(Yfr)의 소스 전압이 상승하게 된다. 그런데 커패시터(Cd)의 제2단을 기준으로 할 때, 트랜지스터(Yfr)의 게이트 전압은 트랜지스터(Yfr)를 턴 온 할 때의 전압으로 유지되는 반면, 커패시터(Cd)의 제1단 전압이 상승하므로 트랜지스터(Yfr)의 소스 전압이 상대적으로 증가하게 된다. 이때, 트랜지스터(Yfr)의 소스 전압이 일정 전압까지 상승하게 되면, 트랜지스터(Yfr)의 게이트-소스 전압이 트랜지스터(Yfr)의 문턱 전압(Vt)보다 작아져서 트랜지스터(Yfr)는 턴 오프 된다.
즉, 제어 신호의 하이 레벨 전압과 트랜지스터(Yfr)의 소스 전압의 차이가 트랜지스터(Yfr)의 문턱 전압(Vt)보다 작아질 때 트랜지스터(Yfr)가 턴 오프 된다. 이와 같이 트랜지스터(Yfr)가 턴 오프 되면 패널 커패시터(Cp)에 공급되는 전압이 차단되므로 패널 커패시터(Cp)는 플로팅 상태로 된다. 이때, 패널 커패시터(Cp)에서 커패시터(Cd)로의 전하 이동은 순간적으로 이루어지기 때문에 패널 커패시터(Cp)의 전압은 순간적으로 일정량만큼 하강한다. 즉, 제어 신호(Sg)의 레벨 제어로 패널 커패시터(Cp)를 플로팅 시키는 것보다 빨리 플로팅 시킬 수 있다. 그리고 제어 신호(Sg)가 로우 레벨로 되는 경우에도 트랜지스터(Yfr)는 계속 턴 오프 되어 있으므로 플로팅 기간(Tf)을 전압인가 기간보다 길게 할 수 있다.
다음, 제어 신호가 로우 레벨로 되면 커패시터(Cd)의 제1단 전압이 게이트 전압원(Vg) 전압보다 더 높으므로 커패시터(Cd), 다이오드(D1), 저항(R1) 및 게이트 전압원(Vg)의 경로를 통해 커패시터(Cd)는 방전하게 된다.
다음, 제어 신호가 다시 하이 레벨로 되면 트랜지스터(Yfr)가 턴 온 되어 패널 커패시터(Cp)에서 커패시터(Cd)로 전하가 이동하게 된다. 커패시터(Cd)에 ΔQi만큼의 전하가 축적되어 있으면 트랜지스터(Yfr)가 턴 오프 되므로, 패널 커패시터(Cp)에서 ΔQd만큼의 전하가 다시 커패시터(Cd)로 이동하면 트랜지스터(Yfr)는 턴 오프 된다.
또한, 패널 커패시터(Cp)에서 ΔVp만큼의 전압이 감소하면 커패시터(Cd)의 전압이 증가하여 트랜지스터(Yfr)는 턴 오프 된다. 그리고 제어 신호(Sg)가 로우 레벨로 되면 트랜지스터(Yfr)가 턴 오프 된 상태에서 커패시터(Cd)는 방전하게 된다. 즉, 제어 신호(Sg)의 하이 레벨에 응답하여 패널 커패시터(Cp)의 전압이 하강하는 동작과 커패시터(Cd)의 전압 상승에 따라 패널 커패시터(Cp)가 플로팅되는 동작이 계속 반복되게 된다. 따라서 전극의 전압을 하강시키고 전극을 플로팅시키는 동작이 반복되는 파형을 생성할 수 있다.
다음, 도 8의 하강 파형 공급부(620)에서 트랜지스터(Yrc)의 동작에 대해서 설명한다. 도 8의 구동 회로에서 패널 커패시터(Cp)의 전압이 일정 전압 이하로 감소하면 패널 커패시터(Cp)에서 커패시터(Cd)로 이동되는 전하가 줄어들어 커패시터(Cd)의 전압이 (Vcc-Vt)보다 작아진다. 그러면 트랜지스터(Yfr)는 커패시터(Cd)의 전압에 의해서는 턴 오프 되지 않아서 플로팅 기간이 짧아질 수 있다. 또한 커패시터(Cd)에 충전된 전압이 (Vcc-Vt) 전압보다 작아지면 커패시터(Cd)에서 방전되는 전압도 감소한다. 그러면 트랜지스터(Yfr)가 턴 온 되어 패널 커패시터(Cp)에서 커패시터(Cd)로 이동되는 전하량이 감소한다. 이와 같이 도 8의 하강 파형 공급부(620)에서는 하강 파형의 후반부로 갈수록 전압이 감소하는 폭이 줄어들어 원하는 전압까지 감소하는 데 시간이 많이 걸릴 수 있다.
이와 같이 패널 커패시터(Cp)의 전압이 일정 전압 이하로 감소하여 패널 커패시터(Cp)에서 커패시터(Cd)로 이동되는 전하량이 감소하는 경우에, 트랜지스터(Yrc)의 제어 단자인 게이트에 트랜지스터(Yrc)를 턴 온 시킬 수 있는 신호를 인가한다. 그러면 트랜지스터(Yrc)가 턴 온 되어 커패시터(Cd)의 전압이 트랜지스터(Yrc)를 통하여 접지 전압으로 방전된다. 따라서 커패시터(Cd)의 전압이 충분히 방전된 후 트랜지스터(Yfr)가 턴 온 되므로 패널 커패시터(Cp)의 전압을 빠르게 감소시킬 수 있다.
다음, 하강 리셋 기간에 각 주사 그룹에 하강 파형을 공급하는 방법에 대해서 설명한다.
먼저, 트랜지스터(Yfr)와 트랜지스터(Yrc)를 턴 온 하여 Y 전극(Y11, Y21, Y31)의 전압을 제3 주사 그룹의 리셋 최종 전압(Vnf3)까지 서서히 하강시킨다. 이때 각 선택회로(610-1,2,3)의 트랜지스터(Yscl)는 턴 온 된 상태이다. Y 전극의 전압(Y11, Y21, Y31)이 전압(Vnf3)까지 하강하면 트랜지스터(Yfr)를 턴 오프 하여 Y 전극의 전압을 플로팅 시키고, 소정 시간 경과 후에 제3 주사 그룹의 Y 전극(Y31)에 연결된 선택회로(610-3)의 트랜지스터(Yscl)를 턴 오프하고 트랜지스터(Ysch)를 턴 온 하며, 트랜지스터(Yfr)를 턴 온 한다. 그러면 선택회로(610-3)에 연결된 Y 전극(Y31)에는 트랜지스터(Ysch)를 통하여 도 5와 같이 주사 펄스의 고점 전압(VscH)이 인가된다. 이때 제1 및 제2 주사 그룹의 Y 전극(Y11,Y21)에 연결된 선택회로(610-1,2)의 트랜지스터(Yscl)는 턴 온 상태를 유지하므로 Y 전극(Y11, Y21)의 전압은 전압(Vnf3)에서부터 다시 서서히 하강한다. 또한, 제3 주사 그룹의 Y 전극(Y31)에 연결된 선택회로(610-3)의 트랜지스터(Ysch)도 턴 온 상태를 유지하므로 Y 전극(Y31)의 전압은 전압(VscH)으로 유지된다.
다음, Y 전극(Y11, Y21)의 전압이 전압(Vnf3)에서부터 서서히 하강하여 제2 주사 그룹의 리셋 최종 전압(Vnf2)에 도달하면 트랜지스터(Yfr)를 턴 오프 하여 Y 전극(Y11, Y21)의 전압을 플로팅 시키고, 소정 시간 경과 후에 제2 주사 그룹의 Y 전극(Y21)에 연결된 선택회로(610-2)의 트랜지스터(Yscl)를 턴 오프하고 트랜지스터(Ysch)를 턴 온 하며 트랜지스터(Yfr)를 턴 온 한다. 그러면 선택회로(610-2)에 연결된 Y 전극(Y21)에는 트랜지스터(Ysch)를 통하여 도 5와 같이 주사 펄스의 고점 전압(VscH)이 인가된다. 이때 제1 주사 그룹의 Y 전극(Y11)에 연결된 선택회로(610-1)의 트랜지스터(Yscl)는 턴 온 상태를 유지하므로 Y 전극(Y11)의 전압은 전압(Vnf2)에서부터 다시 서서히 하강한다. 또한, 제2 및 제3 주사 그룹의 Y 전극(Y21, Y31)에 연결된 선택회로(610-2,3)의 트랜지스터(Ysch)도 턴 온 상태를 유지하므로 Y 전극(Y21, Y31)의 전압은 계속 전압(VscH)으로 유지된다.
이후, 다시 트랜지스터(Yfr)를 턴 온하여 Y 전극(Y11)의 전압을 서서히 하강시키며 Y 전극(Y11)의 전압이 제1 주사 그룹의 리셋 최종 전압(Vnf1=VscL)에 도달하면 제1 주사 그룹의 Y 전극(Y11)에 연결된 선택회로(610-1)의 트랜지스터(Yscl)를 턴 오프하고 트랜지스터(Ysch)를 턴 온 한다. 그러면 Y 전극(Y11)에 전압(VscH)이 공급되며, 선택회로(610-2,3)의 트랜지스터(Ysch)도 턴 온 되어 있으므로 Y 전극(Y21, Y31)의 전압도 계속 전압(VscH)으로 유지된 상태이다.
한편, 본 발명의 제3 실시예에서는 제1 주사 그룹의 하강 리셋 최종 전압(Vnf1)과 주사 펄스 저점 전압(VscL)이 같은 경우에 대하여 설명하였지만, 이와는 달리 제1 주사 그룹의 하강 리셋 최종 전압(Vnf1)과 주사 펄스 저점 전압(VscL)을 다르게 설정할 수도 있다.
도 10은 이러한 본 발명의 제4 실시예에 따른 Y 전극 구동부를 도시한 것이며, 도 11은 도 10의 회로에 의해 Y 전극에 공급되는 파형을 도시한 것이다.
도 10을 보면, 본 발명의 제3 실시예에 따른 하강 파형 공급부(620)는 도 8의 하강 파형 공급부(620)에 비해 제너 다이오드(Dnf)를 더 포함하며, 커패시터(Cd)의 제2단이 제너 다이오드(Dnf)의 캐소드에 연결되고 제너 다이오드(Dnf)의 애노드는 전압(VscL)을 공급하는 전원에 연결되어 있다. 그리고 제너 다이오드(Dnf)의 항복 전압(Vz)은 제3 주사 그룹의 리셋 최종 전압(Vnf3)과 주사 펄스 저점 전압(VscL)의 차에 해당하는 전압(Vnf3-VscL)이다.
이와 같은 회로에서, 하강 리셋 기간동안 트랜지스터(Yrc)는 계속 오프 상태를 유지하며, 본 발명의 제2 실시예와 동일한 동작을 통해 Y 전극에 하강 리셋 파형을 인가한다.
Y 전극(Y11)의 전압이 제1 주사 그룹의 리셋 최종 전압(Vnf1)에 도달하고 하강 리셋 기간이 종료되면 트랜지스터(Yrc)를 턴 온한다. 그러면 트랜지스터(Yfr)-트랜지스터(Yrc)의 경로가 형성되므로 어드레스 기간에는 이 경로를 통하여 도 11에 도시한 바와 같이 Y 전극에 전압(Vnf1)보다 낮은 전압(VscL)을 주사 펄스로 인가할 수 있다.
한편, 본 발명의 제1 내지 제4 실시예에서는 단일 전원(VscL)과 트랜지스터(Yfr)를 이용하여 각 그룹별 리셋 최종 전압을 달리 하였으나, 이와는 달리 각 그룹별 리셋 최종 전압을 공급하는 별도의 전원을 사용할 수도 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명은 이에 한정되는 것은 아니며, 그 외의 다양한 변경이나 변형이 가능하다.
이상에서 설명한 바와 같이 본 발명에 의하면, Y 전극을 주사 순서에 따라 복수 개의 그룹으로 나누고 각 그룹별로 리셋 최종 전압을 다르게 설정하여 어드레스 기간에 각 그룹이 어드레싱 될 때의 벽전하 상태를 동일하게 함으로써 어드레스 방전 효율을 높일 수 있다.
도 1은 플라즈마 디스플레이 패널의 일부 사시도이다.
도 2는 플라즈마 디스플레이 패널의 전극 배열도이다.
도 3은 종래 기술에 따른 플라즈마 디스플레이 패널의 구동 파형도이다.
도 4는 본 발명의 실시예에 따른 플라즈마 디스플레이 패널 장치를 나타내는 도이다.
도 5는 본 발명의 실시예에 따른 플라즈마 디스플레이 패널에 인가되는 구동 파형도이다.
도 6은 본 발명의 제1 실시예에 따른 Y 전극 구동부를 도시한 도면이다.
도 7은 본 발명의 제2 실시예에 따른 Y 전극 구동부를 도시한 도면이다.
도 8은 본 발명의 제3 실시예에 따른 Y 전극 구동부를 도시한 도면이다.
도 9는 도 8의 구동 회로에 의한 구동 파형도이다.
도 10은 본 발명의 제4 실시예에 따른 Y 전극 구동부를 도시한 도면이다.
도 11은 도 10의 구동 회로에 의한 구동 파형도이다.

Claims (17)

  1. 복수의 제1 전극 및 제2 전극을 포함하는 플라즈마 디스플레이 패널의 구동방법에 있어서,
    상기 복수의 제1 전극을 제1 그룹 및 제2 그룹을 포함하는 복수의 그룹으로 나누고,
    리셋 기간에,
    a) 상기 제1 전극의 전압을 제1 전압까지 점진적으로 감소시키는 단계;
    b) 상기 제1 그룹에 속한 제1 전극에 상기 제1 전압보다 높은 제2 전압을 인가하는 단계;
    c) 상기 제1 그룹을 제외한 나머지 그룹에 속한 제1 전극의 전압을 상기 제1 전압보다 낮은 제3 전압까지 점진적으로 감소시키는 단계; 및
    d) 상기 제2 그룹에 속한 제1 전극에 상기 제3 전압보다 높은 제4 전압을 인가하는 단계
    를 포함하는 플라즈마 디스플레이 패널의 구동방법.
  2. 제1항에 있어서,
    어드레스 기간에,
    상기 제1 그룹에 속한 제1 전극의 전압을 상기 제2 전압으로 유지한 상태에서 상기 제1 그룹에 속한 제1 전극에 순차적으로 스캔 펄스를 인가하고, 상기 제2 그룹에 속한 제1 전극의 전압을 상기 제4전압으로 유지한 상태에서 상기 제2 그룹에 속한 제1 전극에 순차적으로 스캔 펄스를 인가하는
    플라즈마 디스플레이 패널의 구동방법.
  3. 제1항 또는 제2항에 있어서,
    상기 제4 전압은 상기 제2 전압과 크기가 실질적으로 동일한
    플라즈마 디스플레이 패널의 구동방법.
  4. 제1항에 있어서,
    상기 복수의 그룹은 제3 그룹을 더 포함하며,
    상기 리셋 기간 중 상기 d) 단계 이후에,
    e) 상기 제1 및 제2 그룹을 제외한 나머지 그룹에 속한 제1 전극의 전압을 상기 제3 전압보다 낮은 제5 전압까지 점진적으로 감소시키는 단계; 및
    f) 상기 제3 그룹에 속한 제1 전극에 상기 제5 전압보다 높은 제6 전압을 인가하는 단계
    를 포함하는 플라즈마 디스플레이 패널의 구동방법.
  5. 제1항 또는 제4항에 있어서,
    상기 제1 전극의 전압을 램프 형태로 감소시키는
    플라즈마 디스플레이 패널의 구동방법.
  6. 제1항 또는 제4항에 있어서,
    상기 제1 전극의 전압을 소정 전압만큼 낮추고 상기 제1 전극을 플로팅 시키는 동작을 반복하여 상기 제1 전극의 전압을 점진적으로 감소시키는
    플라즈마 디스플레이 패널의 구동방법.
  7. 복수의 제1 전극 및 제2 전극을 포함하는 플라즈마 표시 패널을 구동하는 방법에 있어서,
    리셋 기간에,
    상기 제1 전극의 전압을 점진적으로 감소시키는 단계;
    상기 제1 전극의 전압이 감소하는 중에 상기 복수의 제1 전극 중 제1 그룹에 속하는 제1 전극에 비주사 전압을 인가하는 단계; 및
    상기 제1 전극의 전압이 최종 전압까지 감소한 후에 상기 복수의 제1 전극 중 제2 그룹에 속하는 제1 전극에 비주사 전압을 인가하는 단계
    를 포함하는 플라즈마 디스플레이 패널의 구동 방법.
  8. 제7항에 있어서,
    어드레스 기간에,
    상기 복수의 제1 전극에 주사 전압을 선택적으로 인가하는 단계
    를 더 포함하는 플라즈마 디스플레이 패널의 구동 방법.
  9. 복수의 제1 전극 및 제2 전극을 포함하는 패널;
    상기 복수의 제1 전극에 각각 전기적으로 연결되어 제1단으로 공급되는 전압과 제2단으로 공급되는 전압을 상기 제1 전극에 선택적으로 인가하는 복수의 선택 회로; 및
    상기 복수의 선택 회로의 제2단에 전기적으로 연결되어, 리셋 기간에 상기 제1 전극의 전압을 점진적으로 감소시키고 어드레스 기간에서 상기 복수의 선택 회로의 제2단을 통하여 상기 제1 전극에 주사 전압을 인가하는 구동 회로를 포함하며,
    상기 리셋 기간에서 상기 제1 전극의 전압이 제1 전압까지 감소한 경우에 상기 복수의 제1 전극 중 제1 그룹에 속하는 제1 전극에 연결된 선택 회로의 제1단을 통하여 상기 제1 그룹의 제1 전극에 비주사 전압이 인가되며,
    상기 리셋 기간에서 상기 제1 전극의 전압이 상기 제1 전압보다 낮은 제2 전압까지 감소한 경우에 상기 복수의 제1 전극 중 제2 그룹에 속하는 제1 전극에 연결된 선택 회로의 제1단을 통하여 상기 제2 그룹의 제1 전극에 비주사 전압이 인가되는
    플라즈마 디스플레이 패널.
  10. 제9항에 있어서,
    상기 구동 회로는,
    상기 선택회로의 제2단에 제1단이 전기적으로 연결되며 상기 주사 전압을 공급하는 전원에 제2단이 전기적으로 연결되는 트랜지스터를 포함하며,
    상기 트랜지스터는 상기 리셋 기간에 상기 제1 전극의 전압이 램프 형태로 하강하도록 동작하는
    플라즈마 디스플레이 패널.
  11. 제10항에 있어서,
    상기 구동회로는,
    상기 트랜지스터의 제2단에 캐소드가 전기적으로 연결되고 상기 전원에 애노드가 전기적으로 연결되는 제너 다이오드; 및
    상기 제너 다이오드와 병렬로 연결되는 스위치
    를 더 포함하는 플라즈마 디스플레이 패널.
  12. 제11항에 있어서,
    상기 제너 다이오드의 항복전압은 상기 제1 전압과 상기 제2 전압의 차와 실질적으로 동일한
    플라즈마 디스플레이 패널.
  13. 제11항 또는 제12항에 있어서,
    상기 구동회로는,
    상기 리셋 기간에, 상기 스위치를 턴 오프하여 상기 제1 전극의 상기 제1 전압까지 감소시킨 후, 상기 스위치를 턴 온하여 상기 제1 전극의 전압을 상기 제2 전압까지 감소시키는
    플라즈마 디스플레이 패널.
  14. 제9항에 있어서,
    상기 구동 회로는,
    상기 선택회로의 제2단에 제1단이 전기적으로 연결되며, 제어 단자에 턴 온시킬 수 있는 제1 레벨 및 상기 제1 레벨이 반전된 제2 레벨을 교대로 가지는 제어 신호가 인가되는 제1 트랜지스터;
    상기 제1 트랜지스터의 제2단에 제1단이 전기적으로 연결되며 상기 주사 전압을 공급하는 전원에 제2단이 전기적으로 연결되어, 상기 제1 트랜지스터가 턴 온되는 경우에 상기 제1 전극으로부터 전하를 수신하는 커패시터; 및
    상기 제어 신호의 제2 레벨에 응답하여 상기 커패시터에 충전된 전하가 방전되는 방전 경로
    를 포함하는 플라즈마 디스플레이 패널.
  15. 제14항에 있어서,
    상기 구동 회로는,
    상기 커패시터에 병렬로 연결되는 제2 트랜지스터
    를 더 포함하는 플라즈마 디스플레이 패널.
  16. 제15항에 있어서,
    상기 구동 회로는,
    상기 커패시터의 제2 단에 캐소드가 연결되고 상기 전원에 애노드가 전기적으로 연결되는 제너 다이오드
    를 더 포함하는 플라즈마 디스플레이 패널.
  17. 제16항에 있어서,
    상기 구동 회로는,
    상기 리셋 기간에 상기 제2 트랜지스터를 턴 오프하여 상기 제1 전극의 전압을 상기 주사 전압보다 상기 제너 다이오드의 항복전압만큼 높은 전압까지 하강시키고, 어드레스 기간에 상기 제2 트랜지스터를 턴 온하여 상기 제1 전극에 상기 주사 전압을 인가하는
    플라즈마 디스플레이 패널.
KR1020040035920A 2004-05-20 2004-05-20 플라즈마 디스플레이 패널과 그의 구동 방법 KR100551008B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020040035920A KR100551008B1 (ko) 2004-05-20 2004-05-20 플라즈마 디스플레이 패널과 그의 구동 방법
US11/129,757 US7545345B2 (en) 2004-05-20 2005-05-13 Plasma display panel and driving method thereof
JP2005144346A JP2005331952A (ja) 2004-05-20 2005-05-17 プラズマディスプレイパネル及びその駆動方法
CNB2005100710196A CN100410986C (zh) 2004-05-20 2005-05-20 等离子显示面板及其驱动方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040035920A KR100551008B1 (ko) 2004-05-20 2004-05-20 플라즈마 디스플레이 패널과 그의 구동 방법

Publications (2)

Publication Number Publication Date
KR20050110945A true KR20050110945A (ko) 2005-11-24
KR100551008B1 KR100551008B1 (ko) 2006-02-13

Family

ID=35476322

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040035920A KR100551008B1 (ko) 2004-05-20 2004-05-20 플라즈마 디스플레이 패널과 그의 구동 방법

Country Status (4)

Country Link
US (1) US7545345B2 (ko)
JP (1) JP2005331952A (ko)
KR (1) KR100551008B1 (ko)
CN (1) CN100410986C (ko)

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100649723B1 (ko) * 2004-12-01 2006-11-27 엘지전자 주식회사 플라즈마 디스플레이 패널의 구동 방법
KR100738223B1 (ko) 2005-08-30 2007-07-12 엘지전자 주식회사 플라즈마 디스플레이 장치 및 그의 구동 방법
KR100774947B1 (ko) * 2006-04-24 2007-11-09 엘지전자 주식회사 플라즈마 디스플레이 장치 및 그의 구동방법
KR100786491B1 (ko) * 2007-01-02 2007-12-18 삼성에스디아이 주식회사 플라즈마 표시 패널의 구동장치 및 이를 구비한 플라즈마표시장치
KR100839422B1 (ko) * 2007-01-12 2008-06-19 삼성에스디아이 주식회사 플라즈마 표시 장치 및 그 구동 장치
WO2009057865A1 (en) * 2007-11-01 2009-05-07 Lg Electronics Inc. Method of driving plasma display panel and plasma display apparatus employing the same
WO2009057859A1 (en) * 2007-11-01 2009-05-07 Lg Electronics Inc. Plasma display apparatus and method of driving plasma display panel
WO2009057858A1 (en) * 2007-11-01 2009-05-07 Lg Electronics Inc. Method of driving plasma display panel and plasma display apparatus thereof
WO2009057861A1 (en) * 2007-11-01 2009-05-07 Lg Electronics Inc. Plasma display apparatus
KR100895333B1 (ko) * 2007-11-01 2009-05-07 엘지전자 주식회사 플라즈마 디스플레이 패널의 구동 방법 및 그를 이용한플라즈마 디스플레이 장치
US8044886B2 (en) 2007-11-01 2011-10-25 Lg Electronics Inc. Method of driving plasma display panel and plasma display apparatus thereof

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7737916B2 (en) * 2005-08-30 2010-06-15 Lg Electronics Inc. Plasma display apparatus and driving method thereof to yield a stable address discharge
KR100692812B1 (ko) * 2005-09-06 2007-03-14 엘지전자 주식회사 플라즈마 표시장치 및 그 구동방법
KR100727300B1 (ko) * 2005-09-09 2007-06-12 엘지전자 주식회사 플라즈마 디스플레이 장치 및 그의 구동 방법
KR100775841B1 (ko) * 2006-05-12 2007-11-13 엘지전자 주식회사 플라즈마 디스플레이 패널의 구동장치
JP4828602B2 (ja) * 2006-05-30 2011-11-30 日立プラズマディスプレイ株式会社 プラズマディスプレイ装置及びプラズマディスプレイパネルの駆動方法
KR100830977B1 (ko) * 2006-09-11 2008-05-20 삼성에스디아이 주식회사 플라즈마 표시 장치 및 그 전압 발생기
KR20080048893A (ko) * 2006-11-29 2008-06-03 엘지전자 주식회사 플라즈마 디스플레이 장치
KR100823490B1 (ko) 2007-01-19 2008-04-21 삼성에스디아이 주식회사 플라즈마 표시 장치 및 그 구동 방법
KR100879287B1 (ko) * 2007-08-02 2009-01-16 삼성에스디아이 주식회사 플라즈마 표시 장치 및 그 전압 생성기
KR100870329B1 (ko) * 2007-08-08 2008-11-25 삼성에스디아이 주식회사 플라즈마 표시 장치 및 그의 구동방법
KR101109842B1 (ko) * 2007-08-08 2012-03-13 파나소닉 주식회사 플라즈마 디스플레이 패널의 구동 장치, 구동 방법 및 플라즈마 디스플레이 장치
WO2009031273A1 (ja) * 2007-09-03 2009-03-12 Panasonic Corporation プラズマディスプレイパネル装置およびプラズマディスプレイパネルの駆動方法
KR100884537B1 (ko) * 2007-10-04 2009-02-18 삼성에스디아이 주식회사 플라즈마 표시 장치 및 그 구동 방법
KR20090035196A (ko) * 2007-10-05 2009-04-09 엘지전자 주식회사 플라즈마 디스플레이 장치
KR20090063847A (ko) * 2007-12-14 2009-06-18 삼성에스디아이 주식회사 플라즈마 디스플레이 장치 및 이의 구동 방법
US20100265219A1 (en) * 2007-12-25 2010-10-21 Panasonic Corporation Driving device and driving method of plasma display panel and plasma display apparatus
CN102402938A (zh) * 2011-12-29 2012-04-04 四川虹欧显示器件有限公司 等离子显示屏的扫描方法和装置

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2737697B2 (ja) 1995-05-26 1998-04-08 日本電気株式会社 ガス放電表示パネルの駆動方法
JPH1165516A (ja) 1997-08-18 1999-03-09 Hitachi Ltd プラズマディスプレイパネルの駆動方法および駆動装置
JPH11242460A (ja) 1998-02-25 1999-09-07 Pioneer Electron Corp プラズマディスプレイパネルの駆動方法
JP2000132140A (ja) 1998-10-22 2000-05-12 Mitsubishi Electric Corp 表示装置
JP3576036B2 (ja) 1999-01-22 2004-10-13 パイオニア株式会社 プラズマディスプレイパネルの駆動方法
KR100286947B1 (ko) * 1999-03-31 2001-04-16 김순택 플라즈마 표시 패널의 어드레싱 방법
JP3455141B2 (ja) 1999-06-29 2003-10-14 富士通株式会社 プラズマディスプレイパネルの駆動方法
JP2001013912A (ja) 1999-06-30 2001-01-19 Fujitsu Ltd 容量性負荷の駆動方法及び駆動回路
JP2001184023A (ja) 1999-10-13 2001-07-06 Matsushita Electric Ind Co Ltd 表示装置およびその駆動方法
JP4357107B2 (ja) 2000-10-05 2009-11-04 日立プラズマディスプレイ株式会社 プラズマディスプレイの駆動方法
JP2002215089A (ja) 2001-01-19 2002-07-31 Fujitsu Hitachi Plasma Display Ltd 平面表示装置の駆動装置および駆動方法
JP4656742B2 (ja) 2001-02-27 2011-03-23 パナソニック株式会社 プラズマディスプレイパネルの駆動方法
JP3529737B2 (ja) 2001-03-19 2004-05-24 富士通株式会社 プラズマディスプレイパネルの駆動方法および表示装置
JP2002351395A (ja) 2001-05-30 2002-12-06 Matsushita Electric Ind Co Ltd プラズマディスプレイパネルの駆動方法
JP4749601B2 (ja) 2001-06-04 2011-08-17 パナソニック株式会社 プラズマディスプレイパネルの駆動方法およびプラズマディスプレイ装置
DE10224181B4 (de) 2001-06-04 2010-02-04 Samsung SDI Co., Ltd., Suwon Verfahren zum Rücksetzen einer Plasmaanzeige
JP4269133B2 (ja) 2001-06-29 2009-05-27 株式会社日立プラズマパテントライセンシング Ａｃ型ｐｄｐの駆動装置および表示装置
KR100438908B1 (ko) * 2001-08-13 2004-07-03 엘지전자 주식회사 플라즈마 디스플레이 패널의 구동방법
KR100420022B1 (ko) 2001-09-25 2004-02-25 삼성에스디아이 주식회사 어드레스 전위 가변의 플라즈마 디스플레이 패널 구동방법
JP2003345292A (ja) * 2002-05-24 2003-12-03 Fujitsu Hitachi Plasma Display Ltd プラズマディスプレイパネルの駆動方法
JP2004029185A (ja) 2002-06-24 2004-01-29 Matsushita Electric Ind Co Ltd プラズマディスプレイ装置
KR100458581B1 (ko) * 2002-07-26 2004-12-03 삼성에스디아이 주식회사 플라즈마 디스플레이 패널의 구동 장치 및 그 방법
JP4291025B2 (ja) 2003-03-31 2009-07-08 篠田プラズマ株式会社 表示装置の駆動回路
KR100502351B1 (ko) * 2003-05-16 2005-07-20 삼성에스디아이 주식회사 어드레스-디스플레이 혼합 구동 방법을 수행하는 플라즈마디스플레이 패널의 구동 장치

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100649723B1 (ko) * 2004-12-01 2006-11-27 엘지전자 주식회사 플라즈마 디스플레이 패널의 구동 방법
KR100738223B1 (ko) 2005-08-30 2007-07-12 엘지전자 주식회사 플라즈마 디스플레이 장치 및 그의 구동 방법
KR100774947B1 (ko) * 2006-04-24 2007-11-09 엘지전자 주식회사 플라즈마 디스플레이 장치 및 그의 구동방법
KR100786491B1 (ko) * 2007-01-02 2007-12-18 삼성에스디아이 주식회사 플라즈마 표시 패널의 구동장치 및 이를 구비한 플라즈마표시장치
KR100839422B1 (ko) * 2007-01-12 2008-06-19 삼성에스디아이 주식회사 플라즈마 표시 장치 및 그 구동 장치
WO2009057865A1 (en) * 2007-11-01 2009-05-07 Lg Electronics Inc. Method of driving plasma display panel and plasma display apparatus employing the same
WO2009057859A1 (en) * 2007-11-01 2009-05-07 Lg Electronics Inc. Plasma display apparatus and method of driving plasma display panel
WO2009057858A1 (en) * 2007-11-01 2009-05-07 Lg Electronics Inc. Method of driving plasma display panel and plasma display apparatus thereof
WO2009057861A1 (en) * 2007-11-01 2009-05-07 Lg Electronics Inc. Plasma display apparatus
KR100895333B1 (ko) * 2007-11-01 2009-05-07 엘지전자 주식회사 플라즈마 디스플레이 패널의 구동 방법 및 그를 이용한플라즈마 디스플레이 장치
US8044886B2 (en) 2007-11-01 2011-10-25 Lg Electronics Inc. Method of driving plasma display panel and plasma display apparatus thereof

Also Published As

Publication number Publication date
JP2005331952A (ja) 2005-12-02
CN100410986C (zh) 2008-08-13
CN1700274A (zh) 2005-11-23
US20050280024A1 (en) 2005-12-22
US7545345B2 (en) 2009-06-09
KR100551008B1 (ko) 2006-02-13

Similar Documents

Publication Publication Date Title
KR100551008B1 (ko) 플라즈마 디스플레이 패널과 그의 구동 방법
US7511707B2 (en) Method and circuit for driving a plasma display panel and a plasma display device
US7479952B2 (en) Apparatus and method for driving plasma display panel
JP2005309397A (ja) プラズマディスプレイパネル、プラズマディスプレイ装置及びプラズマディスプレイパネルの駆動方法
KR100578816B1 (ko) 플라즈마 표시 장치와 그의 구동방법
US8111211B2 (en) Plasma display comprising at least first and second groups of electrodes and driving method thereof
JP4118866B2 (ja) プラズマディスプレイパネルの駆動装置及び駆動方法並びにプラズマディスプレイパネル
JP2005157309A (ja) プラズマディスプレイパネルの駆動方法及び駆動装置
KR100590112B1 (ko) 플라즈마 표시 장치 및 그 구동 방법
US8159418B2 (en) Plasma display and driving method thereof
KR100561340B1 (ko) 플라즈마 디스플레이 패널의 구동 장치 및 구동 방법
KR100578938B1 (ko) 플라즈마 표시 장치 및 그 구동 방법
US20080259069A1 (en) Plasma display device and driving method thereof
US8154475B2 (en) Plasma display and driving method thereof
KR100515337B1 (ko) 플라즈마 디스플레이 패널의 구동 장치 및 구동 방법
KR100508953B1 (ko) 플라즈마 디스플레이 패널과 그의 구동 장치
KR100536224B1 (ko) 플라즈마 디스플레이 패널 및 그의 구동 방법
KR100508950B1 (ko) 플라즈마 디스플레이 패널의 구동 방법 및 플라즈마 표시장치
KR100589378B1 (ko) 플라즈마 디스플레이 패널의 구동 장치 및 구동 방법과플라즈마 표시 장치
KR100529084B1 (ko) 플라즈마 디스플레이 패널과 그의 구동방법
KR100637513B1 (ko) 플라즈마 표시 장치 및 그 구동 방법
KR100529083B1 (ko) 플라즈마 디스플레이 패널과 그의 구동 장치
KR100627410B1 (ko) 플라즈마 표시 장치 및 그 구동 방법
KR100627370B1 (ko) 플라즈마 표시 장치 및 그 구동 방법
KR20060040050A (ko) 플라즈마 표시 장치와 그의 구동 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20090128

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee