KR101109842B1 - 플라즈마 디스플레이 패널의 구동 장치, 구동 방법 및 플라즈마 디스플레이 장치 - Google Patents
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Abstract
제 1 SF의 초기화 기간에 있어서, 제 1 주사 전극군에 속하는 주사 전극에는, 제 1 전위(Vsus)로부터 제 2 전위(-Vad+Vset2)로 하강하는 제 1 램프 파형(L2)이 인가된다. 한편, 제 2 주사 전극군에 속하는 주사 전극에는, 상기 제 1 전위(Vsus)보다 높은 제 3 전위(Vsus+Vscn)로부터 상기 제 2 전위(-Vad+Vset2)보다 높은 제 4 전위(-Vad+Vscn)로 하강하는 제 2 램프 파형(L3)이 인가된다. 또한, 상기 제 1 SF의 기입 기간에 있어서는, 상기 제 1 주사 전극군에 속하는 주사 전극에 주사 펄스(Pa)가 순서대로 인가된 후에, 상기 제 2 주사 전극군에 속하는 주사 전극에 상기 제 2 전위(-Vad+Vset2)로 하강하는 제 3 램프 파형(L4) 및 주사 펄스(Pa)가 순서대로 인가된다.
Description
본 발명은 플라즈마 디스플레이 패널의 구동 장치 및 구동 방법 및 그것을 이용한 플라즈마 디스플레이 장치에 관한 것이다.
플라즈마 디스플레이 패널(이하, 「패널」이라고 약기함)로서 대표적인 교류 면방전형 패널은 대향 배치된 전면판과 배면판의 사이에 다수의 방전셀을 구비한다.
전면판은 전면 유리 기판, 복수의 표시 전극, 유전체층 및 보호층에 의해 구성된다. 각 표시 전극은 한 쌍의 주사 전극 및 유지 전극으로 이루어진다. 복수의 표시 전극은 전면 유리 기판상에 서로 평행하게 형성되고, 그들의 표시 전극을 덮도록 유전체층 및 보호층이 형성되어 있다.
배면판은 배면 유리 기판, 복수의 데이터 전극, 유전체층, 복수의 격벽 및 형광체층에 의해 구성된다. 배면 유리 기판상에 복수의 데이터 전극이 평행하게 형성되고, 그들을 덮도록 유전체층이 형성되어 있다. 그 유전체층 상에 데이터 전극과 평행하게 복수의 격벽이 각각 형성되고, 유전체층의 표면과 격벽의 측면에 R(적), G(녹) 및 B(청)의 형광체층이 형성되어 있다.
그리고, 표시 전극과 데이터 전극이 입체교차하도록 전면판과 배면판이 대향 배치되어 밀봉되고, 내부의 방전 공간에는 방전 가스가 봉입되어 있다. 표시 전극과 데이터 전극이 대향하는 부분에 방전셀이 형성된다.
이러한 구성을 갖는 패널에 있어서, 각 방전셀내에서 가스 방전에 의해 자외선이 발생하고, 그 자외선에 의해 R, G 및 B의 형광체가 여기되어 발광한다. 그것에 의해, 컬러 표시가 행해진다.
패널을 구동하는 방법으로서는 서브필드법이 사용되고 있다(예컨대, 특허문헌 1 참조). 서브필드법에서는, 1 필드 기간이 복수의 서브필드로 분할되고, 각각의 서브필드에서 각 방전셀을 발광 또는 비발광시키는 것에 의해 계조 표시가 행해진다. 각 서브필드는 초기화 기간, 기입 기간 및 유지 기간을 갖는다.
초기화 기간에 있어서는, 각 주사 전극에 초기화 펄스가 인가되고, 각 방전셀에서 초기화 방전이 행해진다. 그것에 의하여, 각 방전셀에 있어서, 계속되는 기입 동작을 위해 필요한 벽전하가 형성된다.
기입 기간에서는, 주사 전극에 순차적으로 주사 펄스를 인가하고, 또한, 데이터 전극에는 표시해야 할 화상 신호에 대응한 기입 펄스를 인가한다. 그것에 의하여, 주사 전극과 데이터 전극의 사이에서 선택적으로 기입 방전이 발생하고, 선택적인 벽전하 형성이 행해진다.
계속되는 유지 기간에서는, 표시시켜야 할 휘도에 따른 소정의 횟수의 유지 펄스를 주사 전극과 유지 전극의 사이에 인가한다. 그것에 의하여, 기입 방전에 의한 벽전하 형성이 행해진 방전셀에서 선택적으로 방전이 일어나고, 그 방전셀이 발광한다.
복수의 주사 전극은 주사 전극 구동 회로에 의해 구동되고, 복수의 유지 전극은 유지 전극 구동 회로에 의해 구동되고, 복수의 데이터 전극은 데이터 전극 구동 회로에 의해 구동된다.
[특허문헌 1] 일본 특허 공개 제2006-18298호 공보
그런데, 상술한 바와 같이, 기입 기간에 있어서는, 복수의 주사 전극에 주사 펄스가 순차적으로 인가된다. 따라서, 복수의 방전셀 중 주사 펄스가 인가되는 순서가 느린 방전셀에 있어서는, 초기화 펄스가 인가되고 나서 주사 펄스가 인가되는 까지의 사이의 시간이 길어진다.
여기서, 초기화 방전에 의해서 방전셀에 형성된 벽전하는, 다른 방전셀에 기입 방전을 발생시키기 위해서 데이터 전극에 인가되는 기입 펄스의 영향을 받아 서서히 감소한다. 그 때문에, 주사 펄스가 인가되는 순서가 느린 방전셀에 있어서는, 그 방전셀에 주사 펄스 및 기입 펄스가 인가될 때까지 벽전하가 감소하여, 기입 방전의 방전 불량이 발생하는 경우가 있다.
본 발명의 목적은, 기입 방전의 방전 불량을 방지할 수 있는 플라즈마 디스플레이 패널의 구동 장치 및 구동 방법 및 그것을 이용한 플라즈마 디스플레이 장치를 제공하는 것이다.
(1) 본 발명의 한 국면에 따르는 플라즈마 디스플레이 패널의 구동 장치는, 복수의 제 1 및 제 2 주사 전극, 복수의 유지 전극 및 복수의 데이터 전극의 교차부에 각각 방전셀을 갖는 플라즈마 디스플레이 패널을, 1 필드 기간이 복수의 서브필드를 포함하는 서브필드법으로 구동하는 구동 장치로서, 복수의 서브필드 중 적어도 하나의 서브필드의 초기화 기간에 있어서 초기화 방전을 위해 제 1 전위로부터 제 2 전위로 하강하는 제 1 램프 파형을 복수의 제 1 주사 전극에 인가하고, 상기 적어도 하나의 서브필드의 기입 기간에 있어서 복수의 제 1 주사 전극에 순서대로 주사 펄스를 인가하는 제 1 회로와, 상기 적어도 하나의 서브필드의 초기화 기간에 있어서 제 1 전위보다 높은 제 3 전위로부터 제 2 전위보다 높은 제 4 전위로 하강하는 제 2 램프 파형을 복수의 제 2 주사 전극에 인가하고, 상기 적어도 하나의 서브필드의 기입 기간에 있어서 복수의 제 1 주사 전극으로의 주사 펄스의 인가후에 복수의 제 2 주사 전극에 순서대로 주사 펄스를 인가하는 제 2 회로를 구비한 것이다.
이 플라즈마 디스플레이 패널의 구동 장치에 의하면, 복수의 서브필드 중 적어도 하나의 서브필드의 초기화 기간에 있어서, 제 1 회로에 의해 복수의 제 1 주사 전극에 제 1 전위로부터 제 2 전위로 하강하는 제 1 램프 파형이 인가된다. 그것에 의하여, 제 1 주사 전극 상의 방전셀에 미약한 초기화 방전이 발생하고, 그 방전셀의 벽전하의 양이 감소한다. 그 결과, 제 1 주사 전극 상의 방전셀에 있어서의 벽전하의 양을 기입 동작에 적합한 상태로 할 수 있다.
또, 제 2 회로에 의해 복수의 제 2 주사 전극에 제 3 전위로부터 제 4 전위로 하강하는 제 2 램프 파형이 인가된다. 여기서, 제 2 램프 파형의 제 3 전위는 제 1 램프 파형의 제 1 전위보다 높고, 제 2 램프 파형의 제 4 전위는 제 1 램프 파형의 제 2 전위보다 높다. 그 때문에, 제 2 램프 파형의 인가시에 제 2 주사 전극 상의 방전셀에 있어서의 벽전하의 감소가 억제된다. 그것에 의하여, 초기화 기간의 종료시에 제 2 주사 전극 상의 방전셀에 있어서 충분한 양의 벽전하를 남길 수 있다.
이어서, 상기 적어도 하나의 서브필드의 기입 기간에 있어서, 제 1 회로에 의해 복수의 제 1 주사 전극에 순서대로 주사 펄스가 인가된다. 그것에 의하여, 제 1 주사 전극 상의 선택된 방전셀에 있어서 기입 방전을 발생시킬 수 있다. 또한, 복수의 제 1 주사 전극으로의 주사 펄스의 인가후에, 제 2 회로에 의해 복수의 제 2 주사 전극에 순서대로 주사 펄스가 인가된다. 그것에 의하여, 제 2 주사 전극 상의 선택된 방전셀에 있어서 기입 방전을 발생시킬 수 있다.
이 경우, 상기한 바와 같이 초기화 기간 종료시에, 제 2 주사 전극 상의 방전셀에는 충분한 양의 전하가 남겨져 있다. 따라서, 제 1 주사 전극에 주사 펄스가 인가되어 있는 사이에 제 2 주사 전극 상의 방전셀의 벽전하가 감소하더라도, 제 2 주사 전극으로의 주사 펄스의 인가시에 제 2 주사 전극 상의 방전셀에 있어서의 벽전하의 양을 기입 동작에 적합한 상태로 할 수 있다. 그 결과, 기입 기간에 있어서 제 2 주사 전극 상의 방전셀에 기입 방전의 방전 불량이 발생하는 것을 방지할 수 있다.
또한, 이 경우, 기입 기간(주사 펄스가 인가되는 기간을 제외함)에 있어서 제 2 주사 전극의 전위를 낮게 하는 것에 의해 제 2 주사 전극 상의 방전셀의 벽전하가 감소하더라도, 제 2 주사 전극 상의 방전셀에 충분한 양의 전하를 남길 수 있다. 따라서, 기입 기간에 있어서의 제 2 주사 전극의 전위를 낮게 하면서, 기입 방전 및 유지 방전을 확실히 발생시킬 수 있다. 그 결과, 플라즈마 디스플레이 패널의 구동 비용을 저감하면서 구동 성능을 향상시키는 것이 가능해진다.
(2) 제 2 회로는, 상기 적어도 하나의 서브필드의 기입 기간에 있어서 복수의 제 1 주사 전극으로의 주사 펄스의 인가후에 복수의 제 2 주사 전극으로의 주사 펄스의 인가전에, 초기화 방전을 위해 제 5 전위로부터 제 6 전위로 하강하는 제 3 램프 파형을 복수의 제 2 주사 전극에 인가할 수도 있다.
이 경우, 제 3 램프 파형의 인가에 의해, 제 2 주사 전극 상의 방전셀에 미약한 초기화 방전이 발생한다. 그것에 의하여, 제 2 주사 전극 상의 방전셀의 벽전하의 양이 감소한다. 그 결과, 제 2 주사 전극으로의 주사 펄스의 인가시에 제 2 주사 전극 상의 방전셀에 있어서의 벽전하의 양이 충분히 저감되어 있지 않은 경우에도, 제 2 주사 전극 상의 방전셀의 벽전하의 양을 기입 동작에 적합한 상태로 할 수 있다. 그 결과, 기입 기간에 있어서 제 2 주사 전극 상의 방전셀에 방전 불량이 발생하는 것을 확실히 방지할 수 있다.
(3) 제 3 램프 파형은, 제 1 변화율로 제 5 전위로부터 제 7 전위로 하강한 후, 제 1 변화율보다 작은 제 2 변화율로 제 7 전위로부터 제 6 전위로 하강할 수도 있다.
이 경우, 제 2 주사 전극의 전위를 제 5 전위로부터 제 7 전위로 단시간에 하강시킨 후, 제 2 주사 전극 상의 방전셀에 초기화 방전을 발생시키기 위해서 제 2 주사 전극의 전위를 제 7 전위로부터 제 6 전위로 완만하게 하강시킬 수 있다. 그것에 의하여, 방전셀에 초기화 방전을 발생시키기 위해서 필요한 시간을 단축할 수 있다. 그 결과, 각 서브필드의 유지 기간을 충분히 확보할 수 있다.
(4) 플라즈마 디스플레이 패널의 구동 장치는, 복수의 제 3 주사 전극과, 상기 적어도 하나의 서브필드의 초기화 기간에 있어서 제 1 전위보다 높은 제 8 전위로부터 제 2 전위보다 높은 제 9 전위로 하강하는 제 4 램프 파형을 복수의 제 3 주사 전극에 인가하고, 상기 적어도 하나의 서브필드의 기입 기간에 있어서 복수의 제 2 주사 전극으로의 주사 펄스의 인가후에 초기화 방전을 위해 제 10 전위로부터 제 11 전위로 하강하는 제 5 램프 파형을 복수의 제 3 주사 전극에 인가하고, 상기 적어도 하나의 서브필드의 기입 기간에 있어서 제 3 주사 전극으로의 제 5 램프 파형의 인가후에 복수의 제 3 주사 전극에 순서대로 주사 펄스를 인가하는 제 3 회로를 더 구비하더라도 좋다.
이 플라즈마 디스플레이 패널의 구동 장치에 의하면, 복수의 서브필드 중 적어도 하나의 서브필드의 초기화 기간에 있어서, 제 1 회로에 의해 복수의 제 1 주사 전극에 제 1 램프 파형이 인가된다. 그것에 의하여, 제 1 주사 전극 상의 방전셀에 미약한 초기화 방전이 발생하고, 그 방전셀의 벽전하의 양이 감소한다. 그 결과, 제 1 주사 전극 상의 방전셀에 있어서의 벽전하의 양을 기입 동작에 적합한 상태로 할 수 있다.
또한, 제 2 회로에 의해 복수의 제 2 주사 전극에 제 2 램프 파형이 인가된다. 여기서, 제 2 램프 파형의 제 3 전위는 제 1 램프 파형의 제 1 전위보다 높고, 제 2 램프 파형의 제 4 전위는 제 1 램프 파형의 제 2 전위보다 높다. 그 때문에, 제 2 램프 파형의 인가시에 제 2 주사 전극 상의 방전셀에 있어서의 벽전하의 감소가 억제된다. 그것에 의하여, 초기화 기간의 종료시에 제 2 주사 전극 상의 방전셀에 있어서 충분한 양의 벽전하를 남길 수 있다.
또한, 제 3 회로에 의해 복수의 제 3 주사 전극에 제 8 전위로부터 제 9 전위로 하강하는 제 4 램프 파형이 인가된다. 여기서, 제 4 램프 파형의 제 8 전위는 제 1 램프 파형의 제 1 전위보다 높고, 제 4 램프 파형의 제 9 전위는 제 1 램프 파형의 제 2 전위보다 높다. 그 때문에, 제 4 램프 파형의 인가시에 제 3 주사 전극 상의 방전셀에 있어서의 벽전하의 감소가 억제된다. 그것에 의하여, 초기화 기간의 종료시에 제 3 주사 전극 상의 방전셀에 있어서 충분한 양의 벽전하를 남길 수 있다.
이어서, 상기 적어도 하나의 서브필드의 기입 기간에 있어서, 제 1 회로에 의해 복수의 제 1 주사 전극에 순서대로 주사 펄스가 인가된다. 그것에 의하여, 제 1 주사 전극 상의 선택된 방전셀에서 기입 방전을 발생시킬 수 있다.
또한, 복수의 제 1 주사 전극으로의 주사 펄스의 인가후에, 제 2 회로에 의해 복수의 제 2 주사 전극에 제 3 램프 파형이 인가된다. 그것에 의하여, 제 2 주사 전극 상의 방전셀에 있어서의 벽전하의 양을 기입 동작에 적합한 상태로 할 수 있다. 또한, 복수의 제 2 주사 전극으로의 제 3 램프 파형의 인가후에, 제 2 회로에 의해 복수의 제 2 주사 전극에 순서대로 주사 펄스가 인가된다. 그것에 의하여, 제 2 주사 전극 상의 선택된 방전셀에 있어서 기입 방전을 발생시킬 수 있다.
또한, 복수의 제 2 주사 전극으로의 주사 펄스의 인가후에, 제 3 회로에 의해 복수의 제 3 주사 전극에 제 4 램프 파형이 인가된다. 그것에 의하여, 제 3 주사 전극 상의 방전셀에 미약한 초기화 방전이 발생한다. 그 결과, 제 3 주사 전극 상의 방전셀에 있어서의 벽전하의 양을 기입 동작에 적합한 상태로 할 수 있다. 또한, 복수의 제 3 주사 전극으로의 제 4 램프 파형의 인가후에, 제 3 회로에 의해 복수의 제 3 주사 전극에 순서대로 주사 펄스가 인가된다. 그것에 의하여, 제 3 주사 전극 상의 선택된 방전셀에 있어서 기입 방전을 발생시킬 수 있다.
이 경우, 상기한 바와 같이 초기화 기간 종료시에, 제 2 및 제 3 주사 전극 상의 방전셀에는 충분한 양의 전하가 남겨져 있다. 따라서, 제 1 주사 전극에 주사 펄스가 인가되어 있는 사이에 제 2 주사 전극 상의 방전셀의 벽전하가 감소하더라도, 제 2 주사 전극으로의 주사 펄스의 인가시에 제 2 주사 전극 상의 방전셀에 있어서의 벽전하의 양을 기입 동작에 적합한 상태로 할 수 있다.
또한, 제 1 및 제 2 주사 전극에 주사 펄스가 인가되어 있는 사이에 제 3 주사 전극 상의 방전셀의 벽전하가 감소하더라도, 제 3 주사 전극으로의 주사 펄스의 인가시에 제 3 주사 전극 상의 방전셀에 있어서의 벽전하의 양을 기입 동작에 적합한 상태로 할 수 있다.
이상의 결과, 기입 기간에 있어서 제 2 및 제 3 주사 전극 상의 방전셀에 기입 방전의 방전 불량이 발생하는 것을 방지할 수 있다.
(5) 플라즈마 디스플레이 패널의 구동 장치는, 제 1 노드의 전위를 변화시키는 전위 제어 회로와, 제 1 노드와 제 2 노드의 사이를 소정 전위차로 보지(保持)하는 보지 회로를 더 구비하고, 제 3 전위와 제 1 전위와의 차이는 소정 전위차이며, 제 4 전위와 제 2 전위와의 차이는 소정 전위차이며, 제 1 회로는 복수의 제 1 주사 전극을 각각 제 1 노드 및 제 2 노드에 선택적으로 접속하는 복수의 제 1 전환 회로를 포함하고, 제 2 회로는 복수의 제 2 주사 전극을 각각 제 1 노드 및 제 2 노드에 선택적으로 접속하는 복수의 제 2 전환 회로를 포함하고, 전위 제어 회로는 상기 적어도 하나의 서브필드의 초기화 기간에 있어서 제 1 노드의 전위를 제 1 전위로부터 제 2 전위로 하강시키고, 복수의 제 1 전환 회로는 상기 적어도 하나의 서브필드의 초기화 기간에 있어서 복수의 제 1 주사 전극을 각각 제 1 노드에 접속하고, 복수의 제 2 전환 회로는 상기 적어도 하나의 서브필드의 초기화 기간에 있어서 복수의 제 2 주사 전극을 각각 제 2 노드에 접속할 수도 있다.
이 경우, 전위 제어 회로 및 유지 회로에 의해 상기 적어도 하나의 서브필드의 초기화 기간에 있어서, 제 1 노드에 제 1 전위로부터 제 2 전위로 하강하는 제 1 램프 파형이 인가되고, 제 2 노드에 제 3 전위로부터 제 4 전위로 하강하는 제 2 램프 파형이 인가된다. 그리고, 복수의 제 1 전환 회로에 의해 복수의 제 1 주사 전극이 제 1 노드에 접속되는 것에 의해, 복수의 제 1 주사 전극에 제 1 램프 파형이 인가된다. 또한, 복수의 제 2 전환 회로에 의해 복수의 제 2 주사 전극이 제 2 노드에 접속되는 것에 의해, 복수의 제 2 주사 전극에 제 2 램프 파형이 인가된다.
이와 같이, 제 1 램프 파형 및 제 2 램프 파형을 발생하기 위해서 공통의 전위 제어 회로 및 보지 회로를 이용할 수 있고, 또한, 복수의 제 1 전환 회로 및 복수의 제 2 전환 회로의 구성을 공통으로 할 수 있다. 따라서, 구동 장치의 회로 구성 및 동작을 복잡하게 하지 않고, 복수의 제 1 주사 전극 및 복수의 제 2 주사 전극에 제 1 램프 파형 및 제 2 램프 파형을 각각 인가하는 것이 가능해진다.
(6) 플라즈마 디스플레이 패널의 구동 장치는, 제 1 노드의 전위를 변화시키는 전위 제어 회로와, 제 1 노드와 제 2 노드의 사이를 소정 전위차로 보지하는 보지 회로를 더 구비하고, 제 3 전위와 제 1 전위와의 차이는 소정 전위차이며, 제 4 전위와 제 2 전위와의 차이는 소정 전위차이며, 제 1 회로는 복수의 제 1 주사 전극을 각각 제 1 노드 및 제 2 노드에 선택적으로 접속하는 복수의 제 1 전환 회로를 포함하고, 제 2 회로는 복수의 제 2 주사 전극을 각각 제 1 노드 및 제 2 노드에 선택적으로 접속하는 복수의 제 2 전환 회로를 포함하고, 전위 제어 회로는, 상기 적어도 하나의 서브필드의 초기화 기간에 있어서 제 1 노드를 제 1 전위로부터 제 2 전위로 하강시키고, 상기 적어도 하나의 서브필드의 기입 기간에 있어서의 복수의 제 1 주사 전극으로의 주사 펄스의 인가후에 복수의 제 2 주사 전극으로의 주사 펄스의 인가전에, 제 1 노드의 전위를 제 5 전위로부터 제 6 전위로 하강시키고, 복수의 제 1 전환 회로는, 상기 적어도 하나의 서브필드의 초기화 기간에 있어서 복수의 제 1 주사 전극을 각각 제 1 노드에 접속하고, 상기 적어도 하나의 서브필드의 기입 기간에 있어서의 복수의 제 1 주사 전극으로의 주사 펄스의 인가후에 복수의 제 2 주사 전극으로의 주사 펄스의 인가전에, 복수의 제 1 주사 전극을 각각 제 1 노드에 접속하고, 복수의 제 2 전환 회로는, 상기 적어도 하나의 서브필드의 초기화 기간에 있어서 복수의 제 2 주사 전극을 각각 제 2 노드에 접속하고, 상기 적어도 하나의 서브필드의 기입 기간에 있어서의 복수의 제 1 주사 전극으로의 주사 펄스의 인가후에 복수의 제 2 주사 전극으로의 주사 펄스의 인가전에, 복수의 제 2 주사 전극을 각각 제 1 노드에 접속할 수도 있다.
이 경우, 전위 제어 회로 및 유지 회로에 의해 상기 적어도 하나의 서브필드의 초기화 기간에 있어서, 제 1 노드에 제 1 전위로부터 제 2 전위로 하강하는 제 1 램프 파형이 인가되고, 제 2 노드에 제 3 전위로부터 제 4 전위로 하강하는 제 2 램프 파형이 인가된다. 그리고, 복수의 제 1 전환 회로에 의해 복수의 제 1 주사 전극이 제 1 노드에 접속되는 것에 의해, 복수의 제 1 주사 전극에 제 1 램프 파형이 인가된다. 또한, 복수의 제 2 전환 회로에 의해 복수의 제 2 주사 전극이 제 2 노드에 접속되는 것에 의해, 복수의 제 2 주사 전극에 제 2 램프 파형이 인가된다.
또, 상기 적어도 하나의 서브필드의 기입 기간에 있어서의 복수의 제 1 주사 전극으로의 주사 펄스의 인가후에 복수의 제 2 주사 전극으로의 주사 펄스의 인가전에, 제 1 노드의 제 5 전위로부터 제 6 전위로 하강하는 제 3 램프 파형이 인가된다. 그리고, 복수의 제 1 전환 회로에 의해 복수의 제 1 주사 전극이 제 1 노드에 접속되고, 복수의 제 2 전환 회로에 의해 복수의 제 2 주사 전극이 제 1 노드에 접속되는 것에 의해, 복수의 제 1 및 제 2 주사 전극에 제 1 램프 파형이 인가된다.
이와 같이, 제 1 램프 파형 및 제 2 램프 파형을 발생하기 위해서 공통의 전위 제어 회로 및 보지 회로를 이용할 수 있고, 또한, 복수의 제 1 전환 회로 및 복수의 제 2 전환 회로의 구성을 공통으로 할 수 있다. 따라서, 구동 장치의 회로 구성 및 동작을 복잡하게 하지 않고, 복수의 제 1 주사 전극 및 복수의 제 2 주사 전극에 제 1 램프 파형 및 제 2 램프 파형을 각각 인가하는 것이 가능해진다.
(7) 전위 제어 회로는, 부(負)의 전위를 받는 제 3 노드와 제 1 노드의 사이에 접속된 스위칭 소자와, 제 1 노드에 접속된 제너 다이오드와, 제너 다이오드에 접속된 적분 회로와, 상기 적어도 하나의 서브필드의 기입 기간에 있어서의 복수의 제 1 주사 전극으로의 주사 펄스의 인가후에 복수의 제 2 주사 전극으로의 주사 펄스의 인가전에, 스위칭 소자를 일정 기간 온시키는 것에 의해 제 1 노드를 제 5 전위로부터 제 6 전위로 하강시키는 제어 회로를 포함하더라도 좋다.
이 경우, 스위칭 소자와 적분 회로의 사이에 제너 다이오드를 접속함으로써제 3 램프 파형의 개시시에 전위를 급격하게 하강시킨 후, 완만하게 하강시킬 수 있다.
(8) 본 발명의 다른 국면에 따르는 플라즈마 디스플레이 패널의 구동 방법은, 복수의 제 1 및 제 2 주사 전극, 복수의 유지 전극 및 복수의 데이터 전극의 교차부에 각각 방전셀을 갖는 플라즈마 디스플레이 패널을, 1 필드 기간이 복수의 서브필드를 포함하는 서브필드법으로 구동하는 구동 방법으로서, 복수의 서브필드 중 적어도 하나의 서브필드의 초기화 기간에 있어서 초기화 방전을 위해 제 1 전위로부터 제 2 전위로 하강하는 제 1 램프 파형을 복수의 제 1 주사 전극에 인가하고, 상기 적어도 하나의 서브필드의 기입 기간에 있어서 복수의 제 1 주사 전극에 순서대로 주사 펄스를 인가하는 단계와, 상기 적어도 하나의 서브필드의 초기화 기간에 있어서 제 1 전위보다 높은 제 3 전위로부터 제 2 전위보다 높은 제 4 전위로 하강하는 제 2 램프 파형을 복수의 제 2 주사 전극에 인가하고, 상기 적어도 하나의 서브필드의 기입 기간에 있어서 복수의 제 1 주사 전극으로의 주사 펄스의 인가후에 복수의 제 2 주사 전극에 순서대로 주사 펄스를 인가하는 단계를 포함하는 것이다.
이 플라즈마 디스플레이 패널의 구동 방법에 의하면, 복수의 서브필드 중 적어도 하나의 서브필드의 초기화 기간에 있어서, 복수의 제 1 주사 전극에 제 1 전위로부터 제 2 전위로 하강하는 제 1 램프 파형이 인가된다. 그것에 의하여, 제 1 주사 전극 상의 방전셀에 미약한 초기화 방전이 발생하고, 그 방전셀의 벽전하의 양이 감소한다. 그 결과, 제 1 주사 전극 상의 방전셀에 있어서의 벽전하의 양을 기입 동작에 적합한 상태로 할 수 있다.
또한, 복수의 제 2 주사 전극에 제 3 전위로부터 제 4 전위로 하강하는 제 2 램프 파형이 인가된다. 여기서, 제 2 램프 파형의 제 3 전위는 제 1 램프 파형의 제 1 전위보다 높고, 제 2 램프 파형의 제 4 전위는 제 1 램프 파형의 제 2 전위보다 높다. 그 때문에, 제 2 램프 파형의 인가시에 제 2 주사 전극 상의 방전셀에 있어서의 벽전하의 감소가 억제된다. 그것에 의하여, 초기화 기간의 종료시에 제 2 주사 전극 상의 방전셀에 있어서 충분한 양의 벽전하를 남길 수 있다.
이어서, 상기 적어도 하나의 서브필드의 기입 기간에 있어서, 복수의 제 1 주사 전극에 순서대로 주사 펄스가 인가된다. 그것에 의하여, 제 1 주사 전극 상의 선택된 방전셀에 있어서 기입 방전을 발생시킬 수 있다. 또한, 복수의 제 1 주사 전극으로의 주사 펄스의 인가시에, 복수의 제 2 주사 전극에 순서대로 주사 펄스가 인가된다. 그것에 의하여, 제 2 주사 전극 상의 선택된 방전셀에 있어서 기입 방전을 발생시킬 수 있다.
이 경우, 상기한 바와 같이 초기화 기간 종료시에, 제 2 주사 전극 상의 방전셀에는 충분한 양의 전하가 남겨져 있다. 따라서, 제 1 주사 전극에 주사 펄스가 인가되어 있는 사이에 제 2 주사 전극 상의 방전셀의 벽전하가 감소하더라도, 제 2 주사 전극으로의 주사 펄스의 인가시에 제 2 주사 전극 상의 방전셀에 있어서의 벽전하의 양을 기입 동작에 적합한 상태로 할 수 있다. 그 결과, 기입 기간에 있어서 제 2 주사 전극 상의 방전셀에 기입 방전의 방전 불량이 발생하는 것을 방지할 수 있다.
또한, 이 경우, 기입 기간(주사 펄스가 인가되는 기간을 제외함)에 있어서 제 2 주사 전극의 전위를 낮게 하는 것에 의해 제 2 주사 전극 상의 방전셀의 벽전하가 감소하더라도, 제 2 주사 전극 상의 방전셀에 충분한 양의 전하를 남길 수 있다. 따라서, 기입 기간에 있어서의 제 2 주사 전극의 전위를 낮게 하면서, 기입 방전 및 유지 방전을 확실히 발생시킬 수 있다. 그 결과, 플라즈마 디스플레이 패널의 구동 비용을 저감하면서 동작 성능을 향상시키는 것이 가능해진다.
(9) 본 발명의 또 다른 국면에 따르는 플라즈마 디스플레이 장치는, 복수의 제 1 및 제 2 주사 전극, 복수의 유지 전극 및 복수의 데이터 전극의 교차부에 각각 방전셀을 갖는 플라즈마 디스플레이 패널과, 플라즈마 디스플레이 패널을 1 필드 기간이 복수의 서브필드를 포함하는 서브필드법으로 구동하는 구동 장치를 구비하고, 구동 장치는, 복수의 서브필드 중 적어도 하나의 서브필드의 초기화 기간에 있어서 초기화 방전을 위해 제 1 전위로부터 제 2 전위로 하강하는 제 1 램프 파형을 복수의 제 1 주사 전극에 인가하고, 상기 적어도 하나의 서브필드의 기입 기간에 있어서 복수의 제 1 주사 전극에 순서대로 주사 펄스를 인가하는 제 1 회로와, 상기 적어도 하나의 서브필드의 초기화 기간에 있어서 제 1 전위보다 높은 제 3 전위로부터 제 2 전위보다 높은 제 4 전위로 하강하는 제 2 램프 파형을 복수의 제 2 주사 전극에 인가하고, 상기 적어도 하나의 서브필드의 기입 기간에 있어서 복수의 제 1 주사 전극으로의 주사 펄스의 인가후에 복수의 제 2 주사 전극에 순서대로 주사 펄스를 인가하는 제 2 회로를 구비한 것이다.
이 플라즈마 디스플레이 장치에 의하면, 복수의 서브필드 중 적어도 하나의 서브필드의 초기화 기간에 있어서, 제 1 회로에 의해 복수의 제 1 주사 전극에 제 1 전위로부터 제 2 전위로 하강하는 제 1 램프 파형이 인가된다. 그것에 의하여, 제 1 주사 전극 상의 방전셀에 미약한 초기화 방전이 발생하고, 그 방전셀의 벽전하의 양이 감소한다. 그 결과, 제 1 주사 전극 상의 방전셀에 있어서의 벽전하의 양을 기입 동작에 적합한 상태로 할 수 있다.
또한, 제 2 회로에 의해 복수의 제 2 주사 전극에 제 3 전위로부터 제 4 전위로 하강하는 제 2 램프 파형이 인가된다. 여기서, 제 2 램프 파형의 제 3 전위는 제 1 램프 파형의 제 1 전위보다 높고, 제 2 램프 파형의 제 4 전위는 제 1 램프 파형의 제 2 전위보다 높다. 그 때문에, 제 2 램프 파형의 인가시에 제 2 주사 전극 상의 방전셀에 있어서의 벽전하의 감소가 억제된다. 그것에 의하여, 초기화 기간의 종료시에 제 2 주사 전극 상의 방전셀에 있어서 충분한 양의 벽전하를 남길 수 있다.
이어서, 상기 적어도 하나의 서브필드의 기입 기간에 있어서, 제 1 회로에 의해 복수의 제 1 주사 전극에 순서대로 주사 펄스가 인가된다. 그것에 의하여, 제 1 주사 전극 상의 선택된 방전셀에 있어서 기입 방전을 발생시킬 수 있다. 또한, 복수의 제 1 주사 전극으로의 주사 펄스의 인가시에, 제 2 회로에 의해 복수의 제 2 주사 전극에 순서대로 주사 펄스가 인가된다. 그것에 의하여, 제 2 주사 전극 상의 선택된 방전셀에 있어서 기입 방전을 발생시킬 수 있다.
이 경우, 상기한 바와 같이 초기화 기간 종료시에, 제 2 주사 전극 상의 방전셀에는 충분한 양의 전하가 남겨져 있다. 따라서, 제 1 주사 전극에 주사 펄스가 인가되어 있는 사이에 제 2 주사 전극 상의 방전셀의 벽전하가 감소하더라도, 제 2 주사 전극으로의 주사 펄스의 인가시에 제 2 주사 전극 상의 방전셀에 있어서의 벽전하의 양을 기입 동작에 적합한 상태로 할 수 있다. 그 결과, 기입 기간에 있어서 제 2 주사 전극 상의 방전셀에 기입 방전의 방전 불량이 발생하는 것을 방지할 수 있다.
또한, 이 경우, 기입 기간(주사 펄스가 인가되는 기간을 제외함)에 있어서 제 2 주사 전극의 전위를 낮게 하는 것에 의해 제 2 주사 전극 상의 방전셀의 벽전하가 감소하더라도, 제 2 주사 전극 상의 방전셀에 충분한 양의 전하를 남길 수 있다. 따라서, 기입 기간에 있어서의 제 2 주사 전극의 전위를 낮게 하면서, 기입 방전 및 유지 방전을 확실히 발생시킬 수 있다. 그 결과, 플라즈마 디스플레이 패널의 구동 비용을 저감하면서 동작 성능을 향상시키는 것이 가능해진다.
본 발명에 의하면, 제 1 주사 전극에 주사 펄스가 인가되어 있는 사이에 제 2 주사 전극 상의 방전셀의 벽전하가 감소하더라도, 제 2 주사 전극으로의 주사 펄스의 인가시에 제 2 주사 전극 상의 방전셀에 있어서의 벽전하의 양을 기입 동작에 적합한 상태로 할 수 있다. 그 결과, 기입 기간에 있어서 제 2 주사 전극 상의 방전셀에 기입 방전의 방전 불량이 발생하는 것을 방지할 수 있다.
또한, 이 경우, 기입 기간(주사 펄스가 인가되는 기간을 제외함)에 있어서 제 2 주사 전극의 전위를 낮게 하는 것에 의해 제 2 주사 전극 상의 방전셀의 벽전하가 감소하더라도, 제 2 주사 전극 상의 방전셀에 충분한 양의 전하를 남길 수 있다. 따라서, 기입 기간에 있어서의 제 2 주사 전극의 전위를 낮게 하면서, 기입 방전 및 유지 방전을 확실히 발생시킬 수 있다. 그 결과, 플라즈마 디스플레이 패널의 구동 비용을 저감하면서 동작 성능을 향상시키는 것이 가능해진다.
도 1은 실시예 1에 따른 플라즈마 디스플레이 장치에 있어서의 플라즈마 디스플레이 패널의 일부를 나타내는 분해 사시도,
도 2는 실시예 1에 있어서의 패널의 전극 배열도,
도 3은 본 발명의 실시예 1에 따른 플라즈마 디스플레이 장치의 회로 블록도,
도 4는 도 3의 플라즈마 디스플레이 장치의 서브필드 구성에 있어서의 구동 파형도,
도 5는 주사 전극 구동 회로의 구성을 나타내는 회로도,
도 6은 주사 전극 구동 회로의 트랜지스터에 인가되는 제어 신호의 상세한 타이밍도,
도 7은 주사 전극 구동 회로의 트랜지스터에 인가되는 제어 신호의 상세한 타이밍도,
도 8은 주사 전극 구동 회로의 트랜지스터에 인가되는 제어 신호의 상세한 타이밍도,
도 9는 실시예 2에 따른 주사 전극 구동 회로의 구성을 나타내는 회로도,
도 10은 실시예 2에 따른 주사 전극 구동 회로의 트랜지스터에 인가되는 제어 신호의 상세한 타이밍도,
도 11은 실시예 3에 따른 플라즈마 디스플레이 장치의 서브필드 구성에 있어서의 구동 파형도.
도 2는 실시예 1에 있어서의 패널의 전극 배열도,
도 3은 본 발명의 실시예 1에 따른 플라즈마 디스플레이 장치의 회로 블록도,
도 4는 도 3의 플라즈마 디스플레이 장치의 서브필드 구성에 있어서의 구동 파형도,
도 5는 주사 전극 구동 회로의 구성을 나타내는 회로도,
도 6은 주사 전극 구동 회로의 트랜지스터에 인가되는 제어 신호의 상세한 타이밍도,
도 7은 주사 전극 구동 회로의 트랜지스터에 인가되는 제어 신호의 상세한 타이밍도,
도 8은 주사 전극 구동 회로의 트랜지스터에 인가되는 제어 신호의 상세한 타이밍도,
도 9는 실시예 2에 따른 주사 전극 구동 회로의 구성을 나타내는 회로도,
도 10은 실시예 2에 따른 주사 전극 구동 회로의 트랜지스터에 인가되는 제어 신호의 상세한 타이밍도,
도 11은 실시예 3에 따른 플라즈마 디스플레이 장치의 서브필드 구성에 있어서의 구동 파형도.
이하, 본 발명의 실시예에 따른 플라즈마 디스플레이 패널의 구동 장치 및 그것을 구비한 플라즈마 디스플레이 장치에 대하여, 도면을 이용하여 구체적으로 설명한다.
(1) 실시예 1
(1-1) 패널의 구성
도 1은 본 발명의 실시예 1에 따른 플라즈마 디스플레이 장치에 있어서의 플라즈마 디스플레이 패널의 일부를 나타내는 분해 사시도이다.
플라즈마 디스플레이 패널(이하, 패널이라 약기함)(10)은 서로 대향 배치된 유리제의 전면 기판(21) 및 배면 기판(31)을 구비한다. 전면 기판(21) 및 배면 기판(31)의 사이에 방전 공간이 형성된다. 전면 기판(21) 상에는 복수 쌍의 주사 전극(22) 및 유지 전극(23)이 서로 평행하게 형성되어 있다. 각 쌍의 주사 전극(22) 및 유지 전극(23)이 표시 전극을 구성한다. 주사 전극(22) 및 유지 전극(23)을 덮도록 유전체층(24)이 형성되고, 유전체층(24) 상에는 보호층(25)이 형성되어 있다.
배면 기판(31) 상에는 절연체층(33)으로 덮어진 복수의 데이터 전극(32)이 마련되고, 절연체층(33) 상에 '井'(정)자 형상의 격벽(34)이 마련되어 있다. 또한, 절연체층(33)의 표면 및 격벽(34)의 측면에 형광체층(35)이 마련되어 있다. 그리고, 복수 쌍의 주사 전극(22) 및 유지 전극(23)과 복수의 데이터 전극(32)이 수직으로 교차하도록 전면 기판(21)과 배면 기판(31)이 대향 배치되고, 전면 기판(21)과 배면 기판(31)의 사이에 방전 공간이 형성되어 있다. 방전 공간에는, 방전 가스로서, 예컨대, 네온과 제논과의 혼합 가스가 봉입되어 있다. 또, 패널의 구조는 상술한 것에 한정되지 않고, 예컨대, 스트라이프 형상의 격벽을 구비한 구조를 사용할 수도 있다.
도 2는 본 발명의 실시예 1에 있어서의 패널의 전극 배열도이다. 행 방향에 따라 n개의 주사 전극 SC1~SCn(도 1의 주사 전극(22)) 및 n개의 유지 전극 SU1~SUn(도 1의 유지 전극(23))이 배열되고, 열 방향에 따라 m개의 데이터 전극 D1~Dm(도 1의 데이터 전극(32))이 배열되어 있다. n은 짝수이며, m은 2 이상의 자연수이다. 그리고, 1쌍의 주사 전극 SCi(i=1~n) 및 유지 전극 SUi(i=1~n)와 하나의 데이터 전극 Dj(j=1~m)가 교차한 부분에 방전셀 DC이 형성되어 있다. 그것에 의하고, 방전 공간내에 m×n개의 방전셀이 형성되어 있다.
(1-2) 플라즈마 디스플레이 장치의 구성
도 3은 본 발명의 실시예 1에 따른 플라즈마 디스플레이 장치의 회로 블록도이다.
이 플라즈마 디스플레이 장치는 패널(10), 화상 신호 처리 회로(51), 데이터 전극 구동 회로(52), 주사 전극 구동 회로(53), 유지 전극 구동 회로(54), 타이밍 발생 회로(55) 및 전원 회로(도시하지 않음)를 구비한다.
화상 신호 처리 회로(51)는, 화상 신호 sig를 패널(10)의 화소수에 따른 화상 데이터로 변환하고, 각 화소의 화상 데이터를 복수의 서브필드에 대응하는 복수의 비트로 분할하고, 그들을 데이터 전극 구동 회로(52)에 출력한다.
데이터 전극 구동 회로(52)는, 서브필드마다의 화상 데이터를 각 데이터 전극 D1~Dm에 대응하는 신호로 변환하고, 그 신호에 근거하여 각 데이터 전극 D1~Dm을 구동한다.
타이밍 발생 회로(55)는, 수평 동기 신호 H 및 수직 동기 신호 V에 근거하여 타이밍 신호를 발생하고, 그들의 타이밍 신호를 각각의 구동 회로 블록(화상 신호 처리 회로(51), 데이터 전극 구동 회로(52), 주사 전극 구동 회로(53) 및 유지 전극 구동 회로(54))으로 공급한다.
주사 전극 구동 회로(53)는, 타이밍 신호에 근거하여 주사 전극 SC1~SCn에 구동 전압 파형(이하, 구동 파형이라 약기함)을 인가하고, 유지 전극 구동 회로(54)는 타이밍 신호에 근거하여 유지 전극 SU1~SUn에 구동 파형을 인가한다.
또, 본 실시예에 있어서는, 주사 전극 구동 회로(53)는, 초기화 기간에 있어서 주사 전극 SC1, SC3, …, SCn-1과 주사 전극 SC2, SC4, SCn에 다른 구동 파형을 인가하는 2 상 구동 동작을 선택적으로 할 수 있다. 이하의 설명에 있어서는, 주사 전극 SC1, SC3, …, SCn-1을 제 1 주사 전극군이라 부르고, 주사 전극 SC2, SC4, …, SCn을 제 2 주사 전극군이라 부른다. 또한, 유지 전극 SU1, SU3, …, SUn-1을 제 1 유지 전극군이라 부르고, 유지 전극 SU2, SU4, …, SUn을 제 2 유지 전극군이라 부른다. 또한, 제 1 주사 전극군 및 제 1 유지 전극군에 의해 구성되는 복수의 방전셀을 제 1 방전셀군이라 부르고, 제 2 주사 전극군 및 제 2 유지 전극군에 의해 구성되는 복수의 방전셀을 제 2 방전셀군이라 부른다.
(1-3) 서브필드 구성
다음으로 서브필드 구성에 대하여 설명한다. 서브필드법에서는, 1 필드가 시간축 상에서 복수의 서브필드로 분할되고, 복수의 서브필드에 휘도 가중치가 각각 설정되어 있다.
예컨대, 1 필드가 시간축 상에서 10개의 서브필드(이하, 제 1 SF, 제 2 SF, …, 및 제 10 SF라고 부름)로 분할되고, 그들의 서브필드가 각각 1, 2, 3, 6, 11, 18, 30, 44, 60 및 81의 휘도 가중치를 갖는다.
여기서, 상술한 바와 같이, 본 실시예에 있어서는, 초기화 기간에 있어서 주사 전극 SC1, SC3, …, SCn-1과 주사 전극 SC2, SC4,???, SCn에 다른 구동 파형이 인가된다. 그래서, 이하에 있어서는, 주사 전극 SC1 및 주사 전극 SC2에 인가되는 구동 파형을 예로 들어 플라즈마 디스플레이 장치의 서브필드 구성에 있어서의 구동 파형에 대하여 설명한다.
도 4는 도 3의 플라즈마 디스플레이 장치의 서브필드 구성에 있어서의 구동 파형도이다.
도 4에는, 제 1 주사 전극군의 1개의 주사 전극 SC1, 제 2 주사 전극군의 1개의 주사 전극 SC2, 유지 전극 SU1~SUn, 및 데이터 전극 D1~Dm의 구동 파형이 도시된다. 또, 도 4에는, 1 필드의 제 1 SF의 초기화 기간으로부터 제 2 SF의 유지 기간까지가 도시된다.
제 1 SF의 초기화 기간의 전반부에서는, 데이터 전극 D1~Dm의 전위를 Vda로 보지하고, 유지 전극 SU1~SUn을 OV(접지 전위)로 보지하고, 주사 전극 SC1~SCn에 램프 파형 L1을 인가한다.
이 램프 파형 L1은, 방전 개시 전압 이하의 정의 전위 Vscn으로부터 방전 개시 전압을 초과하는 정의 전위(Vsus+Vset)을 향하여 완만하게 상승한다. 그러면, 모든 방전셀에 있어서 1회째의 미약한 초기화 방전이 일어나고, 주사 전극 SC1~SCn 상에 부의 벽전하가 축적되고, 또한 유지 전극 SU1~SUn 상 및 데이터 전극 D1~Dm 상에 정의 벽전하가 축적된다. 여기서, 전극을 덮는 유전체층 또는 형광체층 상 등에 축적한 벽전하에 의해 생기는 전압을 전극 상의 벽전압이라고 한다.
계속되는 초기화 기간의 후반부에서는, 데이터 전극 D1~Dm을 접지 전위로 보지하고, 유지 전극 SU1~SUn을 정의 전위 Ve1로 보지하고, 제 1 주사 전극군(주사 전극 SC1, SC3, …, SCn-1)에 정의 전위 (Vsus)로부터 부의 전위 (-Vad+Vset2)을 향하여 완만하게 하강하는 램프 파형 L2를 인가한다. 그러면, 제 1 방전셀군에 있어서 2회째의 미약한 초기화 방전이 일어난다. 이것에 의해, 제 1 방전셀군에 있어서, 주사 전극 SCi 상의 벽전압 및 유지 전극 SUi의 벽전압이 약하게 되고, 데이터 전극 Dk 상의 벽전압도 기입 동작에 적합한 값으로 조정된다.
한편, 제 2 주사 전극군(주사 전극 SC2, SC4, …, SCn)에는, Vsus보다 높은 정의 전위 (Vsus+Vscn)으로부터 정의 전위 (-Vad+Vscn)을 향하여 완만하게 하강하는 램프 파형 L3을 인가한다.
여기서, 초기화 기간의 후반부에서 제 2 주사 전극군에 인가되는 램프 파형 L3은, 제 1 주사 전극군에 인가되는 램프 파형 L2보다 Vscn만큼 높은 전위로부터 하강한다. 그것에 의하여, 제 2 방전셀군에 있어서는, 2회째의 초기화 방전의 발생이 방지된다. 이 경우, 제 2 방전셀군에 있어서는, 1회째의 초기화 방전 종료시의 벽전하의 상태가 유지된다.
제 1 SF의 기입 기간의 전반부에서는, 유지 전극 SU1~SUn을 일단 전위 Ve2로 보지하고, 주사 전극 SC1~SCn을 일단 전위 (-Vad+Vscn)로 보지한다. 다음으로 1행째의 주사 전극 SC1에 부의 주사 펄스 Pa(=-Vad)를 인가하고, 또한, 데이터 전극 D1~Dm 중 1행째에 있어서 발광해야 할 방전셀의 데이터 전극 Dk(k은 1~m의 어느 하나)에 정의 기입 펄스 Pd(=Vda)를 인가한다. 그러면, 데이터 전극 Dk과 주사 전극 SC1과의 교차부의 전압은, 외부 인가 전압 (Pd-Pa)에 데이터 전극 Dk 상의 벽전압 및 주사 전극 SC1상의 벽전압이 가산된 값으로 되고, 방전 개시 전압을 초과한다. 그것에 의하여, 데이터 전극 Dk과 주사 전극 SC1의 사이 및 유지 전극 SU1과 주사 전극 SC1의 사이에서 기입 방전이 발생한다. 그 결과, 그 방전셀의 주사 전극 SC1상에 정의 벽전하가 축적되고, 유지 전극 SU1상에 부의 벽전하가 축적되고, 데이터 전극 Dk 상에도 부의 벽전하가 축적된다.
이렇게 하여, 1행째에 있어서 발광해야 할 방전셀에서 기입 방전이 발생하여 각 전극 상에 벽전하를 축적시키는 기입 동작이 행해진다. 한편, 기입 펄스 Pd가 인가되지 않은 데이터 전극 Dh(h≠k)과 주사 전극 SC1과의 교차부의 전압은 방전 개시 전압을 초과하지 않기 때문에, 기입 방전은 발생하지 않는다.
이상의 기입 동작을, 제 1 방전셀군에 있어서 1행째의 방전셀로부터 n-1행째의 방전셀에 이를 때까지 순차적으로 행한다. 그 후, 유지 전극 SU1~SUn을 전위 Ve1로 보지하고, 모든 주사 전극 SC1~SCn에 접지 전위로부터 부의 전위 (-Vad+Vset2)을 향하여 완만하게 하강하는 램프 파형 L4을 인가한다.
여기서, 제 1 주사 전극군에 주사 펄스 Pa가 인가되는 기간에는, 제 2 주사 전극군에는 주사 펄스 Pa가 인가되지 않는다. 이 기간에 있어서, 제 2 방전셀군의 벽전하는 감소한다. 그러나 상술한 바와 같이, 제 2 방전셀군에 있어서는 초기화 기간에 있어서 2회째의 미약한 초기화 방전이 발생하지 않고 있다. 그 때문에, 초기화 기간이 종료한 시점에서는, 제 2 방전셀군에는 제 1 방전셀군보다 충분히 많은 벽전하가 보지되어 있다. 따라서, 상기의 기간에 있어서 제 2 방전셀군의 벽전하가 감소하더라도, 제 2 방전셀군에는 아직 충분한 양의 벽전하가 보지되어 있다.
그래서, 본 실시예에 있어서는, 제 2 주사 전극군에 주사 펄스 Pa를 인가하기 직전에, 주사 전극 SC1~SCn에 접지 전위로부터 부의 전위 (-Vad+Vset2)을 향하여 완만하게 하강하는 램프 파형 L4을 인가한다. 그러면, 제 2 방전셀군에 있어서 2회째의 미약한 초기화 방전이 일어난다. 이것에 의해, 제 2 방전셀군에 있어서, 주사 전극 SCi 상의 벽전압 및 유지 전극 SUi의 벽전압이 약하게 되고, 데이터 전극 Dk 상의 벽전압도 기입 동작에 적합한 값으로 조정된다.
즉, 본 실시예에 있어서는, 제 1 SF의 초기화 기간에 있어서 제 1 방전셀군에 속하는 모든 방전셀의 초기화 동작(제 1 방전셀군의 전체 셀 초기화 동작)이 행해지고, 제 1 SF의 초기화 기간 및 기입 기간에 있어서 제 2 방전셀군에 속하는 모든 방전셀의 초기화 동작(제 2 방전셀군의 전체 셀 초기화 동작)이 행해진다.
제 1 SF의 기입 기간의 후반부(상기 램프 파형 L4의 인가후)에서는, 유지 전극 SU1~SUn을 다시 전위 Ve2로 보지하고, 주사 전극 SC1~SCn을 일단 전위 (-Vad+Vscn)로 보지한다. 다음으로 2행째의 주사 전극 SC2에 부의 주사 펄스 Pa를 인가하고, 또한, 데이터 전극 D1~Dm 중 2행째에 있어서 발광해야 할 방전셀의 데이터 전극 Dk에 정의 기입 펄스 Pd를 인가한다. 그러면, 데이터 전극 Dk과 주사 전극 SC2과의 교차부의 전압은 방전 개시 전압을 초과한다. 그것에 의하여, 데이터 전극 Dk과 주사 전극 SC2의 사이 및 유지 전극 SU2과 주사 전극 SC2의 사이에서 기입 방전이 발생한다. 그 결과, 그 방전셀의 주사 전극 SC2 상에 정의 벽전하가 축적되고, 유지 전극 SU2 상에 부의 벽전하가 축적되고, 데이터 전극 Dk 상에도 부의 벽전하가 축적된다.
이렇게 하여, 2행째에 있어서 발광해야 할 방전셀에서 기입 방전이 발생하여 각 전극 상에 벽전하를 축적시키는 기입 동작이 행해진다. 한편, 기입 펄스 Pd가 인가되지 않은 데이터 전극 Dh와 주사 전극 SC2과의 교차부의 전압은 방전 개시 전압을 초과하지 않기 때문에, 기입 방전은 발생하지 않는다.
이상의 기입 동작을, 제 2 방전셀군에 있어서, 2행째의 방전셀로부터 n행째의 방전셀에 이를 때까지 순차적으로 행하고, 기입 기간이 종료한다.
계속되는 유지 기간에서는, 유지 전극 SU1~SUn을 접지 전위로 되돌리고, 주사 전극 SC1~SCn에 유지 기간의 최초의 유지 펄스 Ps(=Vsus)를 인가한다. 이 때, 기입 기간에서 기입 방전이 발생한 방전셀에 있어서는, 주사 전극 SCi와 유지 전극 SUi의 사이의 전압은, 유지 펄스 Ps(=Vsus)에 주사 전극 SCi 상의 벽전압 및 유지 전극 SUi 상의 벽전압이 가산된 값으로 되고, 방전 개시 전압을 초과한다. 그것에 의하여, 주사 전극 SCi와 유지 전극 SUi의 사이에서 유지 방전이 일어나고, 방전셀이 발광한다. 그 결과, 주사 전극 SCi 상에 부의 벽전하가 축적되고, 유지 전극 SUi 상에 정의 벽전하가 축적되고, 데이터 전극 Dk 상에 정의 벽전하가 축적된다.
기입 기간에서 기입 방전이 발생하지 않은 방전셀에서는 유지 방전은 일어나지 않고, 초기화 기간의 종료시에서의 벽전하의 상태가 유지된다. 계속해서, 주사 전극 SC1~SCn을 접지 전위로 되돌리고, 유지 전극 SU1~SUn에 유지 펄스 Ps를 인가한다. 그러면, 유지 방전이 일어난 방전셀에서는, 유지 전극 SUi와 주사 전극 SCi의 사이의 전압이 방전 개시 전압을 초과하기 때문에, 다시 유지 전극 SUi와 주사 전극 SCi의 사이에서 유지 방전이 일어나고, 유지 전극 SUi 상에 부의 벽전하가 축적되고, 주사 전극 SCi 상에 정의 벽전하가 축적된다.
이후 마찬가지로, 주사 전극 SC1~SCn과 유지 전극 SU1~SUn에 미리 정해진 수의 유지 펄스 Ps를 교대로 인가함으로써, 기입 기간에 있어서 기입 방전이 발생한 방전셀로서는 유지 방전이 계속하여 행해진다.
유지 펄스 Ps의 인가후, 유지 전극 SU1~SUn 및 데이터 전극 D1~Dm을 접지 전위로 보지한 상태에서, 주사 전극 SC1~SCn에 램프 파형 L5를 인가한다. 이 램프 파형 L5는, 접지 전위로부터 정의 전위 Verase를 향하여 완만하게 상승한다. 이것에 의해, 유지 방전이 일어난 방전셀에 있어서, 주사 전극 SCi와 유지 전극 SUi의 사이의 전압이 방전 개시 전압을 초과하고, 유지 전극 SUi와 주사 전극 SCi의 사이에서 미약한 소거 방전이 발생한다.
그 결과, 주사 전극 SCi에 부의 벽전하가 축적되고, 유지 전극 SUi에 정의 벽전하가 축적된다. 이 때, 데이터 전극 Dk 상에는 정의 벽전하가 축적된다. 그 후, 주사 전극 SC1~SCn을 접지 전위로 되돌리고, 유지 기간에 있어서의 유지 동작을 종료한다.
제 2 SF의 초기화 기간에서는, 유지 전극 SU1~SUn을 전위 Ve1로 보지하고, 데이터 전극 D1~Dm을 접지 전위로 보지하고, 제 1 주사 전극군(주사 전극 SC1, SC3, …, SCn-1)에 접지 전위로부터 부의 전위 (-Vad+Vset2)을 향하여 완만하게 하강하는 램프 파형 L6을 인가한다. 그러면, 제 1 방전셀군 중 앞의 서브필드(도 4에서는, 제 1 SF)의 유지 기간에서 유지 방전이 일어난 방전셀에서는 미약한 초기화 방전이 발생한다. 그것에 의하여, 제 1 방전셀군 중 앞의 서브필드에서 유지 방전이 일어난 방전셀에 있어서, 주사 전극 SCi 상의 벽전압 및 유지 전극 SUi의 벽전압이 약하게 되고, 데이터 전극 Dk 상의 벽전압도 기입 동작에 적합한 값으로 조정된다.
앞의 서브필드에서 유지 방전이 일어나지 않는 방전셀에 있어서는, 방전이 발생하는 경우는 없고, 앞의 서브필드의 초기화 기간의 종료시에서의 벽전하의 상태가 그대로 유지된다.
한편, 제 2 주사 전극군(주사 전극 SC2, SC4, …, SCn)에는, 전위 Vscn을 인가한 후, 전위 Vscn으로부터 정의 전위 (-Vad+Vscn)을 향하여 완만하게 하강하는 램프 파형 L7을 인가한다. 이 때, 제 2 방전셀군에 있어서는, 앞의 서브필드에서 유지 방전이 일어나지 않은 방전셀만이 아니라, 유지 방전이 일어난 방전셀에 있어서도, 초기화 방전이 발생하지 않는다.
이 경우, 제 2 방전셀군 중 앞의 서브필드에서 유지 방전이 일어난 방전셀에 있어서는, 앞의 서브필드의 유지 기간 종료시의 벽전하의 상태가 그대로 유지된다. 따라서, 제 2 방전셀군 중 앞의 서브필드에서 유지 방전이 일어난 방전셀에 축적되어 있는 벽전하의 양은 제 1 방전셀군의 각 방전셀에 축적되어 있는 벽전하의 양에 비해 충분히 많다.
제 2 SF의 기입 기간에 있어서는, 제 1 주사 전극군, 제 2 주사 전극군, 유지 전극 SU1~SUn 및 데이터 전극 D1~Dm에 대하여 제 1 SF의 기입 기간과 마찬가지의 구동 파형을 인가한다.
이 경우, 제 1 SF와 마찬가지로, 제 2 SF의 기입 기간에 있어서 제 1 주사 전극군에 주사 펄스 Pa가 인가되는 기간에는, 제 2 주사 전극군에는 주사 펄스 Pa가 인가되지 않는다. 이 기간에 있어서, 제 2 방전셀군의 벽전하는 감소한다. 그러나 상술한 바와 같이, 제 2 방전셀군 중 앞의 서브필드에서 유지 방전이 일어난 방전셀에는, 제 2 SF의 초기화 기간 종료시에 충분한 양의 전하가 보지되어 있다. 따라서, 상기의 기간에 있어서 그들의 방전셀의 벽전하가 감소하더라도, 그들의 방전셀에는 아직 충분한 양의 벽전하가 보지되어 있다.
그래서, 본 실시예에 있어서는, 제 2 주사 전극군에 주사 펄스 Pa를 인가하기 직전에, 주사 전극 SC1~SCn에 접지 전위로부터 부의 전위 (-Vad+Vset2)을 향하여 완만하게 하강하는 램프 파형 L8을 인가한다. 그러면, 제 2 방전셀군 중 앞의 서브필드에서 유지 방전이 일어난 방전셀에 있어서 미약한 초기화 방전이 일어난다. 이것에 의해, 제 2 방전셀군 중 앞의 서브필드에서 유지 방전이 일어난 방전셀에 있어서, 주사 전극 SCi 상의 벽전압 및 유지 전극 SUi의 벽전압이 약하게 되고, 데이터 전극 Dk 상의 벽전압도 기입 동작에 적합한 값으로 조정된다.
즉, 본 실시예에 있어서는, 제 2 SF의 초기화 기간에 있어서, 제 1 방전셀군에 대한 선택 초기화 동작이 행해지고, 제 2 SF의 기입 기간에 있어서 제 2 방전셀군에 대한 선택 초기화 동작이 행해진다. 또, 선택 초기화 동작이란, 직전의 서브필드에서 유지 방전이 일어난 방전셀에서 선택적으로 초기화 방전을 발생시키는 동작을 말한다.
또, 제 2 SF의 유지 기간에 있어서는, 제 1 SF의 유지 기간과 마찬가지로, 주사 전극 SC1~SCn과 유지 전극 SU1~SUn에 미리 정해진 수의 유지 펄스 Ps를 교대로 인가한다. 그것에 의하여, 기입 기간에 있어서 기입 방전이 발생한 방전셀에서 유지 방전이 행해진다.
또한, 제 3 SF 이후의 서브필드에서는, 제 1 주사 전극군, 제 2 주사 전극군, 유지 전극 SU1~SUn 및 데이터 전극 D1~Dm에 대하여 제 2 SF와 같은 구동 파형을 인가한다.
(1-4) 주사 전극 구동 회로(53)의 구성
도 5는 주사 전극 구동 회로(53)의 구성을 나타내는 회로도이다.
주사 전극 구동 회로(53)는 제 1 구동 회로 DR1, 제 2 구동 회로 DR2, 직류 전원(200), 회수(回收) 회로(300), 다이오드 D10, n 채널 전계 효과 트랜지스터(이하, 트랜지스터라고 약기함) Q3~Q5, Q7 및 NPN 바이폴라 트랜지스터(이하, 트랜지스터라고 약기함) Q6, Q8를 포함한다.
제 1 구동 회로 DR1은 복수의 주사 IC(100)를 포함한다. 복수의 주사 IC(100)는 제 1 주사 전극군에 속하는 주사 전극 SC1, SC3, …, SCn-1에 각각 접속된다. 도 5에는, 주사 전극 SC1, SC3에 각각 접속되는 2개의 주사 IC(100)가 도시된다.
각 주사 IC(100)는 노드 N1과 노드 N2의 사이에 접속된다. 각 주사 IC(100)는 p 채널 전계 효과 트랜지스터(이하, 트랜지스터라고 약기함) Q1 및 n 채널 전계 효과 트랜지스터(이하, 트랜지스터라고 약기함) Q2를 포함한다. 주사 전극 SC1에 접속되는 주사 IC(100)의 트랜지스터 Q1, Q2의 게이트에는 제어 신호 S1, S2가 각각 인가된다. 주사 전극 SC3에 접속되는 주사 IC(100)의 트랜지스터 Q1, Q2의 게이트에는 제어 신호 S11, S12가 각각 인가된다.
제 2 구동 회로 DR2는 복수의 주사 IC(110)를 포함한다. 복수의 주사 IC(110)는 제 2 주사 전극군에 속하는 주사 전극 SC2, SC4, …, SCn에 각각 접속된다. 도 5에는, 주사 전극 SC2, SC4에 각각 접속되는 2개의 주사 IC(110)가 도시된다.
각 주사 IC(110)는 노드 N1과 노드 N2의 사이에 접속된다. 각 주사 IC(110)는 p 채널 전계 효과 트랜지스터(이하, 트랜지스터라고 약기함) Q101 및 n 채널 전계 효과 트랜지스터(이하, 트랜지스터라고 약기함) Q102를 포함한다. 주사 전극 SC2에 접속되는 주사 IC(110)의 트랜지스터 Q101, Q102의 게이트에는 제어 신호 S101, S102가 각각 인가된다. 주사 전극 SC4에 접속되는 주사 IC(110)의 트랜지스터 Q101, Q102의 게이트에는 제어 신호 S111, S112가 각각 인가된다.
회수 회로(300)는 n 채널 전계 효과 트랜지스터(이하, 트랜지스터라고 약기함) QA, QB, 회수 코일 LA, LB, 회수 콘덴서 CR 및 다이오드 DA, DB를 포함한다.
전압 Vscn을 받는 전원 단자 V10은 다이오드 D10를 통해서 노드 N3에 접속된다. 직류 전원(200)은 노드 N1과 노드 N3의 사이에 접속된다. 이 직류 전원(200)은, 전해 콘덴서로 이루어지고, 전압 Vscn을 보지하는 플로팅 전원으로서 기능한다. 노드 N2과 노드 N3의 사이에는 보호 저항 R1이 접속된다. 이하, 노드 N1의 전위를 VFGND로 하고, 노드 N3의 전위를 VscnF로 한다. 노드 N3의 전위 VscnF는, 노드 N1의 전위 VFGND에 전압 Vscn을 가산한 값을 갖는다. 즉, VscnF=VFGND+Vscn으로 된다.
트랜지스터 Q3은, 전압 (Vset+(Vsus-Vscn))을 받는 전원 단자 V11과 노드 N4의 사이에 접속되고, 게이트에는 제어 신호 S3이 인가된다. 트랜지스터 Q4는, 노드 N1과 노드 N4의 사이에 접속되고, 게이트에는 제어 신호 S4가 인가된다. 트랜지스터 Q5는, 노드 N1과 부의 전압(-Vad)을 받는 전원 단자 V12의 사이에 접속되고, 게이트에는 제어 신호 S5가 인가된다. 제어 신호 S4는 제어 신호 S5의 반전 신호이다.
또한, 트랜지스터 Q3, Q5에는 게이트 저항 RG 및 콘덴서 CG가 접속된다. 또, 트랜지스터 Q6에도 게이트 저항 및 콘덴서가 접속되지만, 도시는 생략한다.
트랜지스터 Q6, Q7이 전압 Vsus를 받는 전원 단자 V13과 노드 N4의 사이에 접속된다. 트랜지스터 Q6의 베이스에는 제어 신호 S6이 인가되고, 트랜지스터 Q7의 게이트에는 제어 신호 S7이 인가된다. 트랜지스터 Q8은, 노드 N4와 접지 단자의 사이에 접속되고, 베이스에는 제어 신호 S8이 인가된다.
노드 N4와 노드 N5의 사이에는, 회수 코일 LA, 다이오드 DA 및 트랜지스터 QA가 직렬로 접속되고, 또한, 회수 코일 LB, 다이오드 DB 및 트랜지스터 QB가 직렬로 접속된다. 회수 콘덴서 CR는 노드 N5과 접지 단자의 사이에 접속된다.
(1-5) 주사 전극 구동 회로(53)의 동작
도 6~도 8은 주사 전극 구동 회로(53)의 트랜지스터 Q1~Q8에 인가되는 제어 신호의 상세한 타이밍도이다. 또, 도 6은 도 4의 제 1 SF의 초기화 기간에 있어서의 타이밍도이며, 도 7은 도 4의 제 1 SF의 기입 기간에 있어서의 타이밍도이며, 도 8은 도 4의 제 2 SF의 초기화 기간에 있어서의 타이밍도이다.
도 6~도 8의 최상단에는, 실선으로 주사 전극 SC1의 전위의 변화가 도시되고, 일점 쇄선으로 주사 전극 SC2의 전위의 변화가 도시된다. 또, 도 6~도 8에는, 회수 회로(300)에 인가되는 제어 신호 SA, SB는 도시되어 있지 않다.
도 6의 제 1 SF의 초기화 기간의 개시 시점 t0에서는, 제어 신호 S1, S2, S101, S102, S4, S7, S8이 하이 레벨에 있고, 제어 신호 S3, S5, S6이 로우 레벨에 있다. 그것에 의하여, 트랜지스터 Q1, Q101, Q3, Q5, Q6이 오프하고, 트랜지스터 Q2, Q102, Q4, Q7, Q8이 온하고 있다. 따라서, 노드 N1은 접지 전위(OV)로 되어 있고, 노드 N3의 전위 VscnF는 Vscn으로 되어 있다. 또한, 트랜지스터 Q2, Q102가 온하고 있기 때문에, 주사 전극 SC1, SC2의 전위는 접지 전위로 되어 있다.
시점 t1에서, 제어 신호 S1, S2, S101, S102가 로우 레벨로 된다. 그것에 의하여, 트랜지스터 Q1, Q101이 온하고, 트랜지스터 Q2, Q102가 오프한다. 따라서, 주사 전극 SC1, SC2의 전위가 Vscn으로 상승한다.
시점 t2에서, 제어 신호 S7, S8이 로우 레벨로 되고, 트랜지스터 Q7, Q8이 오프한다. 그것에 의하여, 트랜지스터 Q3에 접속된 게이트 저항 RG 및 콘덴서 CG에 의해 구성되는 RC 적분 회로에 의해, 노드 N1의 전위 VFGND가 (Vset+(Vsus-Vscn))까지 완만하게 상승한다. 또한, 노드 N3의 전위 VscnF가 (Vsus+Vset)까지 완만하게 상승한다. 이 때, 트랜지스터 Q1, Q101이 온하고 있기 때문에, 주사 전극 SC1, SC2의 전위가 (Vsus+Vset)까지 완만하게 상승한다.
시점 t3에서, 제어 신호 S3이 로우 레벨로 되고, 제어 신호 S6, S7이 하이 레벨로 된다. 그것에 의하여, 트랜지스터 Q3이 오프하고, 트랜지스터 Q6, Q7이 온한다. 그 결과, 노드 N1의 전위 VFGND가 Vsus까지 저하하고, 노드 N3의 전위 VscnF가 (Vscn+Vsus)까지 저하한다. 이 때, 트랜지스터 Q1, Q101이 온하고 있기 때문에, 주사 전극 SC1, SC2의 전위가 (VSCn+VSUS)까지 저하한다.
시점 t4에서, 제어 신호 S1, S2가 하이 레벨로 된다. 그것에 의하여, 트랜지스터 Q1이 오프하고, 트랜지스터 Q2가 온한다. 이 때, 노드 N1의 전위 VFGND의 전위는 Vsus로 되어 있기 때문에, 주사 전극 SC1의 전위가 Vsus까지 저하한다. 한편, 트랜지스터 Q101은 온의 상태로 유지되고, 트랜지스터 Q102는 오프의 상태로 유지되기 때문에, 주사 전극 SC2의 전위는 (Vscn+Vsus)으로 유지된다.
시점 t5에서, 제어 신호 S4, S6, S7이 로우 레벨로 되고, 제어 신호 S5, S8이 하이 레벨로 된다. 그것에 의하여, 트랜지스터 Q4, Q6, Q7이 오프하고, 트랜지스터 Q5, Q8이 온한다. 그 결과, 트랜지스터 Q5에 접속된 게이트 저항 RG 및 콘덴서 CG에 의해 구성되는 RC 적분 회로에 의해, 노드 N1의 전위 VFGND가 (-Vad)을 향하여 완만하게 저하한다. 또한, 노드 N3의 전위 VscnF의 전위가 (-Vad+Vscn)을 향하여 완만하게 저하한다. 이 때, 트랜지스터 Q2, Q101이 온하고 있기 때문에, 주사 전극 SC1의 전위가 (-Vad)을 향하여 완만하게 저하하고, 주사 전극 SC2의 전위가 (-Vad+Vscn)을 향하여 완만하게 저하한다.
시점 t6에서, 제어 신호 S1, S2가 로우 레벨로 된다. 그것에 의하여, 트랜지스터 Q1이 온하고, 트랜지스터 Q2가 오프한다. 그 결과, 주사 전극 SC1의 전위가 (-Vad+Vscn)까지 상승한다. 이 때, 트랜지스터 Q101은 온의 상태로 유지되기 때문에, 주사 전극 SC2의 전위는 (-Vad+Vscn)까지 저하한다.
도 7의 제 1 SF의 기입 기간의 시점 t8에서, 제어 신호 S1, S2가 하이 레벨로 된다. 그것에 의하여, 트랜지스터 Q1이 오프하고, 트랜지스터 Q2가 온한다. 이 때, 노드 N1의 전위 VFGND는 (-Vad)으로 되어 있기 때문에, 주사 전극 SC1의 전위가 (-Vad)까지 저하한다. 한편, 트랜지스터 Q101은 온의 상태로 유지되고, 트랜지스터 Q102는 오프의 상태로 유지되기 때문에, 주사 전극 SC2의 전위는 (-Vad+Vscn)으로 유지된다.
시점 t9에서, 제어 신호 S1, S2가 로우 레벨로 된다. 그것에 의하여, 트랜지스터 Q1이 온하고, 트랜지스터 Q2가 오프한다. 이 때, 노드 N3의 전위 VscnF는 (-Vad+Vscn)으로 되어 있기 때문에, 주사 전극 SC1의 전위가 (-Vad+Vscn)까지 상승한다. 트랜지스터 Q101은 온의 상태로 유지되고, 트랜지스터 Q102는 오프의 상태로 유지되기 때문에, 주사 전극 SC2의 전위는 (-Vad+Vscn)으로 유지된다.
시점 t10에서 제어 신호 S4가 하이 레벨로 되고, 제어 신호 S5가 로우 레벨로 된다. 그것에 의하여, 트랜지스터 Q4가 온하고, 트랜지스터 Q5가 오프한다. 그 결과, 노드 N1의 전위 VFGND가 접지 전위까지 상승하고, 노드 N3의 전위 VscnF가 Vscn까지 상승한다. 또한, 제어 신호 S1, S2, S102, S101이 하이 레벨로 된다. 그것에 의하여, 트랜지스터 Q1, Q101이 오프하고, 트랜지스터 Q2, Q102가 온한다. 따라서, 주사 전극 SC1, SC2의 전위가 접지 전위까지 저하한다.
시점 t11에서 제어 신호 S4가 로우 레벨로 되고, 제어 신호 S5가 하이 레벨로 된다. 그것에 의하여, 트랜지스터 Q4가 오프하고, 트랜지스터 Q5가 온한다. 그 결과, 트랜지스터 Q5에 접속된 게이트 저항 RG 및 콘덴서 CG에 의해 구성되는 RC 적분 회로에 의해, 노드 N1의 전위 VFGND가 (-Vad)을 향하여 완만하게 저하한다. 또한, 노드 N3의 전위 VscnF의 전위가 (-Vad+Vscn)을 향하여 완만하게 저하한다. 이 때, 트랜지스터 Q2, Q102가 온하고 있기 때문에, 주사 전극 SC1, SC2의 전위가 (-Vad)을 향하여 완만하게 저하한다.
시점 t12에서 제어 신호 S1, S2, S101, S102가 로우 레벨로 된다. 그것에 의하여, 트랜지스터 Q1, Q101이 온하고, 트랜지스터 Q2, Q102가 오프한다. 이 때, 노드 N3의 전위 VscnF는 (-Vad+Vscn)으로 되어 있기 때문에, 주사 전극 SC1, SC2의 전위가 (-Vad+Vscn)까지 상승한다.
시점 t13에서 제어 신호 S101, S102가 하이 레벨로 된다. 그것에 의하여, 트랜지스터 Q101이 오프하고, 트랜지스터 Q102가 온한다. 이 때, 노드 N1의 전위 VFGND는 (-Vad)으로 되어 있기 때문에, 주사 전극 SC2의 전위가 (-Vad)까지 저하한다. 트랜지스터 Q1, Q2의 상태는 유지되기 때문에, 주사 전극 SC1의 전위는 (-Vad+Vscn)로 유지된다.
시점 t14에서 제어 신호 S101, S102가 로우 레벨로 된다. 그것에 의하여, 트랜지스터 Q101이 온하고, 트랜지스터 Q102가 오프한다. 이 때, 노드 N3의 전위 VscnF는 (-Vad+Vscn)으로 되어 있기 때문에, 주사 전극 SC2의 전위가 (-Vad+Vscn)까지 상승한다. 트랜지스터 Q1, Q2의 상태는 유지되기 때문에, 주사 전극 SC1의 전위는 (-Vad+Vscn)로 유지된다.
도 8의 제 2 SF의 초기화 기간 개시 시점 t15에서는, 제어 신호 S3, S5, S6이 로우 레벨에 있고, 제어 신호 S1, S2, S101, S102, S4, S7, S8이 하이 레벨에 있다. 그것에 의하여, 트랜지스터 Q1, Q101, Q3, Q5, Q6이 오프하고, 트랜지스터 Q2, Q102, Q4, Q7, Q8이 온하고 있다. 따라서, 노드 N1의 전위 VFGND는 접지 전위로 되어 있고, 노드 N3의 전위 VscnF는 Vscn으로 되어 있다. 또한, 트랜지스터 Q2, Q102가 온하고 있기 때문에, 주사 전극 SC1, SC2의 전위는 접지 전위로 되어 있다.
시점 t16에서 제어 신호 S101, S102가 로우 레벨로 된다. 그것에 의하여, 트랜지스터 Q101이 온하고, 트랜지스터 Q102가 오프한다. 이 때, 노드 N3의 전위 VscnF는 Vscn으로 되어 있기 때문에, 주사 전극 SC2의 전위가 Vscn까지 상승한다. 트랜지스터 Q1, Q2의 상태는 유지되기 때문에, 주사 전극 SC1의 전위는 접지 전위로 유지된다.
시점 t17에서 제어 신호 S4, S7이 로우 레벨로 되고, 제어 신호 S5가 하이 레벨로 된다. 그것에 의하여, 트랜지스터 Q4, Q7이 오프로 되고, 트랜지스터 Q5가 온으로 된다. 그 결과, 트랜지스터 Q5에 접속된 게이트 저항 RG 및 콘덴서 CG에 의해 구성되는 RC 적분 회로에 의해, 노드 N1의 전위 VFGND가 (-Vad)을 향하여 완만하게 저하한다. 또, 노드 N3의 전위 VscnF가 (-Vad+Vscn)을 향하여 완만하게 저하한다. 이 때, 트랜지스터 Q2, Q101이 온으로 되어 있기 때문에, 주사 전극 SC1의 전위는 (-Vad)을 향하여 완만하게 저하하고, 주사 전극 SC2의 전위는 (-Vad+Vscn)을 향하여 완만하게 저하한다.
시점 t18에서 제어 신호 S1, S2가 로우 레벨로 된다. 그것에 의하여, 트랜지스터 Q1이 온하고, 트랜지스터 Q2가 오프한다. 그 결과, 주사 전극 SC1의 전위가 (-Vad+Vscn)까지 상승한다. 이 때, 트랜지스터 Q101은 온의 상태로 유지되기 때문에, 주사 전극 SC2의 전위는 (-Vad+Vscn)까지 저하한다.
(1-6) 실시예 1의 효과
이상과 같이, 본 실시예에서는, 제 1 SF의 초기화 기간에 있어서 제 2 방전셀군의 각 방전셀에 초기화를 위한 2회째의 미약 방전을 발생시키고 있지 않다. 그 때문에, 제 1 SF의 기입 기간의 개시 시점에서, 제 2 방전셀군의 각 방전셀에 충분한 양의 전하를 축적할 수 있다.
이 경우, 제 2 방전셀군의 각 방전셀에 주사 펄스 Pa가 인가될 때까지, 각 방전셀에 축적되어 있는 벽전하가 감소했다고 해도, 제 2 방전셀군에 있어서 벽전하의 감소에 의한 방전 불량이 발생하는 것을 방지할 수 있다.
또한, 제 2 SF의 초기화 기간에 있어서, 제 2 방전셀군의 각 방전셀에 초기화를 위한 미약 방전을 발생시키고 있지 않다. 그 때문에, 제 2 SF의 기입 기간의 개시 시점에서, 제 2 방전셀군의 각 방전셀에 충분한 양의 전하를 축적할 수 있다. 그것에 의하여, 상기의 경우와 마찬가지로, 제 2 방전셀군에 있어서 벽전하의 감소에 의한 방전 불량이 발생하는 것을 방지할 수 있다.
또한, 본 실시예에서는, 기입 기간에 있어서 제 1 방전셀군에 대한 주사 펄스 Pa의 인가가 종료한 후에, 제 2 방전셀군의 소정의 방전셀에 있어서 미약 방전를 발생시키고 있다. 그것에 의하여, 제 2 방전셀군의 각 방전셀에 주사 펄스 Pa가 인가되기 직전에, 제 2 방전셀군의 각 방전셀을 기입 동작에 적합한 상태로 할 수 있다. 그 결과, 제 2 방전셀군의 각 방전셀에 있어서 벽전하의 감소에 의한 방전 불량이 발생하는 것을 확실히 방지할 수 있다.
또한, 기입 기간(주사 펄스 Pa가 인가되는 기간을 제외함)에 있어서 주사 전극 SC2, SC4, …, SCn(제 2 방전셀군)의 전위 (-Vad+Vscn)를 낮게 하는 것에 의해 제 2 방전셀군의 각 방전셀의 벽전하가 감소하더라도, 각 방전셀에 충분한 양의 전하를 남길 수 있다. 따라서, 기입 기간에 있어서의 주사 전극 SC2, SC4, …, SCn의 전위를 낮게 할 수 있기 때문에, 전원 단자 V10이 받는 전압 Vscn을 저감할 수 있다. 그것에 의하여, 패널(10)의 구동 비용을 저감할 수 있고, 또한, 패널(10)의 동작 성능을 향상시킬 수 있다.
또한, 본 실시예에 있어서는, 직류 전원(200)에 의해 N1과 노드 N3의 사이의 전위차가 일정하게 보지되어 있다. 또한, 트랜지스터 Q1, Q2에 의해 주사 전극 SC1, SC3, …, SCn-1이 노드 N1 또는 노드 N2에 선택적으로 접속되고, 트랜지스터 Q101, Q102에 의해 주사 전극 SC2, SC4, …, SCn이 노드 N1 또는 노드 N2에 선택적으로 접속된다. 그것에 의하여, 주사 전극 SC1, SC3, …, SCn-1 및 주사 전극 SC2, SC4, …, SCn에 공통 또는 다른 구동 파형이 인가된다. 이와 같이, 주사 전극 구동 회로(53)의 구성 및 동작을 복잡하게 하지 않고, 주사 전극 SC1, SC3, …, SCn-1 및 주사 전극 SC2, SC4, …, SCn에 공통 또는 다른 구동 파형을 용이하게 인가할 수 있다. 그것에 의하여, 주사 전극 구동 회로(53)의 제조 비용을 저감할 수 있다.
(2) 실시예 2
도 9는 실시예 2에 따른 주사 전극 구동 회로(53)의 구성을 나타내는 회로도이다. 도 9에 나타내는 주사 전극 구동 회로(53)가 도 5의 주사 전극 구동 회로(53)와 다른 것은 이하의 점이다.
도 9에 나타낸 바와 같이, 본 실시예에 있어서는, 트랜지스터 Q5의 게이트와 노드 N1의 사이에, 제너 다이오드 ZD가 접속되어 있다.
도 10은 제 1 SF의 기입 기간에 있어서 본 실시예에 따른 주사 전극 구동 회로(53)의 트랜지스터 Q1~Q8에 인가되는 제어 신호의 상세한 타이밍도이다. 도 10의 최상단에는, 실선으로 주사 전극 SC1의 전위의 변화가 도시되고, 일점 쇄선으로 주사 전극 SC2의 전위의 변화가 도시된다. 또, 도 10에 있어서는, 도 7의 시점 t10에서부터 시점 t14에 대응하는 기간의 타이밍도가 도시되어 있다.
도 10의 타이밍도가 도 7의 타이밍도와 다른 것은 이하의 점이다. 도 10에 나타낸 바와 같이, 본 실시예에 있어서는, 시점 t11에 있어서 제어 신호 S5가 하이 레벨로 되고 트랜지스터 Q5가 온되었을 때에, 주사 전극 SC1, SC2이 접지 전위로부터 제너 전압 Vzd만큼 하강한다. 그 후, 주사 전극 SC1, SC2의 전위는 (-Vzd)부터 (-Vad)을 향하여 완만하게 저하한다.
이 경우, 주사 전극 SC1, SC2의 전위는, 시점 t12보다 빠른 시점 t12a에서 (-Vad)에 도달한다. 따라서, 본 실시예에 의하면, 도 7에 나타내는 실시예 1에 비해, 주사 전극 SC1, SC2에 램프 파형을 인가하기 위해서 필요한 시간을 단축할 수 있다. 이에 따라, 유지 펄스 Ps를 인가하기 위한 시간을 충분히 확보할 수 있다. 그 결과, 패널(10)의 휘도를 충분히 향상시킬 수 있다.
또, 제너 전압 Vzd는 전압 Vad 이하의 전압으로 설정되는 것이 바람직하다. 이 경우, 제 2 방전셀군의 각 방전셀에 있어서, 데이터 전극 Dk과 주사 전극 SC2의 교차부의 전압이 방전 개시 전압을 초과하는 것을 방지할 수 있다. 그것에 의하여, 제 2 방전셀의 초기화에 필요한 시간을 단축하면서, 제 2 방전셀군의 초기화를 확실히 할 수 있다.
또한, 제너 전압 Vzd는, 패널(10)의 특성에 따라 알맞게 설정되는 것이 보다 바람직하다. 그것에 의하여, 유지 기간을 최대한으로 확보할 수 있고, 유지 펄스 PS를 최대한으로 인가하는 것이 가능해진다.
또, 상기에서는, 제너 다이오드 ZD를 마련한 경우의 효과를 램프 파형 L4(도 4)의 인가시를 예로 들어 설명했지만, 제 2 SF 이후의 기입 기간에 있어서 주사 전극 SC1~SCn에 램프 파형 L8을 인가할 때에도 같은 효과가 있다.
(3) 실시예 3
실시예 3에 따른 플라즈마 디스플레이 장치에 있어서는, 주사 전극 구동 회로(53)는 제 1 주사 전극군(주사 전극 SC1, SC4, …, SCn-2), 제 2 주사 전극군(주사 전극 SC2, SC5, …, SCn-1), 및 제 3 주사 전극군(주사 전극 SC3, SC6, …, SCn)에 초기화 방전을 위해 다른 구동 파형을 인가하는 3상 구동 동작을 행할 수 있다. 여기서, n은 3의 배수이다. 또, 주사 전극 SC3, SC6, …, SCn에는, 주사 IC(100) 또는 주사 IC(110)와 마찬가지의 주사 IC가 접속된다.
도 11은 실시예 3에 따른 플라즈마 디스플레이 장치의 서브필드 구성에 있어서의 구동 파형도이다. 또, 도 11에는, 제 1 주사 전극군의 1개의 주사 전극 SC1, 제 2 주사 전극군의 1개의 주사 전극 SC2, 제 3 주사 전극군의 1개의 주사 전극 SC3, 유지 전극 SU1~SUn 및 데이터 전극 D1~Dm의 구동 파형이 도시된다. 또한, 도 11에는, 1 필드의 제 1 SF의 초기화 기간으로부터 제 2 SF의 유지 기간까지가 도시된다. 또한, 도 11에 나타내는 램프 파형 L1~L8은 도 4의 램프 파형 L1~L8과 마찬가지다.
또, 이하의 설명에 있어서는, 제 1 주사 전극군상의 방전셀을 제 1 방전셀군이라 부르고, 제 2 주사 전극군상의 방전셀을 제 2 방전셀군이라 부르고, 제 3 주사 전극군상의 방전셀을 제 3 방전셀군이라 부른다.
제 1 SF의 초기화 기간에 있어서는, 램프 파형 L1, L2를 제 1 주사 전극군에 인가한다. 그것에 의하여, 제 1 방전셀군의 각 방전셀에 있어서 미약한 초기화 방전이 2회 발생한다. 그 결과, 제 1 방전셀군의 각 방전셀의 벽전하의 양이 기입 동작에 적합한 상태로 조정된다.
한편, 제 2 및 제 3 주사 전극군에는, 램프 파형 L1, L3을 인가한다. 이 경우, 제 2 및 제 3 방전셀군의 각 방전셀에 있어서는, 2회째의 미약한 초기화 방전이 발생하지 않는다. 따라서, 제 2 및 제 3 방전셀군의 각 방전셀에 있어서는, 충분한 양의 벽전하를 보지할 수 있다.
기입 기간에 있어서는, 제 1 주사 전극군의 주사 전극 SC1, SC4, …, SCn-2에 순서대로 주사 펄스 Pa를 인가한다. 그것에 의하여, 제 1 방전셀군의 선택된 방전셀에 있어서 기입 방전이 발생한다.
제 1 주사 전극군으로의 주사 펄스 Pa의 인가후, 램프 파형 L4을 제 1 및 제 2 주사 전극군에 인가한다. 그것에 의하여, 제 2 방전셀군의 각 방전셀에 있어서 2회째의 미약한 초기화 방전이 발생한다. 그 결과, 제 2 방전셀군의 각 방전셀의 벽전하의 양이 기입 동작에 적합한 상태로 조정된다.
한편, 제 3 주사 전극군에는, 전위 Vscn을 인가한 후, 도 4의 램프 파형 L7과 마찬가지의 램프 파형 L9를 인가한다. 이 경우, 제 3 방전셀군의 각 방전셀에 있어서는, 2회째의 미약한 초기화 방전이 발생하지 않는다. 따라서, 제 3 방전셀군의 각 방전셀에 있어서는, 충분한 양의 벽전하를 보지할 수 있다.
제 1 및 제 2 주사 전극군으로의 램프 파형 L4의 인가후, 제 2 주사 전극군의 주사 전극 SC2, SC5, …, SCn-1에 순서대로 주사 펄스 Pa를 인가한다. 그것에 의하여, 제 2 방전셀군의 선택된 방전셀에 있어서 기입 방전이 발생한다.
제 2 주사 전극군으로의 주사 펄스 Pa의 인가후, 램프 파형 L4와 마찬가지의 램프 파형 L10을 주사 전극 SC1~SCn에 인가한다. 그것에 의하여, 제 3 방전셀군의 각 방전셀에 있어서 2회째의 미약한 초기화 방전이 발생한다. 그 결과, 제 3 방전셀군의 각 방전셀의 벽전하의 양이 기입 동작에 적합한 상태로 조정된다.
그 후, 제 3 방전셀군의 주사 전극 SC3, SC6, …, SCn에 순서대로 주사 펄스 Pa를 인가한다. 그것에 의하여, 제 3 방전셀군의 선택된 방전셀에 있어서 기입 방전이 발생한다.
또한, 제 2 SF의 초기화 기간에 있어서는, 램프 파형 L6을 제 1 주사 전극군에 인가한다. 그것에 의하여, 제 1 방전셀군 중 앞의 서브필드(도 11에서는 제 1 SF)의 유지 기간에서 유지 방전이 일어난 방전셀에 있어서 미약한 초기화 방전이 발생한다. 그 결과, 제 1 방전셀군의 각 방전셀의 벽전하의 양이 기입 동작에 적합한 상태로 조정된다.
한편, 제 2 및 제 3 주사 전극군에는, 전위 Vscn을 인가한 후, 램프 파형 L7을 인가한다. 이 경우, 제 2 및 제 3 방전셀군의 각 방전셀에 있어서는, 미약한 초기화 방전이 발생하지 않는다. 따라서, 제 2 및 제 3 방전셀군의 각 방전셀에 있어서는, 충분한 양의 벽전하를 보지할 수 있다.
기입 기간에 있어서는, 제 1 주사 전극군의 주사 전극 SC1, SC4, …, SCn-2에 순서대로 주사 펄스 Pa를 인가한다. 그것에 의하여, 제 1 방전셀군의 선택된 방전셀에 있어서 기입 방전이 발생한다.
제 1 주사 전극군으로의 주사 펄스 Pa의 인가후, 램프 파형 L8을 제 1 및 제 2 주사 전극군에 인가한다. 그것에 의하여, 제 2 방전셀군의 각 방전셀에 있어서 미약한 초기화 방전이 발생한다. 그 결과, 제 2 방전셀군의 각 방전셀의 벽전하의 양이 기입 동작에 적합한 상태로 조정된다.
한편, 제 3 주사 전극군에는, 전위 Vscn을 인가한 후, 램프 파형 L7과 마찬가지의 램프 파형 L11을 인가한다. 이 경우, 제 3 방전셀군의 각 방전셀에 있어서는, 미약한 초기화 방전이 발생하지 않는다. 따라서, 제 3 방전셀군의 각 방전셀에 있어서는, 충분한 양의 벽전하를 보지할 수 있다.
제 1 및 제 2 주사 전극군으로의 램프 파형 L8의 인가후, 제 2 주사 전극군의 주사 전극 SC2, SC5, …, SCn-1에 순서대로 주사 펄스 Pa를 인가한다. 그것에 의하여, 제 2 방전셀군의 선택된 방전셀에 있어서 기입 방전이 발생한다.
제 2 주사 전극군으로의 주사 펄스 Pa의 인가후, 램프 파형 L8과 마찬가지의 램프 파형 L12를 주사 전극 SC1~SCn에 인가한다. 그것에 의하여, 제 3 방전셀군의 각 방전셀에 있어서 미약한 초기화 방전이 발생한다. 그 결과, 제 3 방전셀군의 각 방전셀의 벽전하의 양이 기입 동작에 적합한 상태로 조정된다.
그 후, 제 3 방전셀군의 주사 전극 SC3, SC6, …, SCn에 순서대로 주사 펄스 Pa를 인가한다. 그것에 의하여, 제 3 방전셀군의 선택된 방전셀에 있어서 기입 방전이 발생한다.
이상과 같이, 본 실시예에서는, 제 1 SF의 초기화 기간에 있어서 제 2 방전셀군의 각 방전셀에 초기화를 위한 2회째의 미약 방전을 발생시키고 있지 않다. 그 때문에, 제 1 SF의 기입 기간의 개시 시점에서, 제 2 방전셀군의 각 방전셀에 충분한 양의 전하를 축적할 수 있다.
이 경우, 제 2 방전셀군의 각 방전셀에 주사 펄스 Pa가 인가될 때까지, 각 방전셀에 축적되어 있는 벽전하가 감소했다고 해도, 제 2 방전셀군에 있어서 벽전하의 감소에 의한 방전 불량이 발생하는 것을 방지할 수 있다.
또한, 제 1 SF의 기입 기간에 있어서, 제 1 및 제 2 방전셀군으로의 주사 펄스 Pa의 인가가 종료할 때까지, 제 3 방전셀군의 각 방전셀에 초기화를 위한 2회째의 미약 방전을 발생시키고 있지 않다.
이 경우, 제 3 방전셀군의 각 방전셀에 주사 펄스 Pa가 인가될 때까지, 각 방전셀에 축적되어 있는 벽전하가 감소했다고 해도, 제 3 방전셀군에 있어서 벽전하의 감소에 의한 방전 불량이 발생하는 것을 방지할 수 있다.
또한, 제 2 SF의 초기화 기간에 있어서, 제 2 방전셀군의 각 방전셀에 초기화를 위한 미약 방전을 발생시키고 있지 않다. 그 때문에, 제 2 SF의 기입 기간의 개시 시점에서, 제 2 방전셀군의 각 방전셀에 충분한 양의 전하를 축적할 수 있다. 그것에 의하여, 제 2 방전셀군에 있어서 벽전하의 감소에 의한 방전 불량이 발생하는 것을 방지할 수 있다.
또한, 제 2 SF의 기입 기간에 있어서, 제 1 및 제 2 방전셀군으로의 주사 펄스 Pa의 인가가 종료할 때까지, 제 3 방전셀군의 각 방전셀에 초기화를 위한 미약 방전을 발생시키고 있지 않다. 그것에 의하여, 제 3 방전셀군에 있어서 벽전하의 감소에 의한 방전 불량이 발생하는 것을 방지할 수 있다.
이상의 결과, 각 방전셀에 있어서 방전 불량이 발생하는 것을 확실히 방지할 수 있다.
(4) 다른 실시예
상기 실시예에 있어서는, 주사 전극 구동 회로(53)에 있어서, 스위칭 소자로서 n 채널 FET 및 p 채널 FET이 사용되고 있지만, 스위칭 소자는 이들에 한정되지 않는다.
예컨대, 상기 각 회로에서, n 채널 FET 대신에 p 채널 FET 또는 IGBT(절연게이트형 바이폴라 트랜지스터) 등을 사용할 수 있고, p 채널 FET 대신에, n 채널 FET 또는 IGBT(절연게이트형 바이폴라 트랜지스터) 등을 사용할 수 있다.
또한, 상기 실시예에 있어서는, 제 1 SF에서 전체 셀 초기화 동작을 행하고 있지만, 제 1 SF에서 선택 초기화 동작을 행하고, 제 2 SF 이후의 어느 SF에서 전체 셀 초기화 동작을 행하더라도 좋다.
또한, 상기 실시예에 있어서는, 모든 서브필드에 있어서 2 상 구동 동작 또는 3상 구동 동작이 행하여지고 있지만, 1 또는 복수의 서브필드에 있어서 2 상 구동 동작 또는 3상 구동 동작이 행하여지지 않더라도 좋다. 예컨대, 제 1 SF에서 2 상 구동 동작 또는 3상 구동 동작이 행하여지지 않더라도 좋고, 제 2 SF 이후의 어느것의 서브필드에 있어서 2 상 구동 동작 또는 3상 구동 동작이 행하여지지 않더라도 좋다.
또, 2 상 구동 동작 또는 3상 구동 동작이 행하여지지 않는 서브필드에 있어서는, 초기화 방전을 위해 주사 전극 SC1~SCn에 대하여 동일한 구동 파형이 인가되는 1상 구동 동작이 행해진다. 구체적으로는, 예컨대, 도 4에 있어서 초기화 기간에 주사 전극 SC1에 인가되어 있는 구동 파형이 주사 전극 SC1~SCn에 인가된다.
또한, 상기 실시예 1 및 2에 있어서는, 주사 전극 SC1, SC3, …, SCn-1을 제 1 주사 전극군으로 하고, 주사 전극 SC2, SC4, …, SCn을 제 2 주사 전극군으로 했지만, 주사 전극 SC1~SCn/2를 제 1 주사 전극군으로 하고, 주사 전극 SCn/2+1~SCn을 제 2 주사 전극군으로 해도 좋다. 또, 이 경우, 유지 전극 SU1~SUn/2가 제 1 유지 전극군으로 되고, 유지 전극 SUn/2+1~SUn이 제 2 유지 전극군으로 된다.
또, 상기 실시예 3에 있어서는, 주사 전극 SC1, SC4, …, SCn-2를 제 1 주사 전극군으로 하고, 주사 전극 SC2, SC5, …, SCn-1을 제 2 주사 전극군으로 하고, 주사 전극 SC3, SC6, …, SCn을 제 3 주사 전극군으로 했지만, 주사 전극 SC1~SCn/3를 제 1 주사 전극군으로 하고, 주사 전극 SCn/3+1~SC2n/3를 제 2 주사 전극군으로 하고, 주사 전극 SC2n/3+1~SCn을 제 3 주사 전극군으로 해도 좋다.
또한, 상기 실시예에 있어서는, 주사 전극 SC1~SCn을 제 1 및 제 2 주사 전극군 또는 제 1~제 3 주사 전극군으로 분할하고, 패널(10)의 모든 방전셀을 제 1 및 제 2 방전셀군 또는 제 1~제 3 방전셀군으로 분할하고 있지만, 주사 전극 SC1~SCn을 4개 이상의 주사 전극군으로 분할하고, 패널(10)의 모든 방전셀을 4개 이상의 방전셀군으로 분할할 수도 있다.
또, 상기 실시예 1 및 2에 있어서는, 제 1 주사 전극군(주사 전극 SC1, SC3, …, SCn-1)에 램프 파형 L4, L8(도 4)을 인가하고 있지만, 제 1 주사 전극군에는 램프 파형 L4, L8을 인가하지 않더라도 좋다.
또한, 상기 실시예 3에 있어서는, 제 1 주사 전극군(주사 전극 SC1, SC4, …, SCn-2)에 램프 파형 L4, L8, L10, L12(도 11)를 인가하고 있지만, 제 1 주사 전극군에는 램프 파형 L4, L8, L10, L12를 인가하지 않더라도 좋다. 또한, 제 2 주사 전극군(주사 전극 SC2, SC5, …, SCn-1)에 램프 파형 L10, L12(도 11)를 인가하고 있지만, 제 2 주사 전극군에는 램프 파형 L10, L12를 인가하지 않아도 좋다.
(5) 청구항의 각 구성요소와 실시예의 각 요소와의 대응
이하, 청구항의 각 구성요소와 실시예의 각 요소와의 대응의 예에 대하여 설명하지만, 본 발명은 하기의 예에 한정되지 않는다.
상기 실시예에서는, 주사 전극 SC1, SC3, …, SCn-1 또는 주사 전극 SC1, SC4, …, SCn-2이 복수의 제 1 주사 전극의 예이며, 주사 전극 SC2, SC4, …, SCn 또는 주사 전극 SC2, SC5, …, SCn-1이 복수의 제 2 주사 전극의 예이며, 주사 전극 SC3, SC6, SCn이 복수의 제 3 주사 전극의 예이다.
또한, 전위 Vsus 및 접지 전위가 제 1 전위의 예이며, 전위 (-Vad+Vset2)가 제 2 전위의 예이며, 램프 파형 L2 및 램프 파형 L6이 제 1 램프 파형의 예이며, 주사 IC(100)가 제 1 회로의 예이며, 전위(Vsus+Vscn) 및 전위 Vscn이 제 3 전위의 예이며, 전위 (-Vad+Vscn)가 제 4 전위의 예이며, 램프 파형 L3 및 램프 파형 L7이 제 2 램프 파형의 예이며, 주사 IC(110)가 제 2 회로의 예이다.
또한, 접지 전위가 제 5 전위의 예이며, 전위 (-Vad+Vset2)가 제 6 전위의 예이며, 램프 파형 L4및 램프 파형 L8이 제 3 램프 파형의 예이며, 접지 전위가 제 7 전위의 예이다.
또한, 전위 (Vsus+Vscn) 및 전위 Vscn이 제 8 전위의 예이며, 전위 (-Vad+Vscn)가 제 9 전위의 예이며, 램프 파형 L3 및 램프 파형 L11이 제 4 램프 파형의 예이며, 접지 전위가 제 10 전위의 예이며, 전위 (-Vad+Vset2)가 제 11 전위의 예이며, 램프 파형 L10 및 램프 파형 L12이 제 5 램프 파형의 예이며, 주사 IC(100) 또는 주사 IC(110)가 제 3 회로의 예이다.
또한, 주사 전극 구동 회로(53)의 제 1 및 제 2 구동 회로 DR1, DR2 및 회수회로(300)를 제외하는 회로가 전위 제어 회로의 예이며, 직류 전원(200)이 유지 회로의 예이며, 노드 N1이 제 1 노드의 예이며, 노드 N2이 제 2 노드의 예이며, 트랜지스터 Q1, Q2가 제 1 전환 회로의 예이며, 트랜지스터 Q101, Q102가 제 2 전환 회로의 예이며, 전원 단자 V12가 제 3 노드의 예이며, 트랜지스터 Q5가 스위칭 소자의 예이며, 타이밍 발생 회로(55)가 제어 회로의 예이다.
청구항의 각 구성요소로서, 청구항에 기재되어 있는 구성 또는 기능을 갖는 다른 여러가지의 요소를 이용할 수도 있다.
본 발명은 여러가지의 화상을 표시하는 표시 장치에 이용할 수 있다.
10 : 패널 21 : 전면 기판
31 : 배면 기판 22 : 주사 전극
23 : 유지 전극 24 : 유전체층
25 : 보호층 32 : 데이터 전극
33 : 절연체층
31 : 배면 기판 22 : 주사 전극
23 : 유지 전극 24 : 유전체층
25 : 보호층 32 : 데이터 전극
33 : 절연체층
Claims (9)
- 복수의 제 1 및 제 2 주사 전극, 복수의 유지 전극 및 복수의 데이터 전극의 교차부에 각각 방전셀을 갖는 플라즈마 디스플레이 패널을, 1 필드 기간이 복수의 서브필드를 포함하는 서브필드법으로 구동하는 구동 장치로서,
상기 복수의 서브필드 중 적어도 하나의 서브필드의 초기화 기간에 있어서 초기화 방전을 위해 제 1 전위로부터 제 2 전위로 하강하는 제 1 램프 파형을 상기 복수의 제 1 주사 전극에 인가하고, 상기 적어도 하나의 서브필드의 기입 기간에 있어서 상기 복수의 제 1 주사 전극에 차례로 주사 펄스를 인가하는 제 1 회로와,
상기 적어도 하나의 서브필드의 상기 초기화 기간에 있어서 상기 제 1 전위보다 높은 제 3 전위로부터 상기 제 2 전위보다 높은 제 4 전위로 하강하는 제 2 램프 파형을 상기 복수의 제 2 주사 전극에 인가하고, 상기 적어도 하나의 서브필드의 상기 기입 기간에 있어서 상기 복수의 제 1 주사 전극으로의 주사 펄스의 인가 후에 상기 복수의 제 2 주사 전극에 차례로 주사 펄스를 인가하는 제 2 회로
를 구비하되,
상기 제 2 회로는, 상기 적어도 하나의 서브필드의 기입 기간에 있어서 상기 복수의 제 1 주사 전극으로의 주사 펄스의 인가 후이고 상기 복수의 제 2 주사 전극으로의 주사 펄스의 인가 전에, 초기화 방전을 위해 제 5 전위로부터 제 6 전위로 하강하는 제 3 램프 파형을 상기 복수의 제 2 주사 전극에 인가하는
플라즈마 디스플레이 패널의 구동 장치. - 삭제
- 제 1 항에 있어서,
상기 제 3 램프 파형은, 제 1 변화율로 상기 제 5 전위로부터 제 7 전위로 하강한 후, 상기 제 1 변화율보다 작은 제 2 변화율로 상기 제 7 전위로부터 상기 제 6 전위로 하강하는 플라즈마 디스플레이 패널의 구동 장치.
- 제 1 항에 있어서,
복수의 제 3 주사 전극과,
상기 적어도 하나의 서브필드의 상기 초기화 기간에 있어서 상기 제 1 전위보다 높은 제 8 전위로부터 상기 제 2 전위보다 높은 제 9 전위로 하강하는 제 4 램프 파형을 상기 복수의 제 3 주사 전극에 인가하고, 상기 적어도 하나의 서브필드의 상기 기입 기간에 있어서 상기 복수의 제 2 주사 전극으로의 주사 펄스의 인가 후에 초기화 방전을 위해 제 10 전위로부터 제 11 전위로 하강하는 제 5 램프 파형을 상기 복수의 제 3 주사 전극에 인가하고, 상기 적어도 하나의 서브필드의 기입 기간에 있어서 상기 제 3 주사 전극으로의 상기 제 5 램프 파형의 인가 후에 상기 복수의 제 3 주사 전극에 차례로 주사 펄스를 인가하는 제 3 회로
를 더 구비하는 플라즈마 디스플레이 패널의 구동 장치.
- 제 1 항에 있어서,
제 1 노드의 전위를 변화시키는 전위 제어 회로와,
상기 제 1 노드와 제 2 노드의 사이를 소정 전위차로 보지(保持)하는 보지 회로
를 더 구비하고,
상기 제 3 전위와 상기 제 1 전위와의 차이는 상기 소정 전위차이며, 상기 제 4 전위와 상기 제 2 전위와의 차이는 상기 소정 전위차이며,
상기 제 1 회로는, 상기 복수의 제 1 주사 전극을 각각 상기 제 1 노드 및 상기 제 2 노드에 선택적으로 접속하는 복수의 제 1 전환 회로를 포함하고,
상기 제 2 회로는, 상기 복수의 제 2 주사 전극을 각각 상기 제 1 노드 및 상기 제 2 노드에 선택적으로 접속하는 복수의 제 2 전환 회로를 포함하고,
상기 전위 제어 회로는, 상기 적어도 하나의 서브필드의 초기화 기간에 있어서 상기 제 1 노드의 전위를 상기 제 1 전위로부터 상기 제 2 전위로 하강시키고,
상기 복수의 제 1 전환 회로는 상기 적어도 하나의 서브필드의 초기화 기간에 있어서 상기 복수의 제 1 주사 전극을 각각 상기 제 1 노드에 접속하고,
상기 복수의 제 2 전환 회로는 상기 적어도 하나의 서브필드의 초기화 기간에 있어서 상기 복수의 제 2 주사 전극을 각각 상기 제 2 노드에 접속하는
플라즈마 디스플레이 패널의 구동 장치.
- 제 1 항에 있어서,
제 1 노드의 전위를 변화시키는 전위 제어 회로와,
상기 제 1 노드와 제 2 노드의 사이를 소정 전위차로 보지하는 보지 회로
를 더 구비하고,
상기 제 3 전위와 상기 제 1 전위와의 차이는 상기 소정 전위차이며, 상기 제 4 전위와 상기 제 2 전위와의 차이는 상기 소정 전위차이며,
상기 제 1 회로는, 상기 복수의 제 1 주사 전극을 각각 상기 제 1 노드 및 상기 제 2 노드에 선택적으로 접속하는 복수의 제 1 전환 회로를 포함하고,
상기 제 2 회로는, 상기 복수의 제 2 주사 전극을 각각 상기 제 1 노드 및 상기 제 2 노드에 선택적으로 접속하는 복수의 제 2 전환 회로를 포함하고,
상기 전위 제어 회로는, 상기 적어도 하나의 서브필드의 초기화 기간에 있어서 상기 제 1 노드를 상기 제 1 전위로부터 상기 제 2 전위로 하강시키고, 상기 적어도 하나의 서브필드의 기입 기간에 있어서의 상기 복수의 제 1 주사 전극으로의 주사 펄스의 인가후에 상기 복수의 제 2 주사 전극으로의 주사 펄스의 인가전에, 상기 제 1 노드의 전위를 상기 제 5 전위로부터 상기 제 6 전위로 하강시키고,
상기 복수의 제 1 전환 회로는, 상기 적어도 하나의 서브필드의 초기화 기간에 있어서 상기 복수의 제 1 주사 전극을 각각 상기 제 1 노드에 접속하고, 상기 적어도 하나의 서브필드의 기입 기간에 있어서의 상기 복수의 제 1 주사 전극으로의 주사 펄스의 인가후에 상기 복수의 제 2 주사 전극으로의 주사 펄스의 인가전에, 상기 복수의 제 1 주사 전극을 각각 상기 제 1 노드에 접속하고,
상기 복수의 제 2 전환 회로는, 상기 적어도 하나의 서브필드의 초기화 기간에 있어서 상기 복수의 제 2 주사 전극을 각각 상기 제 2 노드에 접속하고, 상기 적어도 하나의 서브필드의 기입 기간에 있어서의 상기 복수의 제 1 주사 전극으로의 주사 펄스의 인가후에 상기 복수의 제 2 주사 전극으로의 주사 펄스의 인가전에, 상기 복수의 제 2 주사 전극을 각각 상기 제 1 노드에 접속하는
플라즈마 디스플레이 패널의 구동 장치.
- 제 6 항에 있어서,
상기 전위 제어 회로는,
부의 전위를 받는 제 3 노드와 상기 제 1 노드의 사이에 접속된 스위칭 소자와,
상기 제 1 노드에 접속된 제너 다이오드와,
상기 제너 다이오드에 접속된 적분 회로와,
상기 적어도 하나의 서브필드의 기입 기간에 있어서의 상기 복수의 제 1 주사 전극으로의 주사 펄스의 인가후에 상기 복수의 제 2 주사 전극으로의 주사 펄스의 인가전에, 상기 스위칭 소자를 일정 기간 온시키는 것에 의해 상기 제 1 노드를 상기 제 5 전위로부터 상기 제 6 전위로 하강시키는 제어 회로를 포함하는
플라즈마 디스플레이 패널의 구동 장치.
- 복수의 제 1 및 제 2 주사 전극, 복수의 유지 전극 및 복수의 데이터 전극의 교차부에 각각 방전셀을 갖는 플라즈마 디스플레이 패널을, 1 필드 기간이 복수의 서브필드를 포함하는 서브필드법으로 구동하는 구동 방법으로서,
상기 복수의 서브필드 중 적어도 하나의 서브필드의 초기화 기간에 있어서 초기화 방전을 위해 제 1 전위로부터 제 2 전위로 하강하는 제 1 램프 파형을 상기 복수의 제 1 주사 전극에 인가하고, 상기 적어도 하나의 서브필드의 기입 기간에 있어서 상기 복수의 제 1 주사 전극에 차례로 주사 펄스를 인가하는 단계와,
상기 적어도 하나의 서브필드의 상기 초기화 기간에 있어서 상기 제 1 전위보다 높은 제 3 전위로부터 상기 제 2 전위보다 높은 제 4 전위로 하강하는 제 2 램프 파형을 상기 복수의 제 2 주사 전극에 인가하고, 상기 적어도 하나의 서브필드의 상기 기입 기간에 있어서 상기 복수의 제 1 주사 전극으로의 주사 펄스의 인가후에 상기 복수의 제 2 주사 전극에 차례로 주사 펄스를 인가하는 단계와,
상기 적어도 하나의 서브필드의 기입 기간에 있어서 상기 복수의 제 1 주사 전극으로의 주사 펄스의 인가 후이고 상기 복수의 제 2 주사 전극으로의 주사 펄스의 인가 전에, 초기화 방전을 위해 제 5 전위로부터 제 6 전위로 하강하는 제 3 램프 파형을 상기 복수의 제 2 주사 전극으로 인가하는 단계
를 포함하는 플라즈마 디스플레이 패널의 구동 방법.
- 복수의 제 1 및 제 2 주사 전극, 복수의 유지 전극 및 복수의 데이터 전극의 교차부에 각각 방전셀을 갖는 플라즈마 디스플레이 패널과,
상기 플라즈마 디스플레이 패널을 1 필드 기간이 복수의 서브필드를 포함하는 서브필드법으로 구동하는 구동 장치
를 구비하되,
상기 구동 장치는,
상기 복수의 서브필드 중 적어도 하나의 서브필드의 초기화 기간에 있어서 초기화 방전을 위해 제 1 전위로부터 제 2 전위로 하강하는 제 1 램프 파형을 상기 복수의 제 1 주사 전극에 인가하고, 상기 적어도 하나의 서브필드의 기입 기간에 있어서 상기 복수의 제 1 주사 전극에 차례로 주사 펄스를 인가하는 제 1 회로와,
상기 적어도 하나의 서브필드의 상기 초기화 기간에 있어서 상기 제 1 전위보다 높은 제 3 전위로부터 상기 제 2 전위보다 높은 제 4 전위로 하강하는 제 2 램프 파형을 상기 복수의 제 2 주사 전극에 인가하고, 상기 적어도 하나의 서브필드의 상기 기입 기간에 있어서 상기 복수의 제 1 주사 전극으로의 주사 펄스의 인가후에 상기 복수의 제 2 주사 전극에 차례로 주사 펄스를 인가하는 제 2 회로를 구비하며,
상기 제 2 회로는, 상기 적어도 하나의 서브필드의 기입 기간에 있어서 상기 복수의 제 1 주사 전극으로의 주사 펄스의 인가 후이고 상기 복수의 제 2 주사 전극으로의 주사 펄스의 인가 전에, 초기화 방전을 위해 제 5 전위로부터 제 6 전위로 하강하는 제 3 램프 파형을 상기 복수의 제 2 주사 전극에 인가하는
플라즈마 디스플레이 장치.
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| A201 | Request for examination | ||
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| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
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