KR101128248B1 - 플라즈마 디스플레이 패널의 구동 장치, 구동 방법 및 플라즈마 디스플레이 장치 - Google Patents
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Abstract
2상 구동 동작은 적어도 하나의 서브필드로 제 1 회로 및 제 2 회로에 의해 행하는 것이며, 제 1 회로는 초기화 기간에 제 1 전위로부터 제 2 전위로 하강하는 제 1 램프 파형을 복수의 제 1 주사 전극에 인가하고, 기입 기간에 있어서 복수의 제 1 주사 전극에 차례로 주사 펄스를 인가하고, 제 2 회로는 초기화 기간에 제 1 전위로부터 제 2 전위보다 높은 제 3 전위로 하강하는 제 2 램프 파형을 복수의 제 2 주사 전극에 인가하고, 그 후, 복수의 제 2 주사 전극을 제 4 전위로 상승시키고, 기입 기간에 있어서 제 1 주사 펄스가 인가되는 기간에 복수의 제 2 주사 전극을 제 3 전위보다 높고 제 4 전위보다 낮은 제 5 전위로 유지하고, 그 후, 복수의 제 2 주사 전극에 차례로 주사 펄스를 인가하는 것이다. 2상 구동 동작을 적용함으로써, 기입 방전의 방전 불량을 방지할 수 있다.
Description
본 발명은 플라즈마 디스플레이 패널의 구동 장치 및 구동 방법 및 그것을 이용한 플라즈마 디스플레이 장치에 관한 것이다.
플라즈마 디스플레이 패널(이하, 「패널」이라고 약기함)로서 대표적인 교류면 방전형 패널은 대향 배치된 전면판과 배면판 사이에 다수의 방전셀을 구비한다.
전면판은 전면 유리 기판, 복수의 표시 전극, 유전체층 및 보호층에 의해 구성된다. 각 표시 전극은 한 쌍의 주사 전극 및 유지 전극으로 이루어진다. 복수의 표시 전극은 전면 유리 기판상에 서로 평행하게 형성되고, 그들 표시 전극을 덮도록 유전체층 및 보호층이 형성되어 있다.
배면판은 배면 유리 기판, 복수의 데이터 전극, 유전체층, 복수의 격벽 및 형광체층에 의해 구성된다. 배면 유리 기판상에 복수의 데이터 전극이 평행하게 형성되고, 그들을 덮도록 유전체층이 형성되어 있다. 그 유전체층의 위에 데이터 전극과 평행하게 복수의 격벽이 각각 형성되고, 유전체층의 표면과 격벽의 측면에 R(적색), G(녹색) 및 B(청색)의 형광체층이 형성되어 있다.
그리고, 표시 전극과 데이터 전극이 입체 교차하도록 전면판과 배면판이 대향 배치되어 밀봉되고, 내부의 방전 공간에는 방전 가스가 봉입되어 있다. 표시 전극과 데이터 전극이 대향하는 부분에 방전셀이 형성된다.
이러한 구성을 갖는 패널에 있어서, 각 방전셀 내에서 가스 방전에 의해 자외선이 발생하고, 그 자외선에 의해 R, G 및 B의 형광체가 여기되어 발광한다. 그에 따라, 컬러 표시가 행해진다.
패널을 구동하는 방법으로서는 서브필드법이 이용되고 있다(예컨대, 특허 문헌 1 참조). 서브필드법에서는, 1필드 기간이 복수의 서브필드로 분할되고, 각각의 서브필드에서 각 방전셀을 발광 또는 비발광시킴으로써 계조 표시가 행해진다. 각 서브필드는 초기화 기간, 기입 기간 및 유지 기간을 갖는다.
초기화 기간에 있어서는, 각 주사 전극에 초기화 펄스가 인가되고, 각 방전셀에서 초기화 방전이 행해진다. 그에 따라, 각 방전셀에 있어서, 계속되는 기입 동작을 위해 필요한 벽전하가 형성된다.
기입 기간에는, 주사 전극에 순차적으로 주사 펄스를 인가함과 아울러, 데이터 전극에는 표시해야 할 화상 신호에 대응한 기입 펄스를 인가한다. 그에 따라, 주사 전극과 데이터 전극 사이에서 선택적으로 기입 방전이 발생하여, 선택적인 벽전하 형성이 행해진다.
계속되는 유지 기간에는, 표시시켜야 할 휘도에 따른 소정의 횟수의 유지 펄스를 주사 전극과 유지 전극 사이에 인가한다. 그에 따라, 기입 방전에 의한 벽전하 형성이 행해진 방전셀에서 선택적으로 방전이 일어나, 그 방전셀이 발광한다.
복수의 주사 전극은 주사 전극 구동 회로에 의해 구동되고, 복수의 유지 전극은 유지 전극 구동 회로에 의해 구동되고, 복수의 데이터 전극은 데이터 전극 구동 회로에 의해 구동된다.
(특허 문헌 1) 일본 특허 공개공보 제 2006-18298 호
그런데, 상술한 바와 같이, 기입 기간에 있어서는, 복수의 주사 전극에 주사 펄스가 순차적으로 인가된다. 따라서, 복수의 방전셀 중 주사 펄스가 인가되는 순서가 느린 방전셀에 있어서는, 초기화 펄스가 인가되고 나서 주사 펄스가 인가되기까지 사이의 시간이 길어진다.
여기서, 초기화 방전에 의해 방전셀에 형성된 벽전하는 다른 방전셀에 기입 방전을 발생시키기 위해 데이터 전극에 인가되는 기입 펄스의 영향을 받아 서서히 감소한다. 그 때문에, 주사 펄스가 인가되는 순서가 느린 방전셀에 있어서는, 그 방전셀에 주사 펄스 및 기입 펄스가 인가될 때까지 벽전하가 감소하여, 기입 방전의 방전 불량이 발생하는 경우가 있다.
본 발명의 목적은 기입 방전의 방전 불량을 방지할 수 있는 플라즈마 디스플레이 패널의 구동 장치 및 구동 방법 및 그것을 이용한 플라즈마 디스플레이 장치를 제공하는 것이다.
(1) 본 발명의 일 국면에 따르는 플라즈마 디스플레이 패널의 구동 장치는, 복수의 제 1 및 제 2 주사 전극, 복수의 유지 전극 및 복수의 데이터 전극의 교차부에 각각 방전셀을 갖는 플라즈마 디스플레이 패널을, 1필드 기간이 복수의 서브필드를 포함하는 서브필드법으로 구동하는 구동 장치로서, 복수의 제 1 주사 전극을 구동하는 제 1 회로와, 복수의 제 2 주사 전극을 구동하는 제 2 회로를 구비하고, 제 1 및 제 2 회로는 복수의 서브필드 중 적어도 하나의 서브필드에 있어서 2상(二相) 구동 동작을 행하고, 제 1 회로는 2상 구동 동작시에는 초기화 기간에 있어서 제 1 전위로부터 제 2 전위로 하강하는 제 1 램프 파형을 복수의 제 1 주사 전극에 인가하고, 기입 기간에 있어서 복수의 제 1 주사 전극에 차례로 주사 펄스를 인가하고, 제 2 회로는 2상 구동 동작시에는 초기화 기간에 있어서 제 1 전위로부터 제 2 전위보다 높은 제 3 전위로 하강하는 제 2 램프 파형을 복수의 제 2 주사 전극에 인가하고, 제 2 램프 파형의 인가 후에 복수의 제 2 주사 전극의 전위를 제 4 전위로 상승시키고, 기입 기간에 있어서 복수의 제 2 주사 전극을 제 3 전위보다 높고 제 4 전위보다 낮은 제 5 전위로 유지하면서 복수의 제 1 주사 전극으로의 주사 펄스의 인가 후에 복수의 제 2 주사 전극에 차례로 주사 펄스를 인가하는 것이다.
이 구동 장치에 있어서는, 복수의 서브필드 중 적어도 하나의 서브필드에 있어서, 제 1 및 제 2 회로에 의해 2상 구동 동작이 행해진다.
2상 구동 동작시에는, 초기화 기간에 있어서, 제 1 회로에 의해 제 1 전위로부터 제 2 전위로 하강하는 제 1 램프 파형이 복수의 제 1 주사 전극에 인가된다. 그에 따라, 제 1 주사 전극상의 방전셀에 미약한 방전이 발생하고, 그 방전셀의 벽전하의 양이 감소한다. 그 결과, 제 1 주사 전극상의 방전셀에 있어서의 벽전하의 양이 기입 동작에 적합한 상태가 된다.
또한, 초기화 기간에 있어서, 제 2 회로에 의해 제 1 전위로부터 제 3 전위로 하강하는 제 2 램프 파형이 복수의 제 2 주사 전극에 인가된다. 그에 따라, 제 2 주사 전극상의 방전셀에 미약한 방전이 발생하고, 그 방전셀의 벽전하의 양이 감소한다. 그 후, 제 2 회로에 의해 제 2 주사 전극의 전위가 제 4 전위로 상승함으로써 제 2 주사 전극상의 방전셀에 있어서의 방전이 멈춘다.
여기서, 제 1 램프 파형이 제 2 전위까지 하강하는데 비하여, 제 2 램프 파형은 제 2 전위보다 높은 제 3 전위까지밖에 하강하지 않는다. 그 때문에, 제 2 주사 전극상의 방전셀에서 이동하는 전하의 양은 제 1 주사 전극상의 방전셀에서 이동하는 전하의 양보다 적다. 그에 따라, 초기화 기간의 종료시에, 제 2 주사 전극상의 방전셀에는 충분한 양의 벽전하가 남는다.
기입 기간에 있어서는, 제 1 회로에 의해 복수의 제 1 주사 전극에 차례로 주사 펄스가 인가된다. 그에 따라, 제 1 주사 전극상의 선택된 방전셀에 있어서 기입 방전이 발생한다. 또한, 복수의 제 1 주사 전극으로의 주사 펄스의 인가 후에, 제 2 회로에 의해 복수의 제 2 주사 전극에 차례로 주사 펄스가 인가된다. 그에 따라, 제 2 주사 전극상의 선택된 방전셀에 있어서 기입 방전이 발생한다.
상기한 바와 같이, 제 2 주사 전극상의 방전셀에는, 초기화 기간의 종료시에 충분한 양의 전하가 남겨져 있다. 따라서, 제 1 주사 전극에 주사 펄스가 인가되고 있는 동안에 제 2 주사 전극상의 방전셀의 벽전하가 감소하더라도, 제 2 주사 전극으로의 주사 펄스의 인가시에 제 2 주사 전극상의 방전셀에 있어서의 벽전하의 양을 기입 동작에 적합한 상태로 할 수 있다. 그 결과, 기입 기간에 있어서 제 2 주사 전극상의 방전셀에 방전 불량이 발생하는 것을 방지할 수 있다.
또한, 벽전하가 감소하더라도 제 2 주사 전극상의 방전셀에 양호하게 기입 동작을 발생시키는 것이 가능하므로, 기입 기간에 있어서 벽전하의 감소를 방지하기 위해 제 2 주사 전극을 높은 전위로 유지할 필요가 없다. 그에 따라, 플라즈마 디스플레이 패널의 구동 비용을 저감하면서 구동 성능을 향상시키는 것이 가능해진다.
또한, 초기화 기간에 있어서 제 2 주사 전극상의 방전셀에 적절히 방전이 발생함으로써, 초기화 기간의 종료시에 그들 방전셀에 지나치게 전하가 남는 것이 방지된다. 그에 따라, 제 1 주사 전극에 주사 펄스가 인가될 때에 제 2 주사 전극상의 방전셀에서 오방전이 발생하는 것이 방지된다.
또한, 기입 기간에 있어서는, 주사 펄스가 인가되는 기간을 제외하고 제 2 주사 전극이 제 3 전위보다 높고 제 4 전위보다 낮은 제 5 전위로 유지된다. 이 경우, 제 2 주사 전극상의 방전셀에 있어서의 전하의 상태가 안정하다. 그에 따라, 제 2 주사 전극상의 방전셀에서 오방전이 발생하는 것을 보다 확실히 방지할 수 있다.
(2) 제 2 회로는 2상 구동 동작시에는, 기입 기간에 있어서 복수의 제 1 주사 전극으로의 주사 펄스의 인가 후, 복수의 제 2 주사 전극으로의 주사 펄스의 인가 전에, 하강하는 제 3 램프 파형을 복수의 제 2 주사 전극에 인가하여도 좋다.
이 경우, 제 3 램프 파형의 인가에 의해, 제 2 주사 전극상의 방전셀에 미약한 방전이 발생한다. 그에 따라, 제 2 주사 전극상의 방전셀의 벽전하의 양이 감소한다. 그 때문에, 제 2 주사 전극으로의 주사 펄스의 인가시에 제 2 주사 전극상의 방전셀에 있어서의 벽전하의 양이 충분히 저감되어 있지 않은 경우에도, 제 2 주사 전극상의 방전셀의 벽전하의 양을 기입 동작에 적합한 상태로 할 수 있다. 그 결과, 기입 기간에 있어서 제 2 주사 전극상의 방전셀에 방전 불량이 발생하는 것을 확실히 방지할 수 있다.
(3) 제 2 회로는 2상 구동 동작시에는, 기입 기간에 있어서 복수의 제 1 주사 전극으로의 주사 펄스의 인가 후, 복수의 제 2 주사 전극으로의 주사 펄스의 인가 전에, 제 5 전위 이하의 제 6 전위로부터 제 7 전위로 하강하는 제 3 램프 파형을 복수의 제 2 주사 전극에 인가하여도 좋다.
이 경우, 제 3 램프 파형의 인가에 의해, 제 2 주사 전극상의 방전셀에 미약한 방전이 발생한다. 그에 따라, 제 2 주사 전극상의 방전셀의 벽전하의 양이 감소한다. 그 때문에, 제 2 주사 전극으로의 주사 펄스의 인가시에 제 2 주사 전극상의 방전셀에 있어서의 벽전하의 양이 충분히 저감되어 있지 않은 경우에도, 제 2 주사 전극상의 방전셀의 벽전하의 양을 기입 동작에 적합한 상태로 할 수 있다. 그 결과, 기입 기간에 있어서 제 2 주사 전극상의 방전셀에 방전 불량이 발생하는 것을 확실히 방지할 수 있다.
(4) 제 7 전위는 제 2 전위보다 낮더라도 좋다.
이 경우, 제 1 램프 파형의 인가 후에 제 1 주사 전극상의 방전셀에 남는 전하의 양과, 제 3 램프 파형의 인가 후에 제 2 주사 전극상의 방전셀에 남는 전하의 양을 같게 조정할 수 있다. 그에 따라, 크로스토크의 발생을 방지할 수 있다.
(5) 플라즈마 디스플레이 패널의 구동 장치는 제 1 노드의 전위를 변화시키는 전위 제어 회로와, 제 1 노드와 제 2 노드 사이를 소정 전위차로 유지하는 유지 회로를 더 구비하고, 제 3 전위와 제 4 전위의 차이는 소정 전위차이며, 제 1 회로는 복수의 제 1 주사 전극과 제 1 노드의 접속 상태를 각각 전환하는 복수의 제 1 전환 회로를 포함하고, 제 2 회로는 복수의 제 2 주사 전극과 제 1 노드의 접속 상태를 각각 전환하는 복수의 제 2 전환 회로를 포함하고, 전위 제어 회로는 적어도 하나의 서브필드의 초기화 기간에 있어서 제 1 노드의 전위를 제 1 전위로부터 제 2 전위로 하강시키고, 복수의 제 1 전환 회로는 적어도 하나의 서브필드의 초기화 기간에 있어서 제 1 노드의 전위가 제 1 전위로부터 제 2 전위로 변화하기까지의 기간에 복수의 제 1 주사 전극을 각각 제 1 노드에 접속하고, 복수의 제 2 전환 회로는 적어도 하나의 서브필드의 초기화 기간에 있어서 제 1 노드의 전위가 제 1 전위로부터 제 3 전위로 변화하기까지의 기간에 복수의 제 2 주사 전극을 각각 제 1 노드에 접속하고, 제 1 노드의 전위가 제 3 전위로부터 제 2 전위로 변화하기까지의 기간에 복수의 제 2 주사 전극을 각각 제 2 노드에 접속하여도 좋다.
이 경우, 상기 적어도 하나의 서브필드의 초기화 기간에 있어서, 전위 제어 회로에 의해 제 1 노드의 전위가 제 1 전위로부터 제 2 전위로 하강한다. 그에 따라, 유지 회로에 의해 제 1 노드와 소정 전위차로 유지된 제 2 노드의 전위가 하강한다.
제 1 노드의 전위가 제 1 전위로부터 제 2 전위로 변화하기까지의 기간에, 복수의 제 1 전환 회로에 의해 복수의 제 1 주사 전극이 각각 제 1 노드에 접속된다. 이에 따라, 제 1 주사 전극에 제 1 램프 파형이 인가되고, 제 1 주사 전극상의 방전셀에서 방전이 발생한다.
또한, 제 1 노드의 전위가 제 1 전위로부터 제 3 전위로 변화하기까지의 기간에, 복수의 제 2 전환 회로에 의해 복수의 제 2 주사 전극이 각각 제 1 노드에 접속된다. 이에 따라, 제 2 주사 전극에 제 2 램프 파형이 인가되고, 제 2 주사 전극상의 방전셀에서 방전이 발생한다.
제 1 노드의 전위가 제 3 전위가 되면, 복수의 제 2 전환 회로에 의해 복수의 제 2 주사 전극이 각각 제 2 노드에 접속된다. 이에 따라, 복수의 제 2 주사 전극의 전위가 소정 전위차만큼 상승하여 제 4 전위가 된다. 그 후, 제 2 노드의 전위가 하강함으로써, 복수의 제 2 주사 전극의 전위가 하강한다.
이와 같이, 제 1 램프 파형 및 제 2 램프 파형을 발생시키기 위해 공통의 전위 제어 회로 및 유지 회로를 이용할 수 있고, 또한 복수의 제 1 전환 회로 및 복수의 제 2 전환 회로의 구성을 공통으로 할 수 있다. 따라서, 구동 장치의 회로 구성 및 동작을 복잡하게 하지 않고, 복수의 제 1 주사 전극 및 복수의 제 2 주사 전극에 제 1 램프 파형 및 제 2 램프 파형을 각각 인가하는 것이 가능해진다.
(6) 플라즈마 디스플레이 패널은 화상 신호에 근거하여 구동되고, 플라즈마 디스플레이 패널의 구동 장치는 화상 신호에 근거하여 플라즈마 디스플레이 패널에 표시되는 1프레임의 화상의 평균 휘도 레벨을 검출하는 휘도 레벨 검출부를 더 구비하고, 제 1 및 제 2 회로는 휘도 레벨 검출부에 의해 검출되는 평균 휘도 레벨이 높아질수록 복수의 서브필드 중 보다 많은 서브필드에 있어서 2상 구동 동작을 행하더라도 좋다.
이 경우, 구동 동작 시간의 부족을 방지하면서 방전셀의 방전 불량을 확실히 방지할 수 있다.
(7) 복수의 서브필드는 각각 휘도 가중치를 갖고, 제 1 및 제 2 회로는 복수의 서브필드 중 미리 정해진 휘도 가중치 이상의 휘도 가중치를 갖는 서브필드에 있어서 2상 구동 동작을 행하더라도 좋다.
이 경우, 방전셀을 정상적으로 점등시키기 위해 필요한 전압을 효율적으로 저감할 수 있다. 그 결과, 플라즈마 디스플레이 패널의 구동 성능을 향상시키면서 구동 비용을 저감하는 것이 가능해진다.
(8) 플라즈마 디스플레이 패널은 화상 신호에 근거하여 구동되고, 플라즈마 디스플레이 패널의 구동 장치는 화상 신호에 근거하여 플라즈마 디스플레이 패널의 점등률을 검출하는 점등률 검출부와, 점등률 검출부에 의해 검출되는 점등률에 근거하여 복수의 서브필드 중 적어도 하나의 서브필드를 선택하는 선택부를 더 구비하고, 제 1 및 제 2 회로는 선택부에 의해 선택된 서브필드에 있어서 2상 구동 동작을 행하더라도 좋다.
이 경우, 방전셀을 정상적으로 점등시키기 위해 필요한 전압을 효율적으로 저감할 수 있다. 그 결과, 방전셀의 방전 불량을 방지하면서 플라즈마 디스플레이 패널의 구동 비용을 확실히 저감할 수 있다.
(9) 플라즈마 디스플레이 패널의 구동 장치는 플라즈마 디스플레이 패널의 온도를 검출하는 온도 검출부를 더 구비하고, 제 1 및 제 2 회로는 온도 검출부에 의해 검출되는 온도가 높을수록 복수의 서브필드 중 많은 서브필드에 있어서 2상 구동 동작을 행하더라도 좋다.
이 경우, 방전셀을 정상적으로 점등시키기 위해 필요한 전압을 효율적으로 저감할 수 있다. 그 결과, 방전셀의 방전 불량을 방지하면서 플라즈마 디스플레이 패널의 구동 비용을 확실히 저감할 수 있다.
(10) 본 발명의 다른 국면에 따르는 플라즈마 디스플레이 패널의 구동 장치는 복수의 주사 전극, 복수의 유지 전극 및 복수의 데이터 전극의 교차부에 각각 방전셀을 갖는 플라즈마 디스플레이 패널을 1필드 기간이 복수의 서브필드를 포함하는 서브필드법으로 구동하는 구동 장치로서, 복수의 주사 전극은 적어도 제 1 및 제 2 주사 전극군을 포함하는 복수의 주사 전극군으로 이루어지고, 제 1 주사 전극군을 구동하는 제 1 회로와, 제 2 주사 전극군을 구동하는 제 2 회로를 구비하고, 제 1 및 제 2 회로는 복수의 서브필드 중 적어도 하나의 서브필드에 있어서 2상 구동 동작을 행하고, 제 1 회로는 2상 구동 동작시에는 초기화 기간에 있어서 제 1 전위로부터 제 2 전위로 하강하는 제 1 램프 파형을 제 1 주사 전극군에 인가하고, 기입 기간에 있어서 제 1 주사 전극군에 차례로 주사 펄스를 인가하고, 제 2 회로는 2상 구동 동작시에는 초기화 기간에 있어서 제 1 전위로부터 제 2 전위보다 높은 제 3 전위로 하강하는 제 2 램프 파형을 제 2 주사 전극군에 인가하고, 제 2 램프 파형의 인가 후에 제 2 주사 전극군의 전위를 제 4 전위로 상승시키고, 기입 기간에 있어서 제 2 주사 전극군을 제 3 전위보다 높고 제 4 전위보다 낮은 제 5 전위로 유지하면서 제 1 주사 전극군으로의 주사 펄스의 인가 후에 제 2 주사 전극군에 차례로 주사 펄스를 인가하는 것이다.
이 구동 장치에 있어서는, 복수의 서브필드 중 적어도 하나의 서브필드에 있어서, 제 1 및 제 2 회로에 의해 복수의 주사 전극군 중 제 1 및 제 2 주사 전극군에 2상 구동 동작이 행해진다.
2상 구동 동작시에는, 초기화 기간에 있어서 제 1 회로에 의해 제 1 전위로부터 제 2 전위로 하강하는 제 1 램프 파형이 제 1 주사 전극군에 인가된다. 그에 따라, 제 1 주사 전극군에 속하는 주사 전극상의 방전셀에 미약한 방전이 발생하고, 그 방전셀의 벽전하의 양이 감소한다. 그 결과, 제 1 주사 전극군에 속하는 주사 전극상의 방전셀에 있어서의 벽전하의 양이 기입 동작에 적합한 상태가 된다.
또한, 초기화 기간에 있어서, 제 2 회로에 의해 제 1 전위로부터 제 3 전위로 하강하는 제 2 램프 파형이 제 2 주사 전극군에 인가된다. 그에 따라, 제 2 주사 전극군에 속하는 주사 전극상의 방전셀에 미약한 방전이 발생하고, 그 방전셀의 벽전하의 양이 감소한다. 그 후, 제 2 회로에 의해 제 2 주사 전극군의 전위가 제 4 전위로 상승함으로써, 제 2 주사 전극군에 속하는 주사 전극상의 방전셀에 있어서의 방전이 멈춘다.
여기서, 제 1 램프 파형이 제 2 전위까지 하강하는데 비하여, 제 2 램프 파형은 제 2 전위보다 높은 제 3 전위까지밖에 하강하지 않는다. 그 때문에, 제 2 주사 전극군에 속하는 주사 전극상의 방전셀에서 이동하는 전하의 양은 제 1 주사 전극군에 속하는 주사 전극상의 방전셀에서 이동하는 전하의 양보다 적다. 그에 따라, 초기화 기간의 종료시에 제 2 주사 전극군에 속하는 주사 전극상의 방전셀에는 충분한 양의 벽전하가 남는다.
기입 기간에 있어서는, 제 1 회로에 의해 제 1 주사 전극군에 차례로 주사 펄스가 인가된다. 그에 따라, 제 1 주사 전극군에 속하는 주사 전극상의 선택된 방전셀에 있어서 기입 방전이 발생한다. 또한, 제 1 주사 전극군으로의 주사 펄스의 인가 후에 제 2 회로에 의해 복수의 제 2 주사 전극군에 차례로 주사 펄스가 인가된다. 그에 따라, 제 2 주사 전극군에 속하는 주사 전극상의 선택된 방전셀에 있어서 기입 방전이 발생한다.
상기한 바와 같이, 제 2 주사 전극군에 속하는 주사 전극상의 방전셀에는 초기화 기간의 종료시에 충분한 양의 전하가 남겨져 있다. 따라서, 제 1 주사 전극군에 주사 펄스가 인가되고 있는 동안에 제 2 주사 전극군에 속하는 주사 전극상의 방전셀의 벽전하가 감소하더라도, 제 2 주사 전극군으로의 주사 펄스의 인가시에 제 2 주사 전극군에 속하는 주사 전극상의 방전셀에 있어서의 벽전하의 양을 기입 동작에 적합한 상태로 할 수 있다. 그 결과, 기입 기간에 있어서 제 2 주사 전극군에 속하는 주사 전극상의 방전셀에 방전 불량이 발생하는 것을 방지할 수 있다.
또한, 벽전하가 감소하더라도 제 2 주사 전극군에 속하는 주사 전극상의 방전셀에 양호하게 기입 동작을 발생시키는 것이 가능하므로, 기입 기간에 있어서 벽전하의 감소를 방지하기 위해 제 2 주사 전극군을 높은 전위로 유지할 필요가 없다. 그에 따라, 플라즈마 디스플레이 패널의 구동 비용을 저감하면서 구동 성능을 향상시키는 것이 가능해진다.
또한, 초기화 기간에 있어서 제 2 주사 전극군에 속하는 주사 전극상의 방전셀에 적절하게 방전이 발생함으로써, 초기화 기간의 종료시에 그들 방전셀에 지나치게 전하가 남는 것이 방지된다. 그에 따라, 제 1 주사 전극군에 주사 펄스가 인가될 때에 제 2 주사 전극군에 속하는 주사 전극상의 방전셀에서 오방전이 발생하는 것이 방지된다.
또한, 기입 기간에 있어서는, 주사 펄스가 인가되는 기간을 제외하고 제 2 주사 전극군이 제 3 전위보다 높고 제 4 전위보다 낮은 제 5 전위로 유지된다. 이 경우, 제 2 주사 전극군에 속하는 주사 전극상의 방전셀에 있어서의 전하의 상태가 안정하다. 그에 따라, 제 2 주사 전극군에 속하는 주사 전극상의 방전셀에서 오방전이 발생하는 것을 보다 확실히 방지할 수 있다.
(11) 본 발명의 또 다른 국면에 따르는 플라즈마 디스플레이 패널의 구동 방법은 복수의 제 1 및 제 2 주사 전극, 복수의 유지 전극 및 복수의 데이터 전극의 교차부에 각각 방전셀을 갖는 플라즈마 디스플레이 패널을 1필드 기간이 복수의 서브필드를 포함하는 서브필드법으로 구동하는 구동 방법으로서, 복수의 서브필드 중 적어도 하나의 서브필드의 초기화 기간에 있어서 제 1 전위로부터 제 2 전위로 하강하는 제 1 램프 파형을 복수의 제 1 주사 전극에 인가하고, 기입 기간에 있어서 복수의 제 1 주사 전극에 차례로 주사 펄스를 인가하는 단계와, 적어도 하나의 서브필드의 초기화 기간에 있어서 제 1 전위로부터 제 2 전위보다 높은 제 3 전위로 하강하는 제 2 램프 파형을 복수의 제 2 주사 전극에 인가하고, 제 2 램프 파형의 인가 후에 복수의 제 2 주사 전극의 전위를 제 4 전위로 상승시키고, 기입 기간에 있어서 복수의 제 2 주사 전극을 제 3 전위보다 높고 제 4 전위보다 낮은 제 5 전위로 유지하면서 복수의 제 1 주사 전극으로의 주사 펄스의 인가 후에 복수의 제 2 주사 전극에 차례로 주사 펄스를 인가하는 단계를 구비하는 것이다.
이 구동 방법에 있어서는, 복수의 서브필드 중 적어도 하나의 서브필드의 초기화 기간에 있어서, 복수의 제 1 주사 전극에 제 1 전위로부터 제 2 전위로 하강하는 제 1 램프 파형이 인가된다. 그에 따라, 제 1 주사 전극상의 방전셀에 미약한 방전이 발생하고, 그 방전셀의 벽전하의 양이 감소한다. 그 결과, 제 1 주사 전극상의 방전셀에 있어서의 벽전하의 양이 기입 동작에 적합한 상태가 된다.
또한, 그 초기화 기간에 있어서, 복수의 제 2 주사 전극에 제 1 전위로부터 제 3 전위로 하강하는 제 2 램프 파형이 인가된다. 그에 따라, 제 2 주사 전극상의 방전셀에 미약한 방전이 발생하고, 그 방전셀의 벽전하의 양이 감소한다. 그 후, 제 2 주사 전극의 전위가 제 4 전위로 상승함으로써, 제 2 주사 전극상의 방전셀에 있어서의 방전이 멈춘다.
여기서, 제 1 램프 파형이 제 2 전위까지 하강하는데 비하여, 제 2 램프 파형은 제 2 전위보다 높은 제 3 전위까지밖에 하강하지 않는다. 그 때문에, 제 2 주사 전극상의 방전셀에서 이동하는 전하의 양은 제 1 주사 전극상의 방전셀에서 이동하는 전하의 양보다 적다. 그에 따라, 초기화 기간의 종료시에 제 2 주사 전극상의 방전셀에는 충분한 양의 벽전하가 남는다.
기입 기간에 있어서는, 제 1 회로에 의해 복수의 제 1 주사 전극에 차례로 주사 펄스가 인가된다. 그에 따라, 제 1 주사 전극상의 선택된 방전셀에 있어서 기입 방전이 발생한다. 또한, 복수의 제 1 주사 전극으로의 주사 펄스의 인가 후에 제 2 회로에 의해 복수의 제 2 주사 전극에 차례로 주사 펄스가 인가된다. 그에 따라, 제 2 주사 전극상의 선택된 방전셀에 있어서 기입 방전이 발생한다.
상기한 바와 같이, 제 2 주사 전극상의 방전셀에는 초기화 기간의 종료시에 충분한 양의 전하가 남겨져 있다. 따라서, 제 1 주사 전극에 주사 펄스가 인가되고 있는 동안에 제 2 주사 전극상의 방전셀의 벽전하가 감소하더라도, 제 2 주사 전극으로의 주사 펄스의 인가시에 제 2 주사 전극상의 방전셀에 있어서의 벽전하의 양을 기입 동작에 적합한 상태로 할 수 있다. 그 결과, 기입 기간에 있어서 제 2 주사 전극상의 방전셀에 방전 불량이 발생하는 것을 방지할 수 있다.
또한, 벽전하가 감소하더라도 제 2 주사 전극상의 방전셀에 양호하게 기입 동작을 발생시키는 것이 가능하므로, 기입 기간에 있어서 벽전하의 감소를 방지하기 위해 제 2 주사 전극을 높은 전위로 유지할 필요가 없다. 그에 따라, 플라즈마 디스플레이 패널의 구동 비용을 저감하면서 구동 성능을 향상시키는 것이 가능해진다.
또한, 초기화 기간에 있어서 제 2 주사 전극상의 방전셀에 적절하게 방전이 발생함으로써, 초기화 기간의 종료시에 그들 방전셀에 지나치게 전하가 남는 것이 방지된다. 그에 따라, 제 1 주사 전극에 주사 펄스가 인가될 때에 제 2 주사 전극상의 방전셀에서 오방전이 발생하는 것이 방지된다.
또한, 기입 기간에 있어서는, 주사 펄스가 인가되는 기간을 제외하고 제 2 주사 전극이 제 3 전위보다 높고 제 4 전위보다 낮은 제 5 전위로 유지된다. 이 경우, 제 2 주사 전극상의 방전셀에 있어서의 전하의 상태가 안정하다. 그에 따라, 제 2 주사 전극상의 방전셀에서 오방전이 발생하는 것을 보다 확실히 방지할 수 있다.
(12) 본 발명의 또 다른 국면에 따르는 플라즈마 디스플레이 장치는 복수의 제 1 및 제 2 주사 전극, 복수의 유지 전극 및 복수의 데이터 전극의 교차부에 각각 방전셀을 갖는 플라즈마 디스플레이 패널과, 플라즈마 디스플레이 패널을 1필드 기간이 복수의 서브필드를 포함하는 서브필드법으로 구동하는 구동 장치를 구비하고, 구동 장치는 복수의 제 1 주사 전극을 구동하는 제 1 회로와, 복수의 제 2 주사 전극을 구동하는 제 2 회로를 포함하고, 제 1 및 제 2 회로는 복수의 서브필드 중 적어도 하나의 서브필드에 있어서 2상 구동 동작을 행하고, 제 1 회로는 2상 구동 동작시에는 초기화 기간에 있어서 제 1 전위로부터 제 2 전위로 하강하는 제 1 램프 파형을 복수의 제 1 주사 전극에 인가하고, 기입 기간에 있어서 복수의 제 1 주사 전극에 차례로 주사 펄스를 인가하고, 제 2 회로는 2상 구동 동작시에는 초기화 기간에 있어서 제 1 전위로부터 제 2 전위보다 높은 제 3 전위로 하강하는 제 2 램프 파형을 복수의 제 2 주사 전극에 인가하고, 제 2 램프 파형의 인가 후에 복수의 제 2 주사 전극의 전위를 제 4 전위로 상승시키고, 기입 기간에 있어서 복수의 제 2 주사 전극을 제 3 전위보다 높고 제 4 전위보다 낮은 제 5 전위로 유지하면서 복수의 제 1 주사 전극으로의 주사 펄스의 인가 후에 복수의 제 2 주사 전극에 차례로 주사 펄스를 인가하는 것이다.
이 플라즈마 디스플레이 장치에 있어서는, 1필드 기간이 복수의 서브필드를 포함하는 서브필드법으로 구동 장치에 의해 플라즈마 디스플레이 패널이 구동된다. 복수의 서브필드 중 적어도 하나의 서브필드에 있어서, 구동 장치의 제 1 및 제 2 회로에 의해 2상 구동 동작이 행해진다.
2상 구동 동작시에는, 초기화 기간에 있어서, 제 1 회로에 의해 제 1 전위로부터 제 2 전위로 하강하는 제 1 램프 파형이 복수의 제 1 주사 전극에 인가된다. 그에 따라, 제 1 주사 전극상의 방전셀에 미약한 방전이 발생하고, 그 방전셀의 벽전하의 양이 감소한다. 그 결과, 제 1 주사 전극상의 방전셀에 있어서의 벽전하의 양이 기입 동작에 적합한 상태가 된다.
또한, 초기화 기간에 있어서, 제 2 회로에 의해 제 1 전위로부터 제 3 전위로 하강하는 제 2 램프 파형이 복수의 제 2 주사 전극에 인가된다. 그에 따라, 제 2 주사 전극상의 방전셀에 미약한 방전이 발생하고, 그 방전셀의 벽전하의 양이 감소한다. 그 후, 제 2 회로에 의해 제 2 주사 전극의 전위가 제 4 전위로 상승함으로써, 제 2 주사 전극상의 방전셀에 있어서의 방전이 멈춘다.
여기서, 제 1 램프 파형이 제 2 전위까지 하강하는데 비하여, 제 2 램프 파형은 제 2 전위보다 높은 제 3 전위까지밖에 하강하지 않는다. 그 때문에, 제 2 주사 전극상의 방전셀에서 이동하는 전하의 양은 제 1 주사 전극상의 방전셀에서 이동하는 전하의 양보다 적다. 그에 따라, 초기화 기간의 종료시에 제 2 주사 전극상의 방전셀에는 충분한 양의 벽전하가 남는다.
기입 기간에 있어서는, 제 1 회로에 의해 복수의 제 1 주사 전극에 차례로 주사 펄스가 인가된다. 그에 따라, 제 1 주사 전극상의 선택된 방전셀에 있어서 기입 방전이 발생한다. 또한, 복수의 제 1 주사 전극으로의 주사 펄스의 인가 후에 제 2 회로에 의해 복수의 제 2 주사 전극에 차례로 주사 펄스가 인가된다. 그에 따라, 제 2 주사 전극상의 선택된 방전셀에 있어서 기입 방전이 발생한다.
상기한 바와 같이, 제 2 주사 전극상의 방전셀에는 초기화 기간의 종료시에 충분한 양의 전하가 남겨져 있다. 따라서, 제 1 주사 전극에 주사 펄스가 인가되고 있는 동안에 제 2 주사 전극상의 방전셀의 벽전하가 감소하더라도, 제 2 주사 전극으로의 주사 펄스의 인가시에 제 2 주사 전극상의 방전셀에 있어서의 벽전하의 양을 기입 동작에 적합한 상태로 할 수 있다. 그 결과, 기입 기간에 있어서 제 2 주사 전극상의 방전셀에 방전 불량이 발생하는 것을 방지할 수 있다.
또한, 벽전하가 감소하더라도 제 2 주사 전극상의 방전셀에 양호하게 기입 동작을 발생시키는 것이 가능하므로, 기입 기간에 있어서 벽전하의 감소를 방지하기 위해 제 2 주사 전극을 높은 전위로 유지할 필요가 없다. 그에 따라, 플라즈마 디스플레이 패널의 구동 비용을 저감하면서 구동 성능을 향상시키는 것이 가능해진다.
또한, 초기화 기간에 있어서 제 2 주사 전극상의 방전셀에 적절하게 방전이 발생함으로써, 초기화 기간의 종료시에 그들 방전셀에 지나치게 전하가 남는 것이 방지된다. 그에 따라, 제 1 주사 전극에 주사 펄스가 인가될 때에 제 2 주사 전극상의 방전셀애서 오방전이 발생하는 것이 방지된다.
또한, 기입 기간에 있어서는, 주사 펄스가 인가되는 기간을 제외하고 제 2 주사 전극이 제 3 전위보다 높고 제 4 전위보다 낮은 제 5 전위로 유지된다. 이 경우, 제 2 주사 전극상의 방전셀에 있어서의 전하의 상태가 안정하다. 그에 따라, 제 2 주사 전극상의 방전셀에서 오방전이 발생하는 것을 보다 확실히 방지할 수 있다.
본 발명에 의하면, 제 1 주사 전극에 주사 펄스가 인가되고 있는 동안에 제 2 주사 전극상의 방전셀의 벽전하가 감소하더라도, 제 2 주사 전극으로의 주사 펄스의 인가시에 제 2 주사 전극상의 방전셀에 있어서의 벽전하의 양을 기입 동작에 적합한 상태로 할 수 있다. 그 결과, 기입 기간에 있어서 제 2 주사 전극상의 방전셀에 방전 불량이 발생하는 것을 방지할 수 있다.
도 1은 제 1 실시의 형태에 따른 플라즈마 디스플레이 장치에 있어서의 플라즈마 디스플레이 패널의 일부를 나타내는 분해 사시도,
도 2는 제 1 실시의 형태에 있어서의 패널의 전극 배열도,
도 3은 본 발명의 제 1 실시의 형태에 따른 플라즈마 디스플레이 장치의 회로 블록도,
도 4는 도 3의 플라즈마 디스플레이 장치의 서브필드 구성에 있어서의 구동 파형도,
도 5는 도 3의 플라즈마 디스플레이 장치의 서브필드 구성에 있어서의 구동 파형도,
도 6은 제 2 SF에 있어서의 주사 전극군의 전위의 변화와 방전셀에서의 방전량의 관계를 나타내는 도면,
도 7은 주사 전극 구동 회로의 구성을 나타내는 회로도,
도 8은 제어 신호의 논리와 주사 IC의 상태의 대응 관계를 나타내는 도면,
도 9는 주사 전극 구동 회로의 2상 구동 동작시에 트랜지스터에 주어지는 제어 신호의 상세한 타이밍도,
도 10은 주사 전극 구동 회로의 2상 구동 동작시에 트랜지스터에 주어지는 제어 신호의 상세한 타이밍도,
도 11은 주사 전극 구동 회로의 2상 구동 동작시에 트랜지스터에 주어지는 제어 신호의 상세한 타이밍도,
도 12는 주사 전극 구동 회로의 2상 구동 동작시에 트랜지스터에 주어지는 제어 신호의 상세한 타이밍도,
도 13은 주사 전극 구동 회로의 1상 구동 동작시에 트랜지스터에 주어지는 제어 신호의 상세한 타이밍도,
도 14는 주사 전극 구동 회로의 1상 구동 동작시에 트랜지스터에 주어지는 제어 신호의 상세한 타이밍도,
도 15는 주사 전극 구동 회로의 1상 구동 동작시에 트랜지스터에 주어지는 제어 신호의 상세한 타이밍도,
도 16은 비교 회로 및 그 주변 부분의 구성을 나타내는 도면,
도 17은 APL과 잉여 시간의 관계를 나타내는 도면,
도 18은 1상 구동 동작 및 2상 구동 동작의 선택 조건의 일례를 나타내는 도면,
도 19는 각 서브필드에 있어서 각 방전셀을 정상적으로 점등시키기 위해 필요하게 되는 전압 Vscn의 값을 나타내는 도면,
도 20은 제 3 실시의 형태에 따른 플라즈마 디스플레이 장치의 회로 블록도,
도 21은 1상 구동 동작에 의해 주사 전극을 구동한 경우의 점등률과 필요 전압의 관계를 나타내는 도면,
도 22는 연산부에 의한 서브필드의 설정 동작을 나타내는 흐름도,
도 23은 1상 SF 및 2상 SF의 설정예를 나타내는 도면,
도 24는 제 4 실시의 형태에 따른 플라즈마 디스플레이 장치의 회로 블록도,
도 25는 1상 구동 동작에 의해 주사 전극을 구동한 경우의 패널의 온도와 필요 전압의 관계를 나타내는 도면,
도 26은 1상 SF 및 2상 SF의 설정예를 나타내는 도면이다.
도 2는 제 1 실시의 형태에 있어서의 패널의 전극 배열도,
도 3은 본 발명의 제 1 실시의 형태에 따른 플라즈마 디스플레이 장치의 회로 블록도,
도 4는 도 3의 플라즈마 디스플레이 장치의 서브필드 구성에 있어서의 구동 파형도,
도 5는 도 3의 플라즈마 디스플레이 장치의 서브필드 구성에 있어서의 구동 파형도,
도 6은 제 2 SF에 있어서의 주사 전극군의 전위의 변화와 방전셀에서의 방전량의 관계를 나타내는 도면,
도 7은 주사 전극 구동 회로의 구성을 나타내는 회로도,
도 8은 제어 신호의 논리와 주사 IC의 상태의 대응 관계를 나타내는 도면,
도 9는 주사 전극 구동 회로의 2상 구동 동작시에 트랜지스터에 주어지는 제어 신호의 상세한 타이밍도,
도 10은 주사 전극 구동 회로의 2상 구동 동작시에 트랜지스터에 주어지는 제어 신호의 상세한 타이밍도,
도 11은 주사 전극 구동 회로의 2상 구동 동작시에 트랜지스터에 주어지는 제어 신호의 상세한 타이밍도,
도 12는 주사 전극 구동 회로의 2상 구동 동작시에 트랜지스터에 주어지는 제어 신호의 상세한 타이밍도,
도 13은 주사 전극 구동 회로의 1상 구동 동작시에 트랜지스터에 주어지는 제어 신호의 상세한 타이밍도,
도 14는 주사 전극 구동 회로의 1상 구동 동작시에 트랜지스터에 주어지는 제어 신호의 상세한 타이밍도,
도 15는 주사 전극 구동 회로의 1상 구동 동작시에 트랜지스터에 주어지는 제어 신호의 상세한 타이밍도,
도 16은 비교 회로 및 그 주변 부분의 구성을 나타내는 도면,
도 17은 APL과 잉여 시간의 관계를 나타내는 도면,
도 18은 1상 구동 동작 및 2상 구동 동작의 선택 조건의 일례를 나타내는 도면,
도 19는 각 서브필드에 있어서 각 방전셀을 정상적으로 점등시키기 위해 필요하게 되는 전압 Vscn의 값을 나타내는 도면,
도 20은 제 3 실시의 형태에 따른 플라즈마 디스플레이 장치의 회로 블록도,
도 21은 1상 구동 동작에 의해 주사 전극을 구동한 경우의 점등률과 필요 전압의 관계를 나타내는 도면,
도 22는 연산부에 의한 서브필드의 설정 동작을 나타내는 흐름도,
도 23은 1상 SF 및 2상 SF의 설정예를 나타내는 도면,
도 24는 제 4 실시의 형태에 따른 플라즈마 디스플레이 장치의 회로 블록도,
도 25는 1상 구동 동작에 의해 주사 전극을 구동한 경우의 패널의 온도와 필요 전압의 관계를 나타내는 도면,
도 26은 1상 SF 및 2상 SF의 설정예를 나타내는 도면이다.
이하, 본 발명의 실시의 형태에 따른 플라즈마 디스플레이 패널의 구동 장치, 구동 방법 및 플라즈마 디스플레이 장치에 대하여 도면을 이용하여 상세히 설명한다.
(1) 제 1 실시의 형태
(1-1) 패널의 구성
도 1은 본 발명의 제 1 실시의 형태에 따른 플라즈마 디스플레이 장치에 있어서의 플라즈마 디스플레이 패널의 일부를 나타내는 분해 사시도이다.
플라즈마 디스플레이 패널(이하, 패널이라 약기함)(10)은 서로 대향 배치된 유리제의 전면 기판(21) 및 배면 기판(31)을 구비한다. 전면 기판(21) 및 배면 기판(31) 사이에 방전 공간이 형성된다. 전면 기판(21)상에는 복수의 쌍의 주사 전극(22) 및 유지 전극(23)이 서로 평행하게 형성되어 있다. 각 쌍의 주사 전극(22) 및 유지 전극(23)이 표시 전극을 구성한다. 주사 전극(22) 및 유지 전극(23)을 덮도록 유전체층(24)이 형성되고, 유전체층(24)상에는 보호층(25)이 형성되어 있다.
배면 기판(31)상에는 절연체층(33)으로 덮인 복수의 데이터 전극(32)이 마련되고, 절연체층(33)상에 우물 정자(井) 형상의 격벽(34)이 마련되어 있다. 또한, 절연체층(33)의 표면 및 격벽(34)의 측면에 형광체층(35)이 마련되어 있다. 그리고, 복수의 쌍의 주사 전극(22) 및 유지 전극(23)과 복수의 데이터 전극(32)이 수직으로 교차하도록 전면 기판(21)과 배면 기판(31)이 대향 배치되고, 전면 기판(21)과 배면 기판(31) 사이에 방전 공간이 형성되어 있다. 방전 공간에는 방전 가스로서, 예컨대, 네온과 제논의 혼합 가스가 봉입되어 있다. 또, 패널의 구조는 상술한 것에 한정되지 않고, 예컨대, 스트라이프 형상의 격벽을 구비한 구조를 이용하여도 좋다.
도 2는 본 발명의 제 1 실시의 형태에 있어서의 패널의 전극 배열도이다. 행 방향을 따라 n개의 주사 전극 SC1~SCn(도 1의 주사 전극(22)) 및 n개의 유지 전극 SU1~SUn(도 1의 유지 전극(23))이 배열되고, 열 방향을 따라 m개의 데이터 전극 D1~Dm(도 1의 데이터 전극(32))이 배열되어 있다. n은 짝수이며, m은 2 이상의 자연수이다. 그리고, 1쌍의 주사 전극 SCi(i=1~n) 및 유지 전극 SUi(i=1~n)와 하나의 데이터 전극 Dj(j=1~m)가 교차한 부분에 방전셀 DC가 형성되어 있다. 그에 따라, 방전 공간 내에 m×n개의 방전셀이 형성되어 있다.
(1-2) 플라즈마 디스플레이 장치의 구성
도 3은 본 발명의 제 1 실시의 형태에 따른 플라즈마 디스플레이 장치의 회로 블록도이다.
이 플라즈마 디스플레이 장치는 패널(10), 화상 신호 처리 회로(51), 데이터 전극 구동 회로(52), 주사 전극 구동 회로(53), 유지 전극 구동 회로(54), 타이밍 발생 회로(55), APL 검출기(56) 및 전원 회로(도시하지 않음)를 구비한다.
화상 신호 처리 회로(51)는 화상 신호 sig를 패널(10)의 화소수에 따른 화상 데이터로 변환하고, 각 화소의 화상 데이터를 복수의 서브필드에 대응하는 복수의 비트로 분할하여, 그들을 데이터 전극 구동 회로(52)에 출력한다.
데이터 전극 구동 회로(52)는 서브필드마다의 화상 데이터를 각 데이터 전극 D1~Dm에 대응하는 신호로 변환하고, 그 신호에 근거하여 각 데이터 전극 D1~Dm을 구동한다.
APL 검출기(56)는 화상 신호 sig의 APL(평균 화상 레벨; Average Picture Level)을 검출하고, 검출한 APL을 나타내는 신호를 타이밍 발생 회로(55)에 출력한다. 여기서, APL이란, 1프레임에 있어서의 화상 신호 sig의 휘도 레벨의 평균을 말하고, 1화면의 화상의 전체적인 밝기를 나타내고 있다. 본 실시의 형태에서는, 1프레임은 1필드와 같다.
타이밍 발생 회로(55)는 수평 동기 신호 H, 수직 동기 신호 V 및 APL 검출기(56)가 검출한 평균 휘도 레벨 APL에 근거하여 타이밍 신호를 발생시키고, 그들 타이밍 신호를 각각의 구동 회로 블록(화상 신호 처리 회로(51), 데이터 전극 구동 회로(52), 주사 전극 구동 회로(53) 및 유지 전극 구동 회로(54))에 공급한다.
주사 전극 구동 회로(53)는 타이밍 신호에 근거하여 주사 전극 SC1~SCn에 구동 파형을 공급하고, 유지 전극 구동 회로(54)는 타이밍 신호에 근거하여 유지 전극 SU1~SUn에 구동 파형을 공급한다.
또, 주사 전극 구동 회로(53)는 후술하는 바와 같이, 초기화 기간에 있어서 모든 주사 전극 SC1~SCn에 대하여 같은 구동 파형을 인가하는 1상 구동 동작 및 주사 전극 SC1, SC3, …, SCn-1과 주사 전극 SC2, SC4, …, SCn에 서로 다른 구동 파형을 인가하는 2상 구동 동작을 선택적으로 행할 수 있다.
또한, 본 실시의 형태에 있어서는, 타이밍 발생 회로(55)는 APL 검출기(56)에 의해 검출되는 APL에 근거하여 1상 구동 동작을 위한 타이밍 신호 및 2상 구동 동작을 위한 타이밍 신호를 선택적으로 발생시키고, 발생시킨 타이밍 신호를 주사 전극 구동 회로(53)에 공급한다. 그에 따라, 주사 전극 SC1~SCn이 1상 구동 동작 또는 2상 구동 동작에 의해 구동된다.
이하의 설명에 있어서는, 주사 전극 SC1, SC3, …, SCn-1을 제 1 주사 전극군이라 칭하고, 주사 전극 SC2, SC4, …, SCn을 제 2 주사 전극군이라 칭한다. 또한, 유지 전극 SU1, SU3, …, SUn-1을 제 1 유지 전극군이라 칭하고, 유지 전극 SU2, SU4, …, SUn을 제 2 유지 전극군이라 칭한다. 또한, 제 1 주사 전극군 및 제 1 유지 전극군에 의해 구성되는 복수의 방전셀을 제 1 방전셀군이라 칭하고, 제 2 주사 전극군 및 제 2 유지 전극군에 의해 구성되는 복수의 방전셀을 제 2 방전셀군이라 칭한다.
(1-3) 서브필드 구성
다음으로, 서브필드 구성에 대하여 설명한다. 서브필드법에서는, 1필드(1/60초=16.67msec)가 시간축상에서 복수의 서브필드로 분할되고, 복수의 서브필드에 휘도 가중치가 각각 설정되어 있다.
예컨대, 1필드가 시간축상에서 10개의 서브필드(이하, 제 1 SF, 제 2 SF, …, 및 제 10 SF라고 부름)로 분할되고, 그들 서브필드가 각각 1, 2, 3, 6, 11, 18, 30, 44, 60 및 81의 휘도 가중치를 갖는다.
도 4 및 도 5는 도 3의 플라즈마 디스플레이 장치의 서브필드 구성에 있어서의 구동 파형도이다. 또, 도 4는 주사 전극 구동 회로(53)의 1상 구동 동작시에 각 전극에 인가되는 구동 파형을 나타내고, 도 5는 주사 전극 구동 회로(53)의 2상 구동 동작시에 각 전극에 인가되는 구동 파형을 나타낸다.
도 4 및 도 5에는 제 1 주사 전극군의 1개의 주사 전극 SC1, 제 2 주사 전극군의 1개의 주사 전극 SC2, 유지 전극 SU1~SUn, 및 데이터 전극 D1~Dm의 구동 파형을 나타낸다. 또, 도 4 및 도 5에는 1필드의 제 1 SF의 초기화 기간으로부터 제 2 SF의 유지 기간까지를 나타낸다.
(a) 1상 구동 동작시의 구동 파형
우선, 주사 전극 구동 회로(53)의 1상 구동 동작시에 각 전극에 인가되는 구동 파형에 대하여 설명한다.
도 4에 나타내는 바와 같이, 제 1 SF의 초기화 기간의 전반부에는 데이터 전극 D1~Dm의 전위를 Vda로 유지하고, 유지 전극 SU1~SUn을 0V(접지 전위)로 유지하고, 주사 전극 SC1~SCn에 램프 파형 L1을 인가한다.
이 램프 파형 L1은 방전 개시 전압 이하의 정의 전위 Vscn으로부터 방전 개시 전압을 넘는 정의 전위 (Vsus+Vset)를 향하여 완만히 상승한다. 그러면, 모든 방전셀에 있어서 1회째의 미약한 초기화 방전이 일어나고, 주사 전극 SC1~SCn상에 부의 벽전하가 축적됨과 아울러 유지 전극 SU1~SUn상 및 데이터 전극 D1~Dm상에 정의 벽전하가 축적된다. 여기서, 전극을 덮는 유전체층 또는 형광체층상 등에 축적된 벽전하에 의해 생기는 전압을 전극상의 벽전압이라고 한다.
계속되는 초기화 기간의 후반부에는, 데이터 전극 D1~Dm을 접지 전위로 유지하고, 유지 전극 SU1~SUn을 정의 전위 Ve1로 유지하고, 주사 전극 SC1~SCn에 정의 전위 (Vsus)로부터 부의 전위 (-Vad+Vset2)를 향하여 완만히 하강하는 램프 파형 L2를 인가한다. 그러면, 모든 방전셀에 있어서 2회째의 미약한 초기화 방전이 일어난다. 이에 따라, 모든 방전셀에 있어서, 주사 전극 SCi상의 벽전압 및 유지 전극 SUi의 벽전압이 약해지고, 데이터 전극 Dk상의 벽전압도 기입 동작에 적합한 값으로 조정된다.
제 1 SF의 기입 기간의 전반부에는, 유지 전극 SU1~SUn을 일단 전위 Ve2로 유지하고, 주사 전극 SC1~SCn을 일단 전위 (-Vad+Vscn)으로 유지한다. 다음으로, 1행째의 주사 전극 SC1에 부의 주사 펄스 Pa(=-Vad)를 인가함과 아울러, 데이터 전극 D1~Dm 중 1행째에 있어서 발광해야 할 방전셀의 데이터 전극 Dk(k는 1~m 중 하나)에 정의 기입 펄스 Pd(=Vda)를 인가한다. 그러면, 데이터 전극 Dk와 주사 전극 SC1의 교차부의 전압은 외부 인가 전압 (Pd-Pa)에 데이터 전극 Dk상의 벽전압 및 주사 전극 SC1상의 벽전압이 가산된 값이 되어 방전 개시 전압을 넘는다. 그에 따라, 데이터 전극 Dk와 주사 전극 SC1 사이 및 유지 전극 SU1과 주사 전극 SC1 사이에서 기입 방전이 발생한다. 그 결과, 그 방전셀의 주사 전극 SC1상에 정의 벽전하가 축적되고, 유지 전극 SU1상에 부의 벽전하가 축적되고, 데이터 전극 Dk상에도 부의 벽전하가 축적된다.
이렇게 하여, 1행째에 있어서 발광해야 할 방전셀에서 기입 방전이 발생하여 각 전극상에 벽전하를 축적시키는 기입 동작이 행해진다. 한편, 기입 펄스 Pd가 인가되지 않은 데이터 전극 Dh(h≠k)와 주사 전극 SC1의 교차부의 전압은 방전 개시 전압을 넘지 않으므로 기입 방전은 발생하지 않는다.
이상의 기입 동작을 제 1 방전셀군에 있어서 1행째의 방전셀로부터 n-1행째의 방전셀에 이를 때까지 순차적으로 행하고, 그 후, 같은 기입 동작을 제 2 방전셀군에 있어서 2행째의 방전셀로부터 n행째의 방전셀에 이를 때까지 순차적으로 행한다. 또, 이 경우, 기입 기간에 있어서 제 1 주사 전극군의 주사 전극 SC1, SC3, …, SCn-1에 차례로 주사 펄스 Pa가 인가된 후, 제 2 주사 전극군의 주사 전극 SC2, SC4, …, SCn에 차례로 주사 펄스 Pa가 인가된다.
계속되는 유지 기간에는, 유지 전극 SU1~SUn을 접지 전위에 되돌리고, 주사 전극 SC1~SCn에 유지 기간의 최초의 유지 펄스 Ps(=Vsus)를 인가한다. 이때, 기입 기간에 기입 방전이 발생한 방전셀에 있어서는, 주사 전극 SCi와 유지 전극 SUi 사이의 전압은 유지 펄스 Ps(=Vsus)에 주사 전극 SCi상의 벽전압 및 유지 전극 SUi상의 벽전압이 가산된 값이 되어 방전 개시 전압을 넘는다. 그에 따라, 주사 전극 SCi와 유지 전극 SUi 사이에서 유지 방전이 일어나고 방전셀이 발광한다. 그 결과, 주사 전극 SCi상에 부의 벽전하가 축적되고, 유지 전극 SUi상에 정의 벽전하가 축적되고, 데이터 전극 Dk상에 정의 벽전하가 축적된다.
기입 기간에 기입 방전이 발생하지 않은 방전셀에서는 유지 방전은 일어나지 않고, 초기화 기간의 종료시에 있어서의 벽전하의 상태가 유지된다. 계속해서, 주사 전극 SC1~SCn을 접지 전위에 되돌리고, 유지 전극 SU1~SUn에 유지 펄스 Ps를 인가한다. 그러면, 유지 방전이 일어난 방전셀에서는 유지 전극 SUi와 주사 전극 SCi 사이의 전압이 방전 개시 전압을 넘으므로, 다시 유지 전극 SUi와 주사 전극 SCi 사이에서 유지 방전이 일어나고, 유지 전극 SUi상에 부의 벽전하가 축적되고, 주사 전극 SCi상에 정의 벽전하가 축적된다.
이후 마찬가지로, 주사 전극 SC1~SCn과 유지 전극 SU1~SUn에 미리 정해진 수의 유지 펄스 Ps를 교대로 인가함으로써, 기입 기간에 있어서 기입 방전이 발생한 방전셀에서는 유지 방전이 계속하여 행해진다.
유지 펄스 Ps의 인가 후, 유지 전극 SU1~SUn 및 데이터 전극 D1~Dm을 접지 전위로 유지한 상태로, 주사 전극 SC1~SCn에 램프 파형 L3을 인가한다. 이 램프 파형 L3은 접지 전위로부터 정의 전위 Verase를 향하여 완만히 상승한다. 이에 따라, 유지 방전이 일어난 방전셀에 있어서, 주사 전극 SCi와 유지 전극 SUi 사이의 전압이 방전 개시 전압을 넘고, 유지 전극 SUi와 주사 전극 SCi 사이에서 미약한 소거 방전이 발생한다.
그 결과, 주사 전극 SCi에 부의 벽전하가 축적되고, 유지 전극 SUi에 정의 벽전하가 축적된다. 이때, 데이터 전극 Dk상에는 정의 벽전하가 축적된다. 그 후, 주사 전극 SC1~SCn을 접지 전위에 되돌리고, 유지 기간에 있어서의 유지 동작을 종료한다.
제 2 SF의 초기화 기간에는, 유지 전극 SU1~SUn을 전위 Ve1로 유지하고, 데이터 전극 D1~Dm을 접지 전위로 유지하고, 주사 전극 SC1~SCn에 접지 전위로부터 부의 전위 (-Vad+Vset4)를 향하여 완만히 하강하는 램프 파형 L4를 인가한다. 또, Vset4는 Vset2보다 크다. 즉, 전위 (-Vad+Vset4)는 전위 (-Vad+Vset2)보다 높다.
그러면, 앞의 서브필드(도 4에서는, 제 1 SF)의 유지 기간에 유지 방전이 일어난 방전셀에서는 미약한 초기화 방전이 발생한다. 그에 따라, 앞의 서브필드에서 유지 방전이 일어난 방전셀에 있어서, 주사 전극 SCi상의 벽전압 및 유지 전극 SUi의 벽전압이 약해지고, 데이터 전극 Dk상의 벽전압도 기입 동작에 적합한 값으로 조정된다.
앞의 서브필드에서 유지 방전이 일어나지 않은 방전셀에 있어서는 방전이 발생하지 않고, 앞의 서브필드의 초기화 기간의 종료시에 있어서의 벽전하의 상태가 그대로 유지된다.
제 2 SF의 기입 기간에 있어서는, 주사 전극 SC1~SCn, 유지 전극 SU1~SUn 및 데이터 전극 D1~Dm에 대하여 제 1 SF의 기입 기간과 같은 구동 파형을 인가한다.
제 2 SF의 유지 기간에 있어서는, 제 1 SF의 유지 기간과 마찬가지로, 주사 전극 SC1~SCn과 유지 전극 SU1~SUn에 미리 정해진 수의 유지 펄스 Ps를 교대로 인가한다. 그에 따라, 기입 기간에 있어서 기입 방전이 발생한 방전셀에서 유지 방전이 행해진다.
또한, 제 3 SF 이후의 서브필드에서는, 제 1 주사 전극군, 제 2 주사 전극군, 유지 전극 SU1~SUn 및 데이터 전극 D1~Dm에 대하여 제 2 SF와 같은 구동 파형을 인가한다.
또, 본 실시의 형태에 있어서는, 유지 기간에 주사 전극 SC1~SCn에 인가되는 유지 펄스 Ps의 수는 APL 검출기(56)에 의해 검출되는 APL이 높을수록 적어지도록 설정된다.
(b) 2상 구동 동작시의 구동 파형
다음으로, 주사 전극 구동 회로(53)의 2상 구동 동작시에 각 전극에 인가되는 구동 파형에 대하여 설명한다. 또, 도 5에 나타내는 램프 파형 L1~L4는 도 4의 램프 파형 L1~L4와 같다.
제 1 SF의 초기화 기간의 전반부에는, 데이터 전극 D1~Dm의 전위를 Vda로 유지하고, 유지 전극 SU1~SUn을 접지 전위로 유지하고, 주사 전극 SC1~SCn에 램프 파형 L1을 인가한다. 그에 따라, 모든 방전셀에 있어서 1회째의 미약한 초기화 방전이 일어나고, 주사 전극 SC1~SCn상에 부의 벽전하가 축적됨과 아울러 유지 전극 SU1~SUn상 및 데이터 전극 D1~Dm상에 정의 벽전하가 축적된다.
계속되는 초기화 기간의 후반부에는, 데이터 전극 D1~Dm을 접지 전위로 유지하고, 유지 전극 SU1~SUn을 정의 전위 Ve1에 유지하고, 제 1 주사 전극군(주사 전극 SC1, SC3, …, SCn-1)에 Vsus로부터 (-Vad+Vset2)를 향하여 완만히 하강하는 램프 파형 L2를 인가한다. 그러면, 제 1 방전셀군에 있어서 2회째의 미약한 초기화 방전이 일어난다. 이에 따라, 제 1 방전셀군에 있어서, 주사 전극 SCi상의 벽전압 및 유지 전극 SUi의 벽전압이 약해지고, 데이터 전극 Dk상의 벽전압도 기입 동작에 적합한 값으로 조정된다.
한편, 제 2 주사 전극군(주사 전극 SC2, SC4, …, SCn)에는, Vsus로부터 (-Vad+Vhiz)를 향하여 완만히 하강하는 램프 파형 L5를 인가한다. 계속해서, 제 2 주사 전극군의 전위를 (-Vad+Vhiz+Vscn)으로 상승시킨 후, (-Vad+Vhiz+Vscn)으로부터 (-Vad+Vscn)을 향하여 완만히 하강하는 램프 파형 L5a를 제 2 주사 전극군에 인가한다. 또, Vhiz는 Vset2 및 Vset4보다 크다. 이 경우, 램프 파형 L5의 인가시에 제 2 방전셀군에 있어서 2회째의 미약한 초기화 방전이 일어난다.
여기서, 제 1 주사 전극군에 인가되는 램프 파형 L2는 (-Vad+Vset2)까지 하강하는데 비하여, 제 2 주사 전극군에 인가되는 램프 파형 L5는 (-Vad+Vset2)보다 높은 (-Vad+Vhiz)까지밖에 하강하지 않는다. 그 때문에, 제 2 방전셀군에 있어서는 2회째의 초기화 방전에 의해 이동하는 전하의 양이 제 1 방전셀군에 비하여 적다. 그에 따라, 2회째의 초기화 방전 후, 제 2 방전셀군에는 제 1 방전셀군보다 많은 벽전하가 유지된다.
제 1 SF의 기입 기간의 전반부에는, 도 4에서 설명한 바와 같이, 제 1 방전셀군에 있어서 1행째의 방전셀로부터 n-1행째의 방전셀에 이를 때까지 기입 동작을 순차적으로 행한다.
제 1 방전셀군에 있어서의 기입 동작의 종료 후, 유지 전극 SU1~SUn을 전위 Ve1로 유지하고, 모든 주사 전극 SC1~SCn에 접지 전위로부터 부의 전위 (-Vad+Vset2)를 향하여 완만히 하강하는 램프 파형 L6을 인가한다.
여기서, 제 1 주사 전극군에 주사 펄스 Pa가 인가되는 기간에는, 제 2 주사 전극군에는 주사 펄스 Pa가 인가되지 않는다. 이 기간에 있어서, 제 2 방전셀군의 벽전하는 감소한다. 그러나, 상술한 바와 같이, 초기화 기간이 종료된 시점에 제 2 방전셀군에는 제 1 방전셀군보다 많은 벽전하가 유지되어 있다. 따라서, 상기 기간에 있어서 제 2 방전셀군의 벽전하가 감소하더라도, 제 2 방전셀군에는 아직 충분한 양의 벽전하가 유지되어 있다.
또한, 본 실시의 형태에 있어서는, 제 2 주사 전극군에 주사 펄스 Pa를 인가하기 직전에 주사 전극 SC1~SCn에 접지 전위로부터 부의 전위 (-Vad+Vset2)를 향하여 완만히 하강하는 램프 파형 L6을 인가한다. 그러면, 제 2 방전셀군에 있어서 3회째의 미약한 초기화 방전이 일어난다. 이에 따라, 제 2 방전셀군에 있어서 주사 전극 SCi상의 벽전압 및 유지 전극 SUi의 벽전압이 약해지고, 데이터 전극 Dk상의 벽전압도 기입 동작에 적합한 값으로 조정된다.
즉, 주사 전극 구동 회로(53)의 2상 구동 동작시에는, 제 1 SF의 초기화 기간에 있어서 제 1 방전셀군에 속하는 모든 방전셀의 초기화 동작(제 1 방전셀군의 전체 셀 초기화 동작)이 행해지고, 제 1 SF의 초기화 기간 및 기입 기간에 있어서 제 2 방전셀군에 속하는 모든 방전셀의 초기화 동작(제 2 방전셀군의 전체 셀 초기화 동작)이 행해진다.
또, 본 실시의 형태에서는, 램프 파형 L6이 접지 전위로부터 하강하지만, 램프 파형 L6이 다른 전위로부터 하강하여도 좋다. 예컨대, 램프 파형 L6이 (-Vad+Vscn)으로부터 하강하여도 좋고, (-Vad+Vscn)보다 높은 전위로부터 하강하여도 좋다.
제 1 SF의 기입 기간의 후반부(상기 램프 파형 L6의 인가 후)에는, 유지 전극 SU1~SUn을 다시 전위 Ve2로 유지하고, 주사 전극 SC1~SCn을 일단 전위 (-Vad+Vscn)으로 유지한다. 다음으로, 2행째의 주사 전극 SC2에 부의 주사 펄스 Pa를 인가함과 아울러, 데이터 전극 D1~Dm 중 2행째에 있어서 발광해야 할 방전셀의 데이터 전극 Dk에 정의 기입 펄스 Pd를 인가한다. 그러면, 데이터 전극 Dk와 주사 전극 SC2의 교차부의 전압은 방전 개시 전압을 넘는다. 그에 따라, 데이터 전극 Dk와 주사 전극 SC2 사이 및 유지 전극 SU2와 주사 전극 SC2 사이에서 기입 방전이 발생한다. 그 결과, 그 방전셀의 주사 전극 SC2상에 정의 벽전하가 축적되고, 유지 전극 SU2상에 부의 벽전하가 축적되고, 데이터 전극 Dk상에도 부의 벽전하가 축적된다.
이렇게 하여, 2행째에 있어서 발광해야 할 방전셀에서 기입 방전이 발생하여 각 전극상에 벽전하를 축적시키는 기입 동작이 행해진다. 한편, 기입 펄스 Pd가 인가되지 않은 데이터 전극 Dh와 주사 전극 SC2의 교차부의 전압은 방전 개시 전압을 넘지 않으므로 기입 방전은 발생하지 않는다.
이상의 기입 동작을, 제 2 방전셀군에 있어서, 2행째의 방전셀로부터 n행째의 방전셀에 이를 때까지 순차적으로 행하고, 기입 기간이 종료된다.
계속되는 유지 기간에는, 도 4에서 설명한 바와 같이, 주사 전극 SC1~SCn 및 유지 전극 SU1~SUn에 교대로 유지 펄스 Ps를 인가한다. 그에 따라, 기입 기간에 있어서 기입 방전이 발생한 방전셀에 있어서 유지 방전이 발생한다.
유지 펄스 Ps의 인가 후, 도 4에서 설명한 바와 같이, 주사 전극 SC1~SCn에 램프 파형 L3을 인가한다. 이에 따라, 유지 방전이 일어난 방전셀에 있어서 미약한 소거 방전이 발생한다.
그 결과, 주사 전극 SCi에 부의 벽전하가 축적되고, 유지 전극 SUi에 정의 벽전하가 축적된다. 이때, 데이터 전극 Dk상에는 정의 벽전하가 축적된다. 그 후, 주사 전극 SC1~SCn을 접지 전위로 되돌리고, 유지 기간에 있어서의 유지 동작을 종료한다.
제 2 SF의 초기화 기간에는, 유지 전극 SU1~SUn을 전위 Ve1로 유지하고, 데이터 전극 D1~Dm을 접지 전위로 유지하고, 제 1 주사 전극군(주사 전극 SC1, SC3, …, SCn-1)에 접지 전위로부터 (-Vad+Vset4)를 향하여 완만히 하강하는 램프 파형 L4를 인가한다.
그러면, 제 1 방전셀군 중 앞의 서브필드(도 5에서는, 제 1 SF)의 유지 기간에 유지 방전이 일어난 방전셀에서는 미약한 초기화 방전이 발생한다. 그에 따라, 제 1 방전셀군 중 앞의 서브필드에서 유지 방전이 일어난 방전셀에 있어서, 주사 전극 SCi상의 벽전압 및 유지 전극 SUi의 벽전압이 약해지고, 데이터 전극 Dk상의 벽전압도 기입 동작에 적합한 값으로 조정된다.
제 1 방전셀군 중 앞의 서브필드에서 유지 방전이 일어나지 않은 방전셀에 있어서는, 방전이 발생하지 않고, 앞의 서브필드의 초기화 기간의 종료시에 있어서의 벽전하의 상태가 그대로 유지된다.
한편, 제 2 주사 전극군(주사 전극 SC2, SC4, …, SCn)에는, 접지 전위로부터 (-Vad+Vhiz)를 향하여 완만히 하강하는 램프 파형 L8을 인가한다. 계속해서, 제 2 주사 전극군의 전위를 (-Vad+Vhiz+Vscn)으로 상승시킨 후, (-Vad+Vhiz+Vscn)으로부터 (-Vad+Vscn)을 향하여 완만히 하강하는 램프 파형 L8a를 제 2 주사 전극군에 인가한다.
이 경우, 램프 파형 L8의 인가시에, 제 2 방전셀군 중 앞의 서브필드의 유지 기간에 유지 방전이 일어난 방전셀에서는 미약한 초기화 방전이 발생한다.
여기서, 제 1 주사 전극군에 인가되는 램프 파형 L4는 (-Vad+Vset4)까지 하강하는데 비하여, 제 2 주사 전극군에 인가되는 램프 파형 L8은 (-Vad+Vset4)보다 높은 (-Vad+Vhiz)까지밖에 하강하지 않는다. 그에 따라, 제 2 방전셀군에 있어서는, 제 1 방전셀군에 비하여 이동하는 전하의 양이 적다. 그 때문에, 제 2 방전셀군 중 앞의 서브필드에서 유지 방전이 일어난 방전셀에는, 제 1 방전셀군의 각 방전셀보다 많은 벽전하가 축적된 상태가 된다.
또, 제 2 방전셀군 중 앞의 서브필드에서 유지 방전이 일어나지 않은 방전셀에 있어서는 방전이 발생하지 않는다.
제 2 SF의 기입 기간의 전반부에는, 제 1 주사 전극군, 제 2 주사 전극군, 유지 전극 SU1~SUn 및 데이터 전극 D1~Dm에 대하여 제 1 SF의 기입 기간의 전반부와 같은 구동 파형을 인가한다.
제 1 방전셀군에 있어서의 기입 동작의 종료 후, 유지 전극 SU1~SUn을 전위 Ve1로 유지하고, 모든 주사 전극 SC1~SCn에 접지 전위로부터 부의 전위 (-Vad+Vset3)을 향하여 완만히 하강하는 램프 파형 L9를 인가한다. 또, Vset3은 Vset2보다 크고 Vset4보다 작다.
여기서, 제 2 SF의 기입 기간에 있어서 제 1 주사 전극군에 주사 펄스 Pa가 인가되는 기간에는, 제 2 주사 전극군에는 주사 펄스 Pa가 인가되지 않는다. 이 기간에 있어서, 제 2 방전셀군의 벽전하는 감소한다. 그러나, 상술한 바와 같이, 제 2 방전셀군 중 앞의 서브필드에서 유지 방전이 일어난 방전셀에는, 제 2 SF의 초기화 기간 종료시에 많은 벽전하가 유지되어 있다. 따라서, 상기 기간에 있어서 그들 방전셀의 벽전하가 감소하더라도, 그들 방전셀에는 아직 충분한 양의 벽전하가 유지되어 있다.
또한, 본 실시의 형태에 있어서는, 제 2 주사 전극군에 주사 펄스 Pa를 인가하기 직전에, 주사 전극 SC1~SCn에 접지 전위로부터 부의 전위 (-Vad+Vset3)을 향하여 완만히 하강하는 램프 파형 L9를 인가한다. 그러면, 제 2 방전셀군 중 앞의 서브필드에서 유지 방전이 일어난 방전셀에 있어서 미약한 초기화 방전이 일어난다. 이에 따라, 제 2 방전셀군 중 앞의 서브필드에서 유지 방전이 일어난 방전셀에 있어서, 주사 전극 SCi상의 벽전압 및 유지 전극 SUi의 벽전압이 약해지고, 데이터 전극 Dk상의 벽전압도 기입 동작에 적합한 값으로 조정된다.
즉, 주사 전극 구동 회로(53)의 2상 구동 동작시에는, 제 2 SF의 초기화 기간에 있어서 제 1 방전셀군에 대한 선택 초기화 동작이 행해지고, 제 2 SF의 초기화 기간 및 기입 기간에 있어서 제 2 방전셀군에 대한 선택 초기화 동작이 행해진다. 또, 선택 초기화 동작이란, 직전의 서브필드에서 유지 방전이 일어난 방전셀에서 선택적으로 초기화 방전을 발생시키는 동작을 말한다.
제 2 SF의 기입 기간의 후반부에는, 제 1 주사 전극군, 제 2 주사 전극군, 유지 전극 SU1~SUn 및 데이터 전극 D1~Dm에 대하여 제 1 SF의 기입 기간의 후반부와 같은 구동 파형을 인가한다.
제 2 SF의 유지 기간에는, 제 1 SF의 유지 기간과 마찬가지로, 주사 전극 SC1~SCn과 유지 전극 SU1~SUn에 미리 정해진 수의 유지 펄스 Ps를 교대로 인가한다. 그에 따라, 기입 기간에 있어서 기입 방전이 발생한 방전셀에서 유지 방전이 행해진다.
또한, 제 3 SF 이후의 서브필드에서는, 제 1 주사 전극군, 제 2 주사 전극군, 유지 전극 SU1~SUn 및 데이터 전극 D1~Dm에 대하여 제 2 SF와 같은 구동 파형을 인가한다.
그런데, 2상 구동 동작시에 있어서의 제 2 SF 이후의 서브필드에서는, 크로스토크의 발생을 방지하기 위해, 초기화 방전이 발생하는 방전셀 중 제 1 방전셀군에 속하는 방전셀(이하, 제 1 선택셀이라고 부름)과 제 2 방전셀군에 속하는 방전셀(이하, 제 2 선택셀이라고 부름)에서 그 방전량이 같은 것이 바람직하다.
즉, 램프 파형 L4의 인가시에 제 1 선택셀에서 발생하는 방전량과, 램프 파형 L8의 인가시에 제 2 선택셀에서 발생하는 방전량 및 램프 파형 L9의 인가시에 제 2 선택셀에서 발생하는 방전량의 합이 같은 것이 바람직하다.
여기서, 램프 파형 L4의 인가시에 있어서의 제 1 선택셀에서의 방전량 및 램프 파형 L8, L9의 인가시에 있어서의 제 2 선택셀에서의 방전량에 대하여 설명한다. 도 6(a)는 제 2 SF에 있어서의 제 1 주사 전극군의 전위의 변화와 제 1 선택셀에서의 방전량의 관계를 나타내고, 도 6(b)는 제 2 SF에 있어서의 제 2 주사 전극군의 전위의 변화와 제 2 선택셀에서의 방전량의 관계를 나타낸다.
도 6(a)에 나타내는 바와 같이, 제 1 주사 전극군에 램프 파형 L4가 인가되면, 통상, 제 1 주사 전극군의 전위가 접지 전위보다 약간 낮아지는 시점으로부터 (-Vad+Vset4)가 되는 시점까지의 기간 A1에 있어서, 제 1 선택셀에서 방전이 발생한다.
제 1 주사 전극군에 램프 파형 L9가 인가되는 경우, 제 1 주사 전극군의 전위가 (-Vad+Vset4)보다 약간 낮은 소정값이 되면 제 1 선택셀에서 방전이 발생하지만, 본 실시의 형태에 있어서, (-Vad+Vset3)은 그 소정값과 거의 같게 설정된다. 그 때문에, 이 기간에는 제 1 선택셀에서 방전이 발생하지 않는다.
한편, 도 6(b)에 나타내는 바와 같이, 제 2 주사 전극군에 램프 파형 L8이 인가되면, 통상, 제 2 주사 전극군의 전위가 접지 전위보다 약간 낮아지는 시점으로부터 (-Vad+Vhiz)가 되는 시점까지의 기간 B1에 있어서, 제 2 선택셀에서 방전이 발생한다.
또한, 제 2 주사 전극군에 램프 파형 L9가 인가되면, 통상, 제 2 주사 전극군의 전위가 (-Vad+Vhiz)보다 약간 낮아지는 시점으로부터 (-Vad+Vset3)이 되는 시점까지의 기간 B2에 있어서, 제 2 선택셀에서 방전이 발생한다.
여기서, 도 6(b)에 있어서, (-Vad+Vhiz)와 기간 B2의 개시 시점에 있어서의 제 2 주사 전극군의 전위의 전위차를 Vt1로 한다. 본 실시의 형태에서는, 도 6(a)에 있어서의 전위차 (Vset4-Vset3)과 도 6(b)에 있어서의 전위차 Vt1이 같아지도록 Vset3의 값이 설정된다. 이 경우, 기간 B1에 있어서의 방전량과 기간 B2에 있어서의 방전량의 합이 기간 A1에 있어서의 방전량과 같아진다.
이와 같이, 제 2 SF 이후의 서브필드에 있어서는, 램프 파형 L9가 램프 파형 L4보다 낮은 전위까지 하강함으로써, 제 1 선택셀과 제 2 선택셀에서 초기화 방전에서의 방전량이 같아진다. 그 결과, 크로스토크의 발생이 방지된다.
또, 제 1 SF에 있어서는, 램프 파형 L2, L6이 모두 같은 전위 (-Vad+Vset2)까지 하강하지만, (-Vad+Vset2)가 충분히 낮게 설정되어 있으므로, 이 경우에는 크로스토크가 발생하기 어렵다.
(1-4) 주사 전극 구동 회로(53)의 구성
도 7은 주사 전극 구동 회로(53)의 구성을 나타내는 회로도이다.
주사 전극 구동 회로(53)는 제 1 구동 회로 DR1, 제 2 구동 회로 DR2, 직류 전원(200), 회수 회로(300), 비교 회로(400), 다이오드 D10, D11, n채널 전계 효과 트랜지스터(이하, 트랜지스터라 약기함) Q3~Q9, Q31, Q32 및 콘덴서 CS를 포함한다.
제 1 구동 회로 DR1은 복수의 주사 IC(100)를 포함한다. 각 주사 IC(100)는 노드 N1과 노드 N2 사이에 접속됨과 아울러 제 1 주사 전극군에 속하는 주사 전극 SC1, SC3, …, SCn-1의 각각에 접속된다. 각 주사 IC(100)는 대응하는 주사 전극 SC1, SC3, …, SCn-1을 노드 N1 및 노드 N2에 선택적으로 접속한다.
제 1 구동 회로 DR1에는 제어 신호 S51A, S52A가 인가된다. 제어 신호 S51A, S52A의 논리에 따라 주사 IC(100)의 상태가 전환된다. 주사 IC(100)의 상세에 대해서는 후술한다.
제 2 구동 회로 DR2는 복수의 주사 IC(110)를 포함한다. 각 주사 IC(110)는 노드 N1과 노드 N2 사이에 접속됨과 아울러 제 2 주사 전극군에 속하는 주사 전극 SC2, SC4, …, SCn의 각각에 접속된다. 각 주사 IC(110)는 대응하는 주사 전극 SC2, SC4, …, SCn을 노드 N1 및 노드 N2에 선택적으로 접속한다.
제 2 구동 회로 DR2에는 제어 신호 S51B, S52B가 인가된다. 제어 신호 S51B, S52B의 논리에 따라 주사 IC(110)의 상태가 전환된다. 주사 IC(110)의 상세에 대해서는 후술한다.
전압 Vscn을 받는 전원 단자 V10은 다이오드 D10을 통해 노드 N3에 접속된다. 직류 전원(200)은 노드 N1과 노드 N3 사이에 접속된다. 이 직류 전원(200)은 전해 콘덴서로 이루어지고, 전압 Vscn을 유지하는 플로팅 전원으로서 기능한다. 노드 N2와 노드 N3 사이에는, 보호 저항 R1이 접속된다. 이하, 노드 N1의 전위를 VFGND로 하고, 노드 N3의 전위를 VscnF로 한다. 노드 N3의 전위 VscnF는 노드 N1의 전위 VFGND에 전압 Vscn을 가산한 값을 갖는다. 즉, VscnF=VFGND+Vscn이 된다.
트랜지스터 Q3은 전압 (Vset+(Vsus-Vscn))을 받는 전원 단자 V11과 노드 N4 사이에 접속되고, 게이트에는 제어 신호 S3이 인가된다. 트랜지스터 Q4는 노드 N1과 노드 N4 사이에 접속되고, 게이트에는 제어 신호 S4가 인가된다.
트랜지스터 Q5는 노드 N1과 부의 전압 (-Vad)를 받는 전원 단자 V12 사이에 접속되고, 게이트에는 제어 신호 S5가 인가된다. 제어 신호 S4는 제어 신호 S5의 반전 신호이다. 또한, 노드 N1과 전원 단자 V12 사이에는 트랜지스터 Q31, Q32 및 콘덴서 CS가 직렬로 접속됨과 아울러 비교 회로(400)가 접속된다. 트랜지스터 Q31, Q32는 쌍방향 스위칭 소자를 구성하고, 게이트에는 제어 신호 S30이 인가된다. 비교 회로(400)의 상세에 대해서는 후술한다.
또, 트랜지스터 Q3, Q5에는 게이트 저항 RG 및 콘덴서 CG가 접속된다. 또한, 트랜지스터 Q6에도 게이트 저항 및 콘덴서가 접속되지만 도시는 생략한다.
트랜지스터 Q6은 전압 Vsus를 받는 전원 단자 V13과 노드 N5 사이에 접속된다. 트랜지스터 Q6의 베이스에는 제어 신호 S6이 인가된다. 트랜지스터 Q7은 노드 N4와 노드 N5 사이에 접속된다. 트랜지스터 Q7의 게이트에는 제어 신호 S7이 인가된다. 트랜지스터 Q8은 노드 N4와 접지 단자 사이에 접속되고, 베이스에는 제어 신호 S8이 인가된다.
전압 Vers를 받는 전원 단자 V14와 노드 N4 사이에 트랜지스터 Q9 및 다이오드 D11이 접속된다. 트랜지스터 Q9의 베이스에는 제어 신호 S9가 인가된다.
회수 회로(300)는 노드 N4와 노드 N5 사이에 접속된다. 회수 회로(300)는 상기 유지 기간에 있어서 복수의 방전셀로부터 전하를 회수하여 축적함과 아울러, 축적한 전하를 다시 복수의 방전셀에 인가한다.
(1-5) 주사 IC의 상세
다음으로, 주사 IC(100, 110)의 상세에 대하여 설명한다. 상기한 바와 같이, 주사 IC(100)의 상태는 제어 신호 S51A, S52A의 논리에 따라 전환되고, 주사 IC(110)의 상태는 제어 신호 S51B, S52B의 논리에 따라 전환된다.
도 8은 제어 신호 S51A, S52A의 논리와 주사 IC(100)의 상태의 대응 관계를 나타내는 도면이다. 제어 신호 S51B, S52B의 논리와 주사 IC(110)의 상태의 대응 관계는 제어 신호 S51A, S52A의 논리와 주사 IC(100)의 상태의 대응 관계와 같다.
도 8에 나타내는 바와 같이, 제어 신호 S51A, S52A가 모두 하이 레벨(Hi)인 경우, 각 주사 IC(100)는 "All-Hi"(올 하이)의 상태가 된다. "All-Hi"의 상태에서는, 모든 주사 IC(100)가 대응하는 주사 전극을 노드 N2에 접속한다. 즉, 주사 전극 SC1, SC3, …, SCn-1의 전위가 노드 N2 및 노드 N3의 전위와 같아진다.
제어 신호 S51A가 하이 레벨이며, 제어 신호 S52A가 로우 레벨(Lo)인 경우, 각 주사 IC(100)가 "All-Lo"(올 로우)의 상태가 된다. "All-Lo"의 상태에서는, 모든 주사 IC(100)가 대응하는 주사 전극을 노드 N1에 접속한다. 즉, 주사 전극 SC1, SC3, …, SCn-1의 전위가 노드 N1의 전위와 같아진다.
제어 신호 S51A가 로우 레벨이며, 제어 신호 S52A가 하이 레벨인 경우, 각 주사 IC(100)가 "DATA"(데이터)의 상태가 된다. "DATA"의 상태에서는 각 주사 IC(100)가 차례로 대응하는 주사 전극을 노드 N1에 접속한다. 이 경우, 기입 기간에 있어서, 주사 전극 SC1, SC3, …, SCn-1에 차례로 기입 펄스가 인가된다.
제어 신호 S51A, S52A가 모두 로우 레벨인 경우, 각 주사 IC(100)가 "HiZ"(하이 임피던스)의 상태가 된다. "HiZ"의 상태에서는, 모든 주사 IC(100)가 대응하는 주사 전극을 노드 N1 및 노드 N2로부터 차단한다.
(1-6) 주사 전극 구동 회로의 동작
다음으로, 주사 전극 구동 회로(53)의 동작에 대하여 설명한다. 1상 구동 동작시의 주사 전극 구동 회로(53)의 동작은 2상 구동 동작시의 주사 전극 구동 회로(53)의 동작에 근거하여 용이하게 설명할 수 있으므로, 여기서는 우선 2상 구동 동작시의 주사 전극 구동 회로(53)의 동작을 설명한다.
(1-6-1) 2상 구동 동작시의 주사 전극 구동 회로의 동작
도 9~도 12는 2상 구동 동작시의 주사 전극 구동 회로(53)의 동작에 대하여 설명하기 위한 각 제어 신호의 타이밍도이다.
도 9는 제 1 SF의 초기화 기간에 있어서의 각 제어 신호의 타이밍도이며, 도 10은 제 1 SF의 기입 기간에 있어서의 각 제어 신호의 타이밍도이다. 또한, 도 11은 제 2 SF의 초기화 기간에 있어서의 각 제어 신호의 타이밍도 이며, 도 12는 제 2 SF의 기입 기간에 있어서의 각 제어 신호의 타이밍도이다. 또, 도 9~도 12에는 제어 신호 S3~S8, S30, S51A, S52A, S51B, S52B 및 주사 IC(100), IC(110)(도면 중에 있어서 IC(100) 및 IC(110)로 약기)의 상태를 나타낸다. 또한, 도 9~도 12의 최상단에는, 실선으로 주사 전극 SC1의 전위의 변화를 나타내고, 일점 쇄선으로 주사 전극 SC2의 전위의 변화를 나타낸다.
(1-6-1-1) 제 1 SF
도 9의 제 1 SF에 있어서의 초기화 기간의 개시 시점 t0에는, 제어 신호 S51A, S51B가 하이 레벨에 있고, 제어 신호 S52A, S52B가 로우 레벨에 있다. 그에 따라, 주사 IC(100, 110)가 각각 "All-Lo"의 상태가 되어 있다. 또한, 제어 신호 S3, S5, S6, S30이 로우 레벨에 있고, 제어 신호 S4, S7, S8이 하이 레벨에 있다. 그에 따라, 트랜지스터 Q3, Q5, Q6, Q31, Q32가 오프하고, 트랜지스터 Q4, Q7, Q8이 온하고 있다.
따라서, 노드 N1은 접지 전위(0V)가 되어 있고, 노드 N3의 전위 VscnF는 Vscn이 되어 있다. 또한, 주사 IC(100, 110)가 각각 "All-Lo"의 상태이므로, 주사 전극 SC1, SC2의 전위는 접지 전위로 되어 있다.
시점 t1에, 제어 신호 S52A, S52B가 하이 레벨이 된다. 그에 따라, 주사 IC(100, 110)가 각각 "All-Hi"의 상태가 된다. 따라서, 주사 전극 SC1, SC2의 전위가 Vscn으로 상승한다.
시점 t2에, 제어 신호 S3이 하이 레벨이 되고, 제어 신호 S7, S8이 로우 레벨이 된다. 그에 따라, 트랜지스터 Q3이 온하고, 트랜지스터 Q7, Q8이 오프한다. 그에 따라, 트랜지스터 Q3에 접속된 게이트 저항 RG 및 콘덴서 CG에 의해 구성되는 RC 적분 회로에 의해, 노드 N1의 전위 VFGND가 (Vset+(Vsus-Vscn))까지 완만히 상승한다. 또한, 노드 N3의 전위 VscnF가 (Vsus+Vset)까지 완만히 상승한다. 이때, 주사 IC(100, 110)가 각각 "All-Hi"의 상태이므로, 주사 전극 SC1, SC2의 전위가 (Vsus+Vset)까지 완만히 상승한다.
시점 t3에, 제어 신호 S3이 로우 레벨이 되고, 제어 신호 S6, S7이 하이 레벨이 된다. 그에 따라, 트랜지스터 Q3이 오프하고, 트랜지스터 Q6, Q7이 온한다. 그 결과, 노드 N1의 전위 VFGND가 Vsus까지 저하하고, 노드 N3의 전위 VscnF가 (Vscn+Vsus)까지 저하한다. 이때, 주사 IC(100, 110)가 각각 "All-Hi"의 상태이므로, 주사 전극 SC1, SC2의 전위가 (Vscn+Vsus)까지 저하한다.
시점 t4에, 제어 신호 S52A, S52B가 로우 레벨이 된다. 그에 따라, 주사 IC(100, 110)가 각각 "All-Lo"의 상태가 된다. 이때, 노드 N1의 전위 VFGND의 전위는 Vsus로 되어 있으므로, 주사 전극 SC1, SC2의 전위가 Vsus까지 저하한다.
시점 t5에, 제어 신호 S4, S6, S7이 로우 레벨이 되고, 제어 신호 S5, S8, S30이 하이 레벨이 된다. 그에 따라, 트랜지스터 Q4, Q6, Q7이 오프하고, 트랜지스터 Q5, Q8, Q31, Q32가 온한다. 그 결과, 트랜지스터 Q5에 접속된 게이트 저항 RG 및 콘덴서 CG에 의해 구성되는 RC 적분 회로에 의해, 노드 N1의 전위 VFGND가 (-Vad)를 향하여 완만히 저하한다. 이때, 주사 IC(100, 110)가 각각 "All-Lo"의 상태에 있으므로, 주사 전극 SC1, SC2의 전위가 (-Vad)를 향하여 완만히 저하한다.
주사 전극 SC1, SC2의 전위(노드 N1의 전위)가 (-Vad+Vhiz)가 되는 시점 t5a에, 제어 신호 S52B가 하이 레벨이 된다. 그에 따라, 주사 IC(110)가 "All-Hi"의 상태가 되고, 주사 전극 SC2의 전위가 Vscn만큼 상승한다. 그 후, 주사 전극 SC2의 전위는 (-Vad+Vscn)을 향하여 완만히 하강한다.
그런데, 시점 t5a에 노드 N1이 제 2 구동 회로 DR2를 통해 전원 단자 V10에 접속되면, 노드 N1로부터 트랜지스터 Q5를 통해 전원 단자 V12에 전류가 순간적으로 흐른다. 그에 따라, 노드 N1의 전위가 -Vad로 급격히 저하한다. 그래서, 본 실시의 형태에서는, 시점 t5~t6의 기간에 트랜지스터 Q31, Q32를 온으로 유지하고, 노드 N1로부터 콘덴서 CS를 통해 전원 단자 V12에 전류를 흘린다. 그 결과, 트랜지스터 Q5를 통해 전원 단자 V12에 전류가 흐르는 것에 의한 노드 N1의 전위의 급격한 저하를 방지할 수 있다.
또, 시점 t5a에 있어서의 제어 신호 S52B의 전환은 도 7의 비교 회로(400)에 의해 행해진다. 후술하는 시점 t6, t12, t22, t23, t32에 있어서도, 비교 회로(400)에 의해 제어 신호 S52A, S52B의 전환이 행해진다. 비교 회로(400)의 상세에 대해서는 후술한다.
주사 전극 SC1의 전위(노드 N1의 전위)가 (-Vad+Vset2)가 되는 시점 t6에, 제어 신호 S51A가 로우 레벨이 되고, 제어 신호 S52A가 하이 레벨이 된다. 그에 따라, 주사 IC(100)가 "DATA"의 상태가 된다. 그 결과, 주사 전극 SC1의 전위가 (-Vad+Vscn)까지 상승한다.
또한, 시점 t6에 제어 신호 S30이 로우 레벨이 되고, 트랜지스터 Q31, Q32가 오프한다. 또, 노드 N1의 전위의 급격한 저하를 보다 확실히 방지하기 위해, 시점 t6보다 느린 시점까지 트랜지스터 Q31, Q32를 온으로 유지하여도 좋다.
도 10에 나타내는 바와 같이, 제 1 SF에 있어서의 기입 기간의 전반부(시점 t7~t10의 기간)에는, 주사 IC(100)가 "DATA"의 상태로 유지된다. 그에 따라, 주사 전극 SC1, SC3, …, SCn-1이 차례로 노드 N1에 접속된다. 이때, 노드 N1의 전위 VFGND는 (-Vad)로 되어 있다. 그 때문에, 주사 전극 SC1, SC3, …, SCn-1의 전위가 차례로 (-Vad)까지 저하한다. 도 10에 있어서는, 시점 t8~t9의 기간에 주사 전극 SC1의 전위가 (-Vad)로 저하한다.
한편, 주사 IC(110)는 "All-Hi"의 상태로 유지된다. 그에 따라, 주사 전극 SC2의 전위는 (-Vad+Vscn)으로 유지된다.
시점 t10에 제어 신호 S4가 하이 레벨이 되고, 제어 신호 S5가 로우 레벨이 된다. 그에 따라, 트랜지스터 Q4가 온하고, 트랜지스터 Q5가 오프한다. 그 결과, 노드 N1의 전위 VFGND가 접지 전위까지 상승하고, 노드 N3의 전위 VscnF가 Vscn까지 상승한다. 또한, 제어 신호 S51A가 하이 레벨이 되고, 제어 신호 S52A, S52B가 로우 레벨이 된다. 그에 따라, 주사 IC(100, 110)가 각각 "All-Lo"의 상태가 된다. 따라서, 주사 전극 SC1, SC2의 전위가 접지 전위까지 저하한다.
시점 t11에 제어 신호 S4가 로우 레벨이 되고, 제어 신호 S5가 하이 레벨이 된다. 그에 따라, 트랜지스터 Q4가 오프하고, 트랜지스터 Q5가 온한다. 그 결과, 트랜지스터 Q5에 접속된 게이트 저항 RG 및 콘덴서 CG에 의해 구성되는 RC 적분 회로에 의해, 노드 N1의 전위 VFGND가 (-Vad)를 향하여 완만히 저하한다. 또한, 노드 N3의 전위 VscnF의 전위가 (-Vad+Vscn)을 향하여 완만히 저하한다. 이때, 주사 IC(100, 110)가 각각 "All-Lo"의 상태에 있으므로, 주사 전극 SC1, SC2의 전위가 (-Vad)를 향하여 완만히 저하한다.
주사 전극 SC1, SC2의 전위(노드 N1의 전위)가 (-Vad+Vset2)가 되는 시점 t12에, 제어 신호 S52A가 하이 레벨이 된다. 그에 따라, 주사 IC(100)가 "All-Hi"의 상태가 된다. 또한, 제어 신호 S51B가 로우 레벨이 되고, 제어 신호 S52B가 하이 레벨이 된다. 그에 따라, 주사 IC(110)가 "DATA"의 상태가 된다. 이때, 노드 N3의 전위 VscnF는 (-Vad+Vscn)으로 되어 있다. 따라서, 주사 전극 SC1, SC2의 전위가 (-Vad+Vscn)까지 상승한다.
제 1 SF에 있어서의 기입 기간의 후반부(시점 t12~t15의 기간)에는, 주사 IC(100)가 "All-Hi"의 상태로 유지된다. 그에 따라, 주사 전극 SC1의 전위는 (-Vad+Vscn)으로 유지된다.
한편, 주사 IC(110)는 "DATA"의 상태로 유지된다. 그에 따라, 주사 전극 SC2, SC4, …, SCn이 차례로 노드 N1에 접속된다. 이때, 노드 N1의 전위 VFGND는 (-Vad)로 되어 있다. 그 때문에, 주사 전극 SC2, SC4, …, SCn의 전위가 차례로 (-Vad)까지 저하한다. 도 10에 있어서는, 시점 t13~t14의 기간에 주사 전극 SC2의 전위가 (-Vad)로 저하한다.
(1-6-1-2) 제 2 SF 이후의 서브필드
도 11에 나타내는 바와 같이, 제 2 SF의 초기화 기간의 개시 시점 t20에는, 제어 신호 S51A, S51B가 하이 레벨에 있고, 제어 신호 S52A, S52B가 로우 레벨에 있다. 그에 따라, 주사 IC(100, 110)가 각각 "All-Lo"의 상태로 되어 있다. 또한, 제어 신호 S3, S5, S6, S30이 로우 레벨에 있고, 제어 신호 S4, S7, S8이 하이 레벨에 있다. 그에 따라, 트랜지스터 Q3, Q5, Q6, Q31, Q32가 오프하고, 트랜지스터 Q4, Q7, Q8이 온하고 있다.
따라서, 노드 N1의 전위 VFGND는 접지 전위로 되어 있고, 노드 N3의 전위 VscnF는 Vscn으로 되어 있다. 또한, 주사 IC(100, 110)가 각각 "All-Lo"의 상태이므로, 주사 전극 SC1, SC2의 전위는 접지 전위로 되어 있다.
시점 t21에 제어 신호 S4, S7이 로우 레벨이 되고, 제어 신호 S5, S30이 하이 레벨이 된다. 그에 따라, 트랜지스터 Q4, Q7이 오프가 되고, 트랜지스터 Q5, Q31, Q32가 온이 된다. 그 결과, 트랜지스터 Q5에 접속된 게이트 저항 RG 및 콘덴서 CG에 의해 구성되는 RC 적분 회로에 의해, 노드 N1의 전위 VFGND가 (-Vad)를 향하여 완만히 저하한다. 이때, 주사 IC(100, 110)가 각각 "All-Lo"의 상태이므로, 주사 전극 SC1, SC2의 전위가 (-Vad)를 향하여 완만히 저하한다.
주사 전극 SC1, SC2의 전위(노드 N1의 전위)가 (-Vad+Vhiz)가 되는 시점 t22에, 제어 신호 S52B가 하이 레벨이 된다. 그에 따라, 주사 IC(110)가 "All-Hi"의 상태가 되고, 주사 전극 SC2의 전위가 Vscn만큼 상승한다. 그 후, 주사 전극 SC2의 전위는 (-Vad+Vscn)을 향하여 완만히 하강한다.
또, 상기 시점 t5a와 마찬가지로, 시점 t22에 노드 N1이 제 2 구동 회로 DR2를 통해 전원 단자 V10에 접속되면, 노드 N1로부터 트랜지스터 Q5를 통해 전원 단자 V12에 전류가 순간적으로 흐른다. 그에 따라, 노드 N1의 전위가 -Vad로 급격히 저하한다. 그래서, 본 실시의 형태에서는, 시점 t21~t23의 기간에 트랜지스터 Q31, Q32를 온으로 유지하고, 노드 N1로부터 콘덴서 CS를 통해 전원 단자 V12에 전류를 흘린다. 그 결과, 트랜지스터 Q5를 통해 전원 단자 V12에 전류가 흐르는 것에 의한 노드 N1의 전위의 급격한 저하를 방지할 수 있다.
주사 전극 SC1의 전위(노드 N1의 전위)가 (-Vad+Vset4)가 되는 시점 t23에, 제어 신호 S51A가 로우 레벨이 되고, 제어 신호 S52A가 하이 레벨이 된다. 그에 따라, 주사 IC(100)가 "DATA"의 상태가 된다. 그 결과, 주사 전극 SC1의 전위가 (-Vad+Vscn)까지 상승한다.
또한, 시점 t23에 제어 신호 S30이 로우 레벨이 되고, 트랜지스터 Q31, Q32가 오프한다. 또, 노드 N1의 전위의 급격한 저하를 보다 확실히 방지하기 위해, 시점 t23보다 느린 시점까지 트랜지스터 Q31, Q32를 온으로 유지하여도 좋다.
도 12에 나타내는 바와 같이, 제 2 SF의 기입 기간에는, 시점 t27~t31의 기간에 있어서, 각 제어 신호가 도 10의 시점 t7~t11의 기간과 마찬가지로 변화한다. 또, 도 12에 있어서는, 시점 t28~t29의 기간에 주사 전극 SC1의 전위가 (-Vad)로 저하한다.
주사 전극 SC1, SC2의 전위(노드 N1의 전위)가 (-Vad+Vset3)이 되는 시점 t32에, 제어 신호 S52A가 하이 레벨이 된다. 그에 따라, 주사 IC(100)가 "All-Hi"의 상태가 된다. 또한, 제어 신호 S51B가 로우 레벨이 되고, 제어 신호 S52B가 하이 레벨이 된다. 그에 따라, 주사 IC(110)가 "DATA"의 상태가 된다. 이때, 노드 N3의 전위 VscnF는 (-Vad+Vscn)으로 되어 있다. 따라서, 주사 전극 SC1, SC2의 전위가 (-Vad+Vscn)까지 상승한다.
시점 t32~t35의 기간에는, 각 제어 신호가 도 10의 시점 t12~t15의 기간과 마찬가지로 변화한다. 또, 도 12에 있어서는, 시점 t33~t34의 기간에 주사 전극 SC2의 전위가 (-Vad)로 저하한다.
제 3 SF 이후의 서브필드에서는 각 제어 신호가 제 2 SF와 마찬가지로 변화한다.
(1-6-2) 1상 구동 동작시의 주사 전극 구동 회로의 동작
다음으로, 1상 구동 동작시의 주사 전극 구동 회로(53)의 동작에 대하여 설명한다.
도 13~도 15는 1상 구동 동작시의 주사 전극 구동 회로(53)의 동작에 대하여 설명하기 위한 각 제어 신호의 타이밍도이다. 도 13은 제 1 SF의 초기화 기간에 있어서의 각 제어 신호의 타이밍도이며, 도 14는 제 1 SF의 기입 기간에 있어서의 각 제어 신호의 타이밍도이며, 도 15는 제 2 SF의 초기화 기간에 있어서의 각 제어 신호의 타이밍도이다. 도 13~도 15에는 제어 신호 S3~S8, S30, S51A, S52A, S51B, S52B 및 주사 IC(100), IC(110)(도면 중에 있어서 IC(100) 및 IC(110)로 약기)의 상태를 나타낸다.
도 13~도 15의 타이밍도가 도 9~도 12의 타이밍도와 다른 것은 이하의 점이다.
도 13에 나타내는 바와 같이, 주사 전극 구동 회로(53)의 1상 구동 동작시에는, 시점 t5a~t6의 기간에 주사 IC(110)가 "All-Lo"의 상태로 유지된다. 또한, 시점 t6에 제어 신호 S51B가 로우 레벨이 되고, 제어 신호 S52B가 하이 레벨이 된다. 그에 따라, 주사 IC(110)가 "DATA"의 상태가 된다.
즉, 초기화 기간에 있어서, 주사 IC(100)의 상태와 주사 IC(110)의 상태가 같아진다. 그에 따라, 주사 전극 SC1의 전위와 주사 전극 SC2의 전위가 같이 변화한다.
또한, 도 14에 나타내는 바와 같이, 시점 t7~t15의 기간에 있어서, 제어 신호 S51A, S51B가 로우 레벨로 유지되어, 제어 신호 S52A, S52B가 하이 레벨로 유지된다. 그에 따라, 주사 IC(100, 110)가 "DATA"의 상태로 유지된다. 또한, 시점 t10~t12의 기간에 있어서, 제어 신호 S4가 로우 레벨로 유지되어, 제어 신호 S5, S8이 하이 레벨로 유지된다. 그에 따라, 트랜지스터 Q4는 오프의 상태로 유지되고, 트랜지스터 Q5, Q8은 온의 상태로 유지된다.
이 경우, 주사 전극 SC1, SC2, …, SCn-1, SCn이 차례로 노드 N1에 접속되고, 주사 전극 SC1, SC2, …, SCn-1, SCn의 전위가 차례로 (-Vad)까지 저하한다.
또한, 도 15에 나타내는 바와 같이, 시점 t22~t23의 기간에 있어서, 주사 IC(110)가 "All-Lo"의 상태로 유지된다. 또한, 시점 t23에 제어 신호 S51B가 로우 레벨이 되고, 제어 신호 S52B가 하이 레벨이 된다. 그에 따라, 주사 IC(110)가 "DATA"의 상태가 된다. 즉, 시점 t20~t23의 기간에 있어서 주사 IC(110)의 상태와 주사 IC(100)의 상태가 같아진다. 그에 따라, 주사 전극 SC1의 전위와 주사 전극 SC2의 전위가 같이 변화한다.
또한, 1상 구동 동작시에는, 모든 기간에 있어서, 제어 신호 S30이 로우 레벨로 유지되고, 트랜지스터 Q31, Q32가 오프로 유지된다.
(1-7) 비교 회로
(1-7-1) 구성
다음으로, 비교 회로(400)의 상세에 대하여 설명한다. 도 16은 비교 회로(400) 및 그 주변 부분의 구성을 구체적으로 나타내는 회로도이다.
도 16에 나타내는 바와 같이, 비교 회로(400)는 비교기 CN1, CN2, AND 게이트 회로 AG1, AG2, 전원 V21~V24, 스위치 SW1~SW3 및 선택기(401)를 포함한다.
비교기 CN1의 부측의 입력 단자는 노드 N1에 접속된다. 비교기 CN1의 정측의 입력 단자는 노드 N11에 접속된다. 노드 N11과 전원 단자 V12 사이에, 전원 V21, V22, V23이 각각 스위치 SW1, SW2, SW3을 통해 병렬로 접속된다. 전원 V21은 전압 Vset2를 유지하고, 전원 V22는 전압 Vset3을 유지하고, 전원 V23은 전압 Vset4를 유지한다. 또, Vset2는 예컨대 6V이며, Vset3은 예컨대 8V이며, Vset4는 예컨대 10V이다.
비교기 CN1의 출력 단자는 AND 게이트 회로 AG1의 한쪽의 입력 단자에 접속된다. AND 게이트 회로 AG1의 다른 쪽의 입력 단자에는 제어 신호 S21이 인가된다.
AND 게이트 회로 AG1의 출력 단자는 제 1 구동 회로 DR1 및 선택기(401)의 입력 단자에 접속된다. 특정한 타이밍에 있어서, AND 게이트 회로 AG1로부터의 출력 신호가 제어 신호 S52A로서 제 1 구동 회로 DR1에 인가된다.
비교기 CN2의 부측의 입력 단자는 노드 N1에 접속된다. 비교기 CN2의 정측의 입력 단자는 전원 V24를 통해 전원 단자 V12에 접속된다. 전원 V24는 전압 Vhiz를 유지한다. 그에 따라, 비교기 CN2의 정측의 입력 단자의 전위는 (-Vad+Vhiz)로 유지된다. 또, Vhiz는 예컨대 70V이다. 비교기 CN2의 출력 단자는 AND 게이트 회로 AG2의 한쪽의 입력 단자에 접속된다. AND 게이트 회로 AG2의 다른 쪽의 입력 단자에는 제어 신호 S22가 인가된다.
AND 게이트 회로 AG2의 출력 단자는 선택기(401)의 입력 단자에 접속된다. 또한, 선택기(401)의 입력 단자에는 제어 신호 S23이 인가된다. 선택기(401)의 출력 단자는 제 2 구동 회로 DR2에 접속된다. 특정한 타이밍에 있어서, AND 게이트 회로 AG1로부터의 출력 신호, AND 게이트 회로 AG2로부터의 출력 신호 및 제어 신호 S23 중 하나가 선택기(401)에 의해 선택적으로 제어 신호 S52B로서 제 2 구동 회로 DR2에 인가된다.
또, 도 16의 예에서는, 노드 N1과 전원 단자 V12 사이에 n채널 전계 효과 트랜지스터(이하, 트랜지스터라 약기함) Q5a가 접속되어 있다. 트랜지스터 Q5가 오프한 상태에서 트랜지스터 Q5a가 온함으로써, 노드 N1의 전위가 순간적으로 -Vad로 하강한다.
(1-7-2) 동작
다음으로, 도 16의 비교 회로(400)의 동작에 대하여 설명한다. 우선, 도 9의 시점 t5~t6의 기간에 있어서의 비교 회로(400)의 동작을 설명한다. 이 기간에는, 비교 회로(400)로부터의 출력 신호가 제어 신호 S52A, S52B로서 제 1 및 제 2 구동 회로 DR1, DR2에 인가된다.
또, 이 기간에 있어서는, 스위치 SW1이 온되고, 비교기 CN1의 정측의 입력 단자의 전위가 (-Vad+Vset2)로 유지된다. 또한, 제어 신호 S21, S22가 하이 레벨로 유지된다. 또한, 선택기(401)는 AND 게이트 회로 AG2로부터의 출력 신호를 제어 신호 S52B로서 제 2 구동 회로 DR2에 인가한다.
시점 t5로부터 시점 t5a에 이르기까지의 기간에는, 노드 N1의 전위가 (-Vad+Vhiz)보다 높다. 그 때문에, 비교기 CN1의 부측의 입력 단자의 전위가 정측의 입력 단자의 전위보다 높아지고, 출력 단자의 전위가 로우 레벨이 된다. 따라서, AND 게이트 회로 AG1의 출력 단자의 전위가 로우 레벨이 되고, 제어 신호 S52A가 로우 레벨이 된다.
또한, 비교기 CN2의 부측의 입력 단자의 전위가 정측의 입력 단자의 전위보다 높아지고, 출력 단자의 전위가 로우 레벨이 된다. 따라서, AND 게이트 회로 AG2의 출력 단자의 전위가 로우 레벨이 된다. 그 때문에, 제어 신호 S52B가 로우 레벨이 된다.
이 경우, 주사 IC(100, 110)가 "All-Lo"의 상태로 유지되고, 주사 전극 SC1, SC2의 전위가 완만히 하강한다.
시점 t5a에 노드 N1의 전위가 (-Vad+Vhiz)가 되면, 비교기 CN2의 출력 단자의 전위가 하이 레벨이 된다. 그에 따라, AND 게이트 회로 AG2의 출력 단자의 전위가 하이 레벨이 되고, 제어 신호 S52B가 하이 레벨이 된다. 이 경우, 주사 IC(110)가 "All-Hi"의 상태가 되고, 주사 전극 SC2의 전위가 Vscn만큼 상승한다.
계속해서, 시점 t6에 노드 N1의 전위가 (-Vad+Vset2)가 되면, 비교기 CN1의 출력 단자의 전위가 하이 레벨이 된다. 그에 따라, AND 게이트 회로 AG1의 출력 단자의 전위가 하이 레벨이 되고, 제어 신호 S52A가 하이 레벨이 된다. 이 경우, 주사 IC(100)가 "DATA"의 상태가 되고, 주사 전극 SC1의 전위가 (-Vad+Vscn)으로 상승한다.
다음으로, 도 10의 시점 t11~t12의 기간에 있어서의 비교 회로(400)의 동작을 설명한다. 이 기간에는, 비교 회로(400)로부터의 출력 신호가 제어 신호 S52A, S52B로서 제 1 및 제 2 구동 회로 DR1, DR2에 인가된다.
또, 이 기간에 있어서는, 스위치 SW1이 온되고, 비교기 CN1의 정측의 입력 단자의 전위가 (-Vad+Vset2)로 유지된다. 또한, 제어 신호 S21, S22가 하이 레벨로 유지된다. 또한, 선택기(401)는 AND 게이트 회로 AG1로부터의 출력 신호를 제어 신호 S52B로서 제 2 구동 회로 DR2에 인가한다.
시점 t11로부터 시점 t12에 이르기까지의 기간에는, 노드 N1의 전위가 (-Vad+Vset2)보다 높다. 그 때문에, 비교기 CN1의 부측의 입력 단자의 전위가 정측의 입력 단자의 전위보다 높아지고, 출력 단자의 전위가 로우 레벨이 된다. 그에 따라, AND 게이트 회로 AG1의 출력 단자의 전위가 로우 레벨이 되고, 제어 신호 S52A, S52B가 로우 레벨이 된다.
이 경우, 주사 IC(100, 110)가 "All-Lo"의 상태로 유지되고, 주사 전극 SC1, SC2의 전위가 완만히 하강한다.
시점 t12에 노드 N1의 전위가 (-Vad+Vset2)가 되면, 비교기 CN1의 출력 단자의 전위가 하이 레벨이 된다. 그 때문에, AND 게이트 회로 AG1의 출력 단자의 전위가 하이 레벨이 되고, 제어 신호 S52A, S52B가 하이 레벨이 된다.
이 경우, 주사 IC(100)가 "All-Hi"의 상태가 되고, 주사 IC(110)가 "DATA"의 상태가 된다. 그에 따라, 주사 전극 SC1, SC2의 전위가 (-Vad+Vscn)으로 상승한다.
다음으로, 도 11의 시점 t21~t23의 기간에 있어서의 비교 회로(400)의 동작을 설명한다. 이 기간에는, 비교 회로(400)로부터의 출력 신호가 제어 신호 S52A, S51B, S52B로서 제 1 및 제 2 구동 회로 DR1, DR2에 인가된다.
또, 이 기간에 있어서는, 스위치 SW3이 온되고, 비교기 CN1의 정측의 입력 단자의 전위가 (-Vad+Vset4)로 유지된다. 또한, 제어 신호 S21, S22가 하이 레벨로 유지된다. 또한, 선택기(401)는 AND 게이트 회로 AG2로부터의 출력 신호를 제어 신호 S52B로서 제 2 구동 회로 DR2에 인가한다.
시점 t21로부터 시점 t23에 이르기까지의 기간에는, 도 9의 시점 t5로부터 시점 t6에 이르기까지의 기간과 마찬가지로 비교 회로(400)가 동작한다.
시점 t23에 노드 N1의 전위가 (-Vad+Vset4)가 되면, 비교기 CN1의 출력 단자의 전위가 하이 레벨이 된다. 그에 따라, AND 게이트 회로 AG1의 출력 단자의 전위가 하이 레벨이 되고, 제어 신호 S52A가 하이 레벨이 된다. 이 경우, 주사 IC(100)가 "DATA"의 상태가 되고, 주사 전극 SC1의 전위가 (-Vad+Vscn)으로 상승한다.
다음으로, 도 12의 시점 t31~t32의 기간에 있어서의 비교 회로(400)의 동작을 설명한다. 이 기간에는, 비교 회로(400)로부터의 출력 신호가 제어 신호 S52A, S51B, S52B로서 제 1 및 제 2 구동 회로 DR1, DR2에 인가된다.
또, 이 기간에 있어서는, 스위치 SW2가 온되고, 비교기 CN1의 정측의 입력 단자의 전위가 (-Vad+Vset3)으로 유지된다. 또한, 제어 신호 S21, S22가 하이 레벨로 유지된다. 또한, 선택기(401)는 AND 게이트 회로 AG1로부터의 출력 신호를 제어 신호 S52B로서 제 2 구동 회로 DR2에 인가한다.
시점 t31로부터 시점 t32에 이르기까지의 기간에는, 노드 N1의 전위가 (-Vad+Vset3)보다 높다. 이 경우, 비교기 CN1의 부측의 입력 단자의 전위가 정측의 입력 단자의 전위보다 높아지고, 출력 단자의 전위가 로우 레벨이 된다. 그에 따라, AND 게이트 회로 AG1의 출력 단자의 전위가 로우 레벨이 되고, 제어 신호 S52A, S52B가 로우 레벨이 된다.
이 경우, 주사 IC(100, 110)가 "All-Lo"의 상태로 유지되고, 주사 전극 SC1, SC2의 전위가 완만히 하강한다.
시점 t32에 노드 N1의 전위가 (-Vad+Vset3)이 되면, 비교기 CN1의 출력 단자의 전위가 하이 레벨이 된다. 그 때문에, AND 게이트 회로 AG1의 출력 단자의 전위가 하이 레벨이 되고, 제어 신호 S52A, S52B가 하이 레벨이 된다.
이 경우, 주사 IC(100)가 "All-Hi"의 상태가 되고, 주사 IC(110)가 "DATA"의 상태가 된다. 그에 따라, 주사 전극 SC1, SC2의 전위가 (-Vad+Vscn)으로 상승한다.
다음으로, 도 13의 시점 t5~t6의 기간 및 도 15의 시점 t21~t23의 기간에 있어서의 비교 회로(400)의 동작에 대하여, 도 9의 시점 t5~t6의 기간 및 도 11의 시점 t21~t23의 기간에 있어서의 비교 회로(400)의 동작과 다른 점을 설명한다.
이 기간에 있어서는, 선택기(401)가 AND 게이트 회로 AG1로부터의 출력 신호를 제어 신호 S52B로서 제 2 구동 회로 DR2에 주고, 주사 IC(100)의 상태와 주사 IC(110)의 상태가 같이 변화한다. 그에 따라, 주사 전극 SC1의 전위와 주사 전극 SC2의 전위가 같이 변화한다.
이와 같이, 주사 전극 SC1, SC2로의 램프 파형의 인가시에는, 비교 회로(400)에 의해 주사 전극 SC1, SC2의 전위의 변화에 따른 적절한 타이밍에 주사 IC(100, 110)의 상태가 전환된다. 그에 따라, 주사 전극 SC1, SC2의 전위를 정확히 제어할 수 있다.
(1-8) 1상 구동 동작 및 2상 구동 동작의 선택
도 17은 1상 구동 동작에 의해 주사 전극 SC1~SCn을 구동한 경우의 APL과 잉여 시간의 관계를 나타내는 도면이다. 또, 잉여 시간이란, 1필드(16.67msec)로부터 상술한 초기화 기간, 기입 기간, 유지 기간 등을 위해 최저한으로 필요하게 되는 시간을 제외한 시간이다.
도 18은 1상 구동 동작 및 2상 구동 동작의 선택 조건의 일례를 나타내는 도면이다. 도 18의 예에서는, 1필드가 제 1 SF~제 8 SF에 의해 구성된다. 도 18에 있어서, 낮은 APL이란, 예컨대 APL이 5% 이상 30% 미만인 경우를 말하고, 높은 APL이란, 예컨대 APL이 30% 이상 100% 이하인 경우를 말한다. 또한, 도 18에 있어서 "×"는 그 서브필드에 있어서 주사 전극 SC1~SCn이 1상 구동 동작에 의해 구동되는 것을 나타내고, "○"는 그 서브필드에 있어서 주사 전극 SC1~SCn이 2상 구동 동작에 의해 구동되는 것을 나타낸다.
또, 이하의 설명에 있어서는, 1상 구동 동작에 의해 주사 전극 SC1~SCn이 구동되는 서브필드를 1상 SF라 칭하고, 2상 구동 동작에 의해 주사 전극 SC1~SCn이 구동되는 서브필드를 2상 SF라 칭한다.
도 17에 나타내는 바와 같이, APL이 약 0~10%인 경우에는 잉여 시간은 거의 존재하지 않고, APL이 약 10% 이상인 경우에는 APL의 상승에 따라 잉여 시간은 증가한다.
여기서, 도 5에서 설명한 바와 같이, 2상 SF에 있어서는, 주사 전극 SC1~SCn에 램프 파형 L6 또는 램프 파형 L9가 인가된다. 이 램프 파형 L6(L9)의 인가에는 약 100㎲의 시간이 필요하다. 따라서, 램프 파형 L6 또는 램프 파형 L9를 인가하는 경우, 기입 기간이 길어진다. 그 때문에, 잉여 시간을 충분히 확보할 수 있는 필드에 있어서 2상 SF에 설정되는 서브필드의 수를 많게 하는 것이 바람직하다. 따라서, 도 18에 나타내는 바와 같이, APL이 높을수록 1필드에 있어서의 2상 SF의 수가 크게 설정된다. 그에 따라, 상기 램프 파형의 인가에 의해 기입 기간이 길어지는 경우에도, 유지 펄스 Ps를 인가하기 위한 시간이 부족한 것이 방지된다.
또한, APL이 높은 경우에는, 점등하는 방전셀의 비율이 높은 경우가 많다. 점등하는 방전셀의 비율이 높은 경우, 각 방전셀의 벽전하가, 다른 방전셀에 기입 방전을 발생시키기 위한 기입 펄스에 의한 영향을 받기 쉬워진다. 그에 따라, 제 1 방전셀군에 있어서의 기입 동작이 행해지는 기간에 제 2 방전셀군의 벽전하가 감소하기 쉬워진다. 따라서, APL이 높을수록 1필드에 있어서의 2상 SF의 수가 크게 설정됨으로써, 제 2 방전셀군에 있어서 벽전하의 감소에 의한 방전 불량이 발생하는 것이 방지된다.
또한, 유지 펄스수가 많은 서브필드의 다음 서브필드에 있어서는, 제 2 방전셀군의 벽전하가 감소하기 쉬워지는 경향이 있다. 그 때문에, 도 18의 예에서는, 유지 펄스수가 많은 제 8 SF의 다음의 제 1 SF에 있어서, 2상 구동 동작이 행해진다.
(1-9) 제 1 실시의 형태의 효과
이상과 같이, 본 실시의 형태에 있어서는, 1상 구동 동작 및 2상 구동 동작이 선택적으로 실행된다.
2상 구동 동작에 있어서는, 초기화 기간에 있어서의 초기화 방전시(제 1 SF에 있어서는 2회째의 미약 방전시)에, 제 1 주사 전극군(주사 전극 SC1, SC3, …, SCn-1)의 전위가 (-Vad+Vset2) 또는 (-Vad+Vset4)까지 하강하는데 비하여, 제 2 주사 전극군(주사 전극 SC2, SC4, …, SCn)의 전위가 (-Vad+Vhiz)까지밖에 하강하지 않는다. 이 경우, 초기화 방전에 의해 제 2 방전셀군에서 이동하는 전하의 양이, 제 1 방전셀군에서 이동하는 전하의 양에 비하여 적어진다. 그에 따라, 기입 기간의 개시 시점에 있어서, 제 2 방전셀군에 충분한 양의 전하를 축적할 수 있다.
따라서, 제 2 방전셀군의 각 방전셀에 주사 펄스 Pa가 인가될 때까지, 각 방전셀에 축적되어 있는 벽전하가 감소했다고 해도, 제 2 방전셀군에 있어서 벽전하의 감소에 의한 방전 불량이 발생하는 것을 방지할 수 있다.
또한, 기입 기간에 있어서 제 1 방전셀군에 대한 주사 펄스 Pa의 인가가 종료된 후에, 제 2 방전셀군의 소정의 방전셀에 있어서 미약 방전을 발생시키고 있다. 그에 따라, 제 2 방전셀군의 각 방전셀에 주사 펄스 Pa가 인가되기 직전에, 제 2 방전셀군의 각 방전셀을 기입 동작에 적합한 상태로 할 수 있다. 그 결과, 제 2 방전셀군의 각 방전셀에 있어서 벽전하의 감소에 의한 방전 불량이 발생하는 것을 확실히 방지할 수 있다.
또, 초기화 기간의 종료시에 제 2 방전셀군에 지나치게 전하가 축적되어 있으면, 제 2 방전셀군에 있어서의 벽전압이 높은 상태로 유지되고, 기입 기간에 있어서 제 2 방전셀군에서 오방전이 발생하기 쉬워진다. 구체적으로는, 기입 기간의 전반부에, 제 1 방전셀군에 있어서의 기입 방전을 위한 기입 펄스가 데이터 전극 D1, D2, …, Dm에 인가되면, 제 2 방전셀군에서 오방전이 발생한다.
그래서, 본 실시의 형태에서는, 초기화 기간에 있어서 제 2 방전셀군에 적절하게 초기화 방전을 발생시킨다. 그에 따라, 제 2 방전셀군에 지나치게 전하가 잔류하는 것이 방지된다. 따라서, 제 1 방전셀군의 기입 동작시에 제 2 방전셀군에서 오방전이 발생하는 것이 방지된다.
또한, 본 실시의 형태에서는, 기입 기간에 있어서, 제 2 주사 전극군의 전위를 (-Vad+Vscn)으로 유지하고 있다. 이에 따라, 기입 기간에 있어서 제 2 방전셀군에서 오방전이 발생하는 것을 보다 확실히 방지할 수 있다.
또한, 기입 기간(주사 펄스 Pa가 인가되는 기간을 제외함)에 있어서 제 2 주사 전극군의 전위 (-Vad+Vscn)을 낮게 함으로써, 제 2 방전셀군의 각 방전셀의 벽전하가 감소하더라도, 각 방전셀에 충분한 양의 전하를 남길 수 있다. 따라서, 기입 기간에 있어서의 제 2 주사 전극군의 전위를 낮게 할 수 있으므로, 전원 단자 V10이 받는 전압 Vscn을 저감할 수 있다.
이상의 결과, 전압 Vscn을 효율적으로 저하시키면서, 방전셀을 확실히 점등시키는 것이 가능해진다. 그에 따라, 패널(10)의 구동 비용을 저감할 수 있고, 또한 패널(10)의 동작 성능을 향상시킬 수 있다.
또한, 본 실시의 형태에 있어서는, APL의 값이 높을수록 1필드에 있어서의 2상 SF의 수가 많게 설정된다. 그에 따라, 방전셀의 방전 불량을 방지하면서, 유지 기간을 충분히 확보할 수 있다.
또한, 본 실시의 형태에 있어서는, 직류 전원(200)에 의해 노드 N1과 노드 N3 사이의 전위차가 일정하게 유지되고 있다. 또한, 주사 IC(100)에 의해 주사 전극 SC1, SC3, …, SCn-1이 노드 N1 또는 노드 N2에 선택적으로 접속되고, 주사 IC(110)에 의해 주사 전극 SC2, SC4, …, SCn이 노드 N1 또는 노드 N2에 선택적으로 접속된다. 그에 따라, 주사 전극 SC1, SC3, …, SCn-1 및 주사 전극 SC2, SC4, …, SCn에 공통 또는 서로 다른 구동 파형이 인가된다. 이와 같이, 주사 전극 구동 회로(53)의 구성 및 동작을 복잡하게 하지 않고서, 주사 전극 SC1, SC3, …, SCn-1 및 주사 전극 SC2, SC4, …, SCn에 공통 또는 서로 다른 구동 파형을 용이하게 인가할 수 있다. 그에 따라, 주사 전극 구동 회로(53)의 제조 비용을 저감할 수 있다.
(2) 제 2 실시의 형태
다음으로, 본 발명의 제 2 실시의 형태에 따른 플라즈마 디스플레이 장치에 대하여, 상기 제 1 실시의 형태와 다른 점을 설명한다.
도 19는 각 서브필드에 있어서 모든 방전셀을 정상적으로 점등시키기 위해(기입 방전 및 유지 방전을 발생시키기 위해) 필요하게 되는 전압 Vscn의 값(이하, 필요 전압이라 칭함)을 나타내는 도면이다. 또, 전압 Vscn(필요 전압)은 도 7의 전원 단자 V10에 주어지는 전압이다. 도 19에 있어서 세로축은 필요 전압을 나타내고, 가로축은 서브필드 번호를 나타낸다. 또, 도 19의 예에서는, 1필드가 제 1 SF~제 10 SF에 의해 구성되고, 제 1~제 10 SF는 각각 1, 2, 3, 6, 11, 18, 30, 44, 60 및 81의 휘도 가중치를 갖는다. 또한, 실선은 1상 구동 동작에 의해 주사 전극 SC1~SCn을 구동하는 경우의 필요 전압을 나타내고, 일점 쇄선은 2상 구동 동작에 의해 주사 전극 SC1~SCn을 구동하는 경우의 필요 전압을 나타낸다.
도 19에 나타내는 바와 같이, 2상 구동 동작에 의해 주사 전극 SC1~SCn을 구동하는 경우, 1상 구동 동작에 의해 주사 전극 SC1~SCn을 구동하는 경우에 비하여 필요 전압이 대폭 저하한다. 또한, 필요 전압은 서브필드의 휘도 가중치가 커짐에 따라 높아진다.
여기서, 도 19의 예에서는, 제 10 SF에 있어서 2상 구동 동작으로 방전셀을 정상적으로 점등시키기 위한 필요 전압(이하, 2상 구동 필요 전압이라 칭함)은 제 5 SF에 있어서 1상 구동 동작으로 방전셀을 정상적으로 점등시키기 위한 필요 전압보다 높다. 이 경우, 2상 구동 필요 전압을 전원 단자 V10(도 7)에 줄 수 있으면, 제 1~제 5 SF에 있어서 1상 구동 동작으로 방전셀을 정상적으로 점등시킬 수 있다.
따라서, 제 1~제 5 SF에 있어서는 1상 구동 동작에 의해 방전셀을 점등시키고, 제 6~제 10 SF에 있어서는 2상 구동 동작에 의해 방전셀을 점등시키는 경우에는, 전원 단자 V10(도 7)에 주어지는 전압 Vscn을 2상 구동 필요 전압보다 높게 하지 않아도 좋다. 그에 따라, 제 1~제 10 SF에 있어서 1상 구동 동작에 의해 방전셀을 점등시키는 경우에 비하여 대폭 전압 Vscn을 저감할 수 있다.
이와 같이, 제 2 실시의 형태에 있어서는, 1상 구동 동작에 의해 방전셀을 정상적으로 점등시키기 위한 필요 전압이 2상 구동 필요 전압 이하가 되는 서브필드에 있어서는 1상 구동 동작에 의해 방전셀을 점등시키고, 그 이외의 서브필드에 있어서는 2상 구동 동작에 의해 방전셀을 점등시킨다. 그에 따라, 방전셀을 정상적으로 점등시키기 위해 필요하게 되는 전압 Vscn을 효율적으로 저감할 수 있다.
(3) 제 3 실시의 형태
(3-1) 구성
다음으로, 본 발명의 제 3 실시의 형태에 따른 플라즈마 디스플레이 장치에 대하여, 상기 제 1 실시의 형태와 다른 점을 설명한다.
도 20은 제 3 실시의 형태에 따른 플라즈마 디스플레이 장치의 회로 블록도이다. 이 플라즈마 디스플레이 장치는 도 3의 타이밍 발생 회로(55) 대신에 타이밍 발생 장치(55a)를 구비하고, APL 검출기(56) 대신에 점등률 검출기(61)를 구비한다.
화상 신호 처리 회로(51)는 화상 신호 sig를 패널(10)의 화소수에 따른 화상 데이터로 변환하고, 각 화소의 화상 데이터를 복수의 서브필드에 대응하는 복수의 비트로 분할하고, 그들을 데이터 전극 구동 회로(52) 및 점등률 검출기(61)에 출력한다.
타이밍 발생 장치(55a)는 수평 동기 신호 H, 수직 동기 신호 V 및 점등률 검출기(61)에 의해 검출된 점등률 및 각 서브필드의 휘도 가중치에 근거하여 타이밍 신호를 발생시키고, 그들 타이밍 신호를 각각의 구동 회로 블록(화상 신호 처리 회로(51), 데이터 전극 구동 회로(52), 주사 전극 구동 회로(53) 및 유지 전극 구동 회로(54))에 공급한다.
점등률 검출기(61)는 화상 신호 처리 회로(51)로부터 출력되는 서브필드마다의 화상 데이터로부터, 패널(10)상에서 동시에 구동되는 방전셀 D의 점등률을 검출하고, 그 결과를 타이밍 발생 장치(55a)에 출력한다.
여기서, 점등률이란, 독립적으로 점등/비점등의 상태로 제어할 수 있는 방전 공간의 최소 단위를 방전셀이라고 부르기로 하면,
점등률(%)=(동시에 점등시키는 방전셀의 수)/(패널의 전체 방전셀수)×100
을 말하는 것으로 한다. 예컨대, 패널(10)의 전체 방전셀 D가 동시에 점등하는 경우는 점등률이 100%이고, 전혀 방전하지 않고 있는 경우는 점등률이 0%이다.
타이밍 발생 장치(55a)는 기억부(551) 및 연산부(552)를 포함한다. 기억부(551)에는 후술하는 필요 전압, 점등률 및 휘도 가중치의 관계를 나타내는 정보가 기억되어 있다. 연산부(552)는 수평 동기 신호 H, 수직 동기 신호 V 및 기억부(551)에 기억되는 상기 관계에 근거하여 복수의 서브필드 중 소정수의 서브필드를 선택한다.
타이밍 발생 장치(55a)는 연산부(552)에 의해 선택된 서브필드에 있어서 2상 구동 동작을 위한 타이밍 신호를 주사 전극 구동 회로(53)에 공급하고, 연산부(552)에 의해 선택되지 않는 서브필드에 있어서 1상 구동 동작을 위한 타이밍 신호를 주사 전극 구동 회로(53)에 공급한다. 그에 따라, 주사 전극 SC1~SCn이 1상 구동 동작 또는 2상 구동 동작에 의해 구동된다.
(3-2) 동작
도 21은 1상 구동 동작에 의해 주사 전극 SC1~SCn을 구동한 경우의 점등률과 필요 전압의 관계를 나타내는 도면이다. 또, 본 예에서는 1필드가 제 1 SF~제 10 SF에 의해 구성되고, 도 21은 제 10 SF에 있어서의 점등률과 필요 전압의 관계를 나타낸다.
도 21에 나타내는 바와 같이, 서브필드의 필요 전압은 점등률의 크기에 따라 변화한다. 또한, 도 19에 나타낸 바와 같이, 서브필드의 필요 전압은 휘도 가중치의 크기에 따라 변화한다.
본 실시의 형태에 있어서는, 도 20의 타이밍 발생 장치(55a)의 기억부(551)에 휘도 가중치, 점등률 및 필요 전압의 관계를 나타내는 정보가 미리 기억되어 있다. 그리고, 연산부(552)(도 20)는 기억부(551)에 기억되어 있는 상기 관계에 근거하여, 1필드마다 필요 전압이 보다 높은 차례로 소정수의 서브필드를 선택하고, 선택한 서브필드를 2상 SF로 설정한다. 이하의 예에서는, 소정수를 5로 한다. 이하, 도면을 이용하여 연산부(552)에 의한 2상 SF의 설정 동작에 대하여 설명한다.
도 22는 연산부(552)에 의한 서브필드의 설정 동작을 나타내는 흐름도이다.
도 22에 나타내는 바와 같이, 연산부(552)는 우선, 점등률 검출기(61)(도 20)로부터 1필드의 각 서브필드의 점등률을 취득한다(단계 S1). 다음으로, 연산부(552)는 취득한 각 서브필드의 점등률에 근거하여, 기억부(551)에 기억되어 있는 점등률, 휘도 가중치 및 필요 전압의 관계로부터 각 서브필드의 필요 전압을 추출한다(단계 S2).
다음으로, 연산부(552)는 추출한 각 서브필드의 필요 전압에 근거하여, 제 1~제 10 SF를, 보다 휘도 가중치가 큰 소정수(본 예에서는 5개)의 서브필드를 선택한다(단계 S3).
다음으로, 연산부(552)는 선택한 소정수의 서브필드를 2상 SF로 설정하고, 그 이외의 서브필드를 1상 SF로 설정한다(단계 S4). 이상에 의해, 연산부(552)에 의한 서브필드의 선택 동작이 종료된다.
다음으로, 도 22에서 설명한 동작에 의한 1상 SF 및 2상 SF의 설정에 대하여, 각 서브필드의 점등률의 예를 들어 설명한다.
도 23은 1상 SF 및 2상 SF의 설정예를 나타내는 도면이다. 또, 도 23에 있어서 "×"는 그 서브필드가 1상 SF로 설정되는 것을 나타내고, "○"는 그 서브필드가 2상 SF로 설정되는 것을 나타낸다.
도 23(a)의 예에서는, 제 1~제 8 SF의 점등률이 50%이며, 제 9 SF 및 제 10 SF의 점등률이 0%이다. 이 경우, 점등률 0%의 서브필드의 필요 전압은 낮으므로, 제 9 SF 및 제 10 SF는 1상 SF로 설정된다. 또한, 제 1~제 8 SF의 점등률은 각각 50%이므로, 보다 큰 휘도 가중치를 갖는 제 4~제 8 SF가 우선적으로 2상 SF로 설정된다.
도 23(b)의 예에서는, 제 1~제 3 SF의 점등률이 70%이며, 제 4~제 7 SF의 점등률이 50%이며, 제 8 SF의 점등률이 10%이며, 제 9 및 제 10 SF의 점등률이 0%이다. 이 경우, 도 23(a)와 마찬가지로, 점등률이 0%인 제 9 및 제 10 SF는 1상 SF로 설정된다. 또한, 도 23(b)의 예에서는, 점등률 10%의 제 8 SF의 필요 전압보다 점등률 70%의 제 3 SF의 필요 전압이 높다. 또한, 점등률 70%의 제 2 SF의 필요 전압보다 점등률 50%의 제 4 SF의 필요 전압이 높다. 따라서, 제 1~제 10 SF 중 제 3~제 7 서브필드가 2상 SF로 설정된다.
이와 같이, 제 3 실시의 형태에 있어서는, 점등률 검출기(61)에 의해 검출되는 점등률 및 각 서브필드의 휘도 가중치에 근거하여, 소정수의 서브필드가 2상 SF로 설정된다. 그에 따라, 효율적으로 필요 전압을 저하시키면서, 방전셀의 방전 불량을 방지할 수 있다.
(4) 제 4 실시의 형태
(4-1) 구성
다음으로, 본 발명의 제 4 실시의 형태에 따른 플라즈마 디스플레이 장치에 대하여, 상기 제 1 실시의 형태와 다른 점을 설명한다.
도 24는 본 발명의 제 4 실시의 형태에 따른 플라즈마 디스플레이 장치의 회로 블록도이다. 이 플라즈마 디스플레이 장치는 도 3의 APL 검출기(56) 대신에 온도 검출기(62)를 구비한다.
온도 검출기(62)는 도시하지 않는 열전대 등의 온도 검출 소자에 의해 패널(10)의 온도를 검출하고, 검출한 온도를 나타내는 신호를 타이밍 발생 회로(55)에 출력한다.
타이밍 발생 회로(55)는 온도 검출기(62)에 의해 검출되는 온도에 근거하여, 1상 구동 동작을 위한 타이밍 신호 및 2상 구동 동작을 위한 타이밍 신호를 선택적으로 발생시키고, 발생시킨 타이밍 신호를 주사 전극 구동 회로(53)에 공급한다. 그에 따라, 주사 전극 SC1~SCn이 1상 구동 동작 또는 2상 구동 동작에 의해 구동된다.
(4-2) 동작
도 25는 임의의 서브필드에 있어서 1상 구동 동작에 의해 주사 전극 SC1~SCn을 구동한 경우의 패널(10)의 온도와 필요 전압의 관계를 나타내는 도면이다. 또 본 예에서는, 1필드가 제 1 SF~제 10 SF에 의해 구성된다.
도 25에 나타내는 바와 같이, 필요 전압은 패널(10)의 온도가 높을수록 높아진다. 또한, 도 19에 나타낸 바와 같이, 2상 구동 동작에 의해 주사 전극 SC1~SCn을 구동하는 경우, 1상 구동 동작에 의해 주사 전극 SC1~SCn을 구동하는 경우에 비하여 필요 전압이 저하한다.
도 26은 1상 구동 동작 및 2상 구동 동작의 선택 조건의 일례를 나타내는 도면이다. 또, 도 26에 나타내는 온도의 값(℃)은 소수점 이하 1자리수를 사사오입한 값이다. 또한, 도 26에 있어서 "×"는 그 서브필드에 있어서 주사 전극 SC1~SCn이 1상 구동 동작에 의해 구동되는 것을 나타내고, "○"는 그 서브필드에 있어서 주사 전극 SC1~SCn이 2상 구동 동작에 의해 구동되는 것을 나타낸다.
본 실시의 형태에 있어서는, 도 26에 나타내는 바와 같이, 패널(10)의 온도가 높을수록 2상 SF로 설정되는 서브필드의 수가 크게 설정된다. 이 경우, 패널(10)의 온도가 높은 경우에는 필요 전압을 충분히 저하시킬 수 있고, 패널(10)의 온도가 낮은 경우에는 유지 기간을 충분히 확보할 수 있다. 그에 따라, 방전셀의 방전 불량을 방지하면서, 효율적으로 필요 전압을 저하시킬 수 있다.
또한, 도 26에 나타내는 바와 같이, 보다 휘도 가중치가 큰 서브필드로부터 우선적으로 2상 SF로 설정된다. 이 경우, 필요 전압을 더 효율적으로 저하시킬 수 있다.
이와 같이, 제 4 실시의 형태에 있어서는, 패널(10)의 온도가 높을수록 1필드에 있어서의 2상 SF의 수가 크게 설정된다. 그에 따라, 방전셀의 방전 불량을 방지하면서, 필요 전압을 효율적으로 저감할 수 있다.
(5) 다른 실시의 형태
상기 실시의 형태에 있어서는, 주사 전극 구동 회로(53)에 있어서, 스위칭 소자로서 n채널 FET 및 p채널 FET가 이용되고 있지만, 스위칭 소자는 이들에 한정되지 않는다.
예컨대, 상기 각 회로에 있어서, n채널 FET 대신에 p채널 FET 또는 IGBT(절연 게이트형 바이폴라 트랜지스터) 등을 이용하여도 좋고, p채널 FET 대신에, n채널 FET 또는 IGBT(절연 게이트형 바이폴라 트랜지스터) 등을 이용하더라도 좋다.
또한, 상기 실시의 형태에 있어서는, 제 1 SF에 있어서 전체 셀 초기화 동작을 행하고 있지만, 제 1 SF에 있어서 선택 초기화 동작을 행하고, 제 2 SF 이후의 어느 한 SF에 있어서 전체 셀 초기화 동작을 행하더라도 좋다.
또한, 상기 실시의 형태에 있어서는, 주사 전극 SC1, SC3, …, SCn-1을 제 1 주사 전극군으로 하고, 주사 전극 SC2, SC4, …, SCn을 제 2 주사 전극군으로 했지만, 주사 전극 SC1~SCn/2를 제 1 주사 전극군으로 하고, 주사 전극 SCn/2+1~SCn을 제 2 주사 전극군으로 해도 좋다. 또, 이 경우, 유지 전극 SU1~SUn/2가 제 1 유지 전극군이 되고, 유지 전극 SUn/2+1~SUn이 제 2 유지 전극군이 된다.
또한, 상기 실시의 형태에 있어서는, 주사 전극 SC1~SCn을 제 1 및 제 2 주사 전극군으로 분할하고, 패널(10)의 모든 방전셀을 제 1 및 제 2 방전셀군으로 분할하고 있지만, 주사 전극 SC1~SCn을 3개 이상의 주사 전극군으로 분할하고, 패널(10)의 모든 방전셀을 3개 이상의 방전셀군으로 분할하여도 좋다.
그 경우, 3개 이상의 주사 전극군 중 적어도 2개의 주사 전극군에 대하여, 상기 실시의 형태와 마찬가지로 2상 구동 동작을 행할 수 있다.
또한, 상기 실시의 형태에 있어서는, 제 1 주사 전극군(주사 전극 SC1, SC3, …, SCn-1)에 램프 파형 L6, L9(도 5)를 인가하고 있지만, 제 1 주사 전극군에는 램프 파형 L6, L9를 인가하지 않더라도 좋다.
또한, 상기 실시의 형태에 있어서는, 2상 구동 동작시에 있어서의 기입 기간에 제 1 및 제 2 주사 전극군을 접지 전위로부터 (-Vad+Vset2(Vset3 또는 Vset4))까지 일정한 변화율로 하강시키고 있지만, 본 발명은 이것에 한하지 않는다. 예컨대, 제 1 및 제 2 주사 전극군의 전위를 (-Vad+Vhiz)로 순간적으로 하강시킨 후, (-Vad+Vhiz)로부터 (-Vad+Vset2(Vset3 또는 Vset4))까지 완만히 하강시키더라도 좋다.
또한, 상기 제 2~제 4 실시의 형태에 있어서는, 제 10 SF가 가장 큰 휘도 가중치를 갖지만, 다른 SF가 가장 큰 휘도 가중치를 갖더라도 좋다.
(6) 청구항의 각 구성 요소와 실시의 형태의 각 요소의 대응
이하, 청구항의 각 구성 요소와 실시의 형태의 각 요소의 대응의 예에 대하여 설명하지만, 본 발명은 하기의 예에 한정되지 않는다.
상기 실시의 형태에서는, 주사 전극 SC1, SC3, …, SCn-1이 복수의 제 1 주사 전극의 예이며, 주사 전극 SC2, SC4, …, SCn이 복수의 제 2 주사 전극의 예이다.
또한, 제 1 구동 회로 DR1이 제 1 회로의 예이며, 제 2 구동 회로 DR2가 제 2 회로의 예이며, 전위 Vsus 또는 접지 전위가 제 1 전위의 예이며, (-Vad+Vset2) 또는 (-Vad+Vset4)가 제 2 전위의 예이며, (-Vad+Vhiz)가 제 3 전위의 예이며, (-Vad+Vhiz+Vscn)이 제 4 전위의 예이며, (-Vad+Vscn)이 제 5 전위의 예이며, 접지 전위가 제 6 전위의 예이며, (-Vad+Vset2) 또는 (-Vad+Vset3)이 제 7 전위의 예이다.
또한, 램프 파형 L2 또는 램프 파형 L4가 제 1 램프 파형의 예이며, 램프 파형 L5 또는 램프 파형 L8이 제 2 램프 파형의 예이며, 램프 파형 L6 또는 램프 파형 L9가 제 3 램프 파형의 예이며, 제 1 및 제 2 구동 회로 DR1, DR2, 직류 전원(200) 및 회수 회로(300)를 제외한 주사 전극 구동 회로(53)의 부분이 전위 제어 회로의 예이며, 직류 전원(200)이 유지 회로의 예이며, 노드 N1이 제 1 노드의 예이며, 주사 IC(100)가 제 1 전환 회로의 예이며, 주사 IC(110)가 제 2 전환 회로의 예이며, APL 검출기(56)가 휘도 레벨 검출부의 예이며, 점등률 검출기(61)가 점등률 검출부의 예이며, 연산부(552)가 선택부의 예이며, 온도 검출기(62)가 온도 검출부의 예이다.
청구항의 각 구성 요소로서, 청구항에 기재되어 있는 구성 또는 기능을 갖는 다른 여러 가지의 요소를 이용할 수도 있다.
(산업상이용가능성)
본 발명은 여러 가지의 화상을 표시하는 표시 장치에 이용할 수 있다.
Claims (12)
- 복수의 제 1 및 제 2 주사 전극, 복수의 유지 전극 및 복수의 데이터 전극의 교차부에 각각 방전셀을 갖는 플라즈마 디스플레이 패널을, 1필드 기간이 복수의 서브필드를 포함하는 서브필드법으로 구동하는 구동 장치로서,
상기 복수의 제 1 주사 전극을 구동하는 제 1 회로와,
상기 복수의 제 2 주사 전극을 구동하는 제 2 회로
를 구비하고,
상기 제 1 및 제 2 회로는 상기 복수의 서브필드 중 적어도 하나의 서브필드에 있어서 2상(二相) 구동 동작을 행하고,
상기 제 1 회로는 상기 2상 구동 동작시에는 초기화 기간에 있어서 제 1 전위로부터 제 2 전위로 하강하는 제 1 램프 파형을 상기 복수의 제 1 주사 전극에 인가하고, 기입 기간에 있어서 상기 복수의 제 1 주사 전극에 차례로 주사 펄스를 인가하고,
상기 제 2 회로는 상기 2상 구동 동작시에는 상기 초기화 기간에 있어서 상기 제 1 전위로부터 상기 제 2 전위보다 높은 제 3 전위로 하강하는 제 2 램프 파형을 상기 복수의 제 2 주사 전극에 인가하고, 상기 제 2 램프 파형의 인가 후에 상기 복수의 제 2 주사 전극의 전위를 제 4 전위로 상승시키고, 상기 기입 기간에 있어서 상기 복수의 제 1 주사 전극으로의 주사 펄스의 인가시에 상기 복수의 제 2 주사 전극을 상기 제 3 전위보다 높고 상기 제 4 전위보다 낮은 제 5 전위로 유지하면서 상기 복수의 제 1 주사 전극으로의 주사 펄스의 인가 후에 상기 복수의 제 2 주사 전극에 차례로 주사 펄스를 인가하는
플라즈마 디스플레이 패널의 구동 장치.
- 제 1 항에 있어서,
상기 제 2 회로는 상기 2상 구동 동작시에는 상기 기입 기간에 있어서 상기 복수의 제 1 주사 전극으로의 주사 펄스의 인가 후, 상기 복수의 제 2 주사 전극으로의 주사 펄스의 인가 전에, 하강하는 제 3 램프 파형을 상기 복수의 제 2 주사 전극에 인가하는 플라즈마 디스플레이 패널의 구동 장치.
- 제 2 항에 있어서,
상기 제 2 회로는 상기 2상 구동 동작시에는 상기 기입 기간에 있어서 상기 복수의 제 1 주사 전극으로의 주사 펄스의 인가 후, 상기 복수의 제 2 주사 전극으로의 주사 펄스의 인가 전에, 상기 제 5 전위 이하의 제 6 전위로부터 제 7 전위로 하강하는 제 3 램프 파형을 상기 복수의 제 2 주사 전극에 인가하는 플라즈마 디스플레이 패널의 구동 장치.
- 제 2 항에 있어서,
상기 제 7 전위는 상기 제 2 전위보다 낮은 플라즈마 디스플레이 패널의 구동 장치.
- 제 1 항에 있어서,
제 1 노드의 전위를 변화시키는 전위 제어 회로와,
상기 제 1 노드와 제 2 노드 사이를 소정 전위차로 유지하는 유지 회로
를 더 구비하고,
상기 제 3 전위와 상기 제 4 전위의 차이는 상기 소정 전위차이며,
상기 제 1 회로는 상기 복수의 제 1 주사 전극과 상기 제 1 노드의 접속 상태를 각각 전환하는 복수의 제 1 전환 회로를 포함하고,
상기 제 2 회로는 상기 복수의 제 2 주사 전극과 상기 제 1 노드의 접속 상태를 각각 전환하는 복수의 제 2 전환 회로를 포함하고,
상기 전위 제어 회로는 상기 적어도 하나의 서브필드의 초기화 기간에 있어서 상기 제 1 노드의 전위를 상기 제 1 전위로부터 상기 제 2 전위로 하강시키고,
상기 복수의 제 1 전환 회로는 상기 적어도 하나의 서브필드의 초기화 기간에 있어서 상기 제 1 노드의 전위가 상기 제 1 전위로부터 상기 제 2 전위로 변화하기까지의 기간에 상기 복수의 제 1 주사 전극을 각각 상기 제 1 노드에 접속하고,
상기 복수의 제 2 전환 회로는 상기 적어도 하나의 서브필드의 초기화 기간에 있어서 상기 제 1 노드의 전위가 상기 제 1 전위로부터 상기 제 3 전위로 변화하기까지의 기간에 상기 복수의 제 2 주사 전극을 각각 상기 제 1 노드에 접속하고, 상기 제 1 노드의 전위가 상기 제 3 전위로부터 상기 제 2 전위로 변화하기까지의 기간에 상기 복수의 제 2 주사 전극을 각각 상기 제 2 노드에 접속하는
플라즈마 디스플레이 패널의 구동 장치.
- 제 1 항에 있어서,
상기 플라즈마 디스플레이 패널은 화상 신호에 근거하여 구동되고,
상기 화상 신호에 근거하여 상기 플라즈마 디스플레이 패널에 표시되는 1프레임의 화상의 평균 휘도 레벨을 검출하는 휘도 레벨 검출부를 더 구비하고,
상기 제 1 및 제 2 회로는 상기 휘도 레벨 검출부에 의해 검출되는 평균 휘도 레벨이 높아질수록 상기 복수의 서브필드 중 보다 많은 서브필드에 있어서 상기 2상 구동 동작을 행하는
플라즈마 디스플레이 패널의 구동 장치.
- 제 1 항에 있어서,
상기 복수의 서브필드는 각각 휘도 가중치를 갖고,
상기 제 1 및 제 2 회로는 상기 복수의 서브필드 중 미리 정해진 휘도 가중치 이상의 휘도 가중치를 갖는 서브필드에 있어서 상기 2상 구동 동작을 행하는
플라즈마 디스플레이 패널의 구동 장치.
- 제 1 항에 있어서,
상기 플라즈마 디스플레이 패널은 화상 신호에 근거하여 구동되고,
상기 화상 신호에 근거하여 상기 플라즈마 디스플레이 패널의 점등률을 검출하는 점등률 검출부와,
상기 점등률 검출부에 의해 검출되는 점등률에 근거하여 상기 복수의 서브필드 중 적어도 하나의 서브필드를 선택하는 선택부
를 더 구비하고,
상기 제 1 및 제 2 회로는 상기 선택부에 의해 선택된 서브필드에 있어서 상기 2상 구동 동작을 행하는
플라즈마 디스플레이 패널의 구동 장치.
- 제 1 항에 있어서,
상기 플라즈마 디스플레이 패널의 온도를 검출하는 온도 검출부를 더 구비하고,
상기 제 1 및 제 2 회로는 상기 온도 검출부에 의해 검출되는 온도가 높을수록 상기 복수의 서브필드 중 많은 서브필드에 있어서 2상 구동 동작을 행하는
플라즈마 디스플레이 패널의 구동 장치.
- 복수의 주사 전극, 복수의 유지 전극 및 복수의 데이터 전극의 교차부에 각각 방전셀을 갖는 플라즈마 디스플레이 패널을, 1필드 기간이 복수의 서브필드를 포함하는 서브필드법으로 구동하는 구동 장치로서,
상기 복수의 주사 전극은 적어도 제 1 및 제 2 주사 전극군을 포함하는 복수의 주사 전극군으로 이루어지고,
상기 제 1 주사 전극군을 구동하는 제 1 회로와,
상기 제 2 주사 전극군을 구동하는 제 2 회로
를 구비하고,
상기 제 1 및 제 2 회로는 상기 복수의 서브필드 중 적어도 하나의 서브필드에 있어서 2상 구동 동작을 행하고,
상기 제 1 회로는 상기 2상 구동 동작시에는 초기화 기간에 있어서 제 1 전위로부터 제 2 전위로 하강하는 제 1 램프 파형을 상기 제 1 주사 전극군에 인가하고, 기입 기간에 있어서 상기 제 1 주사 전극군에 차례로 주사 펄스를 인가하고,
상기 제 2 회로는 상기 2상 구동 동작시에는 상기 초기화 기간에 있어서 상기 제 1 전위로부터 상기 제 2 전위보다 높은 제 3 전위로 하강하는 제 2 램프 파형을 상기 제 2 주사 전극군에 인가하고, 상기 제 2 램프 파형의 인가 후에 상기 제 2 주사 전극군의 전위를 제 4 전위로 상승시키고, 상기 기입 기간에 있어서 상기 복수의 제 1 주사 전극으로의 주사 펄스의 인가시에 상기 제 2 주사 전극군을 상기 제 3 전위보다 높고 상기 제 4 전위보다 낮은 제 5 전위로 유지하면서 상기 제 1 주사 전극군으로의 주사 펄스의 인가 후에 상기 제 2 주사 전극군에 차례로 주사 펄스를 인가하는
플라즈마 디스플레이 패널의 구동 장치.
- 복수의 제 1 및 제 2 주사 전극, 복수의 유지 전극 및 복수의 데이터 전극의 교차부에 각각 방전셀을 갖는 플라즈마 디스플레이 패널을, 1필드 기간이 복수의 서브필드를 포함하는 서브필드법으로 구동하는 구동 방법으로서,
상기 복수의 서브필드 중 적어도 하나의 서브필드의 초기화 기간에 있어서 제 1 전위로부터 제 2 전위로 하강하는 제 1 램프 파형을 상기 복수의 제 1 주사 전극에 인가하고, 기입 기간에 있어서 상기 복수의 제 1 주사 전극에 차례로 주사 펄스를 인가하는 단계와,
상기 적어도 하나의 서브필드의 상기 초기화 기간에 있어서 상기 제 1 전위로부터 상기 제 2 전위보다 높은 제 3 전위로 하강하는 제 2 램프 파형을 상기 복수의 제 2 주사 전극에 인가하고, 상기 제 2 램프 파형의 인가 후에 상기 복수의 제 2 주사 전극의 전위를 제 4 전위로 상승시키고, 상기 기입 기간에 있어서 상기 복수의 제 1 주사 전극으로의 주사 펄스의 인가시에 상기 복수의 제 2 주사 전극을 상기 제 3 전위보다 높고 상기 제 4 전위보다 낮은 제 5 전위로 유지하면서 상기 복수의 제 1 주사 전극으로의 주사 펄스의 인가 후에 상기 복수의 제 2 주사 전극에 차례로 주사 펄스를 인가하는 단계
를 구비하는 플라즈마 디스플레이 패널의 구동 방법.
- 복수의 제 1 및 제 2 주사 전극, 복수의 유지 전극 및 복수의 데이터 전극의 교차부에 각각 방전셀을 갖는 플라즈마 디스플레이 패널과,
상기 플라즈마 디스플레이 패널을 1필드 기간이 복수의 서브필드를 포함하는 서브필드법으로 구동하는 구동 장치
를 구비하고,
상기 구동 장치는 상기 복수의 제 1 주사 전극을 구동하는 제 1 회로와 상기 복수의 제 2 주사 전극을 구동하는 제 2 회로를 포함하고,
상기 제 1 및 제 2 회로는 상기 복수의 서브필드 중 적어도 하나의 서브필드에 있어서 2상 구동 동작을 행하고,
상기 제 1 회로는 상기 2상 구동 동작시에는 초기화 기간에 있어서 제 1 전위로부터 제 2 전위로 하강하는 제 1 램프 파형을 상기 복수의 제 1 주사 전극에 인가하고, 기입 기간에 있어서 상기 복수의 제 1 주사 전극에 차례로 주사 펄스를 인가하고,
상기 제 2 회로는 상기 2상 구동 동작시에는 상기 초기화 기간에 있어서 상기 제 1 전위로부터 상기 제 2 전위보다 높은 제 3 전위로 하강하는 제 2 램프 파형을 상기 복수의 제 2 주사 전극에 인가하고, 상기 제 2 램프 파형의 인가 후에 상기 복수의 제 2 주사 전극의 전위를 제 4 전위로 상승시키고, 상기 기입 기간에 있어서 상기 복수의 제 1 주사 전극으로의 주사 펄스의 인가시에 상기 복수의 제 2 주사 전극을 상기 제 3 전위보다 높고 상기 제 4 전위보다 낮은 제 5 전위로 유지하면서 상기 복수의 제 1 주사 전극으로의 주사 펄스의 인가 후에 상기 복수의 제 2 주사 전극에 차례로 주사 펄스를 인가하는
플라즈마 디스플레이 장치.
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