JP5230623B2 - プラズマディスプレイパネルの駆動装置、駆動方法およびプラズマディスプレイ装置 - Google Patents

プラズマディスプレイパネルの駆動装置、駆動方法およびプラズマディスプレイ装置 Download PDF

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Description

本発明は、プラズマディスプレイパネルの駆動装置および駆動方法ならびにそれを用いたプラズマディスプレイ装置に関する。
プラズマディスプレイパネル（以下、「パネル」と略記する）として代表的な交流面放電型パネルは、対向配置された前面板と背面板との間に多数の放電セルを備える。
前面板は、前面ガラス基板、複数の表示電極、誘電体層および保護層により構成される。各表示電極は、一対の走査電極および維持電極からなる。複数の表示電極は、前面ガラス基板上に互いに平行に形成され、それらの表示電極を覆うように誘電体層および保護層が形成されている。
背面板は、背面ガラス基板、複数のデータ電極、誘電体層、複数の隔壁および蛍光体層により構成される。背面ガラス基板上に複数のデータ電極が平行に形成され、それらを覆うように誘電体層が形成されている。その誘電体層上にデータ電極と平行に複数の隔壁がそれぞれ形成され、誘電体層の表面と隔壁の側面とにＲ（赤）、Ｇ（緑）およびＢ（青）の蛍光体層が形成されている。
そして、表示電極とデータ電極とが立体交差するように前面板と背面板とが対向配置されて密封され、内部の放電空間には放電ガスが封入されている。表示電極とデータ電極とが対向する部分に放電セルが形成される。
このような構成を有するパネルにおいて、各放電セル内でガス放電により紫外線が発生し、その紫外線でＲ、ＧおよびＢの蛍光体が励起されて発光する。それにより、カラー表示が行われる。
パネルを駆動する方法としてはサブフィールド法が用いられている（例えば、特許文献１参照）。サブフィールド法では、１フィールド期間が複数のサブフィールドに分割され、それぞれのサブフィールドで各放電セルを発光または非発光させることにより階調表示が行われる。各サブフィールドは、初期化期間、書込み期間および維持期間を有する。
初期化期間においては、各走査電極に初期化パルスが印加され、各放電セルで初期化放電が行われる。それにより、各放電セルにおいて、続く書込み動作のために必要な壁電荷が形成される。
書込み期間では、走査電極に順次走査パルスを印加するとともに、データ電極には表示すべき画像信号に対応した書込みパルスを印加する。それにより、走査電極とデータ電極との間で選択的に書込み放電が発生し、選択的な壁電荷形成が行われる。
続く維持期間では、表示させるべき輝度に応じた所定の回数の維持パルスを走査電極と維持電極との間に印加する。それにより、書込み放電による壁電荷形成が行われた放電セルで選択的に放電が起こり、その放電セルが発光する。
複数の走査電極は走査電極駆動回路により駆動され、複数の維持電極は維持電極駆動回路により駆動され、複数のデータ電極はデータ電極駆動回路により駆動される。
特開２００６−１８２９８号公報
ところで、上述したように、書込み期間においては、複数の走査電極に走査パルスが順次印加される。したがって、複数の放電セルのうち走査パルスが印加される順番が遅い放電セルにおいては、初期化パルスが印加されてから走査パルスが印加されるまでの間の時間が長くなる。
ここで、初期化放電によって放電セルに形成された壁電荷は、他の放電セルに書込み放電を発生させるためにデータ電極に印加される書込みパルスの影響を受けて徐々に減少する。そのため、走査パルスが印加される順番が遅い放電セルにおいては、その放電セルに走査パルスおよび書込みパルスが印加されるまでに壁電荷が減少し、書込み放電の放電不良が発生する場合がある。
本発明の目的は、書込み放電の放電不良を防止することができるプラズマディスプレイパネルの駆動装置および駆動方法ならびにそれを用いたプラズマディスプレイ装置を提供することである。
（１）本発明の一局面に従うプラズマディスプレイパネルの駆動装置は、複数の第１および第２の走査電極、複数の維持電極ならびに複数のデータ電極の交差部にそれぞれ放電セルを有するプラズマディスプレイパネルを、１フィールド期間が複数のサブフィールドを含むサブフィールド法で駆動する駆動装置であって、複数のサブフィールドのうち少なくとも１つのサブフィールドの初期化期間において初期化放電のために第１の電位から第２の電位に下降する第１のランプ波形を複数の第１の走査電極に印加し、少なくとも１つのサブフィールドの書込み期間において複数の第１の走査電極に順に走査パルスを印加する第１の回路と、少なくとも１つのサブフィールドの初期化期間において第１の電位よりも高い第３の電位から第２の電位よりも高い第４の電位に下降する第２のランプ波形を複数の第２の走査電極に印加し、少なくとも１つのサブフィールドの書込み期間において複数の第１の走査電極への走査パルスの印加後に複数の第２の走査電極に順に走査パルスを印加する第２の回路とを備え、第２の回路は、少なくとも１つのサブフィールドの書込み期間において複数の第１の走査電極への走査パルスの印加後で複数の第２の走査電極への走査パルスの印加前に、初期化放電のために第４の電位より低い第５の電位から第６の電位へ下降する第３のランプ波形を複数の第２の走査電極に印加するものである。
このプラズマディスプレイパネルの駆動装置によれば、複数のサブフィールドのうち少なくとも１つのサブフィールドの初期化期間において、第１の回路によって複数の第１の走査電極に第１の電位から第２の電位に下降する第１のランプ波形が印加される。それにより、第１の走査電極上の放電セルに微弱な初期化放電が発生し、その放電セルの壁電荷の量が減少する。その結果、第１の走査電極上の放電セルにおける壁電荷の量を書込み動作に適した状態にすることができる。
また、第２の回路によって複数の第２の走査電極に第３の電位から第４の電位に下降する第２のランプ波形が印加される。ここで、第２のランプ波形の第３の電位は第１のランプ波形の第１の電位より高く、第２のランプ波形の第４の電位は第１のランプ波形の第２の電位より高い。そのため、第２のランプ波形の印加時に第２の走査電極上の放電セルにおける壁電荷の減少が抑制される。それにより、初期化期間の終了時に第２の走査電極上の放電セルにおいて十分な量の壁電荷を残すことができる。
次いで、上記少なくとも１つのサブフィールドの書込み期間において、第１の回路によって複数の第１の走査電極に順に走査パルスが印加される。それにより、第１の走査電極上の選択された放電セルにおいて書込み放電を発生させることができる。さらに、複数の第１の走査電極への走査パルスの印加後に、第２の回路によって複数の第２の走査電極に順に走査パルスが印加される。それにより、第２の走査電極上の選択された放電セルにおいて書込み放電を発生させることができる。
この場合、上記のように初期化期間終了時に、第２の走査電極上の放電セルには十分な量の電荷が残されている。したがって、第１の走査電極に走査パルスが印加されている間に第２の走査電極上の放電セルの壁電荷が減少しても、第２の走査電極への走査パルスの印加時に第２の走査電極上の放電セルにおける壁電荷の量を書込み動作に適した状態にすることができる。その結果、書込み期間において第２の走査電極上の放電セルに書込み放電の放電不良が発生することを防止することができる。
また、この場合、書込み期間（走査パルスが印加される期間を除く）において第２の走査電極の電位を低くすることにより第２の走査電極上の放電セルの壁電荷が減少しても、第２の走査電極上の放電セルに十分な量の電荷を残すことができる。したがって、書込み期間における第２の走査電極の電位を低くしつつ、書込み放電および維持放電を確実に発生させることができる。その結果、プラズマディスプレイパネルの駆動コストを低減しつつ駆動性能を向上させることが可能となる。
さらに、第３のランプ波形の印加により、第２の走査電極上の放電セルに微弱な初期化放電が発生する。それにより、第２の走査電極上の放電セルの壁電荷の量が減少する。その結果、第２の走査電極への走査パルスの印加時に第２の走査電極上の放電セルにおける壁電荷の量が十分に低減されていない場合でも、第２の走査電極上の放電セルの壁電荷の量を書込み動作に適した状態にすることができる。その結果、書込み期間において第２の走査電極上の放電セルに放電不良が発生することを確実に防止することができる。
第３のランプ波形は、第１の変化率で第５の電位から第７の電位に下降した後、第１の変化率より小さい第２の変化率で第７の電位から第６の電位に下降してもよい。
この場合、第２の走査電極の電位を第５の電位から第７の電位に短時間で下降させた後、第２の走査電極上の放電セルに初期化放電を発生させるために第２の走査電極の電位を第７の電位から第６の電位へ緩やかに下降させることができる。それにより、放電セルに初期化放電を発生させるために要する時間を短縮することができる。その結果、各サブフィールドの維持期間を十分に確保することができる。
（２）複数の第３の走査電極と、少なくとも１つのサブフィールドの初期化期間において第１の電位よりも高い第８の電位から第２の電位よりも高い第９の電位に下降する第４のランプ波形を複数の第３の走査電極に印加し、少なくとも１つのサブフィールドの書込み期間において複数の第２の走査電極への走査パルスの印加後に初期化放電のために第９の電位より低い第１０の電位から第１１の電位へ下降する第５のランプ波形を複数の第３の走査電極に印加し、少なくとも１つのサブフィールドの書込み期間において第３の走査電極への第５のランプ波形の印加後に複数の第３の走査電極に順に走査パルスを印加する第３の回路とをさらに備えてもよい。
このプラズマディスプレイパネルの駆動装置によれば、複数のサブフィールドのうち少なくとも１つのサブフィールドの初期化期間において、第１の回路によって複数の第１の走査電極に第１のランプ波形が印加される。それにより、第１の走査電極上の放電セルに微弱な初期化放電が発生し、その放電セルの壁電荷の量が減少する。その結果、第１の走査電極上の放電セルにおける壁電荷の量を書込み動作に適した状態にすることができる。
また、第２の回路によって複数の第２の走査電極に第２のランプ波形が印加される。ここで、第２のランプ波形の第３の電位は第１のランプ波形の第１の電位より高く、第２のランプ波形の第４の電位は第１のランプ波形の第２の電位より高い。そのため、第２のランプ波形の印加時に第２の走査電極上の放電セルにおける壁電荷の減少が抑制される。それにより、初期化期間の終了時に第２の走査電極上の放電セルにおいて十分な量の壁電荷を残すことができる。
また、第３の回路によって複数の第３の走査電極に第８の電位から第９の電位に下降する第４のランプ波形が印加される。ここで、第４のランプ波形の第８の電位は第１のランプ波形の第１の電位より高く、第４のランプ波形の第９の電位は第１のランプ波形の第２の電位より高い。そのため、第４のランプ波形の印加時に第３の走査電極上の放電セルにおける壁電荷の減少が抑制される。それにより、初期化期間の終了時に第３の走査電極上の放電セルにおいて十分な量の壁電荷を残すことができる。
次いで、上記少なくとも１つのサブフィールドの書込み期間において、第１の回路によって複数の第１の走査電極に順に走査パルスが印加される。それにより、第１の走査電極上の選択された放電セルにおいて書込み放電を発生させることができる。
また、複数の第１の走査電極への走査パルスの印加後に、第２の回路によって複数の第２の走査電極に第３のランプ波形が印加される。それにより、第２の走査電極上の放電セルにおける壁電荷の量を書込み動作に適した状態にすることができる。さらに、複数の第２の走査電極への第３のランプ波形の印加後に、第２の回路によって複数の第２の走査電極に順に走査パルスが印加される。それにより、第２の走査電極上の選択された放電セルにおいて書込み放電を発生させることができる。
また、複数の第２の走査電極への走査パルスの印加後に、第３の回路によって複数の第３の走査電極に第４のランプ波形が印加される。それにより、第３の走査電極上の放電セルに微弱な初期化放電が発生する。その結果、第３の走査電極上の放電セルにおける壁電荷の量を書込み動作に適した状態にすることができる。さらに、複数の第３の走査電極への第４のランプ波形の印加後に、第３の回路によって複数の第３の走査電極に順に走査パルスが印加される。それにより、第３の走査電極上の選択された放電セルにおいて書込み放電を発生させることができる。
この場合、上記のように初期化期間終了時に、第２および第３の走査電極上の放電セルには十分な量の電荷が残されている。したがって、第１の走査電極に走査パルスが印加されている間に第２の走査電極上の放電セルの壁電荷が減少しても、第２の走査電極への走査パルスの印加時に第２の走査電極上の放電セルにおける壁電荷の量を書込み動作に適した状態にすることができる。
また、第１および第２の走査電極に走査パルスが印加されている間に第３の走査電極上の放電セルの壁電荷が減少しても、第３の走査電極への走査パルスの印加時に第３の走査電極上の放電セルにおける壁電荷の量を書込み動作に適した状態にすることができる。
以上の結果、書込み期間において第２および第３の走査電極上の放電セルに書込み放電の放電不良が発生することを防止することができる。
（３）プラズマディスプレイパネルの駆動装置は、第１のノードの電位を変化させる電位制御回路と、第１のノードと第２のノードとの間を所定電位差に保持する保持回路とをさらに備え、第３の電位と第１の電位との差は所定電位差であり、第４の電位と第２の電位との差は所定電位差であり、第１の回路は、複数の第１の走査電極をそれぞれ第１のノードおよび第２のノードに選択的に接続する複数の第１の切替回路を含み、第２の回路は、複数の第２の走査電極をそれぞれ第１のノードおよび第２のノードに選択的に接続する複数の第２の切替回路を含み、電位制御回路は、上記少なくとも１つのサブフィールドの初期化期間において第１のノードの電位を第１の電位から第２の電位に下降させ、複数の第１の切替回路は、上記少なくとも１つのサブフィールドの初期化期間において複数の第１の走査電極をそれぞれ第１のノードに接続し、複数の第２の切替回路は、上記少なくとも１つのサブフィールドの初期化期間において複数の第２の走査電極をそれぞれ第２のノードに接続してもよい。
この場合、電位制御回路および保持回路により上記少なくとも１つのサブフィールドの初期化期間において、第１のノードに第１の電位から第２の電位に下降する第１のランプ波形が与えられ、第２のノードに第３の電位から第４の電位に下降する第２のランプ波形が与えられる。そして、複数の第１の切替回路により複数の第１の走査電極が第１のノードに接続されることにより、複数の第１の走査電極に第１のランプ波形が印加される。また、複数の第２の切替回路により複数の第２の走査電極が第２のノードに接続されることにより、複数の第２の走査電極に第２のランプ波形が印加される。
このように、第１のランプ波形および第２のランプ波形を発生するために共通の電位制御回路および保持回路を用いることができるとともに、複数の第１の切替回路および複数の第２の切替回路の構成を共通にすることができる。したがって、駆動装置の回路構成および動作を複雑化することなく、複数の第１の走査電極および複数の第２の走査電極に第１のランプ波形および第２のランプ波形をそれぞれ印加することが可能となる。
（４）プラズマディスプレイパネルの駆動装置は、第１のノードの電位を変化させる電位制御回路と、第１のノードと第２のノードとの間を所定電位差に保持する保持回路とをさらに備え、第３の電位と第１の電位との差は所定電位差であり、第４の電位と第２の電位との差は所定電位差であり、第１の回路は、複数の第１の走査電極をそれぞれ第１のノードおよび第２のノードに選択的に接続する複数の第１の切替回路を含み、第２の回路は、複数の第２の走査電極をそれぞれ第１のノードおよび第２のノードに選択的に接続する複数の第２の切替回路を含み、電位制御回路は、上記少なくとも１つのサブフィールドの初期化期間において第１のノードを第１の電位から第２の電位に下降させ、上記少なくとも１つのサブフィールドの書込み期間における複数の第１の走査電極への走査パルスの印加後で複数の第２の走査電極への走査パルスの印加前に、第１のノードの電位を第５の電位から第６の電位に下降させ、複数の第１の切替回路は、上記少なくとも１つのサブフィールドの初期化期間において複数の第１の走査電極をそれぞれ第１のノードに接続し、上記少なくとも１つのサブフィールドの書込み期間における複数の第１の走査電極への走査パルスの印加後で複数の第２の走査電極への走査パルスの印加前に、複数の第１の走査電極をそれぞれ第１のノードに接続し、複数の第２の切替回路は、上記少なくとも１つのサブフィールドの初期化期間において複数の第２の走査電極をそれぞれ第２のノードに接続し、上記少なくとも１つのサブフィールドの書込み期間における複数の第１の走査電極への走査パルスの印加後で複数の第２の走査電極への走査パルスの印加前に、複数の第２の走査電極をそれぞれ第１のノードに接続してもよい。
この場合、電位制御回路および保持回路により上記少なくとも１つのサブフィールドの初期化期間において、第１のノードに第１の電位から第２の電位に下降する第１のランプ波形が与えられ、第２のノードに第３の電位から第４の電位に下降する第２のランプ波形が与えられる。そして、複数の第１の切替回路により複数の第１の走査電極が第１のノードに接続されることにより、複数の第１の走査電極に第１のランプ波形が印加される。また、複数の第２の切替回路により複数の第２の走査電極が第２のノードに接続されることにより、複数の第２の走査電極に第２のランプ波形が印加される。
また、上記少なくとも１つのサブフィールドの書込み期間における複数の第１の走査電極への走査パルスの印加後で複数の第２の走査電極への走査パルスの印加前に、第１のノードの第５の電位から第６の電位に下降する第３のランプ波形が与えられる。そして、複数の第１の切替回路により複数の第１の走査電極が第１のノードに接続され、複数の第２の切替回路により複数の第２の走査電極が第１のノードに接続されることにより、複数の第１および第２の走査電極に第１のランプ波形が印加される。
このように、第１のランプ波形および第２のランプ波形を発生するために共通の電位制御回路および保持回路を用いることができるとともに、複数の第１の切替回路および複数の第２の切替回路の構成を共通にすることができる。したがって、駆動装置の回路構成および動作を複雑化することなく、複数の第１の走査電極および複数の第２の走査電極に第１のランプ波形および第２のランプ波形をそれぞれ印加することが可能となる。
電位制御回路は、負の電位を受ける第３のノードと第１のノードとの間に接続されたスイッチング素子と、第１のノードに接続されたツェナーダイオードと、ツェナーダイオードに接続された積分回路と、上記少なくとも１つのサブフィールドの書込み期間における複数の第１の走査電極への走査パルスの印加後で複数の第２の走査電極への走査パルスの印加前に、スイッチング素子を一定期間オンさせることにより第１のノードを第５の電位から第６の電位に下降させる制御回路とを含んでもよい。
この場合、スイッチング素子と積分回路との間にツェナーダイオードを接続することにより、第３のランプ波形の開始時に電位を急峻に下降させた後、緩やかに下降させることができる。
（５）複数の第１および第２の走査電極、複数の維持電極ならびに複数のデータ電極の交差部にそれぞれ放電セルを有するプラズマディスプレイパネルを、１フィールド期間が複数のサブフィールドを含むサブフィールド法で駆動する駆動方法であって、複数のサブフィールドのうち少なくとも１つのサブフィールドの初期化期間において初期化放電のために第１の電位から第２の電位に下降する第１のランプ波形を複数の第１の走査電極に印加し、少なくとも１つのサブフィールドの書込み期間において複数の第１の走査電極に順に走査パルスを印加するステップと、少なくとも１つのサブフィールドの初期化期間において第１の電位よりも高い第３の電位から第２の電位よりも高い第４の電位に下降する第２のランプ波形を複数の第２の走査電極に印加し、少なくとも１つのサブフィールドの書込み期間において複数の第１の走査電極への走査パルスの印加後に初期化放電のために第４の電位より低い第５の電位から第６の電位へ下降する第３のランプ波形を複数の第２の走査電極に印加し、その後に複数の第２の走査電極に順に走査パルスを印加するステップとを含むものである。
このプラズマディスプレイパネルの駆動方法によれば、複数のサブフィールドのうち少なくとも１つのサブフィールドの初期化期間において、複数の第１の走査電極に第１の電位から第２の電位に下降する第１のランプ波形が印加される。それにより、第１の走査電極上の放電セルに微弱な初期化放電が発生し、その放電セルの壁電荷の量が減少する。その結果、第１の走査電極上の放電セルにおける壁電荷の量を書込み動作に適した状態にすることができる。
また、複数の第２の走査電極に第３の電位から第４の電位に下降する第２のランプ波形が印加される。ここで、第２のランプ波形の第３の電位は第１のランプ波形の第１の電位より高く、第２のランプ波形の第４の電位は第１のランプ波形の第２の電位より高い。そのため、第２のランプ波形の印加時に第２の走査電極上の放電セルにおける壁電荷の減少が抑制される。それにより、初期化期間の終了時に第２の走査電極上の放電セルにおいて十分な量の壁電荷を残すことができる。
次いで、上記少なくとも１つのサブフィールドの書込み期間において、複数の第１の走査電極に順に走査パルスが印加される。それにより、第１の走査電極上の選択された放電セルにおいて書込み放電を発生させることができる。さらに、複数の第１の走査電極への走査パルスの印加時に、複数の第２の走査電極に順に走査パルスが印加される。それにより、第２の走査電極上の選択された放電セルにおいて書込み放電を発生させることができる。
この場合、上記のように初期化期間終了時に、第２の走査電極上の放電セルには十分な量の電荷が残されている。したがって、第１の走査電極に走査パルスが印加されている間に第２の走査電極上の放電セルの壁電荷が減少しても、第２の走査電極への走査パルスの印加時に第２の走査電極上の放電セルにおける壁電荷の量を書込み動作に適した状態にすることができる。その結果、書込み期間において第２の走査電極上の放電セルに書込み放電の放電不良が発生することを防止することができる。
また、この場合、書込み期間（走査パルスが印加される期間を除く）において第２の走査電極の電位を低くすることにより第２の走査電極上の放電セルの壁電荷が減少しても、第２の走査電極上の放電セルに十分な量の電荷を残すことができる。したがって、書込み期間における第２の走査電極の電位を低くしつつ、書込み放電および維持放電を確実に発生させることができる。その結果、プラズマディスプレイパネルの駆動コストを低減しつつ動作性能を向上させることが可能となる。
さらに、第３のランプ波形の印加により、第２の走査電極上の放電セルに微弱な初期化放電が発生する。それにより、第２の走査電極上の放電セルの壁電荷の量が減少する。その結果、第２の走査電極への走査パルスの印加時に第２の走査電極上の放電セルにおける壁電荷の量が十分に低減されていない場合でも、第２の走査電極上の放電セルの壁電荷の量を書込み動作に適した状態にすることができる。その結果、書込み期間において第２の走査電極上の放電セルに放電不良が発生することを確実に防止することができる。
（６）本発明のさらに他の局面に従うプラズマディスプレイ装置は、複数の第１および第２の走査電極、複数の維持電極ならびに複数のデータ電極の交差部にそれぞれ放電セルを有するプラズマディスプレイパネルと、プラズマディスプレイパネルを１フィールド期間が複数のサブフィールドを含むサブフィールド法で駆動する駆動装置とを備え、駆動装置は、複数のサブフィールドのうち少なくとも１つのサブフィールドの初期化期間において初期化放電のために第１の電位から第２の電位に下降する第１のランプ波形を複数の第１の走査電極に印加し、少なくとも１つのサブフィールドの書込み期間において複数の第１の走査電極に順に走査パルスを印加する第１の回路と、少なくとも１つのサブフィールドの初期化期間において第１の電位よりも高い第３の電位から第２の電位よりも高い第４の電位に下降する第２のランプ波形を複数の第２の走査電極に印加し、少なくとも１つのサブフィールドの書込み期間において複数の第１の走査電極への走査パルスの印加後に複数の第２の走査電極に順に走査パルスを印加する第２の回路とを備え、第２の回路は、少なくとも１つのサブフィールドの書込み期間において複数の第１の走査電極への走査パルスの印加後で複数の第２の走査電極への走査パルスの印加前に、初期化放電のために第４の電位より低い第５の電位から第６の電位へ下降する第３のランプ波形を複数の第２の走査電極に印加するものである。
このプラズマディスプレイ装置によれば、複数のサブフィールドのうち少なくとも１つのサブフィールドの初期化期間において、第１の回路によって複数の第１の走査電極に第１の電位から第２の電位に下降する第１のランプ波形が印加される。それにより、第１の走査電極上の放電セルに微弱な初期化放電が発生し、その放電セルの壁電荷の量が減少する。その結果、第１の走査電極上の放電セルにおける壁電荷の量を書込み動作に適した状態にすることができる。
また、第２の回路によって複数の第２の走査電極に第３の電位から第４の電位に下降する第２のランプ波形が印加される。ここで、第２のランプ波形の第３の電位は第１のランプ波形の第１の電位より高く、第２のランプ波形の第４の電位は第１のランプ波形の第２の電位より高い。そのため、第２のランプ波形の印加時に第２の走査電極上の放電セルにおける壁電荷の減少が抑制される。それにより、初期化期間の終了時に第２の走査電極上の放電セルにおいて十分な量の壁電荷を残すことができる。
次いで、上記少なくとも１つのサブフィールドの書込み期間において、第１の回路によって複数の第１の走査電極に順に走査パルスが印加される。それにより、第１の走査電極上の選択された放電セルにおいて書込み放電を発生させることができる。さらに、複数の第１の走査電極への走査パルスの印加時に、第２の回路によって複数の第２の走査電極に順に走査パルスが印加される。それにより、第２の走査電極上の選択された放電セルにおいて書込み放電を発生させることができる。
この場合、上記のように初期化期間終了時に、第２の走査電極上の放電セルには十分な量の電荷が残されている。したがって、第１の走査電極に走査パルスが印加されている間に第２の走査電極上の放電セルの壁電荷が減少しても、第２の走査電極への走査パルスの印加時に第２の走査電極上の放電セルにおける壁電荷の量を書込み動作に適した状態にすることができる。その結果、書込み期間において第２の走査電極上の放電セルに書込み放電の放電不良が発生することを防止することができる。
また、この場合、書込み期間（走査パルスが印加される期間を除く）において第２の走査電極の電位を低くすることにより第２の走査電極上の放電セルの壁電荷が減少しても、第２の走査電極上の放電セルに十分な量の電荷を残すことができる。したがって、書込み期間における第２の走査電極の電位を低くしつつ、書込み放電および維持放電を確実に発生させることができる。その結果、プラズマディスプレイパネルの駆動コストを低減しつつ動作性能を向上させることが可能となる。
さらに、第３のランプ波形の印加により、第２の走査電極上の放電セルに微弱な初期化放電が発生する。それにより、第２の走査電極上の放電セルの壁電荷の量が減少する。その結果、第２の走査電極への走査パルスの印加時に第２の走査電極上の放電セルにおける壁電荷の量が十分に低減されていない場合でも、第２の走査電極上の放電セルの壁電荷の量を書込み動作に適した状態にすることができる。その結果、書込み期間において第２の走査電極上の放電セルに放電不良が発生することを確実に防止することができる。
本発明によれば、第１の走査電極に走査パルスが印加されている間に第２の走査電極上の放電セルの壁電荷が減少しても、第２の走査電極への走査パルスの印加時に第２の走査電極上の放電セルにおける壁電荷の量を書込み動作に適した状態にすることができる。その結果、書込み期間において第２の走査電極上の放電セルに書込み放電の放電不良が発生することを防止することができる。
また、この場合、書込み期間（走査パルスが印加される期間を除く）において第２の走査電極の電位を低くすることにより第２の走査電極上の放電セルの壁電荷が減少しても、第２の走査電極上の放電セルに十分な量の電荷を残すことができる。したがって、書込み期間における第２の走査電極の電位を低くしつつ、書込み放電および維持放電を確実に発生させることができる。その結果、プラズマディスプレイパネルの駆動コストを低減しつつ動作性能を向上させることが可能となる。
さらに、第３のランプ波形の印加により、第２の走査電極上の放電セルに微弱な初期化放電が発生する。それにより、第２の走査電極上の放電セルの壁電荷の量が減少する。その結果、第２の走査電極への走査パルスの印加時に第２の走査電極上の放電セルにおける壁電荷の量が十分に低減されていない場合でも、第２の走査電極上の放電セルの壁電荷の量を書込み動作に適した状態にすることができる。その結果、書込み期間において第２の走査電極上の放電セルに放電不良が発生することを確実に防止することができる。
図１は第１の実施の形態に係るプラズマディスプレイ装置におけるプラズマディスプレイパネルの一部を示す分解斜視図 図２は第１の実施の形態におけるパネルの電極配列図 図３は本発明の第１の実施の形態に係るプラズマディスプレイ装置の回路ブロック図 図４は図３のプラズマディスプレイ装置のサブフィールド構成における駆動波形図 図５は走査電極駆動回路の構成を示す回路図 図６は走査電極駆動回路のトランジスタに与えられる制御信号の詳細なタイミング図 図７は走査電極駆動回路のトランジスタに与えられる制御信号の詳細なタイミング図 図８は走査電極駆動回路のトランジスタに与えられる制御信号の詳細なタイミング図 図９は第２の実施の形態に係る走査電極駆動回路の構成を示す回路図 図１０は第２の実施の形態に係る走査電極駆動回路のトランジスタに与えられる制御信号の詳細なタイミング図 図１１は第３の実施の形態に係るプラズマディスプレイ装置のサブフィールド構成における駆動波形図
以下、本発明の実施の形態に係るプラズマディスプレイパネルの駆動装置およびそれを備えたプラズマディスプレイ装置について、図面を用いて詳細に説明する。
（１）第１の実施の形態
（１−１）パネルの構成
図１は、本発明の第１の実施の形態に係るプラズマディスプレイ装置におけるプラズマディスプレイパネルの一部を示す分解斜視図である。
プラズマディスプレイパネル（以下、パネルと略記する）１０は、互いに対向配置されたガラス製の前面基板２１および背面基板３１を備える。前面基板２１および背面基板３１の間に放電空間が形成される。前面基板２１上には複数対の走査電極２２および維持電極２３が互いに平行に形成されている。各対の走査電極２２および維持電極２３が表示電極を構成する。走査電極２２および維持電極２３を覆うように誘電体層２４が形成され、誘電体層２４上には保護層２５が形成されている。
背面基板３１上には絶縁体層３３で覆われた複数のデータ電極３２が設けられ、絶縁体層３３上に井桁状の隔壁３４が設けられている。また、絶縁体層３３の表面および隔壁３４の側面に蛍光体層３５が設けられている。そして、複数対の走査電極２２および維持電極２３と複数のデータ電極３２とが垂直に交差するように前面基板２１と背面基板３１とが対向配置され、前面基板２１と背面基板３１との間に放電空間が形成されている。放電空間には、放電ガスとして、例えばネオンとキセノンとの混合ガスが封入されている。なお、パネルの構造は上述したものに限られず、例えばストライプ状の隔壁を備えた構造を用いてもよい。
図２は本発明の第１の実施の形態におけるパネルの電極配列図である。行方向に沿ってｎ本の走査電極ＳＣ１〜ＳＣｎ（図１の走査電極２２）およびｎ本の維持電極ＳＵ１〜ＳＵｎ（図１の維持電極２３）が配列され、列方向に沿ってｍ本のデータ電極Ｄ１〜Ｄｍ（図１のデータ電極３２）が配列されている。ｎは偶数であり、ｍは２以上の自然数である。そして、１対の走査電極ＳＣｉ（ｉ＝１〜ｎ）および維持電極ＳＵｉ（ｉ＝１〜ｎ）と１つのデータ電極Ｄｊ（ｊ＝１〜ｍ）とが交差した部分に放電セルＤＣが形成されている。それにより、放電空間内にｍ×ｎ個の放電セルが形成されている。
（１−２）プラズマディスプレイ装置の構成
図３は本発明の第１の実施の形態に係るプラズマディスプレイ装置の回路ブロック図である。
このプラズマディスプレイ装置は、パネル１０、画像信号処理回路５１、データ電極駆動回路５２、走査電極駆動回路５３、維持電極駆動回路５４、タイミング発生回路５５および電源回路（図示せず）を備える。
画像信号処理回路５１は、画像信号ｓｉｇをパネル１０の画素数に応じた画像データに変換し、各画素の画像データを複数のサブフィールドに対応する複数のビットに分割し、それらをデータ電極駆動回路５２に出力する。
データ電極駆動回路５２は、サブフィールド毎の画像データを各データ電極Ｄ１〜Ｄｍに対応する信号に変換し、その信号に基づいて各データ電極Ｄ１〜Ｄｍを駆動する。
タイミング発生回路５５は、水平同期信号Ｈおよび垂直同期信号Ｖに基づいてタイミング信号を発生し、それらのタイミング信号をそれぞれの駆動回路ブロック（画像信号処理回路５１、データ電極駆動回路５２、走査電極駆動回路５３および維持電極駆動回路５４）へ供給する。
走査電極駆動回路５３は、タイミング信号に基づいて走査電極ＳＣ１〜ＳＣｎに駆動電圧波形（以下、駆動波形と略記する）を印加し、維持電極駆動回路５４はタイミング信号に基づいて維持電極ＳＵ１〜ＳＵｎに駆動波形を印加する。
なお、本実施の形態においては、走査電極駆動回路５３は、初期化期間において走査電極ＳＣ１，ＳＣ３，…，ＳＣｎ−１と走査電極ＳＣ２，ＳＣ４，…，ＳＣｎとに異なる駆動波形を印加する２相駆動動作を選択的に行うことができる。 以下の説明においては、走査電極ＳＣ１，ＳＣ３，…，ＳＣｎ−１を第１の走査電極群と称し、走査電極ＳＣ２，ＳＣ４，…，ＳＣｎを第２の走査電極群と称する。また、維持電極ＳＵ１，ＳＵ３，…，ＳＵｎ−１を第１の維持電極群と称し、維持電極ＳＵ２，ＳＵ４，…，ＳＵｎを第２の維持電極群と称する。さらに、第１の走査電極群および第１の維持電極群により構成される複数の放電セルを第１の放電セル群と称し、第２の走査電極群および第２の維持電極群により構成される複数の放電セルを第２の放電セル群と称する。
（１−３）サブフィールド構成
次に、サブフィールド構成について説明する。サブフィールド法では、１フィールドが時間軸上で複数のサブフィールドに分割され、複数のサブフィールドに輝度重みがそれぞれ設定されている。
例えば、１フィールドが時間軸上で１０個のサブフィールド（以下、第１ＳＦ、第２ＳＦ、・・・、および第１０ＳＦと呼ぶ）に分割され、それらのサブフィールドがそれぞれ１、２、３、６、１１、１８、３０、４４、６０および８１の輝度重みを有する。
ここで、上述したように、本実施の形態においては、初期化期間において走査電極ＳＣ１，ＳＣ３，…，ＳＣｎ−１と走査電極ＳＣ２，ＳＣ４，…，ＳＣｎとに異なる駆動波形が印加される。そこで、以下においては、走査電極ＳＣ１および走査電極ＳＣ２に印加される駆動波形を例に挙げてプラズマディスプレイ装置のサブフィールド構成における駆動波形について説明する。
図４は、図３のプラズマディスプレイ装置のサブフィールド構成における駆動波形図である。
図４には、第１の走査電極群の１本の走査電極ＳＣ１、第２の走査電極群の１本の走査電極ＳＣ２、維持電極ＳＵ１〜ＳＵｎ、およびデータ電極Ｄ１〜Ｄｍの駆動波形が示される。なお、図４には、１フィールドの第１ＳＦの初期化期間から第２ＳＦの維持期間までが示される。
第１ＳＦの初期化期間の前半部では、データ電極Ｄ１〜Ｄｍの電位をＶｄａに保持し、維持電極ＳＵ１〜ＳＵｎを０Ｖ（接地電位）に保持し、走査電極ＳＣ１〜ＳＣｎにランプ波形Ｌ１を印加する。
このランプ波形Ｌ１は、放電開始電圧以下の正の電位Ｖｓｃｎから放電開始電圧を超える正の電位（Ｖｓｕｓ＋Ｖｓｅｔ）に向かって緩やかに上昇する。すると、全ての放電セルにおいて１回目の微弱な初期化放電が起こり、走査電極ＳＣ１〜ＳＣｎ上に負の壁電荷が蓄えられるとともに維持電極ＳＵ１〜ＳＵｎ上およびデータ電極Ｄ１〜Ｄｍ上に正の壁電荷が蓄えられる。ここで、電極を覆う誘電体層または蛍光体層上等に蓄積した壁電荷により生じる電圧を電極上の壁電圧という。
続く初期化期間の後半部では、データ電極Ｄ１〜Ｄｍを接地電位に保持し、維持電極ＳＵ１〜ＳＵｎを正の電位Ｖｅ１に保持し、第１の走査電極群（走査電極ＳＣ１，ＳＣ３，…，ＳＣｎ−１）に正の電位（Ｖｓｕｓ）から負の電位（−Ｖａｄ＋Ｖｓｅｔ２）に向かって緩やかに下降するランプ波形Ｌ２を印加する。すると、第１の放電セル群において２回目の微弱な初期化放電が起こる。これにより、第１の放電セル群において、走査電極ＳＣｉ上の壁電圧および維持電極ＳＵｉの壁電圧が弱められ、データ電極Ｄｋ上の壁電圧も書込み動作に適した値に調整される。
一方、第２の走査電極群（走査電極ＳＣ２，ＳＣ４，…，ＳＣｎ）には、Ｖｓｕｓよりも高い正の電位（Ｖｓｕｓ＋Ｖｓｃｎ）から正の電位（−Ｖａｄ＋Ｖｓｃｎ）に向かって緩やかに下降するランプ波形Ｌ３を印加する。
ここで、初期化期間の後半部において第２の走査電極群に印加されるランプ波形Ｌ３は、第１の走査電極群に印加されるランプ波形Ｌ２よりＶｓｃｎ分高い電位から下降する。それにより、第２の放電セル群においては、２回目の初期化放電の発生が防止される。この場合、第２の放電セル群においては、１回目の初期化放電終了時における壁電荷の状態が保たれる。
第１ＳＦの書込み期間の前半部では、維持電極ＳＵ１〜ＳＵｎを一旦電位Ｖｅ２に保持し、走査電極ＳＣ１〜ＳＣｎを一旦電位（−Ｖａｄ＋Ｖｓｃｎ）に保持する。次に、１行目の走査電極ＳＣ１に負の走査パルスＰａ（＝−Ｖａｄ）を印加するとともに、データ電極Ｄ１〜Ｄｍのうち１行目において発光すべき放電セルのデータ電極Ｄｋ（ｋは１〜ｍのいずれか）に正の書込みパルスＰｄ（＝Ｖｄａ）を印加する。すると、データ電極Ｄｋと走査電極ＳＣ１との交差部の電圧は、外部印加電圧（Ｐｄ−Ｐａ）にデータ電極Ｄｋ上の壁電圧および走査電極ＳＣ１上の壁電圧が加算された値となり、放電開始電圧を超える。それにより、データ電極Ｄｋと走査電極ＳＣ１との間および維持電極ＳＵ１と走査電極ＳＣ１との間で書込み放電が発生する。その結果、その放電セルの走査電極ＳＣ１上に正の壁電荷が蓄積され、維持電極ＳＵ１上に負の壁電荷が蓄積され、データ電極Ｄｋ上にも負の壁電荷が蓄積される。
このようにして、１行目において発光すべき放電セルで書込み放電が発生して各電極上に壁電荷を蓄積させる書込み動作が行われる。一方、書込みパルスＰｄが印加されなかったデータ電極Ｄｈ（ｈ≠ｋ）と走査電極ＳＣ１との交差部の電圧は放電開始電圧を超えないので、書込み放電は発生しない。
以上の書込み動作を、第１の放電セル群において１行目の放電セルからｎ−１行目の放電セルに至るまで順次行う。その後、維持電極ＳＵ１〜ＳＵｎを電位Ｖｅ１に保持し、全ての走査電極ＳＣ１〜ＳＣｎに接地電位から負の電位（−Ｖａｄ＋Ｖｓｅｔ２）に向かって緩やかに下降するランプ波形Ｌ４を印加する。
ここで、第１の走査電極群に走査パルスＰａが印加される期間には、第２の走査電極群には走査パルスＰａが印加されない。この期間において、第２の放電セル群の壁電荷は減少する。しかしながら、上述したように、第２の放電セル群においては初期化期間において２回目の微弱な初期化放電が発生していない。そのため、初期化期間が終了した時点においては、第２の放電セル群には第１の放電セル群より十分多い壁電荷が保持されている。したがって、上記の期間において第２の放電セル群の壁電荷が減少しても、第２の放電セル群にはまだ十分な量の壁電荷が保持されている。
そこで、本実施の形態においては、第２の走査電極群に走査パルスＰａを印加する直前に、走査電極ＳＣ１〜ＳＣｎに接地電位から負の電位（−Ｖａｄ＋Ｖｓｅｔ２）に向かって緩やかに下降するランプ波形Ｌ４を印加する。すると、第２の放電セル群において２回目の微弱な初期化放電が起こる。これにより、第２の放電セル群において、走査電極ＳＣｉ上の壁電圧および維持電極ＳＵｉの壁電圧が弱められ、データ電極Ｄｋ上の壁電圧も書込み動作に適した値に調整される。
すなわち、本実施の形態においては、第１ＳＦの初期化期間において第１の放電セル群に属する全ての放電セルの初期化動作（第１の放電セル群の全セル初期化動作）が行われ、第１ＳＦの初期化期間および書込み期間において第２の放電セル群に属する全ての放電セルの初期化動作（第２の放電セル群の全セル初期化動作）が行われる。
第１ＳＦの書込み期間の後半部（上記ランプ波形Ｌ４の印加後）では、維持電極ＳＵ１〜ＳＵｎを再び電位Ｖｅ２に保持し、走査電極ＳＣ１〜ＳＣｎを一旦電位（−Ｖａｄ＋Ｖｓｃｎ）に保持する。次に、２行目の走査電極ＳＣ２に負の走査パルスＰａを印加するとともに、データ電極Ｄ１〜Ｄｍのうち２行目において発光すべき放電セルのデータ電極Ｄｋに正の書込みパルスＰｄを印加する。すると、データ電極Ｄｋと走査電極ＳＣ２との交差部の電圧は、放電開始電圧を超える。それにより、データ電極Ｄｋと走査電極ＳＣ２との間および維持電極ＳＵ２と走査電極ＳＣ２との間で書込み放電が発生する。その結果、その放電セルの走査電極ＳＣ２上に正の壁電荷が蓄積され、維持電極ＳＵ２上に負の壁電荷が蓄積され、データ電極Ｄｋ上にも負の壁電荷が蓄積される。
このようにして、２行目において発光すべき放電セルで書込み放電が発生して各電極上に壁電荷を蓄積させる書込み動作が行われる。一方、書込みパルスＰｄが印加されなかったデータ電極Ｄｈと走査電極ＳＣ２との交差部の電圧は放電開始電圧を超えないので、書込み放電は発生しない。
以上の書込み動作を、第２の放電セル群において、２行目の放電セルからｎ行目の放電セルに至るまで順次行い、書込み期間が終了する。
続く維持期間では、維持電極ＳＵ１〜ＳＵｎを接地電位に戻し、走査電極ＳＣ１〜ＳＣｎに維持期間の最初の維持パルスＰｓ（＝Ｖｓｕｓ）を印加する。このとき、書込み期間で書込み放電が発生した放電セルにおいては、走査電極ＳＣｉと維持電極ＳＵｉとの間の電圧は、維持パルスＰｓ（＝Ｖｓｕｓ）に走査電極ＳＣｉ上の壁電圧および維持電極ＳＵｉ上の壁電圧が加算された値となり、放電開始電圧を超える。それにより、走査電極ＳＣｉと維持電極ＳＵｉとの間で維持放電が起こり、放電セルが発光する。その結果、走査電極ＳＣｉ上に負の壁電荷が蓄積され、維持電極ＳＵｉ上に正の壁電荷が蓄積され、データ電極Ｄｋ上に正の壁電荷が蓄積される。
書込み期間で書込み放電が発生しなかった放電セルでは維持放電は起こらず、初期化期間の終了時における壁電荷の状態が保持される。続いて、走査電極ＳＣ１〜ＳＣｎを接地電位に戻し、維持電極ＳＵ１〜ＳＵｎに維持パルスＰｓを印加する。すると、維持放電が起こった放電セルでは、維持電極ＳＵｉと走査電極ＳＣｉとの間の電圧が放電開始電圧を超えるので、再び維持電極ＳＵｉと走査電極ＳＣｉとの間で維持放電が起こり、維持電極ＳＵｉ上に負の壁電荷が蓄積され、走査電極ＳＣｉ上に正の壁電荷が蓄積される。
以降同様に、走査電極ＳＣ１〜ＳＣｎと維持電極ＳＵ１〜ＳＵｎとに予め定められた数の維持パルスＰｓを交互に印加することにより、書込み期間において書込み放電が発生した放電セルでは維持放電が継続して行われる。
維持パルスＰｓの印加後、維持電極ＳＵ１〜ＳＵｎおよびデータ電極Ｄ１〜Ｄｍを接地電位に保持した状態で、走査電極ＳＣ１〜ＳＣｎにランプ波形Ｌ５を印加する。このランプ波形Ｌ５は、接地電位から正の電位Ｖｅｒａｓｅに向かって緩やかに上昇する。これにより、維持放電が起こった放電セルにおいて、走査電極ＳＣｉと維持電極ＳＵｉとの間の電圧が放電開始電圧を超え、維持電極ＳＵｉと走査電極ＳＣｉとの間で微弱な消去放電が発生する。
その結果、走査電極ＳＣｉに負の壁電荷が蓄積され、維持電極ＳＵｉに正の壁電荷が蓄積される。このとき、データ電極Ｄｋ上には正の壁電荷が蓄積される。その後、走査電極ＳＣ１〜ＳＣｎを接地電位に戻し、維持期間における維持動作を終了する。
第２ＳＦの初期化期間では、維持電極ＳＵ１〜ＳＵｎを電位Ｖｅ１に保持し、データ電極Ｄ１〜Ｄｍを接地電位に保持し、第１の走査電極群（走査電極ＳＣ１，ＳＣ３，…，ＳＣｎ−１）に接地電位から負の電位（−Ｖａｄ＋Ｖｓｅｔ２）に向かって緩やかに下降するランプ波形Ｌ６を印加する。すると、第１の放電セル群のうち前のサブフィールド（図４では、第１ＳＦ）の維持期間で維持放電が起こった放電セルでは微弱な初期化放電が発生する。それにより、第１の放電セル群のうち前のサブフィールドで維持放電が起こった放電セルにおいて、走査電極ＳＣｉ上の壁電圧および維持電極ＳＵｉの壁電圧が弱められ、データ電極Ｄｋ上の壁電圧も書込み動作に適した値に調整される。
前のサブフィールドで維持放電が起こらなかった放電セルにおいては、放電が発生することはなく、前のサブフィールドの初期化期間の終了時における壁電荷の状態がそのまま保たれる。
一方、第２の走査電極群（走査電極ＳＣ２，ＳＣ４，…，ＳＣｎ）には、電位Ｖｓｃｎを印加した後、電位Ｖｓｃｎから正の電位（−Ｖａｄ＋Ｖｓｃｎ）に向かって緩やかに下降するランプ波形Ｌ７を印加する。このとき、第２の放電セル群においては、前のサブフィールドで維持放電が起こらなかった放電セルのみではなく、維持放電が起こった放電セルにおいても、初期化放電が発生しない。
この場合、第２の放電セル群のうち前のサブフィールドで維持放電が起こった放電セルにおいては、前のサブフィールドの維持期間終了時の壁電荷の状態がそのまま保たれる。したがって、第２の放電セル群のうち前のサブフィールドで維持放電が起こった放電セルに蓄積されている壁電荷の量は、第１の放電セル群の各放電セルに蓄積されている壁電荷の量に比べて十分に多い。
第２ＳＦの書込み期間においては、第１の走査電極群、第２の走査電極群、維持電極ＳＵ１〜ＳＵｎおよびデータ電極Ｄ１〜Ｄｍに対して第１ＳＦの書込み期間と同様の駆動波形を印加する。
この場合、第１ＳＦと同様に、第２ＳＦの書込み期間において第１の走査電極群に走査パルスＰａが印加される期間には、第２の走査電極群には走査パルスＰａが印加されない。この期間において、第２の放電セル群の壁電荷は減少する。しかしながら、上述したように、第２の放電セル群のうち前のサブフィールドで維持放電が起こった放電セルには、第２ＳＦの初期化期間終了時に十分な量の電荷が保持されている。したがって、上記の期間においてそれらの放電セルの壁電荷が減少しても、それらの放電セルにはまだ十分な量の壁電荷が保持されている。
そこで、本実施の形態においては、第２の走査電極群に走査パルスＰａを印加する直前に、走査電極ＳＣ１〜ＳＣｎに接地電位から負の電位（−Ｖａｄ＋Ｖｓｅｔ２）に向かって緩やかに下降するランプ波形Ｌ８を印加する。すると、第２の放電セル群のうち前のサブフィールドで維持放電が起こった放電セルにおいて微弱な初期化放電が起こる。これにより、第２の放電セル群のうち前のサブフィールドで維持放電が起こった放電セルにおいて、走査電極ＳＣｉ上の壁電圧および維持電極ＳＵｉの壁電圧が弱められ、データ電極Ｄｋ上の壁電圧も書込み動作に適した値に調整される。
すなわち、本実施の形態においては、第２ＳＦの初期化期間において、第１の放電セル群に対する選択初期化動作が行われ、第２ＳＦの書込み期間において第２の放電セル群に対する選択初期化動作が行われる。なお、選択初期化動作とは、直前のサブフィールドで維持放電が起こった放電セルで選択的に初期化放電を発生させる動作をいう。
なお、第２ＳＦの維持期間においては、第１ＳＦの維持期間と同様に、走査電極ＳＣ１〜ＳＣｎと維持電極ＳＵ１〜ＳＵｎとに予め定められた数の維持パルスＰｓを交互に印加する。それにより、書込み期間において書込み放電が発生した放電セルで維持放電が行われる。
また、第３ＳＦ以降のサブフィールドでは、第１の走査電極群、第２の走査電極群、維持電極ＳＵ１〜ＳＵｎおよびデータ電極Ｄ１〜Ｄｍに対して第２ＳＦと同様の駆動波形を印加する。
（１−４）走査電極駆動回路５３の構成
図５は走査電極駆動回路５３の構成を示す回路図である。
走査電極駆動回路５３は、第１の駆動回路ＤＲ１、第２の駆動回路ＤＲ２、直流電源２００、回収回路３００、ダイオードＤ１０、ｎチャネル電界効果トランジスタ（以下、トランジスタと略記する）Ｑ３〜Ｑ５，Ｑ７およびＮＰＮバイポーラトランジスタ（以下、トランジスタと略記する）Ｑ６，Ｑ８を含む。
第１の駆動回路ＤＲ１は、複数の走査ＩＣ１００を含む。複数の走査ＩＣ１００は、第１の走査電極群に属する走査電極ＳＣ１，ＳＣ３，…，ＳＣｎ−１にそれぞれ接続される。図５には、走査電極ＳＣ１，ＳＣ３にそれぞれ接続される２つの走査ＩＣ１００が示される。
各走査ＩＣ１００はノードＮ１とノードＮ２との間に接続される。各走査ＩＣ１００は、ｐチャネル電界効果トランジスタ（以下、トランジスタと略記する）Ｑ１およびｎチャネル電界効果トランジスタ（以下、トランジスタと略記する）Ｑ２を含む。走査電極ＳＣ１に接続される走査ＩＣ１００のトランジスタＱ１，Ｑ２のゲートには制御信号Ｓ１，Ｓ２がそれぞれ与えられる。走査電極ＳＣ３に接続される走査ＩＣ１００のトランジスタＱ１，Ｑ２のゲートには制御信号Ｓ１１，Ｓ１２がそれぞれ与えられる。
第２の駆動回路ＤＲ２は、複数の走査ＩＣ１１０を含む。複数の走査ＩＣ１１０は、第２の走査電極群に属する走査電極ＳＣ２，ＳＣ４，…，ＳＣｎにそれぞれ接続される。図５には、走査電極ＳＣ２，ＳＣ４にそれぞれ接続される２つの走査ＩＣ１１０が示される。
各走査ＩＣ１１０はノードＮ１とノードＮ２との間に接続される。各走査ＩＣ１１０は、ｐチャネル電界効果トランジスタ（以下、トランジスタと略記する）Ｑ１０１およびｎチャネル電界効果トランジスタ（以下、トランジスタと略記する）Ｑ１０２を含む。走査電極ＳＣ２に接続される走査ＩＣ１１０のトランジスタＱ１０１，Ｑ１０２のゲートには制御信号Ｓ１０１，Ｓ１０２がそれぞれ与えられる。走査電極ＳＣ４に接続される走査ＩＣ１１０のトランジスタＱ１０１，Ｑ１０２のゲートには制御信号Ｓ１１１，Ｓ１１２がそれぞれ与えられる。
回収回路３００は、ｎチャネル電界効果トランジスタ（以下、トランジスタと略記する）ＱＡ，ＱＢ、回収コイルＬＡ，ＬＢ、回収コンデンサＣＲおよびダイオードＤＡ，ＤＢを含む。
電圧Ｖｓｃｎを受ける電源端子Ｖ１０は、ダイオードＤ１０を介してノードＮ３に接続される。直流電源２００は、ノードＮ１とノードＮ３との間に接続される。この直流電源２００は、電解コンデンサからなり、電圧Ｖｓｃｎを保持するフローティング電源として働く。ノードＮ２とノードＮ３との間には、保護抵抗Ｒ１が接続される。以下、ノードＮ１の電位をＶＦＧＮＤとし、ノードＮ３の電位をＶｓｃｎＦとする。ノードＮ３の電位ＶｓｃｎＦは、ノードＮ１の電位ＶＦＧＮＤに電圧Ｖｓｃｎを加算した値を有する。すなわち、ＶｓｃｎＦ＝ＶＦＧＮＤ＋Ｖｓｃｎとなる。
トランジスタＱ３は、電圧（Ｖｓｅｔ＋（Ｖｓｕｓ−Ｖｓｃｎ））を受ける電源端子Ｖ１１とノードＮ４との間に接続され、ゲートには制御信号Ｓ３が与えられる。トランジスタＱ４は、ノードＮ１とノードＮ４との間に接続され、ゲートには制御信号Ｓ４が与えられる。トランジスタＱ５は、ノードＮ１と負の電圧（−Ｖａｄ）を受ける電源端子Ｖ１２との間に接続され、ゲートには制御信号Ｓ５が与えられる。制御信号Ｓ４は制御信号Ｓ５の反転信号である。
また、トランジスタＱ３，Ｑ５にはゲート抵抗ＲＧおよびコンデンサＣＧが接続される。なお、トランジスタＱ６にもゲート抵抗およびコンデンサが接続されるが、図示は省略する。
トランジスタＱ６，Ｑ７は、電圧Ｖｓｕｓを受ける電源端子Ｖ１３とノードＮ４との間に接続される。トランジスタＱ６のベースには制御信号Ｓ６が与えられ、トランジスタＱ７のゲートには制御信号Ｓ７が与えられる。トランジスタＱ８は、ノードＮ４と接地端子との間に接続され、ベースには制御信号Ｓ８が与えられる。
ノードＮ４とノードＮ５との間には、回収コイルＬＡ、ダイオードＤＡおよびトランジスタＱＡが直列に接続されるとともに、回収コイルＬＢ、ダイオードＤＢおよびトランジスタＱＢが直列に接続される。回収コンデンサＣＲはノードＮ５と接地端子との間に接続される。
（１−５）走査電極駆動回路５３の動作
図６〜図８は、走査電極駆動回路５３のトランジスタＱ１〜Ｑ８に与えられる制御信号の詳細なタイミング図である。なお、図６は図４の第１ＳＦの初期化期間におけるタイミング図であり、図７は図４の第１ＳＦの書込み期間におけるタイミング図であり、図８は図４の第２ＳＦの初期化期間におけるタイミング図である。
図６〜図８の最上段には、実線で走査電極ＳＣ１の電位の変化が示され、一点鎖線で走査電極ＳＣ２の電位の変化が示される。なお、図６〜図８には、回収回路３００に与えられる制御信号ＳＡ，ＳＢは図示されていない。
図６の第１ＳＦの初期化期間の開始時点ｔ０では、制御信号Ｓ１，Ｓ２，Ｓ１０１，Ｓ１０２，Ｓ４，Ｓ７，Ｓ８がハイレベルにあり、制御信号Ｓ３，Ｓ５，Ｓ６がローレベルにある。それにより、トランジスタＱ１，Ｑ１０１，Ｑ３，Ｑ５，Ｑ６がオフし、トランジスタＱ２，Ｑ１０２，Ｑ４，Ｑ７，Ｑ８がオンしている。したがって、ノードＮ１は接地電位（０Ｖ）となっており、ノードＮ３の電位ＶｓｃｎＦはＶｓｃｎとなっている。また、トランジスタＱ２，Ｑ１０２がオンしているので、走査電極ＳＣ１，ＳＣ２の電位は接地電位となっている。
時点ｔ１で、制御信号Ｓ１，Ｓ２，Ｓ１０１，Ｓ１０２がローレベルになる。それにより、トランジスタＱ１，Ｑ１０１がオンし、トランジスタＱ２，Ｑ１０２がオフする。したがって、走査電極ＳＣ１，ＳＣ２の電位がＶｓｃｎに立ち上がる。
時点ｔ２で、制御信号Ｓ７，Ｓ８がローレベルになり、トランジスタＱ７，Ｑ８がオフする。それにより、トランジスタＱ３に接続されたゲート抵抗ＲＧおよびコンデンサＣＧにより構成されるＲＣ積分回路により、ノードＮ１の電位ＶＦＧＮＤが（Ｖｓｅｔ＋（Ｖｓｕｓ−Ｖｓｃｎ））まで緩やかに上昇する。また、ノードＮ３の電位ＶｓｃｎＦが（Ｖｓｕｓ＋Ｖｓｅｔ）まで緩やかに上昇する。このとき、トランジスタＱ１，Ｑ１０１がオンしているので、走査電極ＳＣ１，ＳＣ２の電位が（Ｖｓｕｓ＋Ｖｓｅｔ）まで緩やかに上昇する。
時点ｔ３で、制御信号Ｓ３がローレベルになり、制御信号Ｓ６，Ｓ７がハイレベルになる。それにより、トランジスタＱ３がオフし、トランジスタＱ６，Ｑ７がオンする。その結果、ノードＮ１の電位ＶＦＧＮＤがＶｓｕｓまで低下し、ノードＮ３の電位ＶｓｃｎＦが（Ｖｓｃｎ＋Ｖｓｕｓ）まで低下する。このとき、トランジスタＱ１，Ｑ１０１がオンしているので、走査電極ＳＣ１，ＳＣ２の電位が（Ｖｓｃｎ＋Ｖｓｕｓ）まで低下する。
時点ｔ４で、制御信号Ｓ１，Ｓ２がハイレベルになる。それにより、トランジスタＱ１がオフし、トランジスタＱ２がオンする。このとき、ノードＮ１の電位ＶＦＧＮＤの電位はＶｓｕｓとなっているので、走査電極ＳＣ１の電位がＶｓｕｓまで低下する。一方、トランジスタＱ１０１はオンの状態で維持され、トランジスタＱ１０２はオフの状態で維持されるので、走査電極ＳＣ２の電位は（Ｖｓｃｎ＋Ｖｓｕｓ）で維持される。
時点ｔ５で、制御信号Ｓ４，Ｓ６，Ｓ７がローレベルになり、制御信号Ｓ５，Ｓ８がハイレベルになる。それにより、トランジスタＱ４，Ｑ６，Ｑ７がオフし、トランジスタＱ５，Ｑ８がオンする。その結果、トランジスタＱ５に接続されたゲート抵抗ＲＧおよびコンデンサＣＧにより構成されるＲＣ積分回路により、ノードＮ１の電位ＶＦＧＮＤが（−Ｖａｄ）に向かって緩やかに低下する。また、ノードＮ３の電位ＶｓｃｎＦの電位が（−Ｖａｄ＋Ｖｓｃｎ）に向かって緩やかに低下する。このとき、トランジスタＱ２，Ｑ１０１がオンしているので、走査電極ＳＣ１の電位が（−Ｖａｄ）に向かって緩やかに低下し、走査電極ＳＣ２の電位が（−Ｖａｄ＋Ｖｓｃｎ）に向かって緩やかに低下する。
時点ｔ６で、制御信号Ｓ１，Ｓ２がローレベルになる。それにより、トランジスタＱ１がオンし、トランジスタＱ２がオフする。その結果、走査電極ＳＣ１の電位が（−Ｖａｄ＋Ｖｓｃｎ）まで上昇する。このとき、トランジスタＱ１０１はオンの状態で維持されるので、走査電極ＳＣ２の電位は（−Ｖａｄ＋Ｖｓｃｎ）まで低下する。
図７の第１ＳＦの書込み期間の時点ｔ８で、制御信号Ｓ１，Ｓ２がハイレベルになる。それにより、トランジスタＱ１がオフし、トランジスタＱ２がオンする。このとき、ノードＮ１の電位ＶＦＧＮＤは（−Ｖａｄ）になっているので、走査電極ＳＣ１の電位が（−Ｖａｄ）まで低下する。一方、トランジスタＱ１０１はオンの状態で維持され、トランジスタＱ１０２はオフの状態で維持されるので、走査電極ＳＣ２の電位は（−Ｖａｄ＋Ｖｓｃｎ）で維持される。
時点ｔ９で、制御信号Ｓ１，Ｓ２がローレベルになる。それにより、トランジスタＱ１がオンし、トランジスタＱ２がオフする。このとき、ノードＮ３の電位ＶｓｃｎＦは（−Ｖａｄ＋Ｖｓｃｎ）になっているので、走査電極ＳＣ１の電位が（−Ｖａｄ＋Ｖｓｃｎ）まで上昇する。トランジスタＱ１０１はオンの状態で維持され、トランジスタＱ１０２はオフの状態で維持されるので、走査電極ＳＣ２の電位は（−Ｖａｄ＋Ｖｓｃｎ）で維持される。
時点ｔ１０で制御信号Ｓ４がハイベルになり、制御信号Ｓ５がローレベルになる。それにより、トランジスタＱ４がオンし、トランジスタＱ５がオフする。その結果、ノードＮ１の電位ＶＦＧＮＤが接地電位まで上昇し、ノードＮ３の電位ＶｓｃｎＦがＶｓｃｎまで上昇する。また、制御信号Ｓ１，Ｓ２，Ｓ１０２，Ｓ１０１がハイレベルになる。それにより、トランジスタＱ１，Ｑ１０１がオフし、トランジスタＱ２，Ｑ１０２がオンする。したがって、走査電極ＳＣ１，ＳＣ２の電位が接地電位まで低下する。
時点ｔ１１で制御信号Ｓ４がローレベルになり、制御信号Ｓ５がハイレベルになる。それにより、トランジスタＱ４がオフし、トランジスタＱ５がオンする。その結果、トランジスタＱ５に接続されたゲート抵抗ＲＧおよびコンデンサＣＧにより構成されるＲＣ積分回路により、ノードＮ１の電位ＶＦＧＮＤが（−Ｖａｄ）に向かって緩やかに低下する。また、ノードＮ３の電位ＶｓｃｎＦの電位が（−Ｖａｄ＋Ｖｓｃｎ）に向かって緩やかに低下する。このとき、トランジスタＱ２，Ｑ１０２がオンしているので、走査電極ＳＣ１，ＳＣ２の電位が（−Ｖａｄ）に向かって緩やかに低下する。
時点ｔ１２で制御信号Ｓ１，Ｓ２，Ｓ１０１，Ｓ１０２がローレベルになる。それにより、トランジスタＱ１，Ｑ１０１がオンし、トランジスタＱ２，Ｑ１０２がオフする。このとき、ノードＮ３の電位ＶｓｃｎＦは（−Ｖａｄ＋Ｖｓｃｎ）になっているので、走査電極ＳＣ１，ＳＣ２の電位が（−Ｖａｄ＋Ｖｓｃｎ）まで上昇する。
時点ｔ１３で制御信号Ｓ１０１，Ｓ１０２がハイレベルになる。それにより、トランジスタＱ１０１がオフし、トランジスタＱ１０２がオンする。このとき、ノードＮ１の電位ＶＦＧＮＤは（−Ｖａｄ）になっているので、走査電極ＳＣ２の電位が（−Ｖａｄ）まで低下する。トランジスタＱ１，Ｑ２の状態は維持されるので、走査電極ＳＣ１の電位は（−Ｖａｄ＋Ｖｓｃｎ）に維持される。
時点ｔ１４で制御信号Ｓ１０１，Ｓ１０２がローレベルになる。それにより、トランジスタＱ１０１がオンし、トランジスタＱ１０２がオフする。このとき、ノードＮ３の電位ＶｓｃｎＦは（−Ｖａｄ＋Ｖｓｃｎ）になっているので、走査電極ＳＣ２の電位が（−Ｖａｄ＋Ｖｓｃｎ）まで上昇する。トランジスタＱ１，Ｑ２の状態は維持されるので、走査電極ＳＣ１の電位は（−Ｖａｄ＋Ｖｓｃｎ）に維持される。
図８の第２ＳＦの初期化期間開始時点ｔ１５では、制御信号Ｓ３，Ｓ５，Ｓ６がローレベルにあり、制御信号Ｓ１，Ｓ２，Ｓ１０１，Ｓ１０２，Ｓ４，Ｓ７，Ｓ８がハイレベルにある。それにより、トランジスタＱ１，Ｑ１０１，Ｑ３，Ｑ５，Ｑ６がオフし、トランジスタＱ２，Ｑ１０２，Ｑ４，Ｑ７，Ｑ８がオンしている。したがって、ノードＮ１の電位ＶＦＧＮＤは接地電位となっており、ノードＮ３の電位ＶｓｃｎＦはＶｓｃｎとなっている。また、トランジスタＱ２，Ｑ１０２がオンしているので、走査電極ＳＣ１，ＳＣ２の電位は接地電位となっている。
時点ｔ１６で制御信号Ｓ１０１，Ｓ１０２がローレベルになる。それにより、トランジスタＱ１０１がオンし、トランジスタＱ１０２がオフする。このとき、ノードＮ３の電位ＶｓｃｎＦはＶｓｃｎになっているので、走査電極ＳＣ２の電位がＶｓｃｎまで上昇する。トランジスタＱ１，Ｑ２の状態は維持されるので、走査電極ＳＣ１の電位は接地電位に維持される。
時点ｔ１７で制御信号Ｓ４，Ｓ７がローレベルになり、制御信号Ｓ５がハイレベルになる。それにより、トランジスタＱ４，Ｑ７がオフになり、トランジスタＱ５がオンになる。その結果、トランジスタＱ５に接続されたゲート抵抗ＲＧおよびコンデンサＣＧにより構成されるＲＣ積分回路により、ノードＮ１の電位ＶＦＧＮＤが（−Ｖａｄ）に向かって緩やかに低下する。また、ノードＮ３の電位ＶｓｃｎＦが（−Ｖａｄ＋Ｖｓｃｎ）に向かって緩やかに低下する。このとき、トランジスタＱ２，Ｑ１０１がオンになっているので、走査電極ＳＣ１の電位は（−Ｖａｄ）に向かって緩やかに低下し、走査電極ＳＣ２の電位は（−Ｖａｄ＋Ｖｓｃｎ）に向かって緩やかに低下する。
時点ｔ１８で制御信号Ｓ１，Ｓ２がローレベルになる。それにより、トランジスタＱ１がオンし、トランジスタＱ２がオフする。その結果、走査電極ＳＣ１の電位が（−Ｖａｄ＋Ｖｓｃｎ）まで上昇する。このとき、トランジスタＱ１０１はオンの状態で維持されるので、走査電極ＳＣ２の電位は（−Ｖａｄ＋Ｖｓｃｎ）まで低下する。
（１−６）第１の実施の形態の効果
以上のように、本実施の形態では、第１ＳＦの初期化期間において第２の放電セル群の各放電セルに初期化のための２回目の微弱放電を発生させていない。そのため、第１ＳＦの書込み期間の開始時点において、第２の放電セル群の各放電セルに十分な量の電荷を蓄積することができる。
この場合、第２の放電セル群の各放電セルに走査パルスＰａが印加されるまでに、各放電セルに蓄積されている壁電荷が減少したとしても、第２の放電セル群において壁電荷の減少による放電不良が発生することを防止することができる。
また、第２ＳＦの初期化期間において、第２の放電セル群の各放電セルに初期化のための微弱放電を発生させていない。そのため、第２ＳＦの書込み期間の開始時点において、第２の放電セル群の各放電セルに十分な量の電荷を蓄積することができる。それにより、上記の場合と同様に、第２の放電セル群において壁電荷の減少による放電不良が発生することを防止することができる。
また、本実施の形態では、書込み期間において第１の放電セル群に対する走査パルスＰａの印加が終了した後に、第２の放電セル群の所定の放電セルにおいて微弱放電を発生させている。それにより、第２の放電セル群の各放電セルに走査パルスＰａが印加される直前に、第２の放電セル群の各放電セルを書込み動作に適した状態にすることができる。その結果、第２の放電セル群の各放電セルにおいて壁電荷の減少による放電不良が発生することを確実に防止することができる。
また、書込み期間（走査パルスＰａが印加される期間を除く）において走査電極ＳＣ２，ＳＣ４，…，ＳＣｎ（第２の放電セル群）の電位（−Ｖａｄ＋Ｖｓｃｎ）を低くすることにより第２の放電セル群の各放電セルの壁電荷が減少しても、各放電セルに十分な量の電荷を残すことができる。したがって、書込み期間における走査電極ＳＣ２，ＳＣ４，…，ＳＣｎの電位を低くすることができるので、電源端子Ｖ１０が受ける電圧Ｖｓｃｎを低減することができる。それにより、パネル１０の駆動コストを低減することができるとともに、パネル１０の動作性能を向上させることができる。
また、本実施の形態においては、直流電源２００によりノードＮ１とノードＮ３との間の電位差が一定に保持されている。さらに、トランジスタＱ１，Ｑ２により走査電極ＳＣ１，ＳＣ３，…，ＳＣｎ−１がノードＮ１またはノードＮ２に選択的に接続され、トランジスタＱ１０１，Ｑ１０２により走査電極ＳＣ２，ＳＣ４，…，ＳＣｎがノードＮ１またはノードＮ２に選択的に接続される。それにより、走査電極ＳＣ１，ＳＣ３，…，ＳＣｎ−１および走査電極ＳＣ２，ＳＣ４，…，ＳＣｎに共通または異なる駆動波形が印加される。このように、走査電極駆動回路５３の構成および動作を複雑化することなく、走査電極ＳＣ１，ＳＣ３，…，ＳＣｎ−１および走査電極ＳＣ２，ＳＣ４，…，ＳＣｎに共通または異なる駆動波形を容易に印加することができる。それにより、走査電極駆動回路５３の製造コストを低減することができる。
（２）第２の実施の形態
図９は、第２の実施の形態に係る走査電極駆動回路５３の構成を示す回路図である。図９に示す走査電極駆動回路５３が図５の走査電極駆動回路５３と異なるのは以下の点である。
図９に示すように、本実施の形態においては、トランジスタＱ５のゲートとノードＮ１との間に、ツェナーダイオードＺＤが接続されている。
図１０は、第１ＳＦの書込み期間において本実施の形態に係る走査電極駆動回路５３のトランジスタＱ１〜Ｑ８に与えられる制御信号の詳細なタイミング図である。図１０の最上段には、実線で走査電極ＳＣ１の電位の変化が示され、一点鎖線で走査電極ＳＣ２の電位の変化が示される。なお、図１０においては、図７の時点ｔ１０から時点ｔ１４に対応する期間のタイミング図が示されている。
図１０のタイミング図が図７のタイミング図と異なるのは以下の点である。図１０に示すように、本実施の形態においては、時点ｔ１１において制御信号Ｓ５がハイレベルになりトランジスタＱ５がオンされたときに、走査電極ＳＣ１，ＳＣ２が接地電位からツェナー電圧Ｖｚｄ分立ち下がる。その後、走査電極ＳＣ１，ＳＣ２の電位は、（−Ｖｚｄ）から（−Ｖａｄ）に向かって緩やかに低下する。
この場合、走査電極ＳＣ１，ＳＣ２の電位は、時点ｔ１２よりも早い時点ｔ１２ａにおいて（−Ｖａｄ）に到達する。したがって、本実施の形態によれば、図７に示す第１の実施の形態に比べて、走査電極ＳＣ１，ＳＣ２にランプ波形を印加するために要する時間を短縮することができる。それにより、維持パルスＰｓを印加するための時間を十分に確保することができる。その結果、パネル１０の輝度を十分に向上させることができる。
なお、ツェナー電圧Ｖｚｄは、電圧Ｖａｄ以下の電圧に設定されることが好ましい。この場合、第２の放電セル群の各放電セルにおいて、データ電極Ｄｋと走査電極ＳＣ２との交差部の電圧が放電開始電圧を超えることを防止することができる。それにより、第２の放電セルの初期化に要する時間を短縮しつつ、第２の放電セル群の初期化を確実に行うことができる。
また、ツェナー電圧Ｖｚｄは、パネル１０の特性に応じて最適に設定されることがより好ましい。それにより、維持期間を最大限に確保することができ、維持パルスＰｓを最大限に印加することが可能となる。
なお、上記では、ツェナーダイオードＺＤを設けた場合の効果をランプ波形Ｌ４（図４）の印加時を例に挙げて説明したが、第２ＳＦ以降の書込み期間において走査電極ＳＣ１〜ＳＣｎにランプ波形Ｌ８を印加するときにも同様の効果がある。
（３）第３の実施の形態
第３の実施の形態に係るプラズマディスプレイ装置においては、走査電極駆動回路５３は、第１の走査電極群（走査電極ＳＣ１，ＳＣ４，…，ＳＣｎ−２）、第２の走査電極群（走査電極ＳＣ２，ＳＣ５，…，ＳＣｎ−１）、および第３の走査電極群（走査電極ＳＣ３，ＳＣ６，…，ＳＣｎ）に初期化放電のために異なる駆動波形を印加する３相駆動動作を行うことができる。ここで、ｎは３の倍数である。なお、走査電極ＳＣ３，ＳＣ６，…，ＳＣｎには、走査IＣ１００または走査ＩＣ１１０と同様の走査ＩＣが接続される。
図１１は、第３の実施の形態に係るプラズマディスプレイ装置のサブフィールド構成における駆動波形図である。なお、図１１には、第１の走査電極群の１本の走査電極ＳＣ１、第２の走査電極群の１本の走査電極ＳＣ２、第３の走査電極群の１本の走査電極ＳＣ３、維持電極ＳＵ１〜ＳＵｎおよびデータ電極Ｄ１〜Ｄｍの駆動波形が示される。また、図１１には、１フィールドの第１ＳＦの初期化期間から第２ＳＦの維持期間までが示される。また、図１１に示すランプ波形Ｌ１〜Ｌ８は、図４のランプ波形Ｌ１〜Ｌ８と同様である。
なお、以下の説明においては、第１の走査電極群上の放電セルを第１の放電セル群と称し、第２の走査電極群上の放電セルを第２の放電セル群と称し、第３の走査電極群上の放電セルを第３の放電セル群と称する。
第１ＳＦの初期化期間においては、ランプ波形Ｌ１，Ｌ２を第１の走査電極群に印加する。それにより、第１の放電セル群の各放電セルにおいて微弱な初期化放電が２回発生する。その結果、第１の放電セル群の各放電セルの壁電荷の量が書込み動作に適した状態に調整される。
一方、第２および第３の走査電極群には、ランプ波形Ｌ１，Ｌ３を印加する。この場合、第２および第３の放電セル群の各放電セルにおいては、２回目の微弱な初期化放電が発生しない。したがって、第２および第３の放電セル群の各放電セルにおいては、十分な量の壁電荷を保持することができる。
書込み期間においては、第１の走査電極群の走査電極ＳＣ１，ＳＣ４，…，ＳＣｎ−２に順に走査パルスＰａを印加する。それにより、第１の放電セル群の選択された放電セルにおいて書込み放電が発生する。
第１の走査電極群への走査パルスＰａの印加後、ランプ波形Ｌ４を第１および第２の走査電極群に印加する。それにより、第２の放電セル群の各放電セルにおいて２回目の微弱な初期化放電が発生する。その結果、第２の放電セル群の各放電セルの壁電荷の量が書込み動作に適した状態に調整される。
一方、第３の走査電極群には、電位Ｖｓｃｎを印加した後、図４のランプ波形Ｌ７と同様のランプ波形Ｌ９を印加する。この場合、第３の放電セル群の各放電セルにおいては、２回目の微弱な初期化放電が発生しない。したがって、第３の放電セル群の各放電セルにおいては、十分な量の壁電荷を保持することができる。
第１および第２の走査電極群へのランプ波形Ｌ４の印加後、第２の走査電極群の走査電極ＳＣ２，ＳＣ５，…，ＳＣｎ−１に順に走査パルスＰａを印加する。それにより、第２の放電セル群の選択された放電セルにおいて書込み放電が発生する。
第２の走査電極群への走査パルスＰａの印加後、ランプ波形Ｌ４と同様のランプ波形Ｌ１０を走査電極ＳＣ１〜ＳＣｎに印加する。それにより、第３の放電セル群の各放電セルにおいて２回目の微弱な初期化放電が発生する。その結果、第３の放電セル群の各放電セルの壁電荷の量が書込み動作に適した状態に調整される。
その後、第３の放電セル群の走査電極ＳＣ３，ＳＣ６，…，ＳＣｎに順に走査パルスＰａを印加する。それにより、第３の放電セル群の選択された放電セルにおいて書込み放電が発生する。
また、第２ＳＦの初期化期間においては、ランプ波形Ｌ６を第１の走査電極群に印加する。それにより、第１の放電セル群のうち前のサブフィールド（図１１では第１ＳＦ）の維持期間で維持放電が起こった放電セルにおいて微弱な初期化放電が発生する。その結果、第１の放電セル群の各放電セルの壁電荷の量が書込み動作に適した状態に調整される。
一方、第２および第３の走査電極群には、電位Ｖｓｃｎを印加した後、ランプ波形Ｌ７を印加する。この場合、第２および第３の放電セル群の各放電セルにおいては、微弱な初期化放電が発生しない。したがって、第２および第３の放電セル群の各放電セルにおいては、十分な量の壁電荷を保持することができる。
書込み期間においては、第１の走査電極群の走査電極ＳＣ１，ＳＣ４，…，ＳＣｎ−２に順に走査パルスＰａを印加する。それにより、第１の放電セル群の選択された放電セルにおいて書込み放電が発生する。
第１の走査電極群への走査パルスＰａの印加後、ランプ波形Ｌ８を第１および第２の走査電極群に印加する。それにより、第２の放電セル群の各放電セルにおいて微弱な初期化放電が発生する。その結果、第２の放電セル群の各放電セルの壁電荷の量が書込み動作に適した状態に調整される。
一方、第３の走査電極群には、電位Ｖｓｃｎを印加した後、ランプ波形Ｌ７と同様のランプ波形Ｌ１１を印加する。この場合、第３の放電セル群の各放電セルにおいては、微弱な初期化放電が発生しない。したがって、第３の放電セル群の各放電セルにおいては、十分な量の壁電荷を保持することができる。
第１および第２の走査電極群へのランプ波形Ｌ８の印加後、第２の走査電極群の走査電極ＳＣ２，ＳＣ５，…，ＳＣｎ−１に順に走査パルスＰａを印加する。それにより、第２の放電セル群の選択された放電セルにおいて書込み放電が発生する。
第２の走査電極群への走査パルスＰａの印加後、ランプ波形Ｌ８と同様のランプ波形Ｌ１２を走査電極ＳＣ１〜ＳＣｎに印加する。それにより、第３の放電セル群の各放電セルにおいて微弱な初期化放電が発生する。その結果、第３の放電セル群の各放電セルの壁電荷の量が書込み動作に適した状態に調整される。
その後、第３の放電セル群の走査電極ＳＣ３，ＳＣ６，…，ＳＣｎに順に走査パルスＰａを印加する。それにより、第３の放電セル群の選択された放電セルにおいて書込み放電が発生する。
以上のように、本実施の形態では、第１ＳＦの初期化期間において第２の放電セル群の各放電セルに初期化のための２回目の微弱放電を発生させていない。そのため、第１ＳＦの書込み期間の開始時点において、第２の放電セル群の各放電セルに十分な量の電荷を蓄積することができる。
この場合、第２の放電セル群の各放電セルに走査パルスＰａが印加されるまでに、各放電セルに蓄積されている壁電荷が減少したとしても、第２の放電セル群において壁電荷の減少による放電不良が発生することを防止することができる。
また、第１ＳＦの書込み期間において、第１および第２の放電セル群への走査パルスＰａの印加が終了するまで、第３の放電セル群の各放電セルに初期化のための２回目の微弱放電を発生させていない。
この場合、第３の放電セル群の各放電セルに走査パルスＰａが印加されるまでに、各放電セルに蓄積されている壁電荷が減少したとしても、第３の放電セル群において壁電荷の減少による放電不良が発生することを防止することができる。
また、第２ＳＦの初期化期間において、第２の放電セル群の各放電セルに初期化のための微弱放電を発生させていない。そのため、第２ＳＦの書込み期間の開始時点において、第２の放電セル群の各放電セルに十分な量の電荷を蓄積することができる。それにより、第２の放電セル群において壁電荷の減少による放電不良が発生することを防止することができる。
また、第２ＳＦの書込み期間において、第１および第２の放電セル群への走査パルスＰａの印加が終了するまで、第３の放電セル群の各放電セルに初期化のための微弱放電を発生させていない。それにより、第３の放電セル群において壁電荷の減少による放電不良が発生することを防止することができる。
以上の結果、各放電セルにおいて放電不良が発生することを確実に防止することができる。
（４）他の実施の形態
上記実施の形態においては、走査電極駆動回路５３において、スイッチング素子としてｎチャネルＦＥＴおよびｐチャネルＦＥＴが用いられているが、スイッチング素子はこれらに限られない。
例えば、上記各回路において、ｎチャネルＦＥＴに代えてｐチャネルＦＥＴまたはＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）等を用いてもよいし、ｐチャネルＦＥＴに代えて、ｎチャネルＦＥＴまたはＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）等を用いてもよい。
また、上記実施の形態においては、第１ＳＦにおいて全セル初期化動作を行っているが、第１ＳＦにおいて選択初期化動作を行い、第２ＳＦ以降のいずれかのＳＦにおいて全セル初期化動作を行ってもよい。
また、上記実施の形態においては、全てのサブフィールドにおいて２相駆動動作または３相駆動動作が行われているが、１または複数のサブフィールドにおいて２相駆動動作または３相駆動動作が行われなくてもよい。例えば、第１ＳＦにおいて２相駆動動作または３相駆動動作が行なわれなくてもよく、第２ＳＦ以降のいずれかのサブフィールドにおいて２相駆動動作または３相駆動動作が行なわれなくてもよい。
なお、２相駆動動作または３相駆動動作が行われないサブフィールドにおいては、初期化放電のために走査電極ＳＣ１〜ＳＣｎに対して同じ駆動波形が印加される１相駆動動作が行われる。詳細には、例えば、図４において初期化期間に走査電極ＳＣ１に印加されている駆動波形が走査電極ＳＣ１〜ＳＣｎに印加される。
また、上記第１および第２の実施の形態においては、走査電極ＳＣ１，ＳＣ３，…，ＳＣｎ−１を第１の走査電極群とし、走査電極ＳＣ２，ＳＣ４，…，ＳＣｎを第２の走査電極群としたが、走査電極ＳＣ１〜ＳＣｎ／２を第１の走査電極群とし、走査電極ＳＣｎ／２＋１〜ＳＣｎを第２の走査電極群としてもよい。なお、この場合、維持電極ＳＵ１〜ＳＵｎ／２が第１の維持電極群となり、維持電極ＳＵｎ／２＋１〜ＳＵｎが第２の維持電極群となる。
また、上記第３の実施の形態においては、走査電極ＳＣ１，ＳＣ４，…，ＳＣｎ−２を第１の走査電極群とし、走査電極ＳＣ２，ＳＣ５，…，ＳＣｎ−１を第２の走査電極群とし、走査電極ＳＣ３，ＳＣ６，…，ＳＣｎを第３の走査電極群としたが、走査電極ＳＣ１〜ＳＣｎ／３を第１の走査電極群とし、走査電極ＳＣｎ／３＋１〜ＳＣ２ｎ／３を第２の走査電極群とし、走査電極ＳＣ２ｎ／３＋１〜ＳＣｎを第３の走査電極群としてもよい。
また、上記実施の形態においては、走査電極ＳＣ１〜ＳＣｎを第１および第２の走査電極群または第１〜第３の走査電極群に分割し、パネル１０の全ての放電セルを第１および第２の放電セル群または第１〜第３の放電セル群に分割しているが、走査電極ＳＣ１〜ＳＣｎを４つ以上の走査電極群に分割し、パネル１０の全ての放電セルを４つ以上の放電セル群に分割してもよい。
また、上記第１および第２の実施の形態においては、第１の走査電極群（走査電極ＳＣ１，ＳＣ３，…，ＳＣｎ−１）にランプ波形Ｌ４，Ｌ８（図４）を印加しているが、第１の走査電極群にはランプ波形Ｌ４，Ｌ８を印加しなくてもよい。
また、上記第３の実施の形態においては、第１の走査電極群（走査電極ＳＣ１，ＳＣ４，…，ＳＣｎ−２）にランプ波形Ｌ４，Ｌ８，Ｌ１０，Ｌ１２（図１１）を印加しているが、第１の走査電極群にはランプ波形Ｌ４，Ｌ８，Ｌ１０，Ｌ１２を印加しなくてもよい。また、第２の走査電極群（走査電極ＳＣ２，ＳＣ５，…，ＳＣｎ−１）にランプ波形Ｌ１０，Ｌ１２（図１１）を印加しているが、第２の走査電極群にはランプ波形Ｌ１０，Ｌ１２を印加しなくてもよい。
（５）請求項の各構成要素と実施の形態の各要素との対応
以下、請求項の各構成要素と実施の形態の各要素との対応の例について説明するが、本発明は下記の例に限定されない。
上記実施の形態では、走査電極ＳＣ１，ＳＣ３，…，ＳＣｎ−１または走査電極ＳＣ１，ＳＣ４，…，ＳＣｎ−２が複数の第１の走査電極の例であり、走査電極ＳＣ２，ＳＣ４，…，ＳＣｎまたは走査電極ＳＣ２，ＳＣ５，…，ＳＣｎ−１が複数の第２の走査電極の例であり、走査電極ＳＣ３，ＳＣ６，…，ＳＣｎが複数の第３の走査電極の例である。
また、電位Ｖｓｕｓおよび接地電位が第１の電位の例であり、電位（−Ｖａｄ＋Ｖｓｅｔ２）が第２の電位の例であり、ランプ波形Ｌ２およびランプ波形Ｌ６が第１のランプ波形の例であり、走査ＩＣ１００が第１の回路の例であり、電位（Ｖｓｕｓ＋Ｖｓｃｎ）および電位Ｖｓｃｎが第３の電位の例であり、電位（−Ｖａｄ＋Ｖｓｃｎ）が第４の電位の例であり、ランプ波形Ｌ３およびランプ波形Ｌ７が第２のランプ波形の例であり、走査ＩＣ１１０が第２の回路の例である。
また、接地電位が第５の電位の例であり、電位（−Ｖａｄ＋Ｖｓｅｔ２）が第６の電位の例であり、ランプ波形Ｌ４およびランプ波形Ｌ８が第３のランプ波形の例であり、接地電位が第７の電位の例である。
また、電位（Ｖｓｕｓ＋Ｖｓｃｎ）および電位Ｖｓｃｎが第８の電位の例であり、電位（−Ｖａｄ＋Ｖｓｃｎ）が第９の電位の例であり、ランプ波形Ｌ３およびランプ波形Ｌ１１が第４のランプ波形の例であり、接地電位が第１０の電位の例であり、電位（−Ｖａｄ＋Ｖｓｅｔ２）が第１１の電位の例であり、ランプ波形Ｌ１０およびランプ波形Ｌ１２が第５のランプ波形の例であり、走査ＩＣ１００または走査ＩＣ１１０が第３の回路の例である。
また、走査電極駆動回路５３の第１および第２の駆動回路ＤＲ１，ＤＲ２ならびに回収回路３００を除く回路が電位制御回路の例であり、直流電源２００が保持回路の例であり、ノードＮ１が第１のノードの例であり、ノードＮ２が第２のノードの例であり、トランジスタＱ１，Ｑ２が第１の切替回路の例であり、トランジスタＱ１０１，Ｑ１０２が第２の切替回路の例であり、電源端子Ｖ１２が第３のノードの例であり、トランジスタＱ５がスイッチング素子の例であり、タイミング発生回路５５が制御回路の例である。
請求項の各構成要素として、請求項に記載されている構成または機能を有する他の種々の要素を用いることもできる。
本発明は、種々の画像を表示する表示装置に利用することができる。

Claims (6)

  1. 複数の第１および第２の走査電極、複数の維持電極ならびに複数のデータ電極の交差部にそれぞれ放電セルを有するプラズマディスプレイパネルを、１フィールド期間が複数のサブフィールドを含むサブフィールド法で駆動する駆動装置であって、
    前記複数のサブフィールドのうち少なくとも１つのサブフィールドの初期化期間において初期化放電のために第１の電位から第２の電位に下降する第１のランプ波形を前記複数の第１の走査電極に印加し、前記少なくとも１つのサブフィールドの書込み期間において前記複数の第１の走査電極に順に走査パルスを印加する第１の回路と、前記少なくとも１つのサブフィールドの前記初期化期間において前記第１の電位よりも高い第３の電位から前記第２の電位よりも高い第４の電位に下降する第２のランプ波形を前記複数の第２の走査電極に印加し、前記少なくとも１つのサブフィールドの前記書込み期間において前記複数の第１の走査電極への走査パルスの印加後に前記複数の第２の走査電極に順に走査パルスを印加する第２の回路とを備え、
    前記第２の回路は、前記少なくとも１つのサブフィールドの書込み期間において前記複数の第１の走査電極への走査パルスの印加後で前記複数の第２の走査電極への走査パルスの印加前に、初期化放電のために前記第４の電位より低い第５の電位から第６の電位へ下降する第３のランプ波形を前記複数の第２の走査電極に印加する、プラズマディスプレイパネルの駆動装置。
  2. 複数の第３の走査電極と、
    前記少なくとも１つのサブフィールドの前記初期化期間において前記第１の電位よりも高い第８の電位から前記第２の電位よりも高い第９の電位に下降する第４のランプ波形を前記複数の第３の走査電極に印加し、前記少なくとも１つのサブフィールドの前記書込み期間において前記複数の第２の走査電極への走査パルスの印加後に初期化放電のために前記第９の電位より低い第１０の電位から第１１の電位へ下降する第５のランプ波形を前記複数の第３の走査電極に印加し、前記少なくとも１つのサブフィールドの書込み期間において前記第３の走査電極への前記第５のランプ波形の印加後に前記複数の第３の走査電極に順に走査パルスを印加する第３の回路とをさらに備える、請求項１記載のプラズマディスプレイパネルの駆動装置。
  3. 第１のノードの電位を変化させる電位制御回路と、
    前記第１のノードと第２のノードとの間を所定電位差に保持する保持回路とをさらに備え、
    前記第３の電位と前記第１の電位との差は前記所定電位差であり、前記第４の電位と前記第２の電位との差は前記所定電位差であり、
    前記第１の回路は、前記複数の第１の走査電極をそれぞれ前記第１のノードおよび前記第２のノードに選択的に接続する複数の第１の切替回路を含み、
    前記第２の回路は、前記複数の第２の走査電極をそれぞれ前記第１のノードおよび前記第２のノードに選択的に接続する複数の第２の切替回路を含み、
    前記電位制御回路は、前記少なくとも１つのサブフィールドの初期化期間において前記第１のノードの電位を前記第１の電位から前記第２の電位に下降させ、
    前記複数の第１の切替回路は、前記少なくとも１つのサブフィールドの初期化期間において前記複数の第１の走査電極をそれぞれ前記第１のノードに接続し、
    前記複数の第２の切替回路は、前記少なくとも１つのサブフィールドの初期化期間において前記複数の第２の走査電極をそれぞれ前記第２のノードに接続する、請求項１記載のプラズマディスプレイパネルの駆動装置。
  4. 第１のノードの電位を変化させる電位制御回路と、
    前記第１のノードと第２のノードとの間を所定電位差に保持する保持回路とをさらに備え、
    前記第３の電位と前記第１の電位との差は前記所定電位差であり、前記第４の電位と前記第２の電位との差は前記所定電位差であり、
    前記第１の回路は、前記複数の第１の走査電極をそれぞれ前記第１のノードおよび前記第２のノードに選択的に接続する複数の第１の切替回路を含み、
    前記第２の回路は、前記複数の第２の走査電極をそれぞれ前記第１のノードおよび前記第２のノードに選択的に接続する複数の第２の切替回路を含み、
    前記電位制御回路は、前記少なくとも１つのサブフィールドの初期化期間において前記第１のノードを前記第１の電位から前記第２の電位に下降させ、前記少なくとも１つのサブフィールドの書込み期間における前記複数の第１の走査電極への走査パルスの印加後で前記複数の第２の走査電極への走査パルスの印加前に、前記第１のノードの電位を前記第５の電位から前記第６の電位に下降させ、
    前記複数の第１の切替回路は、前記少なくとも１つのサブフィールドの初期化期間において前記複数の第１の走査電極をそれぞれ前記第１のノードに接続し、前記少なくとも１つのサブフィールドの書込み期間における前記複数の第１の走査電極への走査パルスの印加後で前記複数の第２の走査電極への走査パルスの印加前に、前記複数の第１の走査電極をそれぞれ前記第１のノードに接続し、
    前記複数の第２の切替回路は、前記少なくとも１つのサブフィールドの初期化期間において前記複数の第２の走査電極をそれぞれ前記第２のノードに接続し、前記少なくとも１つのサブフィールドの書込み期間における前記複数の第１の走査電極への走査パルスの印加後で前記複数の第２の走査電極への走査パルスの印加前に、前記複数の第２の走査電極をそれぞれ前記第１のノードに接続する、請求項１記載のプラズマディスプレイパネルの駆動装置。
  5. 複数の第１および第２の走査電極、複数の維持電極ならびに複数のデータ電極の交差部にそれぞれ放電セルを有するプラズマディスプレイパネルを、１フィールド期間が複数のサブフィールドを含むサブフィールド法で駆動する駆動方法であって、
    前記複数のサブフィールドのうち少なくとも１つのサブフィールドの初期化期間において初期化放電のために第１の電位から第２の電位に下降する第１のランプ波形を前記複数の第１の走査電極に印加し、前記少なくとも１つのサブフィールドの書込み期間において前記複数の第１の走査電極に順に走査パルスを印加するステップと、
    前記少なくとも１つのサブフィールドの前記初期化期間において前記第１の電位よりも高い第３の電位から前記第２の電位よりも高い第４の電位に下降する第２のランプ波形を前記複数の第２の走査電極に印加し、前記少なくとも１つのサブフィールドの前記書込み期間において前記複数の第１の走査電極への走査パルスの印加後に初期化放電のために前記第４の電位より低い第５の電位から第６の電位へ下降する第３のランプ波形を前記複数の第２の走査電極に印加し、その後に前記複数の第２の走査電極に順に走査パルスを印加するステップとを含む、プラズマディスプレイパネルの駆動方法。
  6. 複数の第１および第２の走査電極、複数の維持電極ならびに複数のデータ電極の交差部にそれぞれ放電セルを有するプラズマディスプレイパネルと、
    前記プラズマディスプレイパネルを１フィールド期間が複数のサブフィールドを含むサブフィールド法で駆動する駆動装置とを備え、
    前記駆動装置は、
    前記複数のサブフィールドのうち少なくとも１つのサブフィールドの初期化期間において初期化放電のために第１の電位から第２の電位に下降する第１のランプ波形を前記複数の第１の走査電極に印加し、前記少なくとも１つのサブフィールドの書込み期間において前記複数の第１の走査電極に順に走査パルスを印加する第１の回路と、前記少なくとも１つのサブフィールドの前記初期化期間において前記第１の電位よりも高い第３の電位から前記第２の電位よりも高い第４の電位に下降する第２のランプ波形を前記複数の第２の走査電極に印加し、前記少なくとも１つのサブフィールドの前記書込み期間において前記複数の第１の走査電極への走査パルスの印加後に前記複数の第２の走査電極に順に走査パルスを印加する第２の回路とを備え、
    前記第２の回路は、前記少なくとも１つのサブフィールドの書込み期間において前記複数の第１の走査電極への走査パルスの印加後で前記複数の第２の走査電極への走査パルスの印加前に、初期化放電のために前記第４の電位より低い第５の電位から第６の電位へ下降する第３のランプ波形を前記複数の第２の走査電極に印加する、プラズマディスプレイ装置。
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