KR101048978B1 - 구동 장치, 구동 방법 및 플라즈마 디스플레이 장치 - Google Patents

구동 장치, 구동 방법 및 플라즈마 디스플레이 장치 Download PDF

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Abstract

플라즈마 디스플레이 장치에 있어서, 패널의 표시 상태가 전흑(all-black)인(1필드 기간에 걸쳐 모든 화소가 흑색을 표시함) 경우의 휘도를 저감한다. 초기화 기간 중, 복수의 주사 전극(SCi)에 제 1 전위로부터 제 2 전위(-Vad+Vset2)로 하강하는 제 1 램프 파형(RW2)이 인가되는 제 1 기간(t7~t8) 중에서, 복수의 유지 전극(SUi)에 대하여, 상기 전흑이 아닌 경우에는, 제 2 기간(t7a~t8)에서 제 3 전위(Ve1)로부터 제 4 전위(Ve1-Vf2)로 하강하는 제 2 램프 파형이 인가되고, 상기 전흑인 경우에는, 상기 제 2 기간(t7a~t8)보다 긴 제 3 기간(t7x~t8)에서 상기 제 3 전위(Ve1)로부터 제 5 전위(Ve1-Vf2-Vu)로 하강하는 제 3 램프 파형(RW40)이 인가된다. 또한, 상기 전흑인 경우에는, 기입 기간에 있어서, 상기 복수의 주사 전극(SCi)에 주사 펄스(Pa)는 인가되지 않는다.

Description

구동 장치, 구동 방법 및 플라즈마 디스플레이 장치{DRIVE DEVICE, DRIVE METHOD, AND PLASMA DISPLAY APPARATUS}
본 발명은, 복수의 방전셀을 선택적으로 방전시키는 것에 의해 플라즈마 디스플레이 패널에 화상을 표시시키는 구동 장치, 구동 방법 및 플라즈마 디스플레이 장치에 관한 것이다.
플라즈마 디스플레이 패널(이하, 「패널」이라고 약기함)로서 대표적인 교류면 방전형 패널은 대향 배치된 전면판과 배면판과의 사이에 다수의 방전셀을 구비한다.
전면판은 전면 유리 기판, 복수의 표시 전극, 유전체층 및 보호층에 의해 구성된다. 각 표시 전극은 한 쌍의 주사 전극 및 유지 전극으로 이루어진다. 복수의 표시 전극은, 전면 유리 기판 상에 서로 평행하게 형성되고, 그들의 표시 전극을 덮도록 유전체층 및 보호층이 형성되어 있다.
배면판은 배면 유리 기판, 복수의 데이터 전극, 유전체층, 복수의 격벽 및 형광체층에 의해 구성된다. 배면 유리 기판 상에 복수의 데이터 전극이 평행하게 형성되고, 그들을 덮도록 유전체층이 형성되어 있다. 그 유전체층 상에 데이터 전극과 평행하게 복수의 격벽이 각각 형성되고, 유전체층의 표면과 격벽의 측면에 R(적), G(녹) 및 B(청)의 형광체층이 형성되어 있다.
그리고, 표시 전극과 데이터 전극이 입체 교차하도록 전면판과 배면판이 대향 배치되어 밀봉되고, 내부의 방전 공간에는 방전 가스가 봉입되어 있다. 표시 전극과 데이터 전극이 대향하는 부분에 방전셀이 형성된다.
이러한 구성을 갖는 패널에 있어서, 각 방전셀내에서 가스 방전에 의해 자외선이 발생하고, 그 자외선으로 R, G 및 B의 형광체가 여기되어 발광한다. 그것에 의하여, 컬러 표시가 행해진다. 또, 패널 상의 1 화소는, R, G 및 B의 형광체를 각각 포함하는 3개의 방전셀에 의해 구성된다.
패널을 구동하는 방법으로서는 서브필드법이 이용되고 있다. 서브필드법에서는, 1필드 기간이 복수의 서브필드로 분할되고, 각각의 서브필드에서 각 방전셀을 발광 또는 비발광시키는 것에 의해 계조 표시가 행해진다. 각 서브필드는 초기화 기간, 기입 기간 및 유지 기간을 갖는다.
초기화 기간에 있어서는, 각 방전셀에서 미약 방전(초기화 방전)이 행해지고, 계속되는 기입 동작을 위해 필요한 벽전하가 형성된다. 부가하여, 초기화 기간은, 방전 지연을 작게 하고, 기입 방전을 안정하게 발생시키기 위한 프라이밍을 발생시킨다고 하는 기능을 갖는다. 여기서, 프라이밍이란 방전을 위한 기폭제로 되는 여기 입자를 말한다.
또, 초기화 기간에는, 모든 방전셀을 방전시키는 전체 셀 초기화 기간과, 유지 방전을 한 방전셀만 방전시키는 선택 초기화 기간이 있다. 예컨대, 전체 셀 초기화 기간은 1필드 기간의 최초의 서브필드에 설정되고, 선택 초기화 기간은 1필드 기간의 2번째 이후의 서브필드에 설정된다.
기입 기간에서는, 주사 전극에 순차적으로 주사 펄스를 인가하고, 또한, 데이터 전극에 표시해야 할 화상 신호에 대응한 기입 펄스를 인가한다. 그것에 의하여, 주사 전극과 데이터 전극과의 사이에서 선택적으로 기입 방전이 발생하고, 선택적인 벽전하 형성이 행해진다.
계속되는 유지 기간에서는, 표시시켜야 할 휘도에 따른 소정의 횟수의 유지 펄스를 주사 전극과 유지 전극과의 사이에 인가한다. 그것에 의하여, 기입 방전에 의한 벽전하 형성이 행해진 방전셀에서 선택적으로 방전이 일어나고, 그 방전셀이 발광한다.
여기서, 상기의 전체 셀 초기화 기간에 있어서는, 각 방전셀에서 미약 방전을 발생시키기 위해서, 주사 전극, 유지 전극 및 데이터 전극의 각각에 인가하는 전압을 조정한다.
구체적으로는, 전체 셀 초기화 기간의 전반부(이하, 상승 기간이라고 부름)에 있어서, 데이터 전극 및 유지 전극의 전압을 접지 전위(기준 전압)로 보지(保持)한 상태에서, 완만하게 상승하는 램프 전압을 주사 전극에 인가한다. 이것에 의해, 상승 기간 동안에, 주사 전극과 데이터 전극과의 사이, 및 유지 전극과 데이터 전극과의 사이에 미약 방전을 발생시킨다.
또한, 전체 셀 초기화 기간의 후반부(이하, 하강 기간이라고 부름)에 있어서, 데이터 전극 및 유지 전극의 전압을 접지 전위로 보지한 상태에서, 완만하게 하강하는 램프 전압을 주사 전극에 인가한다. 이것에 의해, 하강 기간 동안에, 주사 전극과 데이터 전극과의 사이, 및 유지 전극과 데이터 전극과의 사이에 미약 방전을 발생시킨다.
이와 같이, 전체 셀 초기화 기간 동안, 주사 전극에 램프 전압 또는 단계적으로 상승 또는 하강하는 전압을 인가하는 패널의 구동 방법이, 예컨대, 특허문헌 1에 개시되어 있다. 이것에 의해, 주사 전극 및 유지 전극에 축적된 벽전하가 소거되어, 주사 전극, 유지 전극 및 데이터 전극의 각각에, 기입 동작을 위해 필요한 벽전하가 축적된다.
[특허문헌 1] 일본 특허 공개 제2003-15599호 공보
패널의 전체에 흑색을 표시하는 경우에는, 모든 방전셀이 1필드 기간에 걸쳐 비발광 상태로 된다. 이 경우, 기입 기간에 있어서, 모든 데이터 전극에 기입 펄스가 인가되지 않는다. 그것에 의하여, 모든 방전셀에 있어서 기입 방전이 발생하지 않아, 계속되는 유지 기간에 있어서 모든 방전셀이 발광하지 않는다. 이렇게 하여, 패널의 전체에 흑색이 표시된다.
이 경우, 화상의 콘트라스트를 향상시키기 위해서, 패널의 전체에 표시되는 흑색의 휘도를 가능한 한 낮게 하는 것이 요망되고 있다. 그러나 상기한 바와 같이, 초기화 기간에 있어서 일부 또는 모든 방전셀이 미약 방전하기 때문에, 발광 휘도가 완전히는 0으로 되지 않는다. 그 결과, 패널의 전체에 표시되는 흑색의 휘도를 충분히 저하시킬 수 없다.
본 발명의 목적은, 모든 화소가 흑색을 표시할 때에, 흑휘도(black luminance)를 충분히 낮게 하는 것이 가능한 플라즈마 디스플레이 패널의 구동 장치, 구동 방법 및 플라즈마 디스플레이 장치를 제공하는 것이다.
(1) 본 발명의 한 국면에 따르는 구동 장치는, 복수의 주사 전극 및 유지 전극과 복수의 데이터 전극과의 교차부에 복수의 방전셀을 갖는 플라즈마 디스플레이 패널을, 1필드 기간이 복수의 서브필드를 포함하는 서브필드법으로 구동하는 구동 장치로서, 복수의 주사 전극을 구동하는 주사 전극 구동 회로와, 복수의 유지 전극을 구동하는 유지 전극 구동 회로와, 각 필드 기간에 있어서 복수의 방전셀 중 적어도 하나가 점등하는지 또는 모두가 점등하지 않는지를 판별하는 판별부를 구비하고, 주사 전극 구동 회로는, 각 서브필드의 초기화 기간 내에서의 제 1 기간에서 복수의 주사 전극에 제 1 전위로부터 제 2 전위로 강하하는 제 1 램프 파형을 인가하고, 판별부에 의해 복수의 방전셀 중 적어도 하나가 점등하는 것으로 판별된 경우에 각 서브필드의 기입 기간에 있어서 복수의 주사 전극에 기입 방전을 위한 주사 펄스를 인가하고, 판별부에 의해 복수의 방전셀의 모두가 점등하지 않는 것으로 판별된 경우에 각 서브필드의 기입 기간에 있어서 복수의 주사 전극에 주사 펄스를 인가하지 않고, 유지 전극 구동 회로는, 판별부에 의해 복수의 방전셀 중 적어도 하나가 점등하는 것으로 판별된 경우에 제 1 기간 내에서의 제 1 기간보다 짧은 제 2 기간에서 복수의 유지 전극에 제 3 전위로부터 제 4 전위로 하강하는 제 2 램프 파형을 인가하고, 판별부에 의해 복수의 방전셀의 모두가 점등하지 않는 것으로 판별된 경우에 제 1 기간 내에서의 제 1 기간보다 짧고 제 2 기간보다 긴 제 3 기간에서 복수의 유지 전극에 제 3 전위로부터 제 5 전위로 하강하는 제 3 램프 파형을 인가하는 것이다.
이 구동 장치에 있어서는, 각 필드 기간에 있어서 복수의 방전셀 중 적어도 하나가 점등하는지 또는 모두가 점등하지 않는지가 판별부에 의해 판별된다.
각 서브필드의 초기화 기간 내에서의 제 1 기간에서, 주사 전극 구동 회로에 의해 복수의 주사 전극에 제 1 전위로부터 제 2 전위로 강하하는 제 1 램프 파형이 인가된다.
복수의 방전셀 중 적어도 하나가 점등하는 것으로 판별된 경우, 제 1 기간 내에서의 제 1 기간보다 짧은 제 2 기간에서, 유지 전극 구동 회로에 의해 복수의 유지 전극에 제 3 전위로부터 제 4 전위로 강하하는 제 2 램프 파형이 인가된다. 이 경우, 제 2 기간에서 주사 전극의 전위가 강하하고, 또한 유지 전극의 전위가 강하한다. 이것에 의해, 주사 전극과 유지 전극과의 사이의 전위차가 커지는 것이 억제된다. 그 결과, 제 2 기간에 있어서 초기화 방전의 발생이 억제된다.
그 후, 각 서브필드의 기입 기간에 있어서, 주사 전극 구동 회로에 의해 복수의 주사 전극에 기입 방전을 위한 주사 펄스가 인가된다. 이것에 의해, 각 주사 전극 상의 선택된 방전셀이 점등한다.
이와 같이, 제 2 기간에서 초기화 방전이 억제되는 것에 의해, 제 1 기간 동안의 초기화 방전의 발생 기간이 단축되기 때문에, 초기화 방전에 의한 방전셀의 발광이 억제된다. 그 결과, 흑색의 휘도가 낮아져, 콘트라스트가 향상된다.
한편, 복수의 방전셀의 모두가 점등하지 않는 것으로 판별된 경우, 제 1 기간보다 짧고 제 2 기간보다 긴 제 3 기간에서, 유지 전극 구동 회로에 의해 복수의 유지 전극에 제 3 전위로부터 제 5 전위로 강하하는 제 3 램프 파형이 인가된다. 이 경우, 제 3 기간에서 주사 전극의 전위가 강하하고, 또한 유지 전극의 전위가 강하한다. 이것에 의해, 주사 전극과 유지 전극과의 사이의 전위차가 커지는 것이 억제된다. 그 결과, 제 3 기간에 있어서 초기화 방전의 발생이 억제된다.
그 후, 각 서브필드의 기입 기간에 있어서, 주사 전극 구동 회로에 의해 복수의 주사 전극에 기입 방전을 위한 주사 펄스가 인가되지 않는다. 이 경우, 모든 방전셀에 있어서 기입 방전이 발생하지 않는다.
이와 같이, 제 3 기간에서 초기화 방전이 억제되는 것에 의해, 제 1 기간 동안의 초기화 방전의 발생 기간이 더 크게 단축되기 때문에, 초기화 방전에 의한 방전셀의 발광이 충분히 억제된다. 그 결과, 전체 화면에 표시된 흑색의 휘도가 충분히 저하된다.
또한, 제 3 기간의 경과후, 각 서브필드의 기입 기간에 복수의 주사 전극에 주사 펄스가 인가되지 않는다. 그것에 의하여, 초기화 방전의 발생 기간의 단축에 의해 각 방전셀에 많은 벽전하가 잔류하는 경우에도, 기입 기간에서의 오방전의 발생이 확실히 방지된다.
상기한 바와 같이, 각 필드 기간에 있어서 복수의 방전셀 중 적어도 하나가 점등하는지 또는 모두가 점등하지 않는지의 판별 결과에 따라, 주사 전극 및 유지 전극의 구동 파형이 바뀌기 때문에, 전체 화면에 흑색이 표시될 때의 흑색의 휘도를 충분히 저하시키는 것이 가능해지고 있다.
(2) 유지 전극 구동 회로는, 판별부에 의해 복수의 방전셀 중 적어도 하나가 점등하는 것으로 판별된 경우에 제 2 기간에서 복수의 유지 전극을 플로팅 상태로 하고, 판별부에 의해 복수의 방전셀의 모두가 점등하지 않는 것으로 판별된 경우에 제 3 기간에서 복수의 유지 전극을 플로팅 상태로 해도 좋다.
유지 전극이 플로팅 상태로 되면, 각 유지 전극의 전위는, 용량 결합에 의해 대응하는 주사 전극의 전위 변화에 따라 변화한다. 이것에 의해, 제 2 및 제 3 기간에 있어서는, 유지 전극의 전위가 주사 전극에 인가되는 제 1 램프 파형에 따라 변화된다. 따라서, 간단한 회로 구성으로, 복수의 유지 전극에 제 2 및 제 3 램프 파형을 인가할 수 있다. 그 결과, 비용의 상승이 억제된다.
(3) 주사 전극 구동 회로는, 적어도 하나의 서브필드의 초기화 기간 내에서의 제 1 기간보다 앞의 제 4 기간에서 초기화 방전을 위해 복수의 주사 전극에 제 6 전위로부터 제 7 전위로 상승하는 제 4 램프 파형을 인가하고, 유지 전극 구동 회로는, 제 4 기간 내에서의 제 4 기간보다 짧은 제 5 기간에서 복수의 유지 전극에 제 8 전위로부터 제 9 전위로 상승하는 제 5 램프 파형을 인가할 수도 있다.
이 경우, 적어도 하나의 서브필드에 있어서는, 제 1 기간보다 앞의 제 4 기간에서, 주사 전극 구동 회로에 의해 복수의 주사 전극에 제 6 전위로부터 제 7 전위로 상승하는 제 4 램프 파형이 인가된다. 그것에 의하여, 초기화 기간에 있어서 제 4 기간 및 제 1 기간에서 합계 2회의 초기화 방전이 발생한다. 그 결과, 복수의 방전셀의 모든 전하가 기입 방전에 적합한 상태로 조정된다.
또한, 제 4 기간 내에서의 제 4 기간보다 짧은 제 5 기간에서, 유지 전극 구동 회로에 의해 복수의 유지 전극에 제 8 전위로부터 제 9 전위로 상승하는 제 5 램프 파형이 인가된다. 이 경우, 제 5 기간에서 주사 전극의 전위가 상승하고, 또한 유지 전극의 전위가 상승한다. 그것에 의하여, 주사 전극과 유지 전극과의 사이의 전위차가 커지는 것이 억제된다. 그 결과, 제 5 기간에 있어서 초기화 방전의 발생이 억제된다.
이와 같이, 제 5 기간에서 초기화 방전이 억제되는 것에 의해, 제 4 기간 동안의 초기화 방전의 발생 기간이 단축되기 때문에, 초기화 방전에 의한 방전셀의 발광이 억제된다. 그 결과, 흑색의 휘도가 낮아져, 콘트라스트가 향상된다.
(4) 유지 전극 구동 회로는 제 5 기간에서 복수의 유지 전극을 플로팅 상태로 해도 좋다.
유지 전극이 플로팅 상태로 되면, 각 유지 전극의 전위는 용량 결합에 의해 대응하는 주사 전극의 전위 변화에 따라 변화한다. 이것에 의해, 제 5 기간에 있어서는, 유지 전극의 전위가, 주사 전극에 인가되는 제 4 램프 파형에 따라 변화한다. 따라서, 간단한 회로 구성으로, 복수의 유지 전극에 제 5 램프 파형을 인가할 수 있다. 그 결과, 비용의 상승이 억제된다.
(5) 본 발명의 다른 국면에 따르는 구동 방법은, 복수의 주사 전극 및 유지 전극과 복수의 데이터 전극과의 교차부에 복수의 방전셀을 갖는 플라즈마 디스플레이 패널을, 1필드 기간이 복수의 서브필드를 포함하는 서브필드법으로 구동하는 구동 방법으로서, 각 필드 기간에 있어서 복수의 방전셀 중 적어도 하나가 점등하는지 또는 모두가 점등하지 않는지를 판별하는 단계와, 각 서브필드의 초기화 기간 내에서의 제 1 기간에서 복수의 주사 전극에 제 1 전위로부터 제 2 전위로 강하하는 제 1 램프 파형을 인가하는 단계와, 복수의 방전셀 중 적어도 하나가 점등하는 것으로 판별된 경우에 제 1 기간 내에서의 제 1 기간보다 짧은 제 2 기간에서 복수의 유지 전극에 제 3 전위로부터 제 4 전위로 하강하는 제 2 램프 파형을 인가하고, 각 서브필드의 기입 기간에 있어서 복수의 주사 전극에 기입 방전을 위한 주사 펄스를 인가하는 단계와, 복수의 방전셀의 모두가 점등하지 않는 것으로 판별된 경우에 제 1 기간 내에서의 제 1 기간보다 짧고 제 2 기간보다 긴 제 3 기간에서 복수의 유지 전극에 제 3 전위로부터 제 5 전위로 하강하는 제 3 램프 파형을 인가하고, 각 서브필드의 기입 기간에 있어서 복수의 주사 전극에 주사 펄스를 인가하지 않는 단계를 구비하는 것이다.
이 구동 방법에 있어서는, 각 필드 기간에 있어서 복수의 방전셀 중 적어도 하나가 점등하는지 또는 모두가 점등하지 않는지가 판별된다.
각 서브필드의 초기화 기간 내에서의 제 1 기간에서, 복수의 주사 전극에 제 1 전위로부터 제 2 전위로 강하하는 제 1 램프 파형이 인가된다.
복수의 방전셀 중 적어도 하나가 점등하는 것으로 판별된 경우, 제 1 기간 내에서의 제 1 기간보다 짧은 제 2 기간에서, 복수의 유지 전극에 제 3 전위로부터 제 4 전위로 강하하는 제 2 램프 파형이 인가된다. 이 경우, 제 2 기간에서 주사 전극의 전위가 강하하고, 또한 유지 전극의 전위가 강하한다. 이것에 의해, 주사 전극과 유지 전극과의 사이의 전위차가 커지는 것이 억제된다. 그 결과, 제 2 기간에 있어서 초기화 방전의 발생이 억제된다.
그 후, 각 서브필드의 기입 기간에 있어서, 복수의 주사 전극에 기입 방전을 위한 주사 펄스가 인가된다. 이것에 의해, 각 주사 전극 상의 선택된 방전셀이 점등한다.
이와 같이, 제 2 기간에서 초기화 방전이 억제되는 것에 의해, 제 1 기간 동안의 초기화 방전의 발생 기간이 단축되기 때문에, 초기화 방전에 의한 방전셀의 발광이 억제된다. 그 결과, 흑색의 휘도가 낮아져, 콘트라스트가 향상된다.
한편, 복수의 방전셀의 모두가 점등하지 않는 것으로 판별된 경우, 제 1 기간보다 짧고 제 2 기간보다 긴 제 3 기간에서, 복수의 유지 전극에 제 3 전위로부터 제 5 전위로 강하하는 제 3 램프 파형이 인가된다. 이 경우, 제 3 기간에서 주사 전극의 전위가 강하하고, 또한 유지 전극의 전위가 강하한다. 이것에 의해, 주사 전극과 유지 전극과의 사이의 전위차가 커지는 것이 억제된다. 그 결과, 제 3 기간에 있어서 초기화 방전의 발생이 억제된다.
그 후, 각 서브필드의 기입 기간에 있어서, 복수의 주사 전극에 기입 방전을 위한 주사 펄스가 인가되지 않는다. 이 경우, 모든 방전셀에 있어서 기입 방전이 발생하지 않는다.
이와 같이, 제 3 기간에서 초기화 방전이 억제되는 것에 의해, 제 1 기간 동안의 초기화 방전의 발생 기간이 더 크게 단축되기 때문에, 초기화 방전에 의한 방전셀의 발광이 충분히 억제된다. 그 결과, 전체 화면에 표시된 흑색의 휘도가 충분히 저하된다.
또한, 제 3 기간의 경과후, 각 서브필드의 기입 기간에 복수의 주사 전극에 주사 펄스가 인가되지 않는다. 그것에 의하여, 초기화 방전의 발생 기간의 단축에 의해 각 방전셀에 많은 벽전하가 잔류하는 경우에도, 기입 기간에서의 오방전의 발생이 확실히 방지된다.
상기한 바와 같이, 각 필드 기간에 있어서 복수의 방전셀 중 적어도 하나가 점등하는지 또는 모두가 점등하지 않는지의 판별 결과에 따라, 주사 전극 및 유지 전극의 구동 파형이 바뀌기 때문에, 전체 화면에 흑색이 표시될 때의 흑색의 휘도를 충분히 저하시키는 것이 가능해지고 있다.
(6) 본 발명의 또 다른 국면에 따르는 플라즈마 디스플레이 장치는, 복수의 주사 전극 및 유지 전극과 복수의 데이터 전극과의 교차부에 복수의 방전셀을 갖는 플라즈마 디스플레이 패널과, 플라즈마 디스플레이 패널을 1필드 기간이 복수의 서브필드를 포함하는 서브필드법으로 구동하는 구동 장치를 구비하고, 구동 장치는, 복수의 주사 전극을 구동하는 주사 전극 구동 회로와, 복수의 유지 전극을 구동하는 유지 전극 구동 회로와, 각 서브필드 기간에 있어서 복수의 방전셀 중 적어도 하나가 점등하는지 또는 모두가 점등하지 않는지를 판별하는 판별부를 구비하고, 주사 전극 구동 회로는, 각 서브필드의 초기화 기간 내에서의 제 1 기간에서 복수의 주사 전극에 제 1 전위로부터 제 2 전위로 강하하는 제 1 램프 파형을 인가하고, 판별부에 의해 복수의 방전셀 중 적어도 하나가 점등하는 것으로 판별된 경우에 각 서브필드의 기입 기간에 있어서 복수의 주사 전극에 기입 방전을 위한 주사 펄스를 인가하고, 판별부에 의해 복수의 방전셀의 모두가 점등하지 않는 것으로 판별된 경우에 각 서브필드의 기입 기간에 있어서 복수의 주사 전극에 주사 펄스를 인가하지 않고, 유지 전극 구동 회로는, 판별부에 의해 복수의 방전셀 중 적어도 하나가 점등하는 것으로 판별된 경우에 제 1 기간 내에서의 제 1 기간보다 짧은 제 2 기간에서 복수의 유지 전극에 제 3 전위로부터 제 4 전위로 하강하는 제 2 램프 파형을 인가하고, 판별부에 의해 복수의 방전셀의 모두가 점등하지 않는 것으로 판별된 경우에 제 1 기간 내에서의 제 1 기간보다 짧고 제 2 기간보다 긴 제 3 기간에서 복수의 유지 전극에 제 3 전위로부터 제 5 전위로 하강하는 제 3 램프 파형을 인가하는 것이다.
이 플라즈마 디스플레이 장치에 있어서는, 복수의 방전셀을 갖는 플라즈마 디스플레이 패널이 구동 장치에 의해 1필드 기간이 복수의 서브필드를 포함하는 서브필드법으로 구동된다.
구동 장치에 있어서는, 각 필드 기간에 있어서 복수의 방전셀 중 적어도 하나가 점등하는지 또는 모두가 점등하지 않는지가 판별부에 의해 판별된다.
각 서브필드의 초기화 기간 내에서의 제 1 기간에서, 주사 전극 구동 회로에 의해 복수의 주사 전극에 제 1 전위로부터 제 2 전위로 강하하는 제 1 램프 파형이 인가된다.
복수의 방전셀 중 적어도 하나가 점등하는 것으로 판별된 경우, 제 1 기간 내에서의 제 1 기간보다 짧은 제 2 기간에서, 유지 전극 구동 회로에 의해 복수의 유지 전극에 제 3 전위로부터 제 4 전위로 강하하는 제 2 램프 파형이 인가된다. 이 경우, 제 2 기간에서 주사 전극의 전위가 강하하고, 또한 유지 전극의 전위가 강하한다. 이것에 의해, 주사 전극과 유지 전극과의 사이의 전위차가 커지는 것이 억제된다. 그 결과, 제 2 기간에 있어서 초기화 방전의 발생이 억제된다.
그 후, 각 서브필드의 기입 기간에 있어서, 주사 전극 구동 회로에 의해 복수의 주사 전극에 기입 방전을 위한 주사 펄스가 인가된다. 이것에 의해, 각 주사 전극 상의 선택된 방전셀이 점등한다.
이와 같이, 제 2 기간에서 초기화 방전이 억제되는 것에 의해, 제 1 기간 동안의 초기화 방전의 발생 기간이 단축되기 때문에, 초기화 방전에 의한 방전셀의 발광이 억제된다. 그 결과, 흑색의 휘도가 낮아져, 콘트라스트가 향상된다.
한편, 복수의 방전셀의 모두가 점등하지 않는 것으로 판별된 경우, 제 1 기간보다 짧고 제 2 기간보다 긴 제 3 기간에서, 유지 전극 구동 회로에 의해 복수의 유지 전극에 제 3 전위로부터 제 5 전위로 강하하는 제 3 램프 파형이 인가된다. 이 경우, 제 3 기간에서 주사 전극의 전위가 강하하고, 또한 유지 전극의 전위가 강하한다. 이것에 의해, 주사 전극과 유지 전극과의 사이의 전위차가 커지는 것이 억제된다. 그 결과, 제 3 기간에 있어서 초기화 방전의 발생이 억제된다.
그 후, 각 서브필드의 기입 기간에 있어서, 주사 전극 구동 회로에 의해 복수의 주사 전극에 기입 방전을 위한 주사 펄스가 인가되지 않는다. 이 경우, 모든 방전셀에 있어서 기입 방전이 발생하지 않는다.
이와 같이, 제 3 기간에서 초기화 방전이 억제되는 것에 의해, 제 1 기간 동안의 초기화 방전의 발생 기간이 더 크게 단축되기 때문에, 초기화 방전에 의한 방전셀의 발광이 충분히 억제된다. 그 결과, 전체 화면에 표시된 흑색의 휘도가 충분히 저하된다.
또한, 제 3 기간의 경과후, 각 서브필드의 기입 기간에 복수의 주사 전극에 주사 펄스가 인가되지 않는다. 그것에 의하여, 초기화 방전의 발생 기간의 단축에 의해 각 방전셀에 많은 벽전하가 잔류하는 경우에도, 기입 기간에서의 오방전의 발생이 확실히 방지된다.
상기한 바와 같이, 각 필드 기간에 있어서 복수의 방전셀 중 적어도 하나가 점등하는지 또는 모두가 점등하지 않는지의 판별 결과에 따라, 주사 전극 및 유지 전극의 구동 파형이 바뀌기 때문에, 전체 화면에 흑색이 표시될 때의 흑색의 휘도를 충분히 저하시키는 것이 가능해지고 있다.
(7) 본 발명의 또 다른 국면에 따르는 구동 장치는, 복수의 주사 전극 및 유지 전극과 복수의 데이터 전극과의 교차부에 복수의 방전셀을 갖는 플라즈마 디스플레이 패널을, 1필드 기간이 복수의 서브필드를 포함하는 서브필드법으로 구동하는 구동 장치로서, 복수의 주사 전극을 구동하는 주사 전극 구동 회로와, 복수의 유지 전극을 구동하는 유지 전극 구동 회로와, 각 필드 기간에 있어서 복수의 방전셀 중 적어도 하나가 점등하는지 또는 모두가 점등하지 않는지를 판별하는 판별부를 구비하고, 주사 전극 구동 회로는, 각 서브필드의 초기화 기간 내에서의 제 1 기간에서 복수의 주사 전극에 제 1 전위로부터 제 2 전위로 강하하는 제 1 램프 파형을 인가하고, 판별부에 의해 복수의 방전셀의 모두가 점등하지 않는 것으로 판별된 경우에 각 서브필드의 기입 기간에 있어서 복수의 주사 전극에 주사 펄스를 인가하지 않고, 유지 전극 구동 회로는, 판별부에 의해 복수의 방전셀의 모두가 점등하지 않는 것으로 판별된 경우에 제 1 기간 내에서의 제 1 기간보다 짧은 제 2 기간에서 복수의 유지 전극에 제 3 전위로부터 제 4 전위로 하강하는 제 2 램프 파형을 인가하는 것이다.
이 구동 장치에 있어서는, 각 필드 기간에 있어서 복수의 방전셀 중 적어도 하나가 점등하는지 또는 모두가 점등하지 않는지가 판별부에 의해 판별된다.
각 서브필드의 초기화 기간 내에서의 제 1 기간에서, 주사 전극 구동 회로에 의해 복수의 주사 전극에 제 1 전위로부터 제 2 전위로 강하하는 제 1 램프 파형이 인가된다.
복수의 방전셀의 모두가 점등하지 않는 것으로 판별된 경우, 제 1 기간보다 짧은 제 2 기간에서, 유지 전극 구동 회로에 의해 복수의 유지 전극에 제 3 전위로부터 제 4 전위로 강하하는 제 2 램프 파형이 인가된다. 이 경우, 제 2 기간에서 주사 전극의 전위가 강하하고, 또한 유지 전극의 전위가 강하한다. 이것에 의해, 주사 전극과 유지 전극과의 사이의 전위차가 커지는 것이 억제된다. 그 결과, 제 2 기간에 있어서 초기화 방전의 발생이 억제된다.
그 후, 각 서브필드의 기입 기간에 있어서, 주사 전극 구동 회로에 의해 복수의 주사 전극에 기입 방전을 위한 주사 펄스가 인가되지 않는다. 이 경우, 모든 방전셀에 있어서 기입 방전이 발생하지 않는다.
이와 같이, 제 2 기간에서 초기화 방전이 억제되는 것에 의해, 제 1 기간 동안의 초기화 방전의 발생 기간이 단축되기 때문에, 초기화 방전에 의한 방전셀의 발광이 억제된다. 그 결과, 전체 화면에 표시된 흑색의 휘도가 충분히 저하된다.
또한, 제 2 기간의 경과후, 각 서브필드의 기입 기간에 복수의 주사 전극에 주사 펄스가 인가되지 않는다. 그것에 의하여, 초기화 방전의 발생 기간의 단축에 의해 각 방전셀에 많은 벽전하가 잔류하는 경우에도, 기입 기간에서의 오방전의 발생이 확실히 방지된다.
본 발명에 의하면, 각 필드 기간에 있어서 복수의 방전셀 중 적어도 하나가 점등하는지 또는 모두가 점등하지 않는지의 판별 결과에 따라, 주사 전극 및 유지 전극의 구동 파형이 바뀐다. 이것에 의해, 전체 화면에 흑색이 표시될 때는 초기화 방전의 발생 기간이 크게 단축된다. 그것에 의하여, 초기화 방전에 의한 방전셀의 발광이 충분히 억제된다. 그 결과, 전체 화면에 표시된 흑색의 휘도가 충분히 저하된다.
또한, 초기화 방전의 발생 기간의 단축에 의해 각 방전셀에 많은 벽전하가 잔류하는 경우에도, 기입 기간에서의 오방전의 발생이 확실히 방지된다.
도 1은 본 발명의 일 실시예에 따른 플라즈마 디스플레이 장치에 있어서의 플라즈마 디스플레이 패널의 일부를 나타내는 분해 사시도,
도 2는 본 발명의 일 실시예에 있어서의 패널의 전극 배열도,
도 3은 본 발명의 일 실시예에 따른 플라즈마 디스플레이 장치의 회로 블록도,
도 4는 제 1 구동 방법에 의해 플라즈마 디스플레이 장치의 각 전극에 인가되는 구동 파형의 일례를 나타내는 도면,
도 5는 도 4의 구동 파형의 일부 확대도,
도 6은 제 2 구동 방법에 의해 플라즈마 디스플레이 장치의 각 전극에 인가되는 구동 파형의 일례를 나타내는 도면,
도 7은 도 6의 구동 파형의 일부 확대도,
도 8은 도 3의 주사 전극 구동 회로의 구성을 나타내는 회로도,
도 9는 도 4 및 도 5의 제 1 SF의 초기화 기간 및 기입 기간에 주사 전극 구동 회로에 인가되는 제어 신호의 상세한 타이밍도,
도 10은 도 6 및 도 7의 제 1 SF의 초기화 기간 및 기입 기간에 주사 전극 구동 회로(53)에 인가되는 제어 신호의 상세한 타이밍도,
도 11은 도 3의 유지 전극 구동 회로의 구성을 나타내는 회로도,
도 12는 도 4 및 도 5의 제 1 SF의 초기화 기간 및 기입 기간에 유지 전극 구동 회로에 인가되는 제어 신호의 상세한 타이밍도,
도 13은 도 6 및 도 7의 제 1 SF의 초기화 기간 및 기입 기간에 유지 전극 구동 회로에 인가되는 제어 신호의 상세한 타이밍도,
도 14는 제 2 구동 방법에 의해 플라즈마 디스플레이 장치의 각 전극에 인가되는 구동 파형의 다른 예를 나타내는 도면,
도 15는 도 14의 구동 파형의 일부 확대도.
이하, 본 발명의 실시예에 따른 플라즈마 디스플레이 패널의 구동 장치, 구동 방법 및 플라즈마 디스플레이 장치에 대하여, 도면을 이용하여 구체적으로 설명한다.
(1) 패널의 구성
도 1은 본 발명의 일 실시예에 따른 플라즈마 디스플레이 장치에 있어서의 플라즈마 디스플레이 패널의 일부를 나타내는 분해 사시도이다.
플라즈마 디스플레이 패널(이하, 패널이라 약기함)(10)은 서로 대향 배치된 유리제의 전면 기판(21) 및 배면 기판(31)을 구비한다. 전면 기판(21) 및 배면 기판(31)의 사이에 방전 공간이 형성된다. 전면 기판(21) 상에는 복수쌍의 주사 전극(22) 및 유지 전극(23)이 서로 평행하게 형성되어 있다. 각 쌍의 주사 전극(22) 및 유지 전극(23)이 표시 전극을 구성한다. 주사 전극(22) 및 유지 전극(23)을 덮도록 유전체층(24)이 형성되고, 유전체층(24) 상에는 보호층(25)이 형성되어 있다.
배면 기판(31) 상에는 절연체층(33)으로 덮인 복수의 데이터 전극(32)이 마련되고, 절연체층(33) 상에 '井(정)'자 형상의 격벽(34)이 마련되어 있다. 또한, 절연체층(33)의 표면 및 격벽(34)의 측면에 형광체층(35)이 마련되어 있다. 그리고, 복수쌍의 주사 전극(22) 및 유지 전극(23)과 복수의 데이터 전극(32)이 수직으로 교차하도록 전면 기판(21)과 배면 기판(31)이 대향 배치되고, 전면 기판(21)과 배면 기판(31)과의 사이에 방전 공간이 형성되어 있다. 방전 공간에는, 방전 가스로서, 예컨대, 네온과 제논과의 혼합 가스가 봉입되어 있다. 또, 패널의 구조는 상술한 것에 한정되지 않고, 예컨대, 스트라이프 형상의 격벽을 구비한 구조를 사용할 수 있다.
상기 형광체층(35)은 방전셀마다 R(적), G(녹) 및 B(청) 중 어느 것의 형광체층을 포함한다. 패널(10) 상의 1 화소는 R, G 및 B의 형광체를 각각 포함하는 3개의 방전셀에 의해 구성된다.
도 2는 본 발명의 일 실시예에 있어서의 패널의 전극 배열도이다. 행 방향에 따라 n개의 주사 전극 SC1~SCn(도 1의 주사 전극(22)) 및 n개의 유지 전극 SU1~SUn(도 1의 유지 전극(23))이 배열되고, 열 방향에 따라 m개의 데이터 전극 D1~Dm(도 1의 데이터 전극(32))이 배열되어 있다. n 및 m은 각각 2 이상의 자연수이다. 그리고, 1쌍의 주사 전극 SCi 및 유지 전극 SUi와 하나의 데이터 전극 Dj가 교차한 부분에 방전셀 DC이 형성되어 있다. 그것에 의해, 방전 공간내에 m×n 개의 방전셀이 형성되어 있다. 또, i는 1~n 중 임의의 정수이며, j는 1~m 중 임의의 정수이다.
(2) 플라즈마 디스플레이 장치의 구성
도 3은 본 발명의 일 실시예에 따른 플라즈마 디스플레이 장치의 회로 블록도이다.
이 플라즈마 디스플레이 장치는 패널(10), 화상 신호 처리 회로(51), 데이터 전극 구동 회로(52), 주사 전극 구동 회로(53), 유지 전극 구동 회로(54), 타이밍 발생 회로(55), 전흑 검출 회로(all-black detecting circuit)(56) 및 전원 회로(도시하지 않음)를 구비한다.
화상 신호 처리 회로(51)는, 화상 신호 sig를 패널(10)의 화소수에 따른 화상 데이터로 변환하고, 각 화소의 화상 데이터를 복수의 서브필드에 대응하는 복수의 비트로 분할하고, 그들을 데이터 전극 구동 회로(52) 및 전흑 검출 회로(56)에 출력한다.
데이터 전극 구동 회로(52)는, 서브필드마다의 화상 데이터를 각 데이터 전극 D1~Dm에 대응하는 신호로 변환하고, 그 신호에 근거하여 각 데이터 전극 D1~Dm을 구동한다.
전흑 검출 회로(56)는, 서브필드마다의 화상 데이터에 근거하여, 패널(10)의 모든 화소가 흑색을 표시하는지 여부를 판별하고, 그 판별 결과를 타이밍 발생 회로(55)로 공급한다. 이하의 설명에 있어서, 패널(10)의 모든 화소가 흑색을 표시하는 상태를 「전흑(all-black)」이라고 부른다.
구체적으로는, 전흑 검출 회로(56)는, 서브필드마다 방전셀 DC의 점등율을 검출하고, 1필드 기간에 걸쳐 점등율이 0인 경우에 패널(10)의 표시 상태가 「전흑」이라고 판별한다. 여기서, 점등율은 다음 식으로 정의된다.
점등율=동시에 점등(발광)하는 방전셀의 수/패널의 전체 방전셀의 수
타이밍 발생 회로(55)는, 전흑 검출 회로(56)로부터 인가되는 판별 결과, 수평 동기 신호 H 및 수직 동기 신호 V에 근거하여 타이밍 신호를 발생하고, 그들의 타이밍 신호를 각각의 구동 회로 블록(화상 신호 처리 회로(51), 데이터 전극 구동 회로(52), 주사 전극 구동 회로(53) 및 유지 전극 구동 회로(54))으로 공급한다.
주사 전극 구동 회로(53)는 타이밍 신호에 근거하여 주사 전극 SC1~SCn에 구동 파형을 공급하고, 유지 전극 구동 회로(54)는 타이밍 신호에 근거하여 유지 전극 SU1~SUn에 구동 파형을 공급한다.
본 실시예에 있어서, 주사 전극 구동 회로(53) 및 유지 전극 구동 회로(54)는, 패널(10)의 표시 상태가 「전흑」이 아닌 경우와 「전흑」인 경우에 다른 구동 파형을 바꿔 주사 전극 SC1~SCn 및 유지 전극 SU1~SUn에 공급한다. 상세한 것은 후술한다.
(3) 패널의 구동 방법
패널(10)은, 표시 상태가 「전흑」이 아닌 경우에 제 1 구동 방법에 의해 구동되고, 표시 상태가 「전흑」인 경우에 제 2 구동 방법에 의해 구동된다.
이하, 유지 전극 SU1~SUn이 전원 단자, 접지 단자 및 노드로부터 분리된 상태(플로팅 상태)를 하이 임피던스 상태라고 부른다. 하이 임피던스 상태에서는, 유지 전극 SU1~SUn은 주사 전극 SC1~SCn과 용량 결합하고 있다. 따라서, 유지 전극 SU1~SUn의 전위는 주사 전극 SC1~SCn의 전위의 변화에 따라 변화된다. 또한, 흑색을 표시하는 화소의 휘도를 흑휘도라고 부른다.
(3-1) 제 1 구동 방법
제 1 구동 방법에 대하여 설명한다. 도 4는 제 1 구동 방법에 의해 플라즈마 디스플레이 장치의 각 전극에 인가되는 구동 파형의 일례를 나타내는 도면이다. 또한, 도 5는 도 4의 구동 파형의 일부 확대도이다.
도 4 및 도 5에서는, 1개의 주사 전극 SCi의 구동 파형, 1개의 유지 전극 SUi 및 1개의 데이터 전극 Dj의 구동 파형이 도시되어 있다. 또, 상술한 바와 같이, i는 1~n 중 임의의 정수이며, j는 1~m 중 임의의 정수이다. 다른 주사 전극의 구동 파형은 주사 펄스의 타이밍를 제외하고 주사 전극 SCi의 구동 파형과 동일하다. 다른 유지 전극의 구동 파형은 유지 전극 SUi의 구동 파형과 동일하다. 다른 데이터 전극의 구동 파형은 기입 펄스의 상태를 제외하고 데이터 전극 Dj의 구동 파형과 동일하다.
본 실시예에 있어서, 각 필드는 초기화 기간, 기입 기간 및 유지 기간을 갖는 복수의 서브필드로 분할된다. 예컨대, 1필드가 시간축 상에서 10개의 서브필드(이하, 제 1 SF, 제 2 SF, …, 및 제 10 SF라고 약기함)로 분할되고, 그들의 서브필드가 각각 0.5, 1, 2, 3, 6, 9, 15, 22, 30 및 40의 휘도 가중치를 갖는다.
도 4에는, 1필드에 있어서의 제 1 SF의 개시 시점으로부터 제 3 SF의 초기화 기간까지의 구동 파형이 도시되어 있다. 도 5에는, 도 4의 제 1 SF에서의 초기화 기간으로부터 기입 기간까지의 구동 파형이 도시되어 있다.
이하의 설명에 있어서, 전극을 덮는 유전체층 또는 형광체층 상 등에 축적한 벽전하에 의해 생기는 전압을 전극 상의 벽 전압이라고 한다. 또한, 제 1 SF의 초기화 기간의 전반부, 즉 도 5의 시점 t3으로부터 시점 t4까지의 기간을 상승 기간이라고 부르고, 제 1 SF의 초기화 기간의 후반부, 즉 도 5의 시점 t7로부터 시점 t8까지의 기간을 하강 기간이라고 부른다.
우선, 제 1 SF의 초기화 기간 및 기입 기간의 상세에 대해 도 5에 근거하여 설명한다.
도 5에 나타낸 바와 같이, 제 1 SF의 개시 시점 t0에 있어서, 주사 전극 SCi, 유지 전극 SUi 및 데이터 전극 Dj는 모두 0V(접지 전위)로 보지되어 있다.
시점 t1에 있어서, 데이터 전극 Dj의 전위가 양의 전위 Pd로 상승하고, 시점 t1으로부터 시점 t2에 걸쳐 주사 전극 SCi의 전위가 양의 전위 Vscn으로 상승한다.
계속해서, 시점 t3으로부터 시점 t4에 걸쳐, 주사 전극 SCi에 초기화 방전을 위한 양의 램프 파형 RW1이 인가된다. 이 램프 파형 RW1은 양의 전위 Vscn으로부터 양의 전위 (Vscn+Vset)를 향하여 완만하게 상승한다.
그것에 의하여, 시점 t3으로부터 시점 t3a의 사이에서 주사 전극 SCi와 유지 전극 SUi와의 사이의 전압이 방전 개시 전압을 초과한다. 그 결과, 주사 전극 SCi와 유지 전극 SUi와의 사이에서 미약 방전(초기화 방전)이 발생한다. 그 후, 주사 전극 SCi와 데이터 전극 Dj와의 사이에서도 미약 방전(초기화 방전)이 발생한다.
여기서, 시점 t3a로부터 시점 t4에 걸쳐(제 1 비방전 기간 ND1), 유지 전극 SUi가 하이 임피던스 상태로 된다. 이것에 의해, 유지 전극 SUi의 전위는 주사 전극 SCi의 전위 변화에 따라 변화하고, 주사 전극 SCi와 유지 전극 SUi와의 사이의 전압이 일정하게 유지된다. 본 예에서는, 시점 t3a로부터 시점 t4에 걸쳐, 유지 전극 SUi의 전위가 접지 전위로부터 전압 Vf1만큼 완만하게 상승한다(램프 파형 RW10). 따라서, 시점 t3a로부터 시점 t5의 사이에서는, 주사 전극 SCi와 유지 전극 SUi와의 사이에서 미약 방전이 발생하지 않는다.
한편, 주사 전극 SCi와 데이터 전극 Dj와의 사이에서는, 주사 전극 SCi와 데이터 전극 Dj와의 사이의 전압이 방전 개시 전압을 초과하는 것에 의해 미약 방전이 발생한다.
이렇게 하여, 상승 기간 동안, 주사 전극 SCi 상에 음의 벽전하가 축적되고, 유지 전극 SUi 상에 양의 벽전하가 축적된다.
시점 t5에 있어서, 유지 전극 SUi의 하이 임피던스 상태가 해제되고, 유지 전극 SUi의 전위가 접지 전위로 하강한다.
그리고, 시점 t5로부터 시점 t6에 걸쳐, 주사 전극 SCi의 전위가 양의 전위 (Vscn+Vset)로부터 양의 전위 Vsus까지 하강한다.
시점 t6으로부터 시점 t7에 걸쳐, 유지 전극 SUi의 전위가 양의 전위 Ve1에 상승하고, 시점 t7에서, 데이터 전극 Dj의 전위가 접지 전위로 하강한다.
계속해서, 시점 t7로부터 시점 t8에 걸쳐, 주사 전극 SCi에 음의 램프 파형 RW2가 인가된다. 이 램프 파형 RW2는 양의 전위 Vsus로부터 음의 전위 (-Vad)를 향하여 완만하게 하강한다.
그것에 의하여, 시점 t7로부터 시점 t7a의 사이에서 주사 전극 SCi와 유지 전극 SUi와의 사이의 전압이 방전 개시 전압을 초과한다. 그 결과, 주사 전극 SCi와 유지 전극 SUi와의 사이에서 미약 방전(초기화 방전)이 발생한다. 그 후, 주사 전극 SCi와 데이터 전극 Dj와의 사이에서도 미약 방전(초기화 방전)이 발생한다.
여기서, 시점 t7a로부터 시점 t8에 걸쳐(제 2 비방전 기간 ND2), 유지 전극 SUi가 하이 임피던스 상태로 된다. 이것에 의해, 유지 전극 SUi의 전위는 주사 전극 SCi의 전위 변화에 따라 변화되고, 주사 전극 SCi와 유지 전극 SUi와의 사이의 전압이 일정하게 유지된다. 본 예에서는, 시점 t7a로부터 시점 t8에 걸쳐, 유지 전극 SUi의 전위가 양의 전위 Ve1로부터 전압 Vf2만큼 완만하게 하강한다(램프 파형 RW20). 따라서, 시점 t7a로부터 시점 t8의 사이에서는, 주사 전극 SCi와 유지 전극 SUi와의 사이에서 미약 방전이 발생하지 않는다.
한편, 주사 전극 SCi와 데이터 전극 Dj와의 사이에서는, 주사 전극 SCi와 데이터 전극 Dj와의 사이의 전압이 방전 개시 전압을 초과하는 것에 의해 미약 방전이 발생한다.
이렇게 하여, 하강 기간 동안, 주사 전극 SCi 상에 축적된 음의 벽전하가 감소하고, 유지 전극 SUi 상에 축적된 양의 벽전하가 감소한다.
시점 t8에 있어서는, 주사 전극 SCi의 전위가 전위 (Vscn-Vad)로 상승한다. 또한, 유지 전극 SUi의 하이 임피던스 상태가 해제되고, 유지 전극 SUi의 전위가 양의 전위 Ve1로 상승한다.
그 후, 제 1 SF에서의 초기화 기간이 종료하고, 주사 전극 SCi 상의 벽 전압, 유지 전극 SUi 상의 벽 전압 및 데이터 전극 Dj 상의 벽 전압이 각각 기입 동작에 적합한 값으로 조정된다. 구체적으로는, 주사 전극 SCi 및 유지 전극 SUi에 소량의 음의 벽전하가 축적되고, 데이터 전극 Dj에 양의 벽전하가 축적된다.
이상과 같이, 제 1 SF의 초기화 기간에서는, 모든 방전셀 DC에서 초기화 방전을 발생시키는 전체 셀 초기화 동작이 행해진다.
계속되는 기입 기간에 있어서, 주사 전극 SCi의 전위가 전위 (Vscn-Vad)로 보지되면서, 시점 t10에서는, 유지 전극 SUi의 전위가 양의 전위 Ve2로 상승한다.
다음으로, 시점 t11에 있어서, 1행째의 주사 전극 SCi(i=1)에 음의 주사 펄스 Pa(-Vad)가 인가되고, 또한, 1행째에 있어서 발광해야 할 방전셀 DC의 데이터 전극 Dk(k은 1~m 중 어느 것)에 양의 기입 펄스 Pd가 인가된다.
그러면, 데이터 전극 Dk와 주사 전극 SCi와의 교차부의 전압은, 외부 인가 전압(Pd-Pa)에 주사 전극 SCi 상의 벽 전압 및 데이터 전극 Dk 상의 벽 전압이 가산된 값으로 되어, 방전 개시 전압을 초과한다. 그것에 의하여, 데이터 전극 Dk와 주사 전극 SCi와의 사이 및 유지 전극 SUi와 주사 전극 SCi와의 사이에서 기입 방전이 발생한다.
그 결과, 그 방전셀 DC의 주사 전극 SCi 상에 양의 벽전하가 축적되고, 유지 전극 SUi 상에 음의 벽전하가 축적되고, 데이터 전극 Dk 상에도 음의 벽전하가 축적된다.
이렇게 하여, 1행째에 있어서 발광해야 할 방전셀 DC에서 기입 방전을 발생시키는 기입 동작이 행해진다. 한편, 기입 펄스가 인가되지 않은 데이터 전극 Dh(h≠k)와 주사 전극 SCi와의 교차부의 전압은 방전 개시 전압을 초과하지 않는다. 그 때문에, 그 교차부의 방전셀 DC에서 기입 방전은 발생하지 않는다. 이상의 기입 동작이 1행째의 방전셀 DC로부터 n행째의 방전셀 DC에 이를 때까지 순차적으로 행해지고, 기입 기간이 종료한다.
도 4에 나타낸 바와 같이, 계속되는 유지 기간에서는, 유지 전극 SUi의 전위가 접지 전위로 되돌려지고, 주사 전극 SCi에 최초의 유지 펄스 Ps(=Vsus)가 인가된다. 이 때, 기입 기간에서 기입 방전이 발생한 방전셀 DC에서는, 주사 전극 SCi와 유지 전극 SUi와의 사이의 전압은, 유지 펄스 Ps(=Vsus)에 주사 전극 SCi 상의 벽 전압 및 유지 전극 SUi 상의 벽 전압이 가산된 값으로 되어, 방전 개시 전압을 초과한다.
그것에 의하여, 주사 전극 SCi와 유지 전극 SUi와의 사이에서 유지 방전이 일어나, 방전셀 DC이 발광한다. 그 결과, 주사 전극 SCi 상에 음의 벽전하가 축적되고, 유지 전극 SUi 상에 양의 벽전하가 축적되고, 데이터 전극 Dj 상에 양의 벽전하가 축적된다. 기입 기간에서 기입 방전이 발생하지 않은 방전셀 DC에서는 유지 방전은 일어나지 않고, 초기화 기간의 종료시에서의 벽전하의 상태가 유지된다.
계속해서, 주사 전극 SCi의 전위가 접지 전위로 되돌려지고, 유지 전극 SUi에 유지 펄스 Ps가 인가된다. 그러면, 유지 방전이 일어난 방전셀 DC에서는, 유지 전극 SUi와 주사 전극 SCi와의 사이의 전압이 방전 개시 전압을 초과한다. 그것에 의하여, 다시 유지 전극 SUi와 주사 전극 SCi와의 사이에서 유지 방전이 일어나, 유지 전극 SUi 상에 음의 벽전하가 축적되고, 주사 전극 SCi 상에 양의 벽전하가 축적된다.
이후 마찬가지로, 주사 전극 SCi와 유지 전극 SUi에 미리 정해진 수의 유지 펄스 Ps가 교대로 인가되는 것에 의해, 기입 기간에 있어서 기입 방전이 발생한 방전셀 DC에서는 유지 방전이 계속하여 행해진다.
유지 기간 종료 전에는, 주사 전극 SCi에 유지 펄스 Ps가 인가되고 나서 소정 시간 경과후에 유지 전극 SUi의 전위가 양의 전위 Ve1로 된다. 이것에 의해, 주사 전극 SCi와 유지 전극 SUi와의 사이에서 미약한 방전(소거 방전)이 일어난다.
제 2 SF의 초기화 기간에서는, 유지 전극 SUi가 양의 전위 Ve1로 보지되고, 또한 데이터 전극 Dj가 접지 전위로 보지되면서, 주사 전극 SCi에 양의 전위 Vsus로부터 음의 전위 (-Vad)를 향하여 완만하게 하강하는 램프 파형 RW3이 인가된다. 그러면, 앞의 서브필드의 유지 기간에서 유지 방전이 일어난 방전셀 DC에서는 미약 방전(초기화 방전)이 발생한다.
여기서, 제 2 SF의 초기화 기간에 있어서도, 주사 전극 SCi에 램프 파형 RW3이 인가되는 동안의 후반의 소정 기간(제 3 비방전 기간 ND3), 유지 전극 SUi가 하이 임피던스 상태로 된다. 이것에 의해, 유지 전극 SUi의 전위가 주사 전극 SCi의 전위 변화에 따라 변화하고, 주사 전극 SCi와 유지 전극 SUi와의 사이의 전압이 일정하게 유지된다. 본 예에서는, 유지 전극 SUi의 전위가 양의 전위 Ve1로부터 전압 Vf2만큼 완만하게 하강한다. 따라서, 제 2 SF의 초기화 기간의 후반의 소정 기간에는, 주사 전극 SCi와 유지 전극 SUi와의 사이에서 미약 방전이 발생하지 않는다.
이렇게 하여, 주사 전극 SCi 상의 벽 전압 및 유지 전극 SUi 상의 벽 전압이 약해지고, 데이터 전극 Dj 상의 벽 전압도 기입 동작에 적합한 값으로 조정된다. 상기한 바와 같이, 제 2 SF의 초기화 기간에서는, 직전의 서브필드에서 유지 방전이 발생한 방전셀 DC에서 선택적으로 초기화 방전을 발생시키는 선택 초기화 동작을 행한다.
제 2 SF의 기입 기간에서는, 제 1 SF의 기입 기간과 마찬가지로 하여, 기입 동작이 1행째의 방전셀로부터 n행째의 방전셀에 이를 때까지 순차적으로 행해지고, 기입 기간이 종료한다. 계속되는 유지 기간의 동작은, 유지 펄스수를 제외하고 제 1 SF의 유지 기간의 동작과 마찬가지기 때문에 설명을 생략한다.
계속되는 제 3 SF~제 10 SF의 초기화 기간에서는, 제 2 SF의 초기화 기간과 마찬가지로 선택 초기화 동작이 행해진다. 제 3 SF~제 10 SF의 기입 기간에서는, 제 2 SF와 마찬가지로 유지 전극 SUi가 전위 Ve2로 보지되어 기입 동작이 행해진다. 제 3 SF~제 10 SF의 유지 기간에서는, 유지 펄스수를 제외하고 제 1 SF의 유지 기간과 같은 유지 동작이 행해진다.
(3-2) 제 2 구동 방법
제 2 구동 방법에 대하여, 제 1 구동 방법과 다른 점을 설명한다. 도 6은 제 2 구동 방법에 의해 플라즈마 디스플레이 장치의 각 전극에 인가되는 구동 파형의 일례를 나타내는 도면이다. 또한, 도 7은 도 6의 구동 파형의 일부 확대도이다.
도 4 및 도 5와 마찬가지로, 도 6에는, 1필드에 있어서의 제 1 SF의 개시 시점으로부터 제 3 SF의 초기화 기간까지의 구동 파형이 도시되어 있다. 도 7에는, 도 6의 제 1 SF에서의 초기화 기간으로부터 기입 기간까지의 구동 파형이 도시되어 있다. 제 1 SF의 초기화 기간 및 기입 기간의 상세에 대해 도 7에 근거하여 설명한다.
또, 상술한 바와 같이, 패널(10)은, 「전흑」인 경우에 제 2 구동 방법에 의해 구동된다. 패널(10)의 표시 상태가 「전흑」인 경우, 데이터 전극 D1~Dm에는 기입 펄스가 인가되지 않는다.
도 7에 나타낸 바와 같이, 제 2 구동 방법에 있어서는, 하강 기간 동안에, 유지 전극 SUi가 하이 임피던스 상태로 되는 기간이 제 1 구동 방법과 다르다.
구체적으로는, 도 7에 나타낸 바와 같이, 시점 t7a보다 이른 시점 t7x로부터 시점 t8에 걸쳐(제 4 비방전 기간 ND4), 유지 전극 SUi가 하이 임피던스 상태로 된다.
상술한 바와 같이, 유지 전극 SUi가 하이 임피던스 상태로 되면, 유지 전극 SUi의 전위는 주사 전극 SCi의 전위 변화에 따라 변화하고, 주사 전극 SCi와 유지 전극 SUi와의 사이의 전압이 일정하게 유지된다. 본 예에서는, 시점 t7x로부터 시점 t8에 걸쳐, 유지 전극 SUi의 전위가 양의 전위 Ve1로부터 전압 (Vf2+Vu)만큼 완만하게 하강한다(램프 파형 RW40). 따라서, 시점 t7x로부터 시점 t8의 사이에서는, 주사 전극 SCi와 유지 전극 SUi와의 사이에서 미약 방전이 발생하지 않는다. 또, 전압 Vu는 0보다 크고, 전압 (Ve1-Vf2) 이하다.
한편, 주사 전극 SCi와 데이터 전극 Dj와의 사이에서는, 주사 전극 SCi와 데이터 전극 Dj와의 사이의 전압이 방전 개시 전압을 초과하는 것에 의해 미약 방전이 발생한다.
상기한 바와 같이, 제 2 구동 방법에 있어서는, 하강 기간 동안에 유지 전극 SUi가 하이 임피던스 상태로 되는 기간(제 4 비방전 기간 ND4)이 제 1 구동 방법에 비교하여 장시간화한다. 이것에 의해, 주사 전극 SCi와 유지 전극 SUi와의 사이의 미약 방전의 발생 기간이 크게 단축된다.
이 경우, 주사 전극 SCi 상에 축적된 음의 벽전하가 시점 t7로부터 시점 t8에 걸쳐 거의 감소하지 않는다. 따라서, 시점 t8에서는, 주사 전극 SCi에 음의 벽전하가 다량 잔류하고, 유지 전극 SUi에 양의 벽전하가 다량 잔류한다.
그 때문에, 기입 기간에 데이터 전극 Dj에 기입 펄스 Pd가 인가되지 않는 상태에서, 주사 전극 SCi에 주사 펄스 Pa가 인가되면, 주사 전극 SCi에 축적된 다량의 음의 벽전하에 의해 기입 방전이 발생하는 경우가 있다.
그래서, 이 제 2 구동 방법에 있어서는, 기입 기간 동안에 주사 전극 SCi에 주사 펄스 Pa가 인가되지 않는다. 이것에 의해, 데이터 전극 Dj에 기입 펄스 Pd가 인가되지 않는 경우에 주사 전극 SCi와 데이터 전극 Dj와의 사이에서 기입 방전이 발생하는 것이 확실히 방지된다.
도 6에 나타낸 바와 같이, 계속되는 제 2 SF의 초기화 기간에서는, 선택 초기화 동작이 행해진다. 그리고, 초기화 기간에 계속해서 기입 동작이 행해진다.
제 2 SF의 초기화 기간 동안에 있어서도, 유지 전극 SUi가 하이 임피던스 상태로 되는 기간(제 5 비방전 기간 ND5)이 제 1 구동 방법에 비해 장시간화한다. 이것에 의해, 주사 전극 SCi와 유지 전극 SUi와의 사이의 미약 방전의 발생 기간이 크게 단축된다.
또한, 기입 기간 동안에는 주사 전극 SCi에 주사 펄스 Pa가 인가되지 않는다. 이것에 의해, 데이터 전극 Dj에 기입 펄스 Pd가 인가되지 않는 상태에서, 주사 전극 SCi와 데이터 전극 Dj와의 사이에서 기입 방전이 발생하는 것이 확실히 방지된다.
(3-3) 효과
상기 제 1 및 제 2 구동 방법은, 패널(10)의 표시 상태가 「전흑」이 아닌 경우와 「전흑」인 경우에 전환되어 사용된다. 이들의 제 1 및 제 2 구동 방법을 이용하여 패널(10)을 구동하는 것에 의해 이하의 효과를 얻을 수 있다.
상술한 바와 같이, 제 1 구동 방법에 있어서는, 상승 기간 동안의 시점 t3a로부터 시점 t4에 걸쳐(제 1 비방전 기간 ND1) 유지 전극 SUi가 하이 임피던스 상태로 된다. 또한, 하강 기간 동안의 시점 t7a로부터 시점 t8에 걸쳐(제 2 비방전 기간 ND2) 유지 전극 SUi가 하이 임피던스 상태로 된다.
유지 전극 SUi가 하이 임피던스 상태인 동안에는, 주사 전극 SCi와 유지 전극 SUi와의 사이에서 미약 방전이 발생하지 않는다. 이것에 의해, 미약 방전의 발생 기간이 단축되기 때문에, 점등하지 않는 방전셀 DC의 발광 휘도가 낮아진다. 그 결과, 흑휘도가 낮아진다.
제 2 구동 방법에 있어서는, 제 1 구동 방법에 있어서의 하강 기간 동안의 제 2 비방전 기간 ND2에 비해 하강 기간 동안의 제 4 비방전 기간 ND4가 확대되어 있다.
환언하면, 패널(10)의 표시 상태가 「전흑」인 경우에는, 하강 기간 동안에 유지 전극 SUi가 하이 임피던스 상태로 되는 타이밍이, 패널(10)의 표시 상태가 「전흑」이 아닌 경우에 비해 빨라지고 있다.
이것에 의해, 제 2 구동 방법에 의하면, 주사 전극 SCi와 데이터 전극 Dj와의 사이에서 미약 방전의 발생 기간이 크게 단축되고, 미약 방전에 의한 방전셀 DC의 발광이 충분히 억제된다. 그 결과, 패널(10)의 표시 상태가 「전흑」인 경우의 휘도를 충분히 저감할 수 있다.
(4) 주사 전극 구동 회로의 회로 구성 및 동작
(4-1) 회로 구성
도 8은 도 3의 주사 전극 구동 회로(53)의 구성을 나타내는 회로도이다.
주사 전극 구동 회로(53)는 주사 IC(집적 회로)(100), 직류 전원(200), 보호 저항(300), 회수 회로(400), 다이오드 D10, n 채널 전계 효과 트랜지스터(이하, 트랜지스터라고 약기함) Q3~Q5, Q7 및 NPN 바이폴라 트랜지스터(이하, 트랜지스터라고 약기함) Q6, Q8을 포함한다. 도 8에는, 주사 전극 구동 회로(53)에 있어서 1개의 주사 전극 SC1에 접속되는 하나의 주사 IC(100)가 도시된다. 다른 주사 전극 SC2~SCn에도 도 8의 주사 IC(100)와 같은 주사 IC가 각각 접속된다.
주사 IC(100)는 p 채널 전계 효과 트랜지스터(이하, 트랜지스터라고 약기함) Q1 및 n 채널 전계 효과 트랜지스터(이하, 트랜지스터라고 약기함) Q2를 포함한다. 회수 회로(400)는 n 채널 전계 효과 트랜지스터(이하, 트랜지스터라고 약기함) QA, QB, 회수 코일 LA, LB, 회수 콘덴서 CR 및 다이오드 DA, DB를 포함한다.
주사 IC(100)는 노드 N1과 노드 N2와의 사이에 접속된다. 주사 IC(100)의 트랜지스터 Q1은 노드 N2와 주사 전극 SC1과의 사이에 접속되고, 트랜지스터 Q2는 주사 전극 SC1과 노드 N1과의 사이에 접속된다. 트랜지스터 Q1의 게이트에는 제어 신호 S1이 인가되고, 트랜지스터 Q2의 게이트에는 제어 신호 S2가 인가된다.
보호 저항(300)은, 노드 N2와 노드 N3과의 사이에 접속된다. 전압 Vscn을 받는 전원 단자 V10은 다이오드 D10을 통해서 노드 N3에 접속된다. 직류 전원(200)은 노드 N1과 노드 N3과의 사이에 접속된다. 이 직류 전원(200)은, 전해 콘덴서로 이루어지고, 전압 Vscn을 유지하는 플로팅 전원으로서 기능한다. 이하, 노드 N1의 전위를 VFGND로 하고, 노드 N3의 전위를 VscnF로 한다. 노드 N3의 전위 VscnF는 노드 N1의 전위 VFGND에 전압 Vscn을 가산한 값을 갖는다. 즉, VscnF=VFGND+Vscn로 된다.
트랜지스터 Q3은, 전압 Vset을 받는 전원 단자 V11과 노드 N4와의 사이에 접속되고, 게이트에는 제어 신호 S3이 인가된다. 트랜지스터 Q4는, 노드 N1과 노드 N4와의 사이에 접속되고, 게이트에는 제어 신호 S4가 인가된다. 트랜지스터 Q5는, 노드 N1과 음의 전압 (-Vad)을 받는 전원 단자 V12와의 사이에 접속되고, 게이트에는 제어 신호 S5가 인가된다. 제어 신호 S4는 제어 신호 S5의 반전 신호다.
트랜지스터 Q6, Q7은 전압 Vsus를 받는 전원 단자 V13과 노드 N4와의 사이에 접속된다. 트랜지스터 Q6의 베이스에는 제어 신호 S6이 인가되고, 트랜지스터 Q7의 게이트에는 제어 신호 S7이 인가된다. 트랜지스터 Q8은, 노드 N4와 접지 단자와의 사이에 접속되고, 베이스에는 제어 신호 S8이 인가된다.
노드 N4와 노드 N5와의 사이에는, 회수 코일 LA, 다이오드 DA 및 트랜지스터 QA가 직렬로 접속되고, 또한, 회수 코일 LB, 다이오드 DB 및 트랜지스터 QB가 직렬로 접속된다. 트랜지스터 QA의 게이트에는 제어 신호 S9a가 인가되고, 트랜지스터 QB의 게이트에는 제어 신호 S9b가 인가된다. 회수 콘덴서 CR는 노드 N5와 접지 단자와의 사이에 접속된다.
도 8에 나타낸 바와 같이, 트랜지스터 Q3에는 게이트 저항 RG 및 콘덴서 CG가 접속된다. 다른 트랜지스터 Q5, Q6에도 게이트 저항 및 콘덴서가 접속되지만, 이들의 도시는 생략한다.
상기의 제어 신호 S1~S8, S9a, S9b는 도 3의 타이밍 발생 회로(55)로부터 주사 전극 구동 회로(53)에 타이밍 신호로서 인가된다.
(4-2) 초기화 기간 및 기입 기간에 있어서의 동작
우선, 제 1 구동 방법에 근거하는 주사 전극 구동 회로(53)의 동작에 대하여 설명한다. 도 9는 도 4 및 도 5의 제 1 SF의 초기화 기간 및 기입 기간에 주사 전극 구동 회로(53)에 인가되는 제어 신호의 상세한 타이밍도이다.
도 9의 최상단에는, 일점쇄선으로 노드 N1의 전위 VFGND의 변화가 도시되고, 점선으로 노드 N3의 전위 VscnF가 도시되고, 실선으로 주사 전극 SC1의 전위의 변화가 도시된다. 또, 도 9에는, 회수 회로(400)에 인가되는 제어 신호 S9a, S9b는 도시되어 있지 않다.
제 1 SF의 개시 시점 t0에서는, 제어 신호 S6, S3, S5가 로우 레벨(low level)에 있고, 제어 신호 S1, S2, S8, S7, S4가 하이 레벨(high level)에 있다. 그것에 의하여, 트랜지스터 Q1, Q6, Q3, Q5가 오프(off)하고, 트랜지스터 Q2, Q8, Q7, Q4가 온(on)하고 있다. 따라서, 노드 N1은 접지 전위(0V)로 되어 있고, 노드 N3의 전위 VscnF는 Vscn으로 되어 있다. 또한, 트랜지스터 Q2가 온하고 있기 때문에, 주사 전극 SC1의 전위는 접지 전위로 되어 있다.
시점 t1에서, 제어 신호 S8, S7이 로우 레벨이 되어, 트랜지스터 Q8, Q7이 오프한다. 또한, 제어 신호 S1, S2가 로우 레벨로 된다. 그것에 의하여, 트랜지스터 Q1이 온하고, 트랜지스터 Q2가 오프한다. 따라서, 주사 전극 SC1의 전위가 Vscn로 상승한다. 시점 t2로부터 시점 t3에 걸쳐 주사 전극 SC1의 전위가 Vscn에서 유지된다.
시점 t3에서, 제어 신호 S3이 하이 레벨이 되어, 트랜지스터 Q3이 온한다. 그것에 의하여, 노드 N1의 전위 VFGND가 접지 전위로부터 Vset까지 완만하게 상승한다. 또한, 노드 N3의 전위 VscnF 및 주사 전극 SC1의 전위가 Vscn으로부터 (Vscn+Vset)까지 상승한다.
시점 t4에서, 제어 신호 S3이 로우 레벨이 되어, 트랜지스터 Q3이 오프한다. 그것에 의하여, 노드 N1의 전위 VFGND가 Vset로 보지된다. 또한, 노드 N3의 전위 VscnF 및 주사 전극 SC1의 전위가 (Vscn+Vset)로 유지된다.
시점 t5에서, 제어 신호 S6, S7이 하이 레벨이 되어, 트랜지스터 Q6, Q7이 온한다. 그것에 의하여, 노드 N1의 전위 VFGND가 Vsus까지 저하된다. 또한, 노드 N3의 전위 VscnF 및 주사 전극 SC1의 전위가 (Vscn+Vsus)까지 저하된다. 시점 t5a로부터 시점 t5b에 걸쳐서, 주사 전극 SC1의 전위가 (Vscn+Vsus)로 유지된다.
시점 t5b에서, 제어 신호 S1, S2가 하이 레벨로 된다. 그것에 의하여, 트랜지스터 Q1이 오프하고, 트랜지스터 Q2가 온한다. 따라서, 주사 전극 SC1의 전위가 Vsus까지 저하된다. 이것에 의해, 시점 t6으로부터 시점 t7에 걸쳐, 주사 전극 SC1의 전위가 Vsus에서 유지된다.
시점 t7에서, 제어 신호 S4, S6이 로우 레벨이 되어, 트랜지스터 Q4, Q6이 오프한다. 또한, 제어 신호 S5가 하이 레벨이 되어, 트랜지스터 Q5가 온한다. 그것에 의하여, 노드 N1의 전위 VFGND 및 주사 전극 SC1의 전위가 (-Vad)를 향하여 완만하게 저하된다. 또한, 노드 N3의 전위 VscnF가 (-Vad+Vscn)를 향하여 완만하게 저하된다.
시점 t8에서, 제어 신호 S1, S2가 로우 레벨로 된다. 그것에 의하여, 트랜지스터 Q1이 온하고, 트랜지스터 Q2가 오프한다. 따라서, 주사 전극 SC1의 전위가 (-Vad+Vset2)로부터 (-Vad+Vscn)까지 상승한다. 여기서, Vset2<Vscn이다.
기입 기간의 시점 t9에서, 제어 신호 S8이 하이 레벨이 되어, 트랜지스터 Q8이 온한다. 그것에 의하여, 노드 N4가 접지 전위로 된다. 이 때, 트랜지스터 Q4가 오프하고 있기 때문에, 노드 N1 및 주사 전극 SC1의 전위는 (-Vad+Vscn)으로 유지된다.
시점 t11에서, 제어 신호 S1, S2가 하이 레벨이 된다. 그것에 의하여, 트랜지스터 Q1이 오프하고, 트랜지스터 Q2가 온한다. 따라서, 주사 전극 SC1의 전위가 (-Vad+Vscn)로부터 -Vad까지 저하된다.
시점 t12에서, 제어 신호 S1, S2가 로우 레벨로 된다. 그것에 의하여, 트랜지스터 Q1이 오프하고, 트랜지스터 Q2가 온한다. 따라서, 주사 전극 SC1의 전위가-Vad로부터 (-Vad+Vscn)까지 상승한다. 그 결과, 주사 전극 SC1에 주사 펄스 Pa(도 4 및 도 5)가 발생한다.
다음으로, 제 2 구동 방법에 근거하는 주사 전극 구동 회로(53)의 동작에 대하여 설명한다. 도 10은 도 6 및 도 7의 제 1 SF의 초기화 기간 및 기입 기간에 주사 전극 구동 회로(53)에 인가되는 제어 신호의 상세한 타이밍도이다.
도 10에 나타낸 바와 같이, 제 2 구동 방법에 있어서, 주사 전극 구동 회로(53)는 시점 t0으로부터 시점 t10에 걸쳐 제 1 구동 방법과 동일한 동작을 행한다.
그 후, 시점 t11에서는, 제어 신호 S1, S2가 로우 레벨로 유지된다. 그것에 의하여, 트랜지스터 Q1이 온 상태로 유지되고, 트랜지스터 Q2가 오프 상태로 유지된다. 따라서, 주사 전극 SC1의 전위가 (-Vad+Vscn)으로 유지된다. 그 결과, 기입 기간 동안, 주사 전극 SC1에는 주사 펄스 Pa(도 4 및 도 5)가 발생하지 않는다.
(5) 유지 전극 구동 회로의 회로 구성 및 동작
(5-1) 회로 구성
도 11은 도 3의 유지 전극 구동 회로(54)의 구성을 나타내는 회로도이다.
도 11의 유지 전극 구동 회로(54)는 서스테인 드라이버(540) 및 전압 상승 회로(541)를 포함한다.
도 11에 나타낸 바와 같이, 서스테인 드라이버(540)는 n 채널 전계 효과 트랜지스터(이하, 트랜지스터라고 약기함) Q101, Q102 및 회수 회로(540R)를 포함한다. 회수 회로(540R)는 n 채널 전계 효과 트랜지스터(이하, 트랜지스터라고 약기함) QA, QB, 회수 코일 LA, LB, 회수 콘덴서 CR 및 다이오드 DA, DB를 포함한다.
서스테인 드라이버(540)의 트랜지스터 Q101은, 전압 Vsus를 받는 전원 단자 V101과 노드 N101과의 사이에 접속되고, 게이트에는 제어 신호 S101이 인가된다.
트랜지스터 Q102는, 노드 N101과 접지 단자와의 사이에 접속되고, 게이트에는 제어 신호 S102가 인가된다. 노드 N101은 도 2의 유지 전극 SU1~SUn에 접속된다.
노드 N101과 회수 회로(540R)의 노드 N109와의 사이에는, 회수 코일 LA, 다이오드 DA 및 트랜지스터 QA가 직렬로 접속되고, 또한, 회수 코일 LB, 다이오드 DB 및 트랜지스터 QB가 직렬로 접속된다. 회수 콘덴서 CR는 노드 N109와 접지 단자와의 사이에 접속된다. 트랜지스터 QA의 게이트에는 제어 신호 S9c가 인가되고, 트랜지스터 QB의 게이트에는 제어 신호 S9d가 인가된다.
전압 상승 회로(541)는 n 채널 전계 효과 트랜지스터(이하, 트랜지스터라고 약기함) Q105a, Q105b, Q107, Q108, 다이오드 DD25 및 콘덴서 C102를 포함한다.
전압 상승 회로(541)의 다이오드 DD25는 전압 Ve1을 받는 전원 단자 V111과 노드 N104와의 사이에 접속된다.
트랜지스터 Q105a 및 트랜지스터 Q105b는 노드 N104와 노드 N101과의 사이에 직렬로 접속된다. 트랜지스터 Q105a 및 트랜지스터 Q105b의 게이트에는 제어 신호 S105가 인가된다. 콘덴서 C102는 노드 N104와 노드 N105와의 사이에 접속된다.
트랜지스터 Q107은, 노드 N105와 접지 단자와의 사이에 접속되고, 게이트에는 제어 신호 S107이 입력된다. 트랜지스터 Q108은, 전압 VE2를 받는 전원 단자 V103과 노드 N105와의 사이에 접속되고, 게이트에는 제어 신호 S108이 입력된다. 또, 전압 VE2는, VE2=Ve2-Ve1의 관계를 만족시키고, 예컨대, VE2=5[V]이다.
상기의 제어 신호 S101, S102, S9c, S9d, S105, S107, S108은 도 3의 타이밍 발생 회로(55)로부터 유지 전극 구동 회로(54)에 타이밍 신호로서 인가된다.
(5-2) 초기화 기간 및 기입 기간에 있어서의 동작
우선, 제 1 구동 방법에 근거하는 유지 전극 구동 회로(54)의 동작에 대하여 설명한다. 도 12는 도 4 및 도 5의 제 1 SF의 초기화 기간 및 기입 기간에 유지 전극 구동 회로(54)에 인가되는 제어 신호의 상세한 타이밍도이다.
도 12의 최상단에는, 참고로서 주사 전극 SC1의 전위의 변화가 도시되어 있다. 도 12의 다음단에, 유지 전극 SU1의 전위의 변화가 도시되어 있다.
제 1 SF의 개시 시점 t0에서는, 제어 신호 S101, S9c, S9d, S105, S108이 로우 레벨에 있고, 제어 신호 S102, S107이 하이 레벨에 있다. 그것에 의하여, 트랜지스터 Q101, QA, QB, Q105a, Q105b, Q108이 오프하고, 트랜지스터 Q102, Q107이 온하고 있다. 이것에 의해, 유지 전극 SU1(노드 N101)이 접지 전위로 되어 있다.
제 1 SF의 개시 시점 t0으로부터 소정 기간 경과한 후, 시점 t3a에서 제어 신호 S102가 로우 레벨로 된다. 이것에 의해, 트랜지스터 Q102가 오프한다. 그 결과, 유지 전극 SU1이 하이 임피던스 상태로 된다. 따라서, 주사 전극 SC1의 전위의 상승에 따라, 유지 전극 SU1의 전위가 전압 Vf1만큼 상승한다. 시점 t4로부터 시점 t5의 기간에서는, 주사 전극 SC1의 전위가 일정하게 유지되기 때문에, 유지 전극 SU1의 전위도 일정하게 유지된다.
시점 t5에서, 제어 신호 S102가 하이 레벨로 된다. 이것에 의해, 트랜지스터 Q102가 온한다. 그 결과, 유지 전극 SU1(노드 N101)이 다시 접지 전위로 보지된다.
시점 t6에서, 제어 신호 S102가 로우 레벨로 되고, 제어 신호 S105가 하이 레벨로 된다. 이것에 의해, 트랜지스터 Q102가 오프하고, 트랜지스터 Q105a, Q105b가 온한다. 그것에 의하여, 전원 단자 V111로부터 노드 N104를 통해서 유지 전극 SU1에 전류가 흐른다. 그 결과, 유지 전극 SU1이 상승하고, 시점 t7에서 Ve1로 보지된다.
시점 t7a에서, 제어 신호 S105가 로우 레벨로 된다. 이것에 의해, 트랜지스터 Q105a, Q105b가 오프한다. 따라서, 유지 전극 SU1이 하이 임피던스 상태로 된다. 그 결과, 시점 t7a로부터 시점 t8의 기간에서 주사 전극 SC1의 전위의 하강에 따라, 유지 전극 SU1의 전위가 Ve1로부터 전압 Vf2만큼 완만하게 하강한다.
그리고, 시점 t8에서, 제어 신호 S105가 하이 레벨로 된다. 이것에 의해, 트랜지스터 Q105a, Q105b가 온한다. 그 결과, 유지 전극 SU1(노드 N101)의 전위가 다시 Ve1로 보지된다.
기입 기간의 시점 t10에서, 제어 신호 S107이 로우 레벨로 되고, 제어 신호 S108이 하이 레벨로 된다. 이것에 의해, 트랜지스터 Q107이 오프하고, 트랜지스터 Q108이 온한다. 그것에 의하여, 전원 단자 V103로부터 트랜지스터 Q108을 통해서 노드 N105에 전류가 흐른다. 그 결과, 노드 N105의 전위가 VE2까지 상승한다. 이 경우, 유지 전극 SU1의 전압 Ve1에 전압 VE2가 가산된다. 그것에 의하여, 유지 전극 SU1(노드 N101)의 전위가 Ve2까지 상승한다.
다음으로, 제 2 구동 방법에 근거하는 유지 전극 구동 회로(54)의 동작에 대하여 설명한다. 도 13은 도 6 및 도 7의 제 1 SF의 초기화 기간 및 기입 기간에 유지 전극 구동 회로(54)에 인가되는 제어 신호의 상세한 타이밍도이다.
도 13에 나타낸 바와 같이, 제 2 구동 방법에 있어서, 유지 전극 구동 회로(54)는 시점 t0으로부터 시점 t7에 걸쳐 제 1 구동 방법과 동일한 동작을 행한다.
그 후, 시점 t7a보다 이른 시점 t7x에서, 제어 신호 S105가 로우 레벨로 된다. 이것에 의해, 트랜지스터 Q105a, Q105b가 오프한다. 따라서, 유지 전극 SU1이 하이 임피던스 상태로 된다. 그 결과, 시점 t7x로부터 시점 t8의 기간에서 주사 전극 SC1의 전위의 하강에 따라 유지 전극 SU1의 전위가 Ve1로부터 전압 (Vf2+Vu)만큼 완만하게 하강한다.
그리고, 시점 t8에서, 제어 신호 S105가 하이 레벨로 된다. 이것에 의해, 트랜지스터 Q105a, Q105b가 온한다. 그 결과, 유지 전극 SU1(노드 N101)의 전위가 다시 Ve1로 보지된다. 기입 기간의 시점 t9 이후에서, 유지 전극 구동 회로(54)는 제 1 구동 방법과 동일한 동작을 행한다.
(6) 다른 실시예
상기 제 1 구동 방법에 있어서, 유지 전극 SUi를 하이 임피던스 상태로 하는 대신에, 제 1 비방전 기간 ND1에 있어서 유지 전극 SUi에 접지 전위로부터 전압 Vf1만큼 완만하게 상승하는 램프 파형 또는 계단 형상 파형을 인가할 수도 있다. 또한, 제 2 비방전 기간 ND2에 있어서 유지 전극 SUi에 양의 전위 Ve1로부터 전압 Vf2만큼 완만하게 하강하는 램프 파형 또는 계단 형상 파형을 인가할 수도 있다. 이 경우에도, 상기와 같은 효과를 얻을 수 있다.
제 2 구동 방법에 있어서도, 유지 전극 SUi를 하이 임피던스 상태로 하는 대신에, 제 1 비방전 기간 ND1에 있어서 유지 전극 SUi에 접지 전위로부터 전압 Vf1만큼 완만하게 상승하는 램프 파형 또는 계단 형상 파형을 인가할 수도 있다. 또한, 제 4 비방전 기간 ND4에 있어서 유지 전극 SUi에 양의 전위 Ve1로부터 전압 (Vf2+Vu)만큼 완만하게 하강하는 램프 파형 또는 계단 형상 파형을 인가할 수도 있다. 이 경우, 상기와 같은 효과를 얻을 수 있다.
상기 실시예에 있어서는, 제 1 SF에서 전체 셀 초기화 동작이 행해지고 있지만, 전체 셀 초기화 동작은 제 1 SF에 한하지 않고, 다른 서브필드에서 행해져도 좋다. 또한, 전체 셀 초기화 동작이 복수의 서브필드에서 행해져도 좋다.
상기 실시예에서는, 데이터 전극 구동 회로(52), 주사 전극 구동 회로(53) 및 유지 전극 구동 회로(54)에 있어서, 스위칭 소자로서 n 채널 전계 효과 트랜지스터 및 p 채널 전계 효과 트랜지스터가 이용되어 있지만, 스위칭 소자는 이들에 한정되지 않는다.
예컨대, 상기 각 회로에서, n 채널 전계 효과 트랜지스터 대신 p 채널 전계 효과 트랜지스터 또는 절연 게이트형 바이폴라 트랜지스터 등을 사용할 수도 있고, p 채널 전계 효과 트랜지스터 대신, n 채널 전계 효과 트랜지스터 또는 절연 게이트형 바이폴라 트랜지스터 등을 사용할 수 있다.
제 2 구동 방법에서 사용되는 구동 파형은 상기에 한정되지 않고, 이하에 설명하는 구동 파형이더라도 좋다. 도 14는 제 2 구동 방법에 의해 플라즈마 디스플레이 장치의 각 전극에 인가되는 구동 파형의 다른 예를 나타내는 도면이다. 또한, 도 15는 도 14의 구동 파형의 일부 확대도이다.
도 4~도 7과 마찬가지로, 도 14에는, 1필드에 있어서의 제 1 SF의 개시 시점으로부터 제 3 SF의 초기화 기간까지의 구동 파형이 도시되어 있다. 도 15에는, 도 14의 제 1 SF에서의 초기화 기간으로부터 기입 기간까지의 구동 파형이 도시되어 있다. 제 1 SF의 초기화 기간 및 기입 기간의 상세에 대해 도 15에 근거하여 설명한다.
도 7에 나타낸 바와 같이, 이 구동 파형에 있어서는, 하강 기간 동안에, 유지 전극 SUi가 하이 임피던스 상태로 되는 타이밍(시점 t7x)이 도 7의 구동 파형에 비해 더 빨라지고 있다. 그것에 의해, 시점 t7x로부터 시점 t8의 사이의 제 4 비방전 기간 ND4가 매우 크게 설정되어 있다.
상술한 바와 같이, 유지 전극 SUi가 하이 임피던스 상태로 되면, 유지 전극 SUi의 전위는 주사 전극 SCi의 전위 변화에 따라 변화하고, 주사 전극 SCi와 유지 전극 SUi와의 사이의 전압이 일정하게 유지된다.
본 예에서는, 유지 전극 SUi가 하이 임피던스 상태로 되는 타이밍이 현저히 빨라지고 있기 때문에, 유지 전극 SUi의 전위가 비방전 기간 ND4의 도중에서 접지 전위까지 저하한다. 여기서, 유지 전극 SUi의 전위는 접지 전위를 초과하여 저하하는 경우는 없다. 그 때문에, 제 4 비방전 기간 ND4 내에서는, 유지 전극 SUi의 전위는 접지 전위까지 저하한 후, 접지 전위로 유지된다.
이것에 의해, 본 예에서 유지 전극 SUi가 하이 임피던스 상태로 되어 있는 기간은, 유지 전극 SUi의 전위가 양의 전위 Ve1로부터 접지 전위까지 저하되는 기간으로 된다. 따라서, 제 4 비방전 기간 ND4 내에서 또한 유지 전극 SUi가 하이 임피던스 상태가 아닌 기간(이하, 접지 기간이라 약기함)에, 주사 전극 SCi와 유지 전극 SUi와의 사이에서 미약 방전이 발생하는지 여부가 문제로 된다.
상기 접지 기간에 있어서는, 유지 전극 SUi의 전위가 주사 전극 SCi의 전위와 동시에 접지 전위까지 저하되어 있다. 이것에 의해, 주사 전극 SCi와 유지 전극 SUi와의 사이의 전위차가 커지는 것이 억제되고 있다.
따라서, 주사 전극 SCi의 전위를 현저하게 낮게 하지 않는 한, 주사 전극 SCi와 유지 전극 SUi와의 사이의 전압은 방전 개시 전압을 초과하지 않는다. 그것에 의하여, 접지 기간에 있어서도, 주사 전극 SCi와 유지 전극 SUi와의 사이에서 미약 방전이 발생하는 것이 억제된다.
이와 같이, 본 예에서는, 주사 전극 SCi와 유지 전극 SUi와의 사이의 미약 방전의 발생 기간이 매우 크게 단축된다. 그 결과, 도 14 및 도 15에 도시되는 구동 파형을 제 2 구동 방법에 이용하는 경우에도, 상기 실시예와 마찬가지의 효과를 얻을 수 있다.
상기한 바와 같이, 제 2 구동 방법에 사용되는 구동 파형은, 하강 기간 동안에 유지 전극 SUi가 하이 임피던스 상태로 되는 타이밍(시점 t7x)이, 제 1 구동 방법에 사용되는 구동 파형에 비해 빨라지고 있으면 좋다.
(7) 청구항의 각 구성요소와 실시예의 각 요소와의 대응
이하, 청구항의 각 구성요소와 실시예의 각 요소와의 대응의 예에 대하여 설명하지만, 본 발명은 하기의 예에 한정되지 않는다.
(7-1) 청구항 1~청구항 6에 관하여
상기 실시예에서는, 화상 신호 처리 회로(51), 데이터 전극 구동 회로(52), 주사 전극 구동 회로(53), 유지 전극 구동 회로(54), 타이밍 발생 회로(55), 전흑 검출 회로(56) 및 전원 회로가 구동 장치의 예이며, 전흑 검출 회로(56)가 판별부의 예이며, 시점 t7로부터 시점 t8까지의 하강 기간이 제 1 기간의 예이며, 전위 Vsus가 제 1 전위의 예이며, 전위 (-Vad+Vset2)가 제 2 전위의 예이며, 램프 파형 RW2가 제 1 램프 파형의 예이다.
또한, 제 2 비방전 기간 ND2가 제 2 기간의 예이며, 전위 Ve1이 제 3 전위의 예이며, 전위 (Ve1-Vf2)가 제 4 전위의 예이며, 제 2 비방전 기간 ND2에 있어서의 유지 전극 SUi의 램프 파형 RW20이 제 2 램프 파형의 예이다.
또한, 제 4 비방전 기간 ND4가 제 3 기간의 예이며, 제 4 비방전 기간 ND4에 있어서의 유지 전극 SUi의 램프 파형 RW40이 제 3 램프 파형의 예이며, 전위 (Ve1-Vf2-Vu)가 제 5 전위의 예이며, 전체 셀 초기화 동작이 행해지는 제 1 서브필드가 적어도 하나의 서브필드의 예이며, 시점 t3으로부터 시점 t4까지의 상승 기간이 제 4 기간의 예이다.
또한, 전위 Vscn이 제 6 전위의 예이며, 전위 (Vscn+Vset)가 제 7 전위의 예이며, 램프 파형 RW1이 제 4 램프 파형의 예이며, 제 1 비방전 기간 ND1이 제 5 기간의 예이며, 접지 전위가 제 8 전위의 예이며, 전위 Vf1이 제 9 전위의 예이며, 제 1 비방전 기간 ND1에 있어서의 유지 전극 SUi의 램프 파형 RW10이 제 5 램프 파형의 예이다.
또한, 패널(10), 화상 신호 처리 회로(51), 데이터 전극 구동 회로(52), 주사 전극 구동 회로(53), 유지 전극 구동 회로(54), 타이밍 발생 회로(55), 전흑 검출 회로(56) 및 전원 회로가 플라즈마 디스플레이 장치의 예이다.
(7-2) 청구항 7에 관하여
제 4 비방전 기간 ND4가 제 2 기간의 예이며, 제 4 비방전 기간 ND4에 있어서의 유지 전극 SUi의 램프 파형 RW40이 제 2 램프 파형의 예이며, 전위 (Ve1-Vf2-Vu)가 제 4 전위의 예이다. 청구항 7에 관한 다른 구성요소와 실시예의 각 요소와의 대응 관계는 청구항 1~청구항 6에 관한 상기의 대응 관계와 같다.
청구항의 각 구성요소로서, 청구항에 기재되어 있는 구성 또는 기능을 갖는 다른 여러가지의 요소를 이용할 수 있다.
본 발명은 여러가지의 화상을 표시하는 표시 장치에 이용할 수 있다.
10 : 패널 21 : 전면 기판
22 : 주사 전극 23 : 유지 전극
24 : 유전체층 25 : 보호층
31 : 배면 기판 32 : 데이터 전극
33 : 절연체층 51 : 화상 신호 처리 회로
52 : 데이터 전극 구동 회로 53 : 주사 전극 구동 회로
54 : 유지 전극 구동 회로 55 : 타이밍 발생 회로

Claims (7)

  1. 복수의 주사 전극 및 유지 전극과 복수의 데이터 전극과의 교차부에 복수의 방전셀을 갖는 플라즈마 디스플레이 패널을, 1필드 기간이 복수의 서브필드를 포함하는 서브필드법으로 구동하는 구동 장치로서,
    상기 복수의 주사 전극을 구동하는 주사 전극 구동 회로와,
    상기 복수의 유지 전극을 구동하는 유지 전극 구동 회로와,
    각 필드 기간에 있어서 상기 복수의 방전셀 중 적어도 하나가 점등하는지 또는 모두가 점등하지 않는지를 판별하는 판별부
    를 구비하고,
    상기 주사 전극 구동 회로는, 각 서브필드의 초기화 기간 내에서의 제 1 기간에서 상기 복수의 주사 전극에 제 1 전위로부터 제 2 전위로 강하하는 제 1 램프 파형을 인가하고, 상기 판별부에 의해 상기 복수의 방전셀 중 적어도 하나가 점등하는 것으로 판별된 경우에 각 서브필드의 기입 기간에 있어서 상기 복수의 주사 전극에 기입 방전을 위한 주사 펄스를 인가하고, 상기 판별부에 의해 상기 복수의 방전셀의 모두가 점등하지 않는 것으로 판별된 경우에 각 서브필드의 기입 기간에 있어서 상기 복수의 주사 전극에 주사 펄스를 인가하지 않고,
    상기 유지 전극 구동 회로는, 상기 판별부에 의해 상기 복수의 방전셀 중 적어도 하나가 점등하는 것으로 판별된 경우에 상기 제 1 기간 내에서의 상기 제 1 기간보다 짧은 제 2 기간에서 상기 복수의 유지 전극에 제 3 전위로부터 제 4 전위로 하강하는 제 2 램프 파형을 인가하고, 상기 판별부에 의해 상기 복수의 방전셀의 모두가 점등하지 않는 것으로 판별된 경우에 상기 제 1 기간 내에서의 상기 제 1 기간보다 짧고 상기 제 2 기간보다 긴 제 3 기간에서 상기 복수의 유지 전극에 상기 제 3 전위로부터 제 5 전위로 하강하는 제 3 램프 파형을 인가하는
    구동 장치.
  2. 제 1 항에 있어서,
    상기 유지 전극 구동 회로는, 상기 판별부에 의해 상기 복수의 방전셀 중 적어도 하나가 점등하는 것으로 판별된 경우에 상기 제 2 기간에서 상기 복수의 유지 전극을 플로팅 상태로 하고, 상기 판별부에 의해 상기 복수의 방전셀의 모두가 점등하지 않는 것으로 판별된 경우에 상기 제 3 기간에서 상기 복수의 유지 전극을 플로팅 상태로 하는 구동 장치.
  3. 제 1 항에 있어서,
    상기 주사 전극 구동 회로는, 적어도 하나의 서브필드의 초기화 기간 내에서의 상기 제 1 기간보다 앞의 제 4 기간에서 초기화 방전을 위해 상기 복수의 주사 전극에 제 6 전위로부터 제 7 전위로 상승하는 제 4 램프 파형을 인가하고,
    상기 유지 전극 구동 회로는, 상기 제 4 기간 내에서의 상기 제 4 기간보다 짧은 제 5 기간에서 상기 복수의 유지 전극에 제 8 전위로부터 제 9 전위로 상승하는 제 5 램프 파형을 인가하는
    구동 장치.
  4. 제 3 항에 있어서,
    상기 유지 전극 구동 회로는 상기 제 5 기간에서 상기 복수의 유지 전극을 플로팅 상태로 하는 구동 장치.
  5. 복수의 주사 전극 및 유지 전극과 복수의 데이터 전극과의 교차부에 복수의 방전셀을 갖는 플라즈마 디스플레이 패널을, 1필드 기간이 복수의 서브필드를 포함하는 서브필드법으로 구동하는 구동 방법으로서,
    각 필드 기간에 있어서 상기 복수의 방전셀 중 적어도 하나가 점등하는지 또는 모두가 점등하지 않는지를 판별하는 단계와,
    각 서브필드의 초기화 기간 내에서의 제 1 기간에서 상기 복수의 주사 전극에 제 1 전위로부터 제 2 전위로 강하하는 제 1 램프 파형을 인가하는 단계와,
    상기 복수의 방전셀 중 적어도 하나가 점등하는 것으로 판별된 경우에 상기 제 1 기간 내에서의 상기 제 1 기간보다 짧은 제 2 기간에서 상기 복수의 유지 전극에 제 3 전위로부터 제 4 전위로 하강하는 제 2 램프 파형을 인가하고, 각 서브필드의 기입 기간에 있어서 상기 복수의 주사 전극에 기입 방전을 위한 주사 펄스를 인가하는 단계와,
    상기 복수의 방전셀의 모두가 점등하지 않는 것으로 판별된 경우에 상기 제 1 기간 내에서의 상기 제 1 기간보다 짧고 상기 제 2 기간보다 긴 제 3 기간에서 상기 복수의 유지 전극에 상기 제 3 전위로부터 제 5 전위로 하강하는 제 3 램프 파형을 인가하고, 각 서브필드의 기입 기간에 있어서 상기 복수의 주사 전극에 주사 펄스를 인가하지 않는 단계
    를 포함하는 구동 방법.
  6. 복수의 주사 전극 및 유지 전극과 복수의 데이터 전극과의 교차부에 복수의 방전셀을 갖는 플라즈마 디스플레이 패널과,
    상기 플라즈마 디스플레이 패널을 1필드 기간이 복수의 서브필드를 포함하는 서브필드법으로 구동하는 구동 장치
    를 구비하고,
    상기 구동 장치는,
    상기 복수의 주사 전극을 구동하는 주사 전극 구동 회로와,
    상기 복수의 유지 전극을 구동하는 유지 전극 구동 회로와,
    각 필드 기간에 있어서 상기 복수의 방전셀 중 적어도 하나가 점등하는지 또는 모두가 점등하지 않는지를 판별하는 판별부를 구비하고,
    상기 주사 전극 구동 회로는, 각 서브필드의 초기화 기간 내에서의 제 1 기간에서 상기 복수의 주사 전극에 제 1 전위로부터 제 2 전위로 강하하는 제 1 램프 파형을 인가하고, 상기 판별부에 의해 상기 복수의 방전셀 중 적어도 하나가 점등하는 것으로 판별된 경우에 각 서브필드의 기입 기간에 있어서 상기 복수의 주사 전극에 기입 방전을 위한 주사 펄스를 인가하고, 상기 판별부에 의해 상기 복수의 방전셀의 모두가 점등하지 않는 것으로 판별된 경우에 각 서브필드의 기입 기간에 있어서 상기 복수의 주사 전극에 주사 펄스를 인가하지 않고,
    상기 유지 전극 구동 회로는, 상기 판별부에 의해 상기 복수의 방전셀 중 적어도 하나가 점등하는 것으로 판별된 경우에 상기 제 1 기간 내에서의 상기 제 1 기간보다 짧은 제 2 기간에서 상기 복수의 유지 전극에 제 3 전위로부터 제 4 전위로 하강하는 제 2 램프 파형을 인가하고, 상기 판별부에 의해 상기 복수의 방전셀의 모두가 점등하지 않는 것으로 판별된 경우에 상기 제 1 기간 내에서의 상기 제 1 기간보다 짧고 상기 제 2 기간보다 긴 제 3 기간에서 상기 복수의 유지 전극에 상기 제 3 전위로부터 제 5 전위로 하강하는 제 3 램프 파형을 인가하는
    플라즈마 디스플레이 장치.
  7. 복수의 주사 전극 및 유지 전극과 복수의 데이터 전극과의 교차부에 복수의 방전셀을 갖는 플라즈마 디스플레이 패널을, 1필드 기간이 복수의 서브필드를 포함하는 서브필드법으로 구동하는 구동 장치로서,
    상기 복수의 주사 전극을 구동하는 주사 전극 구동 회로와,
    상기 복수의 유지 전극을 구동하는 유지 전극 구동 회로와,
    각 필드 기간에 있어서 상기 복수의 방전셀 중 적어도 하나가 점등하는지 또는 모두가 점등하지 않는지를 판별하는 판별부
    를 구비하고,
    상기 주사 전극 구동 회로는, 각 서브필드의 초기화 기간 내에서의 제 1 기간에서 상기 복수의 주사 전극에 제 1 전위로부터 제 2 전위로 강하하는 제 1 램프 파형을 인가하고, 상기 판별부에 의해 상기 복수의 방전셀의 모두가 점등하지 않는 것으로 판별된 경우에 각 서브필드의 기입 기간에 있어서 상기 복수의 주사 전극에 주사 펄스를 인가하지 않고,
    상기 유지 전극 구동 회로는, 상기 판별부에 의해 상기 복수의 방전셀의 모두가 점등하지 않는 것으로 판별된 경우에 상기 제 1 기간 내에서의 상기 제 1 기간보다 짧은 제 2 기간에서 상기 복수의 유지 전극에 상기 제 3 전위로부터 제 4 전위로 하강하는 제 2 램프 파형을 인가하는
    구동 장치.
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100060627A1 (en) * 2006-11-28 2010-03-11 Panasonic Corporation Plasma display device and driving method of plasma display panel
JP5236645B2 (ja) 2007-07-25 2013-07-17 パナソニック株式会社 プラズマディスプレイ装置およびその駆動方法
CN101796569B (zh) 2007-09-11 2013-03-27 松下电器产业株式会社 驱动装置、驱动方法、及等离子体显示装置
US20100259521A1 (en) * 2007-12-26 2010-10-14 Panasonic Corporation Driving device and driving method of plasma display panel and plasma display apparatus
KR101139117B1 (ko) * 2008-02-27 2012-04-30 파나소닉 주식회사 플라즈마 디스플레이 패널의 구동 장치, 구동 방법 및 플라즈마 디스플레이 장치
JPWO2011030548A1 (ja) * 2009-09-11 2013-02-04 パナソニック株式会社 プラズマディスプレイパネルの駆動方法およびプラズマディスプレイ装置
KR101279123B1 (ko) * 2009-12-07 2013-06-26 엘지디스플레이 주식회사 액정표시장치
CN103282952A (zh) * 2011-01-27 2013-09-04 松下电器产业株式会社 等离子显示面板的驱动方法以及等离子显示装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10171403A (ja) 1996-12-13 1998-06-26 Victor Co Of Japan Ltd プラズマディスプレイパネル表示装置の駆動方法
JPH11190984A (ja) 1997-10-24 1999-07-13 Matsushita Electric Ind Co Ltd プラズマディスプレイパネルの駆動装置及び駆動方法
JP2005122102A (ja) * 2003-10-16 2005-05-12 Samsung Sdi Co Ltd プラズマディスプレイパネルとその駆動方法
JP2007249204A (ja) * 2006-03-14 2007-09-27 Lg Electronics Inc プラズマディスプレイ装置の駆動方法

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH064039A (ja) 1992-06-19 1994-01-14 Fujitsu Ltd Ａｃ型プラズマディスプレイパネル及びその駆動回路
JP3433032B2 (ja) * 1995-12-28 2003-08-04 パイオニア株式会社 面放電交流型プラズマディスプレイ装置及びその駆動方法
AUPO850597A0 (en) * 1997-08-11 1997-09-04 Silverbrook Research Pty Ltd Image processing method and apparatus (art01a)
JP2003015599A (ja) 1998-01-22 2003-01-17 Matsushita Electric Ind Co Ltd プラズマディスプレイパネルの駆動方法
US6614413B2 (en) * 1998-04-22 2003-09-02 Pioneer Electronic Corporation Method of driving plasma display panel
DE69911984T2 (de) 1998-09-04 2004-08-12 Matsushita Electric Industrial Co., Ltd., Kadoma Verfahren und einrichtung zum steuern eines plasmabildschirms mit höherer bildqualität und hohem leuchtwirkungsgrad
JP3741416B2 (ja) * 2000-04-11 2006-02-01 パイオニア株式会社 ディスプレイパネルの駆動方法
JP4656742B2 (ja) * 2001-02-27 2011-03-23 パナソニック株式会社 プラズマディスプレイパネルの駆動方法
US6867754B2 (en) 2001-06-04 2005-03-15 Samsung Sdi Co., Ltd. Method for resetting plasma display panel for improving contrast
KR100450179B1 (ko) * 2001-09-11 2004-09-24 삼성에스디아이 주식회사 플라즈마 디스플레이 패널의 구동 방법
US7012579B2 (en) 2001-12-07 2006-03-14 Lg Electronics Inc. Method of driving plasma display panel
JP4162434B2 (ja) * 2002-06-26 2008-10-08 株式会社日立プラズマパテントライセンシング プラズマディスプレイパネルの駆動方法
JP2004151348A (ja) * 2002-10-30 2004-05-27 Fujitsu Hitachi Plasma Display Ltd プラズマディスプレイパネルの駆動方法および駆動装置
KR100560493B1 (ko) * 2003-10-24 2006-03-13 삼성에스디아이 주식회사 플라즈마 표시 장치 및 플라즈마 표시 패널의 구동 방법
JP4625642B2 (ja) * 2004-02-19 2011-02-02 日立プラズマディスプレイ株式会社 ディスプレイ装置
US7583241B2 (en) * 2004-11-19 2009-09-01 Lg Electronics Inc. Plasma display apparatus and driving method of the same
EP1659558A3 (en) * 2004-11-19 2007-03-14 LG Electronics, Inc. Plasma display apparatus and sustain pulse driving method thereof
KR100922347B1 (ko) * 2004-11-24 2009-10-21 삼성에스디아이 주식회사 플라즈마 표시 장치 및 플라즈마 표시 패널의 구동 방법
JP2007133291A (ja) 2005-11-14 2007-05-31 Matsushita Electric Ind Co Ltd プラズマディスプレイパネルの駆動方法
JPWO2007099600A1 (ja) 2006-02-28 2009-07-16 日立プラズマディスプレイ株式会社 画像表示装置及び画像表示方法
US20100060627A1 (en) 2006-11-28 2010-03-11 Panasonic Corporation Plasma display device and driving method of plasma display panel
EP2063407A4 (en) 2006-11-28 2009-11-11 Panasonic Corp PLASMA DISPLAY DEVICE AND METHOD FOR THEIR CONTROL
WO2008069209A1 (ja) 2006-12-05 2008-06-12 Panasonic Corporation プラズマディスプレイ装置およびその駆動方法
KR100961025B1 (ko) * 2007-01-12 2010-06-01 파나소닉 주식회사 플라즈마 디스플레이 장치 및 플라즈마 디스플레이 패널의 구동 방법
KR101067039B1 (ko) 2007-02-28 2011-09-22 파나소닉 주식회사 플라즈마 디스플레이 패널의 구동 장치, 구동 방법 및 플라즈마 디스플레이 장치
JP2009069271A (ja) * 2007-09-11 2009-04-02 Panasonic Corp 駆動装置、駆動方法およびプラズマディスプレイ装置
CN101796569B (zh) 2007-09-11 2013-03-27 松下电器产业株式会社 驱动装置、驱动方法、及等离子体显示装置
JP2009069512A (ja) 2007-09-13 2009-04-02 Panasonic Corp 駆動装置、駆動方法およびプラズマディスプレイ装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10171403A (ja) 1996-12-13 1998-06-26 Victor Co Of Japan Ltd プラズマディスプレイパネル表示装置の駆動方法
JPH11190984A (ja) 1997-10-24 1999-07-13 Matsushita Electric Ind Co Ltd プラズマディスプレイパネルの駆動装置及び駆動方法
JP2005122102A (ja) * 2003-10-16 2005-05-12 Samsung Sdi Co Ltd プラズマディスプレイパネルとその駆動方法
JP2007249204A (ja) * 2006-03-14 2007-09-27 Lg Electronics Inc プラズマディスプレイ装置の駆動方法

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Publication number Publication date
CN101809642B (zh) 2012-12-26
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