KR20050070886A - 양자점을 이용한 비휘발성 메모리 제조 방법 - Google Patents
양자점을 이용한 비휘발성 메모리 제조 방법 Download PDFInfo
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Abstract
본 발명은 단결정급 결정특성을 갖는 양자점 형성을 가능하게 하고, 미세하고 균일한 양자점을 형성할 수 있는 기술에 관한 것이다.
본 발명의 양자점을 이용한 비휘발성 메모리 제조 방법은 소정의 소자가 형성된 기판상에 제1절연막 및 제2절연막을 순차적으로 형성하는 단계; 상기 제2절연막을 식각하여 하드 마스크를 형성하는 단계; 상기 하드 마스크가 형성된 기판상에 실리콘을 증착하는 단계; 상기 실리콘을 에치백으로 식각하여 양자점을 형성하는 단계; 상기 하드 마스크를 제거하는 단계; 상기 양자점이 형성된 기판에 제3절연막을 형성하는 단계; 및 상기 제3절연막상에 도전체를 증착하고 패턴하여 게이트를 형성하는 단계를 포함하여 이루어짐에 기술적 특징이 있다.
따라서, 본 발명의 양자점을 이용한 비휘발성 메모리 제조 방법은 수 내지 수십나노의 양자점을 미세하고 균일하게 형성할 수 있는 기술을 제공하는 장점이 있다.
Description
본 발명은 양자점을 이용한 비휘발성 메모리 제조 방법에 관한 것으로, 보다 자세하게는 절연막 패턴의 측벽으로 형성된 실리콘을 이용하여 나노 사이즈의 양자점을 형성하는 기술에 관한 것이다.
컴퓨터와 같은 정보 매체의 급속한 보급에 따라 반도체 장치도 비약적으로 발전하고 있다. 그 기능 면에 있어서, 상기 반도체 장치는 고속으로 동작하는 동시에 대용량의 저장 능력을 가질 것이 요구된다. 이러한 요구에 부응하여, 상기 반도체 장치는 집적도, 신뢰도 및 응답 속도 등을 향상시키는 방향으로 제조 기술이 발전되고 있다.
디램의 경우, 70nm 정도의 디자인 룰(design rule)을 갖는 64기가 디램(Giga DRAM)이 2008년 정도에 개발될 전망이고, 35nm 정도의 디자인 룰을 갖는 1테라 디램(Tera DRAM)이 2014년 정도에 개발될 전망이다.
그러나, 상기 64기가 디램 또는 1테라 디램은 통상의 광학 리소그라피 또는 화학 기상 증착 등과 같은 막 형성 방법 등으로는 그 제조가 어렵다. 따라서, 새로운 제조 방법의 연구가 진행되고 있다.
상기 새로운 방법으로서, 전자 빔(electron beam)을 이용한 방법 또는 X-레이를 이용한 방법 등이 통상의 포토리소그라피를 대체하는 기술로서 개발이 진행되고 있고, 원자층 적층(atomic layer deposition) 방법 등이 통상의 막 형성 방법을 대체하는 기술로서 개발이 진행되고 있다. 그리고, 단전자 게이트(single-electron gate) 등에 응용이 가능한 나노 미터 등급의 양자점을 갖는 반도체 장치에 대한 연구가 진행되고 있다.
상기 양자점의 제조 방법으로는 FIB(Focused Ion Beam, 이하 FIB) 또는 전자 빔 등을 이용하는 방법이 있다. 구체적으로, 상기 FIB 또는 전자 빔 등을 이용하여 이온 또는 원자를 원하는 부위에 박아 넣어 양자점을 형성하는 방법이다. 상기 방법은 양자점의 크기, 형성 위치 등의 제어가 양호하다. 그러나, 상기 방법은 생산성에 문제가 있기 때문에 상업적으로 이용하기에는 한계가 있다.
또다른 양자점의 제조 방법에는 핵 형성을 이용하는 방법이 있다. 구체적으로, 상기 방법은 비정질의 박막을 형성한 다음 상기 박막을 대상으로 열처리를 수행한다. 이에 따라, 상기 열처리에 의해 형성되는 단결정을 양자점으로 형성한다. 상기 방법은 생산성 관점에서는 유리하다. 그러나, 상기 양자점의 크기, 분포 등의 제어가 어렵다.
따라서, 상기 양자점의 크기, 분포 등의 제어가 용이하고, 상업적으로 이용 가능한 양자점을 형성하기 위한 새로운 방법이 요구되고 있다.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 하드 마스크의 패턴상에 실리콘을 증착하고, 에치백으로 식각하여 형성된 실리콘의 측벽을 이용하여 양자점을 형성함으로써, 미세하고 균일한 양자점 형성을 가능하게 할 수 있는 기술을 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 소정의 소자가 형성된 기판상에 제1절연막 및 제2절연막을 순차적으로 형성하는 단계; 상기 제2절연막을 식각하여 하드 마스크를 형성하는 단계; 상기 하드 마스크가 형성된 기판상에 실리콘을 증착하는 단계; 상기 실리콘을 에치백으로 식각하여 양자점을 형성하는 단계; 상기 하드 마스크를 제거하는 단계; 상기 양자점이 형성된 기판에 제3절연막을 형성하는 단계; 및 상기 제3절연막상에 도전체를 증착하고 패턴하여 게이트를 형성하는 단계를 포함하여 이루어진 양자점을 이용한 비휘발성 메모리 제조 방법에 의해 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.
도 1 내지 도 8은 본 발명에 의한 메모리 제조 공정의 단면도이다.
먼저, 도 1은 소정의 소자가 형성된 기판상에 제1절연막 및 제2절연막을 순차적으로 형성하는 단계의 단면도이다. 도에서 보는 바와 같이 소정의 소자가 형성된 기판(10)상에 제1절연막(11) 및 제2절연막(12)을 순차적으로 형성한다. 이 때 상기 제1절연막은 열산화를 이용한 산화막이 바람직하며, 제2절연막은 질화물로 증착하는 것이 바람직하다. 이 때 상기 제2절연막의 두께는 100 내지 500Å가 적당하다.
다음, 도 2는 상기 제2절연막을 식각하여 하드 마스크를 형성하는 단계의 단면도이다. 도에서 보는 바와 같이 제2절연막을 식각하여 하드 마스크(12a)를 형성한다. 상기 하드 마스크의 너비는 이후 형성되는 양자점간의 너비를 결정하므로 적절한 너비로 결정한다. 또한 상기 하드 마스크의 측면의 측벽의 상태에 따라 양자점의 크기가 달라질 수 있으므로 주의해야만 한다.
다음, 도 3은 상기 하드 마스크가 형성된 기판상에 실리콘을 증착하는 단계이다. 상기 실리콘(13)의 두께는 양자점의 생성 크기를 고려해서 증착해야 하는데, 바람직하게는 10 내지 200Å의 두께로 증착한다.
다음, 도 4는 상기 실리콘을 에치백으로 식각하여 양자점을 형성하는 단계이다. 상기 증착된 실리콘을 이용하여 양자점(14)을 형성하기 위해서 에치백을 진행한다. 이 때 상기 에치백의 과도 식각(Over etch) 시간을 조절하여 양자점의 크기를 조절할 수 있다.
다음, 도 5는 상기 하드 마스크를 제거하는 단계이다. 도에서 보는 바와 같이 질화막으로 형성된 하드 마스크를 제거한다. 이 때 하드 마스크의 측면에 형성된 실리콘이 식각되지 않도록 해야 한다.
다음, 도 6은 상기 양자점이 형성된 기판에 제3절연막을 형성하는 단계이다. 도에서 보는 바와 같이 제1절연막상에 형성된 양자점이 절연막으로 완전히 덮이도록 하기 위해 열산화 공정으로 제3절연막(15)을 형성한다. 이 때 상기 양자점 역시 실리콘으로 형성되어 있기 때문에 양자점이 산화되어 없어지지 않도록 주의하면서 제3절연막을 형성한다. 이 때 하부의 제1절연막과 열산화 공정으로 생성되는 제3절연막은 물리적, 화학적으로 거의 구분이 되지 않음으로 같은 막으로 생각하여도 무방하다.
다음, 도 7 내지 도 8은 상기 제3절연막상에 도전체를 증착하고 패턴하여 게이트를 형성하는 단계이다. 첫 번째 실시예인 도 7에서 보는 바와 같이 제3절연막상에 도전체를 증착하고 패턴함으로써 두 개의 양자점이 하나의 게이트 아래에 위치하게 할 수 있다. 이후 불순물 이온 주입으로 소오스/드레인을 형성하여 양자점을 이용한 비휘발성 메모리를 완성한다. 두 번째 실시예인 도 8에서 보는 바와 같이 도전체를 증착하고 패턴함으로써 하나의 게이트에 하나의 양자점을 형성할 수도 있다.
상세히 설명된 본 발명에 의하여 본 발명의 특징부를 포함하는 변화들 및 변형들이 당해 기술 분야에서 숙련된 보통의 사람들에게 명백히 쉬워질 것임이 자명하다. 본 발명의 그러한 변형들의 범위는 본 발명의 특징부를 포함하는 당해 기술 분야에 숙련된 통상의 지식을 가진 자들의 범위 내에 있으며, 그러한 변형들은 본 발명의 청구항의 범위 내에 있는 것으로 간주된다.
따라서, 본 발명의 양자점을 이용한 비휘발성 메모리 제조 방법은 하드 마스크의 측면에서 실리콘의 측벽을 형성함으로써, 수 내지 수십 나노미터 크기의 미세한 양자점을 원하는 크기와 위치에 균일하게 형성할 수 있는 기술을 제공하는 효과가 있다.
도 1 내지 도 8은 본 발명에 의한 양자점을 이용한 비휘발성 메모리 제조 방법의 공정 단면도.
Claims (6)
- 소정의 소자가 형성된 기판상에 제1절연막 및 제2절연막을 순차적으로 형성하는 단계;상기 제2절연막을 식각하여 하드 마스크를 형성하는 단계;상기 하드 마스크가 형성된 기판상에 실리콘을 증착하는 단계;상기 실리콘을 에치백으로 식각하여 양자점을 형성하는 단계;상기 하드 마스크를 제거하는 단계;상기 양자점이 형성된 기판에 제3절연막을 형성하는 단계; 및상기 제3절연막상에 도전체를 증착하고 패턴하여 게이트를 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 양자점을 이용한 비휘발성 메모리 제조 방법.
- 제 1항에 있어서,상기 제1절연막은 산화막임을 특징으로 하는 양자점을 이용한 비휘발성 메모리 제조 방법.
- 제 1항에 있어서,상기 제2절연막은 질화막임을 특징으로 하는 양자점을 이용한 비휘발성 메모리 제조 방법.
- 제 1항에 있어서,상기 제2절연막은 100 내지 500Å의 두께로 형성됨을 특징으로 하는 양자점을 이용한 비휘발성 메모리 제조 방법.
- 제 1항에 있어서,상기 실리콘은 10 내지 200Å의 두께로 형성됨을 특징으로 하는 양자점을 이용한 비휘발성 메모리 제조 방법.
- 제 1항에 있어서,상기 제3절연막은 열산화 공정으로 상기 양자점을 완전히 덮는 산화막을 형성하는 것을 특징으로 하는 비휘발성 메모리 제조 방법.
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Family Cites Families (18)
Publication number | Priority date | Publication date | Assignee | Title |
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US4575924A (en) * | 1984-07-02 | 1986-03-18 | Texas Instruments Incorporated | Process for fabricating quantum-well devices utilizing etch and refill techniques |
US4581621A (en) | 1984-07-02 | 1986-04-08 | Texas Instruments Incorporated | Quantum device output switch |
GB9125727D0 (en) | 1991-12-03 | 1992-01-29 | Hitachi Europ Ltd | Non-linear optical device |
JPH0786615A (ja) | 1993-09-14 | 1995-03-31 | Fujitsu Ltd | 半導体量子ドット装置 |
JP3761319B2 (ja) * | 1997-05-21 | 2006-03-29 | 株式会社東芝 | 半導体装置の製造方法 |
JPH1197667A (ja) * | 1997-09-24 | 1999-04-09 | Sharp Corp | 超微粒子あるいは超細線の形成方法およびこの形成方法による超微粒子あるいは超細線を用いた半導体素子 |
JP3192397B2 (ja) * | 1997-11-19 | 2001-07-23 | 株式会社東芝 | 電子機能素子の製造方法 |
US6093945A (en) | 1998-07-09 | 2000-07-25 | Windbond Electronics Corp. | Split gate flash memory with minimum over-erase problem |
JP3869572B2 (ja) * | 1999-02-10 | 2007-01-17 | シャープ株式会社 | 量子細線の製造方法 |
JP3602010B2 (ja) * | 1999-08-02 | 2004-12-15 | シャープ株式会社 | 半導体記憶装置の製造方法 |
US6124192A (en) * | 1999-09-27 | 2000-09-26 | Vanguard International Semicondutor Corporation | Method for fabricating ultra-small interconnections using simplified patterns and sidewall contact plugs |
US6417049B1 (en) * | 2000-02-01 | 2002-07-09 | Taiwan Semiconductor Manufacturing Company | Split gate flash cell for multiple storage |
US6420902B1 (en) | 2000-05-31 | 2002-07-16 | Micron Technology, Inc. | Field programmable logic arrays with transistors with vertical gates |
JP2002170892A (ja) * | 2000-11-30 | 2002-06-14 | Univ Nagoya | 積層型ゲート酸化膜構造の製造方法 |
US6531731B2 (en) * | 2001-06-15 | 2003-03-11 | Motorola, Inc. | Integration of two memory types on the same integrated circuit |
KR100459895B1 (ko) | 2002-02-09 | 2004-12-04 | 삼성전자주식회사 | 퀀텀 도트를 가지는 메모리 소자 및 그 제조방법 |
KR100486607B1 (ko) * | 2002-09-17 | 2005-05-03 | 주식회사 하이닉스반도체 | 양자점 형성 방법 |
KR100602084B1 (ko) * | 2003-12-31 | 2006-07-19 | 동부일렉트로닉스 주식회사 | 실리콘 양자점의 형성 방법 및 이를 이용한 반도체 메모리소자의 제조 방법 |
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