JP3614258B2 - 半導体素子、および半導体装置の製造方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体記憶素子、及びその製造方法に関する。
【０００２】
【従来の技術】
単一電子素子は究極の高集積低電力素子として期待されているが、これまで極低温でしか動作しないという大きな障害があった。１９９３年、日立の矢野等は、超薄膜多結晶Ｓｉトランジスタを用いることにより、世界で始めて単一電子素子（単一電子メモリ）の室温動作に成功した。以下、矢野等が開発した単一電子素子（単一電子メモリ）の構造とその製造方法の概要を、図９〜図１１を用いて説明する。
【０００３】
図９に超薄膜多結晶Ｓｉトランジスタの平面図（ａ）、及びそのＡ−Ａ’断面図を（ｂ）、（ｃ）に示す。先ず最初に、単結晶Ｓｉ基板４０１を熱酸化して５００ｎｍのＳｉＯ_２膜４０２を形成した後、ジクロルシラン（ＳｉＨ_２Ｃｌ_２）とアンモニア（ＮＨ_３）を原料ガスとする減圧化学気相成長法（ＬＰ−ＣＶＤ法）により、５０ｎｍのＳｉ_３Ｎ_４膜４０３を堆積する。続いて、モノシラン（ＳｉＨ_４）とフォスフィン（ＰＨ_３）を原料ガスとするＬＰ−ＣＶＤ法により、リンを含んだ多結晶Ｓｉ膜４０４を１００ｎｍ堆積した後、周知のリソグラフィー及びドライエッチング法により、上記リンドープ多結晶膜４０４を所望の形状に加工してソース配線４０４（ａ）、ドレイン４０４（ｂ）配線を形成する（図９（ｂ））。ソース配線４０４（ａ）は、隣接するメモリセルの共通ソース線４０４（ａ）として用いられている。
【０００４】
次に、ＳｉＨ_４を用いたＬＰ−ＣＶＤ法により、チャネル層４０５となる平均膜厚が約４ｎｍの非晶質Ｓｉ膜を堆積した後、７５０℃の窒素雰囲気中で熱処理を行ない、上記非晶質Ｓｉ膜を多結晶Ｓｉ膜４０５に変換する（図９（ｃ））。ＳｉＨ_４の熱分解により形成した約１０ｎｍ以下の非晶質Ｓｉ膜は、微視的な膜厚の不均一性が非常に大きい。すなわち、巨視的には平均膜厚が約４ｎｍ程度の膜厚であっても、膜が形成されていない領域や、膜が極端に厚く（約８ｎｍ以上）形成される領域が混在する。この膜厚の揺らぎにより、多結晶Ｓｉ膜４０５の微細なグレイン内に強いランダムポテンシャルが生じる。超薄膜多結晶Ｓｉトランジスタを用いた単一電子メモリは、この現象を利用して、情報の記憶を行なっている。
【０００５】
次に、電子線（ＥＢ）リソグラフィー技術により、所定の形状にレジストパターン４０７を形成した後、ドライエッチング技術を用いて上記チャネル多結晶Ｓｉ膜４０５を加工する（図１０）。このときチャネル層の幅は、極力小さいことが望ましく、具体的には約１００ｎｍ以下であることが好ましい。
【０００６】
次に、ＬＰ−ＣＶＤ法によりゲート絶縁膜４０８となるＳｉＯ_２膜４０８を約２０ｎｍ、ゲート電極４０９となるリンドープ多結晶Ｓｉ４０９を１００ｎｍ堆積した後、周知の技術によりリンドープ多結晶Ｓｉ４０８を加工し形成しゲート電極４０９とする（図１１）。この後、ワード線、ソース線、データ線を形成し、超薄膜多結晶Ｓｉトランジスタの作製を終了する。
【０００７】
次に、超薄膜多結晶Ｓｉトランジスタを用いた単一電子メモリの動作原理の概要について記述する。図１２に示したように、ソース、ドレイン間に電位差を与え、ゲート電極に正電圧を印加すると抵抗の最も小さい経路、すなわち多結晶Ｓｉ膜の膜厚の厚い場所に沿って超薄膜多結晶Ｓｉトランジスタの電流経路（チャネル）が形成される（図１２（ａ））。このチャネルの幅は、多結晶Ｓｉ膜のグレインサイズと同等の大きさであり、幅が約４〜１０ｎｍと極めて細いチャネルが形成される。すなわち、チャネル層の幅は約１００ｎｍであるが、実行的なチャネル幅は、約４〜１０ｎｍとなる。
【０００８】
ゲート電圧を更に印加していくと、チャネル領域から電子が弾き出され、チャネル近傍のグレイン内（蓄積ノード）に電子が注入される。この電子によりチャネルと蓄積ノードの電位差が無くなり、電子は蓄積ノードに閉じ込められることになる（図１２（ｂ））。これが情報の書き込みに対応する。このような状態になると、閉じ込められた電子とのクーロン反発力によりドレイン電流が減少する。
【０００９】
一方、蓄積ノードの電子の引き抜きは、ゲート電極に負電圧を印加することにより行なわれる。すなわち、蓄積ノードの電子を無くすことで、ドレイン電流は増加する（図１２（ａ））。これは、蓄積ノード内の電子の有無によりトランジスタのしきい電圧がシフトすることを意味しており、しきい電圧を測定することにより情報（１又は０）を判定することが可能となる。
【００１０】
【発明が解決しようとする課題】
超薄膜多結晶Ｓｉトランジスタを用いた単一電子メモリの特性を左右する要因の一つは、チャネルが形成される多結晶Ｓｉ膜の幅（Ｗ）である。図１３に示したように、チャネルが形成される多結晶Ｓｉ膜の幅（Ｗ）が大きい場合は、同層内にチャネルが複数形成される確率が大きくなる。また、個々のチャネルに対応する蓄積ノードの場所（チャネルからの距離）も、それぞれ異なる。複数のチャネルが同じしきい電圧であれば特に問題は起らないが、しきい電圧が異なっていたり、遮断されていないチャネルが存在すれば、書き込み／消去後のしきい電圧のバラツキは大きくなる。従って、チャネル多結晶Ｓｉ層の幅（Ｗ）を可能な限り小さくし、チャネルが複数形成されないようにするため、ＥＢリソグラフィーにより微細（１００ｎｍ）なパターニングを行なっていた。
【００１１】
一方、超薄膜多結晶Ｓｉトランジスタを用いた単一電子メモリの最大の利点は、構造が単純で作り易いことと、工程の殆どに従来技術を適用できる点である。このため、フラッシュＥＥＰＲＯＭ等と同様に、不揮発性の大容量メモリとして期待されている。しかし、チャネル層の加工に関しては、上述した理由によりＥＢリソグラフィーに頼らざるをえない。
【００１２】
現状のＥＢリソグラフィー技術は、スーループットや再現性及び技術的な面で未だ問題点が多く、大容量のメモリを量産化する際の障害となる。
【００１３】
本発明の目的は、大量生産が可能なエキシマレーザリソグラフィーにより、１００ｎｍ以下のチャネル形成領域を安定して供給し、書き込み／消去後のしきい電圧のバラツキを小さくすることにある。
【００１４】
【課題を解決するための手段】
上記目的は、ソース領域とドレイン領域を結ぶチャネル多結晶Ｓｉ膜の一部の領域だけの電界を強くして、チャネルが形成される領域を限定することによって達成される。具体的には、チャネル層となる超薄膜多結晶Ｓｉ膜上に、第１のゲート絶縁膜であるＳｉＯ_２膜を形成する工程と、上記ＳｉＯ_２膜／多結晶Ｓｉ膜を同じレジストをマスクとして所定の形状に加工する工程と、ウットエッチング法により、上記ＳｉＯ_２膜の側壁部をレジストパターンエッジから選択的に後退させる工程と、レジストを除去した後、第２のゲート絶縁膜となるＳｉＯ_２膜を形成する工程と、ゲート電極を形成する工程を少なくとも含み、チャネル多結晶Ｓｉ層パターンエッジのゲート絶縁膜の厚みだけを、他の領域より選択的に薄くして、その領域のゲート電界を増大させることにより達成される。
【００１５】
本発明によれば、チャネルが形成される領域が、第１のゲート絶縁膜のサイドウエットエッチング量と、第２の絶縁膜の厚さで決まるので、チャネル多結晶Ｓｉ膜の加工幅（Ｗ）に依存しなくなる。従って、光リソグラフィーを用いても、微細なチャネル領域を形成することが可能となり、しきい電圧のバラツキを小さくすることができる。
【００１６】
【発明の実施の形態】
（実施例１）
本発明の第１の実施例を、図１〜図６を用いて説明する。まず図２において、単結晶Ｓｉ基板１０１を周知の熱酸法により酸化して５００ｎｍのＳｉＯ_２膜１０２を形成した後、ジクロルシラン（ＳｉＨ_２Ｃｌ_２）とアンモニア（ＮＨ_３）を原料ガスとするＬＰ−ＣＶＤ法により、５０ｎｍのＳｉ_３Ｎ_４膜１０３を堆積した。上記Ｓｉ_３Ｎ_４膜１０３は、温度７７０℃、圧力８０Ｐａの条件で堆積を行なった。続いて、モノシラン（ＳｉＨ_４）とフォスフィン（ＰＨ_３）を原料ガスとするＬＰ−ＣＶＤ法により、リンを含んだ多結晶Ｓｉ膜１０４を１００ｎｍ堆積した後、周知の光リソグラフィー及びドライエッチング法により、上記リンドープ多結晶膜１０４を所望の形状に加工してソース１０４（ａ）、ドレイン１０４（ｂ）配線を形成した（図２（ａ），（ｂ））。本実施例では、上記リンドープ多結晶Ｓｉ膜１０４を、温度６３０℃、圧力６０Ｐａの条件で堆積を行ない、膜中のリン濃度を４×１０^２０／ｃｍ^３とした。
【００１７】
次に、ウエーハの洗浄を行なった後、ＬＰ−ＣＶＤ法によりチャネル層１０５となる非晶質Ｓｉ膜を４ｎｍ堆積した。上記非晶質Ｓｉ膜の形成は、１５０ｃｃ／分のジシラン（Ｓｉ_２Ｈ_６）と２０００ｃｃ／分の窒素（Ｎ_２）を縦型反応炉に導入し、温度４５０℃、圧力７０Ｐａの条件で堆積を行なった。従来法では、上記非晶質Ｓｉ膜の堆積にＳｉＨ_４を用いていたが、１０ｎｍ以下の薄い連続膜を均一性良く形成する上では、Ｓｉ_２Ｈ_６を用いることが好ましく、その形成も５００℃以下の温度で堆積することが望ましい。続いて、８５０℃の窒素雰囲気中で３０分の熱処理を行ない、上記非晶質Ｓｉ膜を多結晶Ｓｉ膜１０５に変換した。その後、ＬＰ−ＣＶＤ法により、第１のゲート絶縁膜１０６となるＳｉＯ_２膜１０６を３０ｎｍ堆積した（図２（ｃ））。上記ＳｉＯ_２膜１０６の形成には、原料ガスとしてＳｉＨ_４と亜酸化窒素（Ｎ_２Ｏ）を用い、温度７５０℃、圧力１１０Ｐａの条件で堆積を行なった。本実施例では、非晶質Ｓｉ膜を結晶化した後、第１ゲート絶縁膜１０６を形成したが、絶縁膜１０６を形成した後、結晶化することも可能である。
【００１８】
次に、位相シフト法を併用したクリプトンフロライド（ＫｒＦ）エキシマレーザリソグラフィー技術により、レジストパターン１０７を所定の形状に形成した後、該レジストパターン１０７をマスクとして、上記ＳｉＯ_２膜１０６／多結晶Ｓｉ膜１０５を異方性ドライエッチング法により加工した。本実施例では図３（ａ）に示したように、多結晶Ｓｉ膜１０５の下層にあるソース１０４（ａ）、ドレイン配線１０４（ｂ）がエッチングにより消滅しないように、同配線１０４（ａ），１０４（ｂ）上にもレジストパターン１０７を配置した。また、そのチャネル層１０５の幅に対応するレジストパターン１０７の短辺の幅を１５０ｎｍとした。続いて、フッ酸緩衝液を用いて、上記第１ゲート絶縁膜１０６であるＳｉＯ_２膜１０６の側壁部をウェットエッチングし、レジストパターン１０７エッジから約５０ｎｍ後退させた。フッ酸緩衝液では、多結晶Ｓｉ膜１０５やＳｉ_３Ｎ_４膜１０３はほとんどエッチングされないので、第１のゲート絶縁膜１０６となるＳｉＯ_２膜１０６の側壁部だけが選択的にエッチングされる。本実施例におけるフッ酸緩衝液の組成比は、フッ酸（ＨＦ）／フッ化アンモニウム（ＮＨ_４Ｆ）＝１／４０とし、８０秒のエッチングを行なった（図３）。
【００１９】
次に、レジストパターン１０７を除去した後、ＬＰ−ＣＶＤ法により第２のゲート絶縁膜１０８となる２０ｎｍのＳｉＯ_２膜１０８、及びゲート電極１０９となる１００ｎｍのリンドープ多結晶Ｓｉ膜１０９を順次堆積した。続いて、位相シフト法を併用したＫｒＦエキシマレーザリソグラフィー、及びドライエッチング技術により、上記リンドープ多結晶Ｓｉ膜１０９を所定の形状に加工してゲート電極１０９を形成した（図１）。この後、ワード線、データ線、ソース線等を周辺回路と接続し、６４ビットの単一電子素子を形成した。
【００２０】
図４及び図５に、本実施例による単一電子素子と従来方法による素子の比較を示した。図４（ａ）、（ｂ）に示したように、従来法ではゲート絶縁膜の膜厚がチャネル層全面において同じであるため、チャネル層にかかるゲート電界も同様にチャネル層全面においてほぼ均一になる。すなわち、従来法ではチャネルが形成される領域（Ｗｃ）は、多結晶Ｓｉ層の加工幅（Ｗ）と同等となる（Ｗｃ≒Ｗ）。このため、ＥＢリソグラフィーを用いて、１００ｎｍ程度の微細なパターンを作製する必要があった。
【００２１】
これに対し本発明では、図５（ａ）、（ｂ）に示したようにゲート絶縁膜の膜厚をチャネル層の両端部で薄くしている。従って、この領域のゲート電界が大きくなり、この領域近傍だけにチャネルが形成されることになる。すなわち、本発明によれば、第１ゲート絶縁膜のサイドエッチング量（Ｘ）と第２ゲート絶縁膜の膜厚（ｄ_２）により、チャネルが形成される領域（Ｗｃ）を限定することが可能となるので、チャネルが形成される領域が多結晶Ｓｉ層の加工幅（Ｗ）に依存しなくなる（Ｗｃ≒２（Ｘ−ｄ_２））。
【００２２】
図６は、チャネル形成領域幅（Ｗｃ）と第２ゲートＳｉＯ_２膜２０８の膜厚（ｄ_２）の関係を、第１ゲートＳｉＯ_２膜２０６のサイドエッチング量（Ｘ）をパラメータとしてプロットしたものである。本図より、第１ゲートＳｉＯ_２膜２０６のサイドエッチング量（Ｘ）と第２ゲートＳｉＯ_２膜２０８の膜厚（ｄ_２）を制御することで、任意のチャネル形成領域幅（Ｗｃ）を得られることが分かる。だだし、フッ酸緩衝液によるエッチングを長くしすぎると、レジストパターン１０７と第１ゲートＳｉＯ_２膜１０６の接触面積が小さくなるため、パターン剥がれが生じる。本実施例では、サイドエッチング量（Ｘ）が約６０ｎｍ以上の領域でパターンが剥がれる不良が生じた。これは、レジストパターンの最小幅と相関があり、パターン幅が大きいほど裕度が大きくなる。しかし、サイドエッチングの制御性の面や、素子の微細化を考慮すると、サイドエッチング量は６０ｎｍ以下であることが好ましい。
【００２３】
本実施例では、第１ゲート絶縁膜のサイドエッチング量（Ｘ）を５０ｎｍ、第２ゲート絶縁膜の膜厚（ｄ_２）を２０ｎｍとしているので、チャネルが形成される領域は、チャネル層両端で６０ｎｍ程度となる。
【００２４】
本実施例で作製した単一電子素子の電気的特性を評価したところ、しきい電圧のバラツキにおいて、従来法で形成したそれと同等以上の良好な結果を得た。
【００２５】
（実施例２）
次に、本発明の第２の実施例について説明を行う。本実施例により作製した単一電子素子の形成方法は、ゲート電極のレイアウトを除いて、実施例１で示した方法と全く同じである。
【００２６】
図７に、本実施例で作製した単一電子素子の平面図と断面図を示す。ここで、２０３はＳｉ_３Ｎ_４膜、２０４（ａ）は共通ソース配線、２０４（ｂ）はドレイン配線、２０５はチャネル多結晶Ｓｉ層、２０６は第１ゲートＳｉＯ_２膜、２０８は第２ゲートＳｉＯ_２膜、及び２０９はゲート電極である。実施例１との相違点は、ゲート電極２０９の配置が、チャネル多結晶Ｓｉ層２０５の片側の端部だけを覆っている点である。
【００２７】
実施例１では、チャネル多結晶Ｓｉ層１０５の両端部とゲート電極１０９が平面的に重複しているため、チャネルが形成される領域（Ｗｃ）は、第１ゲートＳｉＯ_２膜１０６のサイドエッチング量（Ｘ）と第２ゲートＳｉＯ_２膜１０８の膜厚（ｄ_２）の差の２倍、すなわち、Ｗｃ≒２（Ｘ−ｄ_２）となり、Ｗｃ≒６０ｎｍであった。これに対し、本実施例では、ゲート電極２０９がチャネル層２０５の片側の端部だけを覆っているので、チャネルが形成される領域をＷｃ≒３０ｎｍと半分まで微細化できた。
【００２８】
本実施例で作製した単一電子素子の、書き込み／消去後のしき電圧のバラツキを評価したところ、実施例１の素子よりも更に低減できた。
【００２９】
（実施例３）
次に本発明の第３の実施例を説明する。本実施例も、単一電子素子の形成方法は、実施例１とほとんど同じである。唯一の相違点は、レジストパターンをマスクとして第１ゲートＳｉＯ_２膜とチャネル多結晶Ｓｉ膜をドライエッチングする際、チャネル多結晶Ｓｉ膜下地のＳｉ_３Ｎ_４膜も同時にエッチングした点である。
【００３０】
図８に、本実施例で作製した単一電子素子の平面図と断面図を示す。ここで、３０２はＳｉＯ_２膜、３０３はＳｉ_３Ｎ_４膜、３０４（ａ）は共通ソース配線、３０４（ｂ）はドレイン配線、３０５はチャネル多結晶Ｓｉ層、３０６は第１ゲートＳｉＯ_２膜、３０８は第２ゲートＳｉＯ_２膜、及び３０９はゲート電極である。実施例１との相違点は、チャネル多結晶Ｓｉ層３０５の下層にあるＳｉ_３Ｎ_４膜３０３も、チャネル多結晶Ｓｉ膜と同じレジストパターンでドライエッチングした点である。
【００３１】
図８に示したように、下層のＳｉ_３Ｎ_４膜３０３をエッチングすることにより、ゲート電界は、チャネル層３０５の側壁部からもかかるようになる。このように、チャネル層３０５の側壁部からも電界を与えることによって、チャネルが形成される領域を更に限定することが可能となる。
【００３２】
本実施例で作製した単一電子素子の、書き込み／消去後のしき電圧のバラツキも、実施例１の素子よりも小さくすることができたた。
【００３３】
【発明の効果】
本発明により、光リソグラフィーを用いても、ＥＢリソグラフィーと同等以上の微細なチャネル領域を形成することが可能となった。これにより、単一電子素子の量産性を飛躍的に向上することができた。
【図面の簡単な説明】
【図１】本発明の第１の実施例を説明する平面図と断面図。
【図２】本発明の第１の実施例を説明する平面図と断面図。
【図３】本発明の第１の実施例を説明する平面図と断面図。
【図４】従来法による単一電子素子の構造を説明する図。
【図５】実施例１で作製した単一電子素子の特徴を説明する図。
【図６】チャネル形成領域の制御法を説明する図。
【図７】本発明の第２の実施例を説明する平面図と断面図。
【図８】本発明の第３の実施例を説明する平面図と断面図。
【図９】従来の方法を説明する平面図と断面図。
【図１０】従来の方法を説明する平面図と断面図。
【図１１】従来の方法を説明する平面図と断面図。
【図１２】単一電子素子の動作原理の概要を説明する図。
【図１３】従来法の問題点を説明する図。
【符号の説明】
１０１，２０１，３０１，４０１−−−−−−−−単結晶Ｓｉ基板
１０２，２０２，３０２，４０２−−−−−−−−ＳｉＯ_２膜
１０３，２０３，３０３，４０３−−−−−−−−Ｓｉ_３Ｎ_４膜
１０４（ａ），２０４（ａ），３０４（ａ），４０４（ａ）−−−−共通ソース配線
１０４（ｂ），２０４（ｂ），３０４（ｂ），４０４（ｂ）−−−−ドレイン配線
１０５，２０５，３０５，４０５−−−−−−−−チャネル多結晶Ｓｉ層
１０６，２０６，３０６−−−−−−−−−−−−第１ゲート絶縁膜
１０７，２０７，３０７，４０７−−−−−−−−レジストマスク
１０６，２０６，３０６，４０６−−−−−−−−第１ゲート絶縁膜
１０８，２０８，３０８−−−−−−−−−−−−第２ゲート絶縁膜
１０９，２０９，３０９，４０９−−−−−−−−ゲート電極。

Claims (6)

1. 第１導電層と第２導電層に接続された、チャネル領域が形成されるチャネル層を備え、前記チャネル層内にキャリア閉じこめ領域を有し前記キャリア閉じこめ領域にキャリアを保持することにより、しきい電圧を変化させるゲート電極を有する絶縁ゲート型電界効果トランジスタにおいて、前記チャネル領域は前記チャネル層の一部分にのみ形成され、前記チャネル領域は前記チャネル層の片端または前記チャネル層の両端に形成されることを特徴とする半導体素子。
2. 請求項１に記載の半導体素子において、前記チャネル領域は５０ｎｍ以下であることを特徴とする半導体素子。
3. 請求項１または２に記載の半導体素子において、前記ゲート電極は少なくともチャネル層の一部分を覆うことを特徴とする半導体素子。
4. 第１導電層と第２導電層に接続された、チャネル領域が形成されるチャネル層を備え、前記チャネル層内にキャリア閉じこめ領域を有し、前記キャリア閉じこめ領域にキャリアを保持することにより、しきい電圧を変化させるゲート電極を有する絶縁ゲート型電界効果トランジスタを有する半導体装置の製造方法において、
   前記絶縁ゲート型電界効果トランジスタは、
   半導体層上に前記半導体層より幅が狭い第１の絶縁膜を形成する工程と、
   前記第１の絶縁膜上に前記第１の絶縁膜より幅が広い第２の絶縁膜を形成することにより半導体層上の絶縁膜の一部分の膜厚が他の部分より薄くなるように絶縁膜を形成する工程と、
   前記第２の絶縁膜上に導電膜を形成する工程とを含む工程により形成されることを特徴とする半導体装置の製造方法。
5. 請求項４に記載の半導体装置の製造方法において、前記半導体層は多結晶シリコンからなることを特徴とする半導体装置の製造方法。
6. 請求項５に記載の半導体装置の製造方法において、前記導電膜は少なくとも前記半導体層の一部分を覆うことを特徴とする半導体装置の製造方法。

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