JP3625523B2 - 単一電子素子、および半導体記憶装置、ならびにその製造方法 - Google Patents
単一電子素子、および半導体記憶装置、ならびにその製造方法 Download PDFInfo
- Publication number
- JP3625523B2 JP3625523B2 JP13308995A JP13308995A JP3625523B2 JP 3625523 B2 JP3625523 B2 JP 3625523B2 JP 13308995 A JP13308995 A JP 13308995A JP 13308995 A JP13308995 A JP 13308995A JP 3625523 B2 JP3625523 B2 JP 3625523B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- insulating film
- single electronic
- channel layer
- channel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Semiconductor Memories (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【産業上の利用分野】
本発明は、半導体装置およびその製造方法に係り、特に単一電子素子を用いた単一電子メモリの構造、およびその製造方法に関する。
【０００２】
【従来の技術】
単一電子素子は究極の高集積低電力素子として期待されているが、これまで極低温でしか動作しないという大きな障害があった。１９９３年、日立の矢野等は、超薄膜多結晶シリコン（以下Ｓｉという）トランジスタを用いることにより、世界で始めて単一電子素子（単一電子メモリ）の室温動作に成功した（ＩＥＥＥ Ｉｎｔ． Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔ． １９９３， ｐｐ５４１〜５４４）。以下、矢野等が開発した単一電子メモリの構造とその動作原理の概要を、図１７〜図１９を用いて説明する。
図１７に超薄膜多結晶Ｓｉトランジスタの平面図（ａ）および断面図（ｂ）を示す。ここで断面図は平面図中のａ−ａ′における断面を示すものである。先ず最初に、単結晶Ｓｉ基板８０１を熱酸化して５００ｎｍのＳｉＯ２膜８０２を形成した後、化学気相成長法（ＣＶＤ法）を用いて、リンを含んだ多結晶Ｓｉ膜８０３を１００ｎｍ堆積する。次に、周知のリソグラフィー及びドライエッチング法により、上記リンドープ多結晶膜８０３を所望の形状に加工してソース８０３（ａ）、ドレイン８０３（ｂ）を形成する。続いて、ＣＶＤ法によりチャネル層８０４となる非晶質Ｓｉ膜を４ｎｍ堆積した後、７５０℃の窒素雰囲気中で熱処理を行ない、上記非晶質Ｓｉ膜を多結晶Ｓｉ膜８０４に変換する。
超薄膜ポリシリコントランジスタの特性を決定するキーポイントの一つは、このチャネル多結晶Ｓｉ膜８０４の膜厚とその局所的な膜厚不均一性であり、膜厚は薄いほど、また局所的な膜厚不均一性が大きい方が望ましい。
次に、電子線（ＥＢ）リソグラフィー、及びドライエッチング技術を用いて、チャネル多結晶Ｓｉ膜８０４を加工する。このときチャネル多結晶Ｓｉ幅Ｗは、極力小さいことが望ましく、具体的には約１００ｎｍ以下であることが好ましい。最後に、ＣＶＤ法によりゲート絶縁膜８０５となるＳｉＯ２ 膜８０５を約５０ｎｍ、ゲート電極８０６となるリンドープ多結晶Ｓｉ８０６を１００ｎｍ堆積した後、周知の技術によりゲート電極８０６を形成し、超薄膜多結晶Ｓｉトランジスタの形成を終了する。
【０００３】
チャネル多結晶Ｓｉ膜が極めて薄い（約２〜１０ｎｍ）超薄膜多結晶Ｓｉトランジスタは、従来からＳＲＡＭの負荷素子として用いられている多結晶Ｓｉトランジスタ（３０〜４０ｎｍ）とは異なる特性を示す。図１８（ａ）に示したように、ゲート電極に電圧を印加すると抵抗の最も小さい経路、つまり多結晶Ｓｉの膜厚の厚い場所に沿って超薄膜多結晶Ｓｉトランジスタの電流経路（チャネル）が形成される。このチャネル幅は、多結晶Ｓｉ膜のグレインサイズと同等の大きさであり、約５〜１０ｎｍの極めて細いチャネルが形成される。ゲートバイアスを更に印加していくと、チャネルから電子が弾き出され、チャネル近傍のグレイン内（蓄積ノード）に電子が注入される。この電子によりチャネルと蓄積ノードの電位差が無くなり、電子は蓄積ノードに閉じ込められることになる。これが情報の書き込みに対応する。このような状態になると（図１８（ｂ））、閉じ込められた電子とのクーロン反発力によりドレイン電流が減少する。これは、蓄積ノード内の電子の有無によりトランジスタのしきい値がシフトすることを意味しており、しきい値を測定することにより情報（１または０）を判定することが出来る。
上記した現象は、チャネル多結晶Ｓｉ膜が極めて薄く（１０ｎｍ以下）、更にチャネル幅が約１００ｎｍ以下と、限られた条件下において起るものであり、ＳＲＡＭの負荷素子として用いられている多結晶Ｓｉトランジスタでは、このような現象は起らない。
【０００４】
【発明が解決しようとする課題】
超薄膜多結晶Ｓｉトランジスタを用いた単一電子メモリの技術的課題の一つは、安定したチャネル形成である。図１９に示したように、チャネルが形成される多結晶Ｓｉ膜の幅Ｗが大きい場合は、同層内にチャネルが複数形成される可能性が大きくなる。複数のチャネルが同時に遮断されれば特に問題は起らないが、遮断されていないチャネルが存在すれば電流密度の変化量が小さくなり、判定が困難となる。また、チャネルに係る容量が小さい程しきい値のシフト量が大きくなることから、多結晶Ｓｉ膜の幅は極力小さい方が好ましい。具体的には、１００ｎｍ以下の幅が必要となる。
しかし、現状のリソグラフィー技術で１００ｎｍの細線をパターンニングする方法は、電子線（ＥＢ）リソグラフィーまたはＸ線リソグラフィーしかない。これらの方法は処理に多大の時間を要するだけでなく、再現性および技術的な面で未だ問題点が多く、大容量のメモリを量産化する際のネックとなっている。
【０００５】
本発明の目的は、１００ｎｍ以下の幅の多結晶Ｓｉ膜のチャネル層を容易に形成できる構造の単一電子素子、およびこれを用いた半導体記憶装置、ならびにその製造方法を提供することにある。
【０００６】
【課題を解決するための手段】
上記の目的を達成するため、本発明の単一電子素子では、ソースとドレインに接続された薄い多結晶シリコン膜のチャネル層を有する絶縁ゲート型電界効果トランジスタとしての単一電子素子において、例えば図８の断面図の絶縁膜４０５にみられるように、上記ソース（４０４（ａ））とドレイン（４０４（ｂ））をまたぎ、かつチャネル層の幅に相当する厚さの絶縁膜（例えば図８では７０ｎｍの厚さの絶縁膜４０５）を有して、その側壁に上記チャネル層（４０７（ａ）または４０７（ｂ））を形成した構造を備えることとする。
【０００７】
ここで、上記チャネル層の膜厚は１０ｎｍ以下で、またチャネル層の幅は１００ｎｍ以下とするのがよい。
【０００８】
またこの場合、上記チャネル層がコの字形の断面形状を有するように下地の絶縁膜を形成することが一つの特徴である。
【０００９】
また、上記チャネル層の下地の絶縁膜のチャネル層に接する表面に、窒素原子が含まれていることが薄い安定なチャネル層を形成するのに好ましい。
【００１０】
さらにあるいは、上記チャネル層の表面に保護膜としての絶縁膜を備えるようにすることにより損傷や汚染のない良質のチャネル層が得られ望ましい。
【００１１】
また上記の目的を達成するための本発明の半導体記憶装置では、複数のデータ線と、これに交叉するワード線と、その交叉する位置に記憶素子を有するメモリアレー構成の半導体記憶装置において、その記憶素子が上記の本発明の単一電子素子であり、この単一電子素子を例えば図１３にみられるように、そのソースとドレインをそれぞれ隣合うデータ線に接続し、ゲートをワード線に接続した構成を備えることとする。
【００１２】
ここで、例えば図１３または図１４にみられるように、複数の単一電子素子が、それぞれのソースを共通のデータ線に接続し、その共通のデータ線を挟んで隣合うデータ線にそれぞれのドレインを接続し、さらにそれぞれのゲートを共通のワード線に接続する構成を備えるようにすることもできる。
【００１３】
あるいは例えば図１５または図１６にみられるように、上記複数の単一電子素子の複数組がさらにワード線を共通にする構成を備えるようにすれば、同一のゲート電極で複数の素子を制御することができる。
【００１４】
また、上記目的を達成するための本発明の単一電子素子の製造方法では、チャネル層を形成する工程として、例えば図１の（ａ）図にみられるように、シリコン基板１０１上に、その基板の表面層を形成させる第１の絶縁膜１０２と、チャネル層の下地膜としてチャネル層の幅に相当する厚さの第２の絶縁膜１０３と、その第２の絶縁膜よりエッチングレートの遅い第３の絶縁膜１０４とを順次形成する工程と、第２、第３の絶縁膜を所定の形状に加工する工程と、第２の絶縁膜１０３の側壁をエッチングして、第３の絶縁膜１０４のエッジ部分より後退させてコの字形の断面形状を形成する工程と、（ｂ）図にみられるように、上記絶縁膜上に多結晶シリコン膜１０５を形成する工程と、（ｃ）図にみられるように、異方性ドライエッチングにより上記多結晶シリコン膜１０５をエッチングして、第２の絶縁膜の側壁に多結晶シリコン膜１０５（ａ）、１０５（ｂ）を残す工程を少なくとも含むこととする。
【００１５】
さらに上記目的を達成するための本発明の半導体記憶装置の製造方法としては、複数のデータ線と、これに交叉するワード線と、その交叉する位置に記憶素子を有するメモリアレー構成の半導体記憶装置の製造方法において、上記記憶素子の形成工程に、例えば図８、図１４にみられるように、上記本発明の単一電子素子の製造方法の工程を含むこととする。
【００１６】
【作用】
本発明の単一電子素子の構成では、ソースとドレインをまたぎ、かつチャネル層の幅に相当する厚さの絶縁膜をチャネル層形成の下地として、その側壁にチャネル層を形成した構造を備えるものであり、このため本発明によれば、超薄膜多結晶シリコン膜の幅を下地の絶縁膜の膜厚により制御できるようになる。したがって１００ｎｍ以下の幅でも極めて容易に形成することが可能になる。また、通常の光リソグラフィー、およびエキシマレーザリソグラフィー技術が適用できるので、量産性が飛躍的に向上する。
この場合、絶縁膜の側壁におけるチャネル層の形成については、本発明の単一電子素子の製造方法で、チャネル層形成の下地となる第２の絶縁膜の上に、これよりエッチングレートの遅い第３の絶縁膜を形成することにより、これらの絶縁膜を所定の形状に加工した後のエッチングにより、第３の絶縁膜のエッジ部分より第２の絶縁膜を後退させてコの字形の断面形状を容易に形成することが可能になる。そしてこれにより、これらの絶縁膜面に対するその後の多結晶シリコン膜の形成、および異方性ドライエッチングにより、コの字形のチャネル層が下地の絶縁膜の側壁に残ることとなり、チャネル層が容易に形成されることになる。
以上のように、本発明によれば、１００ｎｍ以下の幅のチャネル層も容易に形成できることから、単一電子素子のみならずこれを用いた半導体記憶装置の構成も容易になる。
【００１７】
【実施例】
（実施例１）
以下、図１を用いて本発明のチャネル形成の第１の実施例を説明する。
先ず図１（ａ）において、最初にＰ型、（１００）単結晶Ｓｉ基板１０１を１０００℃の水蒸気雰囲気中で熱酸化して、厚さ５００ｎｍのＳｉＯ２膜１０２を形成した後、ＣＶＤ法により１００ｎｍのＳｉＯ２膜１０３、３０ｎｍのＳｉ３Ｎ４膜１０４を順次堆積する。本実施例では、ＳｉＯ２膜１０３はモノシラン（ＳｉＨ４）と亜酸化窒素（Ｎ２Ｏ）を用いて７５０℃の温度で、Ｓｉ３Ｎ４膜１０４はジクロルシラン（ＳｉＨ２Ｃｌ２）とアンモニア（ＮＨ３）を用いて７７０℃の温度で堆積を行った。
次に、周知の光リソグラフィーおよびドライエッチング法により、上記Ｓｉ３Ｎ４１０４／ＳｉＯ２１０３積層膜を順次エッチングした後、１％のＨＦ水溶液により上記ＳｉＯ２膜１０３の側壁部をエッチングしてＳｉ３Ｎ４膜１０４パターンエッジよりも後退させる。この場合に、Ｓｉ３Ｎ４１０４はＳｉＯ２１０３よりエッチングレートが遅いので、エッチングによりＳｉＯ２膜の側壁がＳｉ３Ｎ４膜のエッジ部分より後退する。本実施例においては、約１５ｎｍの後退をエッチングにより行った。
続いて、図１（ｂ）において、ＣＶＤ法により厚さ４ｎｍの非晶質Ｓｉ膜を堆積した後、８００℃の窒素雰囲気中で熱処理を行い、非晶質Ｓｉ膜を多結晶Ｓｉ膜１０５に変換する。本実施例では非晶質Ｓｉ膜の堆積にモノシラン（ＳｉＨ４）を用い５２０℃の温度で堆積を行ったが、ジシラン（Ｓｉ２Ｈ６）を用いることも無論可能である。
次に、図１（ｃ）において、異方性ドライエッチング法により上記多結晶Ｓｉ膜１０５をエッチングする。異方性ドライエッチングによれば、Ｓｉ３Ｎ４膜１０４でマスクとなっている部分はエッチングされないので、ＳｉＯ２膜１０３パターン側壁部には、ほぼＳｉＯ２膜厚分の多結晶Ｓｉ膜パターン１０５（ａ），１０５（ｂ）が形成される。
本実施例で重要なことは、超薄膜多結晶Ｓｉ１０５の膜厚分以上にＳｉ３Ｎ４膜１０４パターンエッジからＳｉＯ２膜１０３を後退させることである。ＳｉＯ２膜１０３を後退させない方法、つまりＳｉ３Ｎ４膜１０４をマスクとして用いない場合は、ＳｉＯ２膜１０３側壁の多結晶Ｓｉ膜１０５もエッチングされてしまうので所望の幅を確保出来ない。
本方法によれば、１００ｎｍ以下の幅を制御性良く形成出来ること、および超薄膜多結晶Ｓｉ膜１０５の断面形状がコの字型になることが大きな特徴である。
【００１８】
（実施例２）
次に、本発明の第２のチャネル形成の実施例を図２を用いて説明する。
図２（ａ）において、実施例１と同様の方法で、単結晶Ｓｉ基板２０１上に５００ｎｍのＳｉＯ２膜２０２、ＳｉＯ２膜２０３、およびＳｉ３Ｎ４膜２０４を形成した後、Ｓｉ３Ｎ４２０４／ＳｉＯ２２０３積層膜をパターンニングする。この後、１％ＨＦ水溶液を用いて露出したＳｉＯ２膜２０３側壁部を１５ｎｍエッチングする。
続いて、図２（ｂ）において、ＣＶＤ法により４ｎｍの非晶質Ｓｉ膜、および１０ｎｍのＳｉＯ２膜２０６を順次堆積する（図２（ｂ））。上記非晶質Ｓｉ膜は、１０ｎｍのＳｉＯ２膜２０６を堆積する際、炉内の温度（７５０℃）により多結晶Ｓｉ膜２０５に変換される。
次に、図２（ｃ）において、異方性ドライエッチング法により上記ＳｉＯ２膜２０６、および多結晶Ｓｉ膜２０５を順次エッチングして、ＳｉＯ２膜２０３パターン側壁に多結晶Ｓｉ膜２０５を残す。
本方法によれば、多結晶Ｓｉ膜２０５のエッチングの際、１０ｎｍのＳｉＯ２膜２０６が保護膜となるので、プラズマダメージや汚染等の混入が全く無い良質の多結晶Ｓｉ膜２０５を得ることが出来る。
【００１９】
（実施例３）
次に、図３を用いて本発明のチャネル形成の第３の実施例を説明する。
図３（ａ）において、Ｐ型、（１００）単結晶Ｓｉ基板３０１を１０００℃の水蒸気雰囲気中で熱酸化して、厚さ５００ｎｍのＳｉＯ２膜３０２を形成した後、ＣＶＤ法により５０ｎｍのＳｉ３Ｎ４膜３０３、５０ｎｍのＳｉＯ２膜３０４、３０ｎｍのＳｉ３Ｎ４膜３０５を順次堆積する。
次に、周知の光リソグラフィーおよびドライエッチング法により、上記Ｓｉ３Ｎ４３０５／ＳｉＯ２３０４積層膜を順次エッチングした後、１％のＨＦ水溶液により上記ＳｉＯ２膜３０４の側壁部をエッチングしてＳｉ３Ｎ４膜３０５よりも後退させる。本実施例においては、約１０ｎｍのエッチングを行った。続いて、８００℃のアンモニア（ＮＨ３）雰囲気中で１０分間の熱処理を行い、ＣＶＤ−ＳｉＯ２膜３０４膜の側壁部を窒化する。
次に、図３（ｂ）において、ＣＶＤ法により厚さ２．５ｎｍの非晶質Ｓｉ膜を堆積した後、短時間ランプアニール法を用いて９００℃、３０秒の窒素雰囲気中で熱処理を行い、非晶質Ｓｉ膜を多結晶Ｓｉ膜３０６に変換する。本実施例では非晶質Ｓｉ膜の堆積にジシラン（Ｓｉ２Ｈ６）を用い４５０℃の温度で堆積を行った。
ＣＶＤ法により堆積する薄いＳｉ膜は、下地表面の核発生密度と密接な関係があり核発生密度の小さい膜上では薄い連続膜を得ることが出来ない。一般に、ＳｉＯ２膜上に比べＳｉ３Ｎ４膜上に堆積する方が薄い連続膜が得られるため、超薄膜Ｓｉ膜の下地膜としてはＳｉＯ２膜は好ましくない。しかし、Ｓｉ膜を堆積する前にアンモニア雰囲気中で熱窒化を行えば、下地膜種に依らず薄い連続膜を得ることが可能となる。本実施例では、Ｓｉ３Ｎ４３０５／ＳｉＯ２３０４のパターニングを行った後に、アンモニアによる窒化処理を行ったが、ＳｉＯ２３０４堆積直後に窒化処理を行っても同様な結果が得られる。
一方、多結晶Ｓｉ膜のグレインサイズは、膜厚と結晶化方法によって大きく異なる。より小さいグレインサイズを得るには、Ｓｉ膜厚を薄くすること、および高温短時間で結晶化する方法が有効である。本実施例で作製した多結晶Ｓｉ膜３０６のグレインサイズは、３〜８ｎｍと非常に微細な結晶粒が得られた。
次に、図３（ｃ）において、実施例２と同様の方法で、多結晶Ｓｉ膜３０６のエッチングの保護膜となるＣＶＤ−ＳｉＯ２膜３０７を１０ｎｍ堆積した後、異方性ドライエッチング法により上記ＣＶＤ−ＳｉＯ２３０７／多結晶Ｓｉ膜３０６を順次エッチングして、窒化したＳｉＯ２膜２０４パターン側壁に多結晶Ｓｉ膜３０６を残す。
【００２０】
（実施例４）
次に、第４の実施例として、実施例１、３で示した方法を用いて試作した超薄膜多結晶Ｓｉトランジスタの実施例を示す（図４〜図８、図１３〜図１４）。図４〜図８に本実施例の製作工程を、また図１３に、本実施例で試作した超薄膜多結晶Ｓｉトランジスタのメモリアレー部の等価回路図を、図１４にそのメモリアレー部の平面レイアウト図をそれぞれ示す。
図４、図１４において、Ｐ型、（１００）単結晶Ｓｉ基板４０１を熱酸化して、５００ｎｍのＳｉＯ２膜４０２を形成した後、ＣＶＤ法により５０ｎｍのＳｉ３Ｎ４膜４０３、および高濃度にリンを含んだ７０ｎｍのリンドープ多結晶Ｓｉ膜４０４を順次堆積する。続いて、クリプトンフロライド（ＫｒＦ）エキシマレーザリソグラフィーおよびドライエッチング法により、上記リンドープ多結晶Ｓｉ膜４０４をパターンニングして、多結晶Ｓｉトランジスタのソース、ドレインとなる共通ソース線４０４（ａ），６０１、およびデータ線４０４（ｂ），６０２（ａ），６０２（ｂ）を形成する。本実施例においては、上記リンドープ多結晶Ｓｉ膜４０４，６０１，６０２の堆積にモノシラン（ＳｉＨ４）とフォスフィン（ＰＨ３）ガスを用い、６００℃の温度で堆積を行った。この後、ＣＶＤ法により７０ｎｍのＳｉＯ２膜４０５、３０ｎｍのＳｉ３Ｎ４膜４０６を順次堆積した後、共通ソース線４０４（ａ），６０１、データ線４０４（ｂ），６０２，（ａ）（ｂ）に直交するようにＳｉ３Ｎ４４０６／ＳｉＯ２４０５積層膜のパターンニングを行う。
【００２１】
次に、図５、図１４において、１％のフッ酸水溶液を用いて上記７０ｎｍのＳｉＯ２膜４０５の側壁部をエッチングしてＳｉ３Ｎ４膜４０６パターンエッジから約１５ｎｍ後退させた後、７５０℃のアンモニア雰囲気中で熱処理を行いＳｉＯ２膜４０５の側壁部を窒化処理する。続いて、ＣＶＤ法を用いて約３ｎｍの非晶質Ｓｉ膜を堆積した後、短時間アニール法により９００℃、３０秒の熱処理を行い上記非晶質Ｓｉ膜を多結晶Ｓｉ膜４０７，６０３に変換する。本実施例においては、上記非晶質Ｓｉ膜の堆積にモノシラン（ＳｉＨ４）を用い、５００℃の温度で堆積を行った。
【００２２】
次に、図６、図１４において、異方性ドライエッチング法により多結晶Ｓｉ膜４０７，６０３をエッチングする。Ｓｉ３Ｎ４膜４０６がマスクとなっている部分はエッチングされないため、Ｓｉ３Ｎ４４０６／ＳｉＯ２４０５積層膜周辺は、厚さ約３ｎｍ、幅７０ｎｍ程度の多結晶Ｓｉ膜４０７のパターンが形成される。
【００２３】
次に、図７、図１４において、エキシマリソグラフィー法により所定の形状にホトレジストパターン408を形成した後、等方性ドライエッチング技術により多結晶Ｓi膜407の不要な部分(図７（ｂ）で共通ソース線404(a)、データ線404(b)の配線と平行する405の両端部分、および図１４のチャネル層除去部分)をエッチングする。この工程で、多結晶Ｓi膜パターン407(a),407(b)，603は個々に絶縁されることになる。
次に、酸素プラズマアッシャ処理を行い、ホトレジストパターン408を除去した後、稀フッ酸水溶液によりウエーハ表面の洗浄を行う。
【００２４】
次に、図８、図１４において、ＣＶＤ法によりゲート絶縁膜４０９となるＳｉＯ２膜４０９を２０ｎｍ、ゲート電極４１０，６０４となるリンドープ多結晶Ｓｉ膜４１０，６０４を５０ｎｍ堆積した後、エキシマレーザリソグラフィーおよびドライエッチング法により上記リンドープ多結晶Ｓｉ膜４１０，６０４パターンニングしてワード線（ゲート電極）４１０（ａ），４１０（ｂ），６０４とする。
【００２５】
図１３、図１４において、共通ソース線６０１、データ線６０２（ａ），（ｂ）、およびワード線６０４のパターンニングには、ＫｒＦエキシマレーザリソグラフィーと位相シフト技術を適用し、最小加工寸法０．１６μｍ（ピッチ０．３２μｍ）のライン／スペースを実現した。また、チャネルが形成される超薄膜多結晶Ｓｉ膜６０３の線幅は、光リソグラーフィー解像限界以下の７０ｎｍを達成した。
【００２６】
（実施例５）
次に、図９〜図１２、図１５〜図１６を用いて本発明の第５の実施例を示す。図９〜図１２に本実施例の製作工程を、また図１５に、本実施例で試作した超薄膜多結晶Ｓｉトランジスタのメモリアレー部の等価回路図を、図１６にそのメモリアレー部の平面レイアウト図を示す。
図９において、実施例３と同様の方法で、単結晶Ｓｉ基板５０１上に５００ｎｍのＳｉＯ２膜５０２、５０ｎｍのＣＶＤ−Ｓｉ３Ｎ４膜５０３、および５０ｎｍのリンドープ多結晶Ｓｉ膜５０４を形成した後、上記リンドープ多結晶Ｓｉ膜５０４をパターンニングして共通ソース線５０４（ａ），７０１、データ線５０４（ｂ），７０２（ａ），（ｂ）とする。次に、５０ｎｍのＣＶＤ−ＳｉＯ２膜５０５、３０ｎｍのＣＶＤ−Ｓｉ３Ｎ４膜５０６を順次堆積した後、Ｓｉ３Ｎ４５０６／ＳｉＯ２５０５／Ｓｉ３Ｎ４５０３積層絶縁膜を所定の形状に加工する。続いて、１％フッ酸水溶液で積層絶縁膜のＳｉＯ２膜５０５側壁部分をエッチングして、パターンエッジより２０ｎｍ後退させる。この後、７５０℃のアンモニア雰囲気中で１０分間の熱処理を行い、ＳｉＯ２膜５０５側壁部分の窒化を行う。
【００２７】
次に、図１０、図１６において、ジシラン（Ｓｉ２Ｈ６）の熱分解を用いたＣＶＤ法により、６ｎｍの非晶質Ｓｉ膜を堆積した後、ランプ加熱による短時間酸化法により上記非晶質Ｓｉ膜を酸化して多結晶Ｓｉ膜５０７，７０３に変換すると共に、６ｎｍのＳｉＯ２膜５０８を形成する。本実施例においては、上記ＳｉＯ２膜５０８を１０００℃の乾燥酸素雰囲気により形成した。このＳｉＯ２膜５０８の形成により、多結晶Ｓｉ膜５０７，７０３の膜厚は堆積時の７ｎｍから３ｎｍへ薄膜化されると同時に、多結晶Ｓｉ膜５０７，７０３のドライエッチングによるダメージ、汚染等の保護膜となる。次に、多結晶Ｓｉ膜５０７，７０３のエッチングの保護膜となるＳｉＯ２５０８膜、および多結晶Ｓｉ膜５０７，７０３を順次エッチングして、窒化したＳｉＯ２膜５０５パターン側壁に多結晶Ｓｉ膜５０７，７０３を残す。
【００２８】
次に、図１１、図１６において、１％希フッ酸水溶液により、上記多結晶Ｓｉ膜５０７上のＳｉＯ２５０８膜を除去した後、実施例４と同様にエキシマリソグラフィー法により所定の形状にホトレジストパターンを形成し、等法性ドライエッチング技術により多結晶Ｓｉ膜５０７，７０３の不要な部分（図１１では共通ソース線５０４（ａ）、データ線５０４（ｂ）の配線と平行する５０５の両端部分および図１６のチャネル層除去部分）をエッチングする。この工程で、多結晶Ｓｉ膜パターン５０７（ａ），５０７（ｂ），７０３は個々に絶縁されることになる。
【００２９】
次に図１２、図１６において、ＣＶＤ法によりゲート絶縁膜５０９となるＳｉＯ２膜５０９を２０ｎｍ、ゲート電極５１０，７０４となるリンドープ多結晶Ｓｉ膜５１０，７０４を５０ｎｍ堆積した後、エキシマレーザリソグラフィーおよびドライエッチング法により上記リンドープ多結晶Ｓｉ膜５１０，７０４パターンニングしてワード線（ゲート電極）５１０，７０４とする。
【００３０】
図１５、図１６に示すように、本実施例では、１つのゲート電極（ワード線）７０４で、独立した２つのトランジスタが動作するようになっている。すなわち、ドレイン電流はしきい値の低いトランジスタの方で律速するようになるため、トランジスタ１つの場合に比べ素子間のしきい値のバラツキを低減することができる。また、本実施例では２つのトランジスタを同一ゲート電極で制御するようにしたが、２つ以上の制御も可能である。また、チャネルが形成される超薄膜多結晶Ｓｉ膜７０３の線幅は、光リソグラーフィー解像限界以下の５０ｎｍを達成した。
【００３１】
【発明の効果】
本発明の単一電子素子によれば、超薄膜多結晶Ｓｉ膜の幅を下地の絶縁膜の膜厚により制御できるため、１００ｎｍ以下の幅でも極めて容易に制御できる。また、通常の光リソグラフィー、およびエキシマレーザリソグラフィー技術が適用できるので、量産性が飛躍的に向上する。したがって、単一電子素子を用いた半導体記憶素子を容易に構成することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示す断面図。
【図２】本発明の第２の実施例を示す断面図。
【図３】本発明の第３の実施例を示す断面図。
【図４】本発明の第４の実施例を示す平面図および断面図。
【図５】本発明の第４の実施例を示す平面図および断面図。
【図６】本発明の第４の実施例を示す平面図および断面図。
【図７】本発明の第４の実施例を示す平面図および断面図。
【図８】本発明の第４の実施例を示す平面図および断面図。
【図９】本発明の第５の実施例を示す平面図および断面図。
【図１０】本発明の第５の実施例を示す平面図および断面図。
【図１１】本発明の第５の実施例を示す平面図および断面図。
【図１２】本発明の第５の実施例を示す平面図および断面図。
【図１３】本発明の第４の実施例を示すメモリアレー部の等価回路図。
【図１４】本発明の第４の実施例を示すメモリアレー部の平面レイアウト図。
【図１５】本発明の第５の実施例を示すメモリアレー部の等価回路図。
【図１６】本発明の第５の実施例を示すメモリアレー部の平面レイアウト図。
【図１７】従来方法を説明する平面図および断面図。
【図１８】単一電子素子の説明を行う補足図。
【図１９】単一電子素子の問題点の説明を行う補足図。
【符号の説明】
１０１，２０１，３０１，４０１，５０１，８０１………………結晶Ｓｉ基板
１０２，２０２，３０２，４０２，５０２，８０２………………Ｓｉ熱酸化膜
１０３，２０３，３０４，４０５，５０５……………………ＣＶＤ−ＳｉＯ２
１０４，２０４，３０３，３０５４０３，４０６，５０３，５０６………ＣＶＤ−Ｓｉ３Ｎ４
１０５，２０５，３０６，４０７，５０７，８０４………………超薄膜多結晶Ｓｉ（チャネル層）
４０９，５０９，８０５………………………………ゲート酸化膜
４１０，５１０，６０４，７０４，８０６……………………ゲート電極（ワード線）
４０４（ａ），５０４（ａ），６０１，７０１，８０３（ａ）…………ソース（共通ソース線）
４０４（ｂ），５０４（ｂ），６０２，７０２，８０３（ｂ）…………ドレイン（データ線）
【産業上の利用分野】
本発明は、半導体装置およびその製造方法に係り、特に単一電子素子を用いた単一電子メモリの構造、およびその製造方法に関する。
【０００２】
【従来の技術】
単一電子素子は究極の高集積低電力素子として期待されているが、これまで極低温でしか動作しないという大きな障害があった。１９９３年、日立の矢野等は、超薄膜多結晶シリコン（以下Ｓｉという）トランジスタを用いることにより、世界で始めて単一電子素子（単一電子メモリ）の室温動作に成功した（ＩＥＥＥ Ｉｎｔ． Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔ． １９９３， ｐｐ５４１〜５４４）。以下、矢野等が開発した単一電子メモリの構造とその動作原理の概要を、図１７〜図１９を用いて説明する。
図１７に超薄膜多結晶Ｓｉトランジスタの平面図（ａ）および断面図（ｂ）を示す。ここで断面図は平面図中のａ−ａ′における断面を示すものである。先ず最初に、単結晶Ｓｉ基板８０１を熱酸化して５００ｎｍのＳｉＯ２膜８０２を形成した後、化学気相成長法（ＣＶＤ法）を用いて、リンを含んだ多結晶Ｓｉ膜８０３を１００ｎｍ堆積する。次に、周知のリソグラフィー及びドライエッチング法により、上記リンドープ多結晶膜８０３を所望の形状に加工してソース８０３（ａ）、ドレイン８０３（ｂ）を形成する。続いて、ＣＶＤ法によりチャネル層８０４となる非晶質Ｓｉ膜を４ｎｍ堆積した後、７５０℃の窒素雰囲気中で熱処理を行ない、上記非晶質Ｓｉ膜を多結晶Ｓｉ膜８０４に変換する。
超薄膜ポリシリコントランジスタの特性を決定するキーポイントの一つは、このチャネル多結晶Ｓｉ膜８０４の膜厚とその局所的な膜厚不均一性であり、膜厚は薄いほど、また局所的な膜厚不均一性が大きい方が望ましい。
次に、電子線（ＥＢ）リソグラフィー、及びドライエッチング技術を用いて、チャネル多結晶Ｓｉ膜８０４を加工する。このときチャネル多結晶Ｓｉ幅Ｗは、極力小さいことが望ましく、具体的には約１００ｎｍ以下であることが好ましい。最後に、ＣＶＤ法によりゲート絶縁膜８０５となるＳｉＯ２ 膜８０５を約５０ｎｍ、ゲート電極８０６となるリンドープ多結晶Ｓｉ８０６を１００ｎｍ堆積した後、周知の技術によりゲート電極８０６を形成し、超薄膜多結晶Ｓｉトランジスタの形成を終了する。
【０００３】
チャネル多結晶Ｓｉ膜が極めて薄い（約２〜１０ｎｍ）超薄膜多結晶Ｓｉトランジスタは、従来からＳＲＡＭの負荷素子として用いられている多結晶Ｓｉトランジスタ（３０〜４０ｎｍ）とは異なる特性を示す。図１８（ａ）に示したように、ゲート電極に電圧を印加すると抵抗の最も小さい経路、つまり多結晶Ｓｉの膜厚の厚い場所に沿って超薄膜多結晶Ｓｉトランジスタの電流経路（チャネル）が形成される。このチャネル幅は、多結晶Ｓｉ膜のグレインサイズと同等の大きさであり、約５〜１０ｎｍの極めて細いチャネルが形成される。ゲートバイアスを更に印加していくと、チャネルから電子が弾き出され、チャネル近傍のグレイン内（蓄積ノード）に電子が注入される。この電子によりチャネルと蓄積ノードの電位差が無くなり、電子は蓄積ノードに閉じ込められることになる。これが情報の書き込みに対応する。このような状態になると（図１８（ｂ））、閉じ込められた電子とのクーロン反発力によりドレイン電流が減少する。これは、蓄積ノード内の電子の有無によりトランジスタのしきい値がシフトすることを意味しており、しきい値を測定することにより情報（１または０）を判定することが出来る。
上記した現象は、チャネル多結晶Ｓｉ膜が極めて薄く（１０ｎｍ以下）、更にチャネル幅が約１００ｎｍ以下と、限られた条件下において起るものであり、ＳＲＡＭの負荷素子として用いられている多結晶Ｓｉトランジスタでは、このような現象は起らない。
【０００４】
【発明が解決しようとする課題】
超薄膜多結晶Ｓｉトランジスタを用いた単一電子メモリの技術的課題の一つは、安定したチャネル形成である。図１９に示したように、チャネルが形成される多結晶Ｓｉ膜の幅Ｗが大きい場合は、同層内にチャネルが複数形成される可能性が大きくなる。複数のチャネルが同時に遮断されれば特に問題は起らないが、遮断されていないチャネルが存在すれば電流密度の変化量が小さくなり、判定が困難となる。また、チャネルに係る容量が小さい程しきい値のシフト量が大きくなることから、多結晶Ｓｉ膜の幅は極力小さい方が好ましい。具体的には、１００ｎｍ以下の幅が必要となる。
しかし、現状のリソグラフィー技術で１００ｎｍの細線をパターンニングする方法は、電子線（ＥＢ）リソグラフィーまたはＸ線リソグラフィーしかない。これらの方法は処理に多大の時間を要するだけでなく、再現性および技術的な面で未だ問題点が多く、大容量のメモリを量産化する際のネックとなっている。
【０００５】
本発明の目的は、１００ｎｍ以下の幅の多結晶Ｓｉ膜のチャネル層を容易に形成できる構造の単一電子素子、およびこれを用いた半導体記憶装置、ならびにその製造方法を提供することにある。
【０００６】
【課題を解決するための手段】
上記の目的を達成するため、本発明の単一電子素子では、ソースとドレインに接続された薄い多結晶シリコン膜のチャネル層を有する絶縁ゲート型電界効果トランジスタとしての単一電子素子において、例えば図８の断面図の絶縁膜４０５にみられるように、上記ソース（４０４（ａ））とドレイン（４０４（ｂ））をまたぎ、かつチャネル層の幅に相当する厚さの絶縁膜（例えば図８では７０ｎｍの厚さの絶縁膜４０５）を有して、その側壁に上記チャネル層（４０７（ａ）または４０７（ｂ））を形成した構造を備えることとする。
【０００７】
ここで、上記チャネル層の膜厚は１０ｎｍ以下で、またチャネル層の幅は１００ｎｍ以下とするのがよい。
【０００８】
またこの場合、上記チャネル層がコの字形の断面形状を有するように下地の絶縁膜を形成することが一つの特徴である。
【０００９】
また、上記チャネル層の下地の絶縁膜のチャネル層に接する表面に、窒素原子が含まれていることが薄い安定なチャネル層を形成するのに好ましい。
【００１０】
さらにあるいは、上記チャネル層の表面に保護膜としての絶縁膜を備えるようにすることにより損傷や汚染のない良質のチャネル層が得られ望ましい。
【００１１】
また上記の目的を達成するための本発明の半導体記憶装置では、複数のデータ線と、これに交叉するワード線と、その交叉する位置に記憶素子を有するメモリアレー構成の半導体記憶装置において、その記憶素子が上記の本発明の単一電子素子であり、この単一電子素子を例えば図１３にみられるように、そのソースとドレインをそれぞれ隣合うデータ線に接続し、ゲートをワード線に接続した構成を備えることとする。
【００１２】
ここで、例えば図１３または図１４にみられるように、複数の単一電子素子が、それぞれのソースを共通のデータ線に接続し、その共通のデータ線を挟んで隣合うデータ線にそれぞれのドレインを接続し、さらにそれぞれのゲートを共通のワード線に接続する構成を備えるようにすることもできる。
【００１３】
あるいは例えば図１５または図１６にみられるように、上記複数の単一電子素子の複数組がさらにワード線を共通にする構成を備えるようにすれば、同一のゲート電極で複数の素子を制御することができる。
【００１４】
また、上記目的を達成するための本発明の単一電子素子の製造方法では、チャネル層を形成する工程として、例えば図１の（ａ）図にみられるように、シリコン基板１０１上に、その基板の表面層を形成させる第１の絶縁膜１０２と、チャネル層の下地膜としてチャネル層の幅に相当する厚さの第２の絶縁膜１０３と、その第２の絶縁膜よりエッチングレートの遅い第３の絶縁膜１０４とを順次形成する工程と、第２、第３の絶縁膜を所定の形状に加工する工程と、第２の絶縁膜１０３の側壁をエッチングして、第３の絶縁膜１０４のエッジ部分より後退させてコの字形の断面形状を形成する工程と、（ｂ）図にみられるように、上記絶縁膜上に多結晶シリコン膜１０５を形成する工程と、（ｃ）図にみられるように、異方性ドライエッチングにより上記多結晶シリコン膜１０５をエッチングして、第２の絶縁膜の側壁に多結晶シリコン膜１０５（ａ）、１０５（ｂ）を残す工程を少なくとも含むこととする。
【００１５】
さらに上記目的を達成するための本発明の半導体記憶装置の製造方法としては、複数のデータ線と、これに交叉するワード線と、その交叉する位置に記憶素子を有するメモリアレー構成の半導体記憶装置の製造方法において、上記記憶素子の形成工程に、例えば図８、図１４にみられるように、上記本発明の単一電子素子の製造方法の工程を含むこととする。
【００１６】
【作用】
本発明の単一電子素子の構成では、ソースとドレインをまたぎ、かつチャネル層の幅に相当する厚さの絶縁膜をチャネル層形成の下地として、その側壁にチャネル層を形成した構造を備えるものであり、このため本発明によれば、超薄膜多結晶シリコン膜の幅を下地の絶縁膜の膜厚により制御できるようになる。したがって１００ｎｍ以下の幅でも極めて容易に形成することが可能になる。また、通常の光リソグラフィー、およびエキシマレーザリソグラフィー技術が適用できるので、量産性が飛躍的に向上する。
この場合、絶縁膜の側壁におけるチャネル層の形成については、本発明の単一電子素子の製造方法で、チャネル層形成の下地となる第２の絶縁膜の上に、これよりエッチングレートの遅い第３の絶縁膜を形成することにより、これらの絶縁膜を所定の形状に加工した後のエッチングにより、第３の絶縁膜のエッジ部分より第２の絶縁膜を後退させてコの字形の断面形状を容易に形成することが可能になる。そしてこれにより、これらの絶縁膜面に対するその後の多結晶シリコン膜の形成、および異方性ドライエッチングにより、コの字形のチャネル層が下地の絶縁膜の側壁に残ることとなり、チャネル層が容易に形成されることになる。
以上のように、本発明によれば、１００ｎｍ以下の幅のチャネル層も容易に形成できることから、単一電子素子のみならずこれを用いた半導体記憶装置の構成も容易になる。
【００１７】
【実施例】
（実施例１）
以下、図１を用いて本発明のチャネル形成の第１の実施例を説明する。
先ず図１（ａ）において、最初にＰ型、（１００）単結晶Ｓｉ基板１０１を１０００℃の水蒸気雰囲気中で熱酸化して、厚さ５００ｎｍのＳｉＯ２膜１０２を形成した後、ＣＶＤ法により１００ｎｍのＳｉＯ２膜１０３、３０ｎｍのＳｉ３Ｎ４膜１０４を順次堆積する。本実施例では、ＳｉＯ２膜１０３はモノシラン（ＳｉＨ４）と亜酸化窒素（Ｎ２Ｏ）を用いて７５０℃の温度で、Ｓｉ３Ｎ４膜１０４はジクロルシラン（ＳｉＨ２Ｃｌ２）とアンモニア（ＮＨ３）を用いて７７０℃の温度で堆積を行った。
次に、周知の光リソグラフィーおよびドライエッチング法により、上記Ｓｉ３Ｎ４１０４／ＳｉＯ２１０３積層膜を順次エッチングした後、１％のＨＦ水溶液により上記ＳｉＯ２膜１０３の側壁部をエッチングしてＳｉ３Ｎ４膜１０４パターンエッジよりも後退させる。この場合に、Ｓｉ３Ｎ４１０４はＳｉＯ２１０３よりエッチングレートが遅いので、エッチングによりＳｉＯ２膜の側壁がＳｉ３Ｎ４膜のエッジ部分より後退する。本実施例においては、約１５ｎｍの後退をエッチングにより行った。
続いて、図１（ｂ）において、ＣＶＤ法により厚さ４ｎｍの非晶質Ｓｉ膜を堆積した後、８００℃の窒素雰囲気中で熱処理を行い、非晶質Ｓｉ膜を多結晶Ｓｉ膜１０５に変換する。本実施例では非晶質Ｓｉ膜の堆積にモノシラン（ＳｉＨ４）を用い５２０℃の温度で堆積を行ったが、ジシラン（Ｓｉ２Ｈ６）を用いることも無論可能である。
次に、図１（ｃ）において、異方性ドライエッチング法により上記多結晶Ｓｉ膜１０５をエッチングする。異方性ドライエッチングによれば、Ｓｉ３Ｎ４膜１０４でマスクとなっている部分はエッチングされないので、ＳｉＯ２膜１０３パターン側壁部には、ほぼＳｉＯ２膜厚分の多結晶Ｓｉ膜パターン１０５（ａ），１０５（ｂ）が形成される。
本実施例で重要なことは、超薄膜多結晶Ｓｉ１０５の膜厚分以上にＳｉ３Ｎ４膜１０４パターンエッジからＳｉＯ２膜１０３を後退させることである。ＳｉＯ２膜１０３を後退させない方法、つまりＳｉ３Ｎ４膜１０４をマスクとして用いない場合は、ＳｉＯ２膜１０３側壁の多結晶Ｓｉ膜１０５もエッチングされてしまうので所望の幅を確保出来ない。
本方法によれば、１００ｎｍ以下の幅を制御性良く形成出来ること、および超薄膜多結晶Ｓｉ膜１０５の断面形状がコの字型になることが大きな特徴である。
【００１８】
（実施例２）
次に、本発明の第２のチャネル形成の実施例を図２を用いて説明する。
図２（ａ）において、実施例１と同様の方法で、単結晶Ｓｉ基板２０１上に５００ｎｍのＳｉＯ２膜２０２、ＳｉＯ２膜２０３、およびＳｉ３Ｎ４膜２０４を形成した後、Ｓｉ３Ｎ４２０４／ＳｉＯ２２０３積層膜をパターンニングする。この後、１％ＨＦ水溶液を用いて露出したＳｉＯ２膜２０３側壁部を１５ｎｍエッチングする。
続いて、図２（ｂ）において、ＣＶＤ法により４ｎｍの非晶質Ｓｉ膜、および１０ｎｍのＳｉＯ２膜２０６を順次堆積する（図２（ｂ））。上記非晶質Ｓｉ膜は、１０ｎｍのＳｉＯ２膜２０６を堆積する際、炉内の温度（７５０℃）により多結晶Ｓｉ膜２０５に変換される。
次に、図２（ｃ）において、異方性ドライエッチング法により上記ＳｉＯ２膜２０６、および多結晶Ｓｉ膜２０５を順次エッチングして、ＳｉＯ２膜２０３パターン側壁に多結晶Ｓｉ膜２０５を残す。
本方法によれば、多結晶Ｓｉ膜２０５のエッチングの際、１０ｎｍのＳｉＯ２膜２０６が保護膜となるので、プラズマダメージや汚染等の混入が全く無い良質の多結晶Ｓｉ膜２０５を得ることが出来る。
【００１９】
（実施例３）
次に、図３を用いて本発明のチャネル形成の第３の実施例を説明する。
図３（ａ）において、Ｐ型、（１００）単結晶Ｓｉ基板３０１を１０００℃の水蒸気雰囲気中で熱酸化して、厚さ５００ｎｍのＳｉＯ２膜３０２を形成した後、ＣＶＤ法により５０ｎｍのＳｉ３Ｎ４膜３０３、５０ｎｍのＳｉＯ２膜３０４、３０ｎｍのＳｉ３Ｎ４膜３０５を順次堆積する。
次に、周知の光リソグラフィーおよびドライエッチング法により、上記Ｓｉ３Ｎ４３０５／ＳｉＯ２３０４積層膜を順次エッチングした後、１％のＨＦ水溶液により上記ＳｉＯ２膜３０４の側壁部をエッチングしてＳｉ３Ｎ４膜３０５よりも後退させる。本実施例においては、約１０ｎｍのエッチングを行った。続いて、８００℃のアンモニア（ＮＨ３）雰囲気中で１０分間の熱処理を行い、ＣＶＤ−ＳｉＯ２膜３０４膜の側壁部を窒化する。
次に、図３（ｂ）において、ＣＶＤ法により厚さ２．５ｎｍの非晶質Ｓｉ膜を堆積した後、短時間ランプアニール法を用いて９００℃、３０秒の窒素雰囲気中で熱処理を行い、非晶質Ｓｉ膜を多結晶Ｓｉ膜３０６に変換する。本実施例では非晶質Ｓｉ膜の堆積にジシラン（Ｓｉ２Ｈ６）を用い４５０℃の温度で堆積を行った。
ＣＶＤ法により堆積する薄いＳｉ膜は、下地表面の核発生密度と密接な関係があり核発生密度の小さい膜上では薄い連続膜を得ることが出来ない。一般に、ＳｉＯ２膜上に比べＳｉ３Ｎ４膜上に堆積する方が薄い連続膜が得られるため、超薄膜Ｓｉ膜の下地膜としてはＳｉＯ２膜は好ましくない。しかし、Ｓｉ膜を堆積する前にアンモニア雰囲気中で熱窒化を行えば、下地膜種に依らず薄い連続膜を得ることが可能となる。本実施例では、Ｓｉ３Ｎ４３０５／ＳｉＯ２３０４のパターニングを行った後に、アンモニアによる窒化処理を行ったが、ＳｉＯ２３０４堆積直後に窒化処理を行っても同様な結果が得られる。
一方、多結晶Ｓｉ膜のグレインサイズは、膜厚と結晶化方法によって大きく異なる。より小さいグレインサイズを得るには、Ｓｉ膜厚を薄くすること、および高温短時間で結晶化する方法が有効である。本実施例で作製した多結晶Ｓｉ膜３０６のグレインサイズは、３〜８ｎｍと非常に微細な結晶粒が得られた。
次に、図３（ｃ）において、実施例２と同様の方法で、多結晶Ｓｉ膜３０６のエッチングの保護膜となるＣＶＤ−ＳｉＯ２膜３０７を１０ｎｍ堆積した後、異方性ドライエッチング法により上記ＣＶＤ−ＳｉＯ２３０７／多結晶Ｓｉ膜３０６を順次エッチングして、窒化したＳｉＯ２膜２０４パターン側壁に多結晶Ｓｉ膜３０６を残す。
【００２０】
（実施例４）
次に、第４の実施例として、実施例１、３で示した方法を用いて試作した超薄膜多結晶Ｓｉトランジスタの実施例を示す（図４〜図８、図１３〜図１４）。図４〜図８に本実施例の製作工程を、また図１３に、本実施例で試作した超薄膜多結晶Ｓｉトランジスタのメモリアレー部の等価回路図を、図１４にそのメモリアレー部の平面レイアウト図をそれぞれ示す。
図４、図１４において、Ｐ型、（１００）単結晶Ｓｉ基板４０１を熱酸化して、５００ｎｍのＳｉＯ２膜４０２を形成した後、ＣＶＤ法により５０ｎｍのＳｉ３Ｎ４膜４０３、および高濃度にリンを含んだ７０ｎｍのリンドープ多結晶Ｓｉ膜４０４を順次堆積する。続いて、クリプトンフロライド（ＫｒＦ）エキシマレーザリソグラフィーおよびドライエッチング法により、上記リンドープ多結晶Ｓｉ膜４０４をパターンニングして、多結晶Ｓｉトランジスタのソース、ドレインとなる共通ソース線４０４（ａ），６０１、およびデータ線４０４（ｂ），６０２（ａ），６０２（ｂ）を形成する。本実施例においては、上記リンドープ多結晶Ｓｉ膜４０４，６０１，６０２の堆積にモノシラン（ＳｉＨ４）とフォスフィン（ＰＨ３）ガスを用い、６００℃の温度で堆積を行った。この後、ＣＶＤ法により７０ｎｍのＳｉＯ２膜４０５、３０ｎｍのＳｉ３Ｎ４膜４０６を順次堆積した後、共通ソース線４０４（ａ），６０１、データ線４０４（ｂ），６０２，（ａ）（ｂ）に直交するようにＳｉ３Ｎ４４０６／ＳｉＯ２４０５積層膜のパターンニングを行う。
【００２１】
次に、図５、図１４において、１％のフッ酸水溶液を用いて上記７０ｎｍのＳｉＯ２膜４０５の側壁部をエッチングしてＳｉ３Ｎ４膜４０６パターンエッジから約１５ｎｍ後退させた後、７５０℃のアンモニア雰囲気中で熱処理を行いＳｉＯ２膜４０５の側壁部を窒化処理する。続いて、ＣＶＤ法を用いて約３ｎｍの非晶質Ｓｉ膜を堆積した後、短時間アニール法により９００℃、３０秒の熱処理を行い上記非晶質Ｓｉ膜を多結晶Ｓｉ膜４０７，６０３に変換する。本実施例においては、上記非晶質Ｓｉ膜の堆積にモノシラン（ＳｉＨ４）を用い、５００℃の温度で堆積を行った。
【００２２】
次に、図６、図１４において、異方性ドライエッチング法により多結晶Ｓｉ膜４０７，６０３をエッチングする。Ｓｉ３Ｎ４膜４０６がマスクとなっている部分はエッチングされないため、Ｓｉ３Ｎ４４０６／ＳｉＯ２４０５積層膜周辺は、厚さ約３ｎｍ、幅７０ｎｍ程度の多結晶Ｓｉ膜４０７のパターンが形成される。
【００２３】
次に、図７、図１４において、エキシマリソグラフィー法により所定の形状にホトレジストパターン408を形成した後、等方性ドライエッチング技術により多結晶Ｓi膜407の不要な部分(図７（ｂ）で共通ソース線404(a)、データ線404(b)の配線と平行する405の両端部分、および図１４のチャネル層除去部分)をエッチングする。この工程で、多結晶Ｓi膜パターン407(a),407(b)，603は個々に絶縁されることになる。
次に、酸素プラズマアッシャ処理を行い、ホトレジストパターン408を除去した後、稀フッ酸水溶液によりウエーハ表面の洗浄を行う。
【００２４】
次に、図８、図１４において、ＣＶＤ法によりゲート絶縁膜４０９となるＳｉＯ２膜４０９を２０ｎｍ、ゲート電極４１０，６０４となるリンドープ多結晶Ｓｉ膜４１０，６０４を５０ｎｍ堆積した後、エキシマレーザリソグラフィーおよびドライエッチング法により上記リンドープ多結晶Ｓｉ膜４１０，６０４パターンニングしてワード線（ゲート電極）４１０（ａ），４１０（ｂ），６０４とする。
【００２５】
図１３、図１４において、共通ソース線６０１、データ線６０２（ａ），（ｂ）、およびワード線６０４のパターンニングには、ＫｒＦエキシマレーザリソグラフィーと位相シフト技術を適用し、最小加工寸法０．１６μｍ（ピッチ０．３２μｍ）のライン／スペースを実現した。また、チャネルが形成される超薄膜多結晶Ｓｉ膜６０３の線幅は、光リソグラーフィー解像限界以下の７０ｎｍを達成した。
【００２６】
（実施例５）
次に、図９〜図１２、図１５〜図１６を用いて本発明の第５の実施例を示す。図９〜図１２に本実施例の製作工程を、また図１５に、本実施例で試作した超薄膜多結晶Ｓｉトランジスタのメモリアレー部の等価回路図を、図１６にそのメモリアレー部の平面レイアウト図を示す。
図９において、実施例３と同様の方法で、単結晶Ｓｉ基板５０１上に５００ｎｍのＳｉＯ２膜５０２、５０ｎｍのＣＶＤ−Ｓｉ３Ｎ４膜５０３、および５０ｎｍのリンドープ多結晶Ｓｉ膜５０４を形成した後、上記リンドープ多結晶Ｓｉ膜５０４をパターンニングして共通ソース線５０４（ａ），７０１、データ線５０４（ｂ），７０２（ａ），（ｂ）とする。次に、５０ｎｍのＣＶＤ−ＳｉＯ２膜５０５、３０ｎｍのＣＶＤ−Ｓｉ３Ｎ４膜５０６を順次堆積した後、Ｓｉ３Ｎ４５０６／ＳｉＯ２５０５／Ｓｉ３Ｎ４５０３積層絶縁膜を所定の形状に加工する。続いて、１％フッ酸水溶液で積層絶縁膜のＳｉＯ２膜５０５側壁部分をエッチングして、パターンエッジより２０ｎｍ後退させる。この後、７５０℃のアンモニア雰囲気中で１０分間の熱処理を行い、ＳｉＯ２膜５０５側壁部分の窒化を行う。
【００２７】
次に、図１０、図１６において、ジシラン（Ｓｉ２Ｈ６）の熱分解を用いたＣＶＤ法により、６ｎｍの非晶質Ｓｉ膜を堆積した後、ランプ加熱による短時間酸化法により上記非晶質Ｓｉ膜を酸化して多結晶Ｓｉ膜５０７，７０３に変換すると共に、６ｎｍのＳｉＯ２膜５０８を形成する。本実施例においては、上記ＳｉＯ２膜５０８を１０００℃の乾燥酸素雰囲気により形成した。このＳｉＯ２膜５０８の形成により、多結晶Ｓｉ膜５０７，７０３の膜厚は堆積時の７ｎｍから３ｎｍへ薄膜化されると同時に、多結晶Ｓｉ膜５０７，７０３のドライエッチングによるダメージ、汚染等の保護膜となる。次に、多結晶Ｓｉ膜５０７，７０３のエッチングの保護膜となるＳｉＯ２５０８膜、および多結晶Ｓｉ膜５０７，７０３を順次エッチングして、窒化したＳｉＯ２膜５０５パターン側壁に多結晶Ｓｉ膜５０７，７０３を残す。
【００２８】
次に、図１１、図１６において、１％希フッ酸水溶液により、上記多結晶Ｓｉ膜５０７上のＳｉＯ２５０８膜を除去した後、実施例４と同様にエキシマリソグラフィー法により所定の形状にホトレジストパターンを形成し、等法性ドライエッチング技術により多結晶Ｓｉ膜５０７，７０３の不要な部分（図１１では共通ソース線５０４（ａ）、データ線５０４（ｂ）の配線と平行する５０５の両端部分および図１６のチャネル層除去部分）をエッチングする。この工程で、多結晶Ｓｉ膜パターン５０７（ａ），５０７（ｂ），７０３は個々に絶縁されることになる。
【００２９】
次に図１２、図１６において、ＣＶＤ法によりゲート絶縁膜５０９となるＳｉＯ２膜５０９を２０ｎｍ、ゲート電極５１０，７０４となるリンドープ多結晶Ｓｉ膜５１０，７０４を５０ｎｍ堆積した後、エキシマレーザリソグラフィーおよびドライエッチング法により上記リンドープ多結晶Ｓｉ膜５１０，７０４パターンニングしてワード線（ゲート電極）５１０，７０４とする。
【００３０】
図１５、図１６に示すように、本実施例では、１つのゲート電極（ワード線）７０４で、独立した２つのトランジスタが動作するようになっている。すなわち、ドレイン電流はしきい値の低いトランジスタの方で律速するようになるため、トランジスタ１つの場合に比べ素子間のしきい値のバラツキを低減することができる。また、本実施例では２つのトランジスタを同一ゲート電極で制御するようにしたが、２つ以上の制御も可能である。また、チャネルが形成される超薄膜多結晶Ｓｉ膜７０３の線幅は、光リソグラーフィー解像限界以下の５０ｎｍを達成した。
【００３１】
【発明の効果】
本発明の単一電子素子によれば、超薄膜多結晶Ｓｉ膜の幅を下地の絶縁膜の膜厚により制御できるため、１００ｎｍ以下の幅でも極めて容易に制御できる。また、通常の光リソグラフィー、およびエキシマレーザリソグラフィー技術が適用できるので、量産性が飛躍的に向上する。したがって、単一電子素子を用いた半導体記憶素子を容易に構成することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示す断面図。
【図２】本発明の第２の実施例を示す断面図。
【図３】本発明の第３の実施例を示す断面図。
【図４】本発明の第４の実施例を示す平面図および断面図。
【図５】本発明の第４の実施例を示す平面図および断面図。
【図６】本発明の第４の実施例を示す平面図および断面図。
【図７】本発明の第４の実施例を示す平面図および断面図。
【図８】本発明の第４の実施例を示す平面図および断面図。
【図９】本発明の第５の実施例を示す平面図および断面図。
【図１０】本発明の第５の実施例を示す平面図および断面図。
【図１１】本発明の第５の実施例を示す平面図および断面図。
【図１２】本発明の第５の実施例を示す平面図および断面図。
【図１３】本発明の第４の実施例を示すメモリアレー部の等価回路図。
【図１４】本発明の第４の実施例を示すメモリアレー部の平面レイアウト図。
【図１５】本発明の第５の実施例を示すメモリアレー部の等価回路図。
【図１６】本発明の第５の実施例を示すメモリアレー部の平面レイアウト図。
【図１７】従来方法を説明する平面図および断面図。
【図１８】単一電子素子の説明を行う補足図。
【図１９】単一電子素子の問題点の説明を行う補足図。
【符号の説明】
１０１，２０１，３０１，４０１，５０１，８０１………………結晶Ｓｉ基板
１０２，２０２，３０２，４０２，５０２，８０２………………Ｓｉ熱酸化膜
１０３，２０３，３０４，４０５，５０５……………………ＣＶＤ−ＳｉＯ２
１０４，２０４，３０３，３０５４０３，４０６，５０３，５０６………ＣＶＤ−Ｓｉ３Ｎ４
１０５，２０５，３０６，４０７，５０７，８０４………………超薄膜多結晶Ｓｉ（チャネル層）
４０９，５０９，８０５………………………………ゲート酸化膜
４１０，５１０，６０４，７０４，８０６……………………ゲート電極（ワード線）
４０４（ａ），５０４（ａ），６０１，７０１，８０３（ａ）…………ソース（共通ソース線）
４０４（ｂ），５０４（ｂ），６０２，７０２，８０３（ｂ）…………ドレイン（データ線）
Claims (10)
- ソースとドレインと前記ソースとドレイン間に接続された多結晶シリコン薄膜内に電流経路となるチャネルが形成されるとともに前記チャネルからはじき出された電子が注入できる程度の前記チャネル近傍に電子を蓄積する蓄積ノードとして作用するグレインが形成される前記多結晶シリコン薄膜からなるチャネル層を有する絶縁ゲート型電界効果トランジスタとしての単一電子素子において、
上記ソースとドレインをまたぎ、かつチャネル層の幅に相当する厚さの絶縁膜を有し、その側壁に上記チャネル層を形成したことを特徴とする単一電子素子。 - 請求項１記載の単一電子素子において、上記チャネル層の膜厚が１０ｎｍ以下で、チャネル層の幅が１００ｎｍ以下であることを特徴とする単一電子素子。
- 請求項１または請求項２記載の単一電子素子において、上記チャネル層の断面形状がコの字形であることを特徴とする単一電子素子。
- 請求項１から請求項３の何れかに記載の単一電子素子において、上記チャネル層に接しているチャネル層の幅に相当する厚さの前記絶縁膜の側壁の表面に、窒素原子が含まれていることを特徴とする単一電子素子。
- 請求項１から請求項４の何れかに記載の単一電子素子において、上記チャネル層の表面に保護膜としての絶縁膜を備えることを特徴とする単一電子素子。
- 複数のデータ線と、これに交叉するワード線と、その交叉する位置に記憶素子を有するメモリアレー構成の半導体記憶装置において、
上記記憶素子が請求項１から請求項５の何れかに記載の単一電子素子であり、該単一電子素子のソースとドレインをそれぞれ隣合うデータ線に接続し、ゲートをワード線に接続した構成を備えることを特徴とする半導体記憶装置。 - 請求項６記載の半導体記憶装置において、複数の単一電子素子が、それぞれのソースを共通のデータ線に接続し、該共通のデータ線を挟んで隣合うデータ線にそれぞれのドレインを接続し、さらにそれぞれのゲートを共通のワード線に接続する構成を備えることを特徴とする半導体記憶装置。
- 請求項７記載の半導体記憶装置において、上記複数の単一電子素子の複数組がさらにワード線を共通にする構成を備えることを特徴とする半導体記憶装置。
- シリコン基板上に、その基板の表面層を形成させる第１の絶縁膜を形成し前記第１の絶縁膜上に単一電子素子のソース、ドレインとなる導電体膜を形成した後、前記導電体膜および第１の絶縁膜上にチャネル層の下地膜としてチャネル層の幅に相当する厚さの第２の絶縁膜と、その第２の絶縁膜よりエッチングレートの遅い第３の絶縁膜とを順次形成する工程と、前記第２、第３の絶縁膜を前記導電体膜に直交する形状に加工する工程と、前記第３の絶縁膜と第２の絶縁膜のエッチングレートの違いを用いて前記第２の絶縁膜の側壁をエッチングして、第３の絶縁膜のエッジ部分より後退させて前記第１、第２、第３の絶縁膜からなるコの字形の断面形状を形成する工程と、上記第１、第２、第３の絶縁膜上に多結晶シリコン膜を形成する工程と、前記多結晶シリコン膜を異方性ドライエッチングによりエッチングして前記第１、第３の絶縁膜上の前記多結晶シリコン膜を除去して、前記第２の絶縁膜の側壁に電流経路となるチャネルが形成されるとともに前記チャネルからはじき出された電子が注入できる程度の前記チャネル近傍に電子を蓄積する蓄積ノードとして作用するグレインが形成される多結晶シリコン膜を残し、前記ソース、ドレインとなる導電体膜間をつなぐチャネル部分を形成する工程と、前記チャネル部分の上にゲート絶縁膜、ゲート電極を形成する工程を少なくとも含むことを特徴とする単一電子素子の製造方法。
- 複数のデータ線と、これに交叉するワード線と、その交叉する位置に記憶素子を有するメモリアレー構成の半導体記憶装置の製造方法において、上記記憶素子の形成工程に、請求項９記載の単一電子素子の製造方法の工程を含むことを特徴とする半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13308995A JP3625523B2 (ja) | 1995-05-31 | 1995-05-31 | 単一電子素子、および半導体記憶装置、ならびにその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13308995A JP3625523B2 (ja) | 1995-05-31 | 1995-05-31 | 単一電子素子、および半導体記憶装置、ならびにその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08330566A JPH08330566A (ja) | 1996-12-13 |
| JP3625523B2 true JP3625523B2 (ja) | 2005-03-02 |
Family
ID=15096600
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13308995A Expired - Fee Related JP3625523B2 (ja) | 1995-05-31 | 1995-05-31 | 単一電子素子、および半導体記憶装置、ならびにその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3625523B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3192397B2 (ja) * | 1997-11-19 | 2001-07-23 | 株式会社東芝 | 電子機能素子の製造方法 |
-
1995
- 1995-05-31 JP JP13308995A patent/JP3625523B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08330566A (ja) | 1996-12-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2605594B2 (ja) | 半導体装置の製造方法 | |
| GB2244597A (en) | A method for manufacturing dram cells | |
| JPS63107119A (ja) | ステップ絶縁層を有する集積回路の製造方法 | |
| KR100268894B1 (ko) | 플래쉬 메모리 소자의 제조방법 | |
| JP3625523B2 (ja) | 単一電子素子、および半導体記憶装置、ならびにその製造方法 | |
| JP2003031557A (ja) | 半導体装置の製造方法 | |
| JP2830705B2 (ja) | 半導体装置の製造方法 | |
| US7096548B2 (en) | Manufacturing method of integrated capacitor | |
| KR100356807B1 (ko) | 반도체소자의 게이트 형성방법 | |
| JPH03108329A (ja) | Ｍｏｓ型電界効果トランジスタの製造方法 | |
| JP3436315B2 (ja) | Ｍｏｎｏｓ型半導体不揮発性記憶装置の製造方法及び、半導体装置の製造方法 | |
| JP3614258B2 (ja) | 半導体素子、および半導体装置の製造方法 | |
| KR100526480B1 (ko) | 양자점을 이용한 비휘발성 메모리 제조 방법 | |
| JP2703275B2 (ja) | 半導体記憶装置 | |
| JP3524213B2 (ja) | 半導体記憶装置およびその製造方法 | |
| US7169711B1 (en) | Method of using carbon spacers for critical dimension (CD) reduction | |
| JP3599500B2 (ja) | 半導体装置 | |
| JPH11284084A (ja) | 不揮発性半導体記憶装置とその製造方法 | |
| JPH08298314A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| KR0167258B1 (ko) | 반도체 소자 제조방법 | |
| KR20050068363A (ko) | 하드 마스크를 이용한 미세 패턴 형성 방법 | |
| KR100303359B1 (ko) | 반도체 소자의 제조방법 | |
| KR0147775B1 (ko) | 트랜지스터의 게이트 전극 형성 방법 | |
| KR100501938B1 (ko) | 반도체 소자 제조방법 | |
| KR100526481B1 (ko) | 게이트 스페이스 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040427 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040527 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041019 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041109 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20041130 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20041130 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071210 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081210 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081210 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091210 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |