JPH10135415A

JPH10135415A - 半導体記憶素子、およびその製造方法

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Publication number: JPH10135415A
Application number: JP8283692A
Authority: JP
Inventors: Toshiyuki Mine; 利之峰; Kazuo Yano; 和男矢野; Tomoyuki Ishii; 智之石井
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1996-10-25
Filing date: 1996-10-25
Publication date: 1998-05-22
Anticipated expiration: 2016-10-25
Also published as: JP3614258B2

Abstract

(57)【要約】【課題】超薄膜多結晶Ｓｉ膜を用いた単一電子素子
は、微細なチャネル領域を必要とする。このため、従来
はチャネル層の加工に電子線リソグラフィーが必須であ
った。電子線リソグラフィーは、光リソグラフィーに
比べ再現性、量産性の点で問題が多く、単一電子素子を
大量生産する上で障害となっていた。【解決手段】チャネル層にかかるゲート電界を変調す
ることによって、光リソグラフィーを用いても微細なチ
ャネル領域を形成することを可能にした。具体的には、
ゲートゲート絶縁膜の所定の領域だけを薄膜化し、チャ
ネルが形成される領域を微細化した。【効果】本発明により、単一電子素子の特性を維持し
たまま、量産性を飛躍的に向上できた。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶素子、
及びその製造方法に関する。

【０００２】

【従来の技術】単一電子素子は究極の高集積低電力素子
として期待されているが、これまで極低温でしか動作し
ないという大きな障害があった。１９９３年、日立の矢
野等は、超薄膜多結晶Ｓiトランジスタを用いることに
より、世界で始めて単一電子素子(単一電子メモリ)の室
温動作に成功した。以下、矢野等が開発した単一電子素
子(単一電子メモリ)の構造とその製造方法の概要を、図
９〜図１１を用いて説明する。

【０００３】図９に超薄膜多結晶Ｓiトランジスタの平
面図(a)、及びそのＡ−Ａ’断面図を(b)、(c)に示す。
先ず最初に、単結晶Ｓｉ基板401を熱酸化して５００ｎ
ｍのＳiＯ₂膜402を形成した後、ジクロルシラン(ＳiＨ₂
Cｌ₂)とアンモニア(ＮＨ₃)を原料ガスとする減圧化学気
相成長法(ＬＰ-ＣＶＤ法)により、５０ｎｍのＳi₃Ｎ₄膜
403を堆積する。続いて、モノシラン(ＳiＨ₄)とフォス
フィン(ＰＨ₃)を原料ガスとするＬＰ-ＣＶＤ法により、
リンを含んだ多結晶Ｓｉ膜404を１００ｎｍ堆積した
後、周知のリソグラフィー及びドライエッチング法によ
り、上記リンドープ多結晶膜404を所望の形状に加工し
てソース配線404(a)、ドレイン404(b)配線を形成する
(図９(b))。ソース配線404(a)は、隣接するメモリセル
の共通ソース線404(a)として用いられている。

【０００４】次に、ＳiＨ₄を用いたＬＰ-ＣＶＤ法によ
り、チャネル層405となる平均膜厚が約４ｎｍの非晶質
Ｓｉ膜を堆積した後、７５０℃の窒素雰囲気中で熱処理
を行ない、上記非晶質Ｓｉ膜を多結晶Ｓｉ膜405に変換
する(図９(c))。ＳiＨ₄の熱分解により形成した約１０
ｎｍ以下の非晶質Ｓｉ膜は、微視的な膜厚の不均一性が
非常に大きい。すなわち、巨視的には平均膜厚が約４ｎ
ｍ程度の膜厚であっても、膜が形成されていない領域
や、膜が極端に厚く(約８ｎｍ以上)形成される領域が混
在する。この膜厚の揺らぎにより、多結晶Ｓｉ膜405の
微細なグレイン内に強いランダムポテンシャルが生じ
る。超薄膜多結晶Ｓiトランジスタを用いた単一電子メ
モリは、この現象を利用して、情報の記憶を行なってい
る。

【０００５】次に、電子線(ＥＢ)リソグラフィー技術に
より、所定の形状にレジストパターン407を形成した
後、ドライエッチング技術を用いて上記チャネル多結晶
Ｓi膜405を加工する(図１０)。このときチャネル層の幅
は、極力小さいことが望ましく、具体的には約１００ｎ
ｍ以下であることが好ましい。

【０００６】次に、ＬＰ-ＣＶＤ法によりゲート絶縁膜4
08となるＳiＯ₂膜408を約２０ｎｍ、ゲート電極409とな
るリンドープ多結晶Ｓi409を１００ｎｍ堆積した後、周
知の技術によりリンドープ多結晶Ｓi408を加工し形成し
ゲート電極409とする(図１１)。この後、ワード線、ソ
ース線、データ線を形成し、超薄膜多結晶Ｓiトランジ
スタの作製を終了する。

【０００７】次に、超薄膜多結晶Ｓiトランジスタを用
いた単一電子メモリの動作原理の概要について記述す
る。図１２に示したように、ソース、ドレイン間に電位
差を与え、ゲート電極に正電圧を印加すると抵抗の最も
小さい経路、すなわち多結晶Ｓi膜の膜厚の厚い場所に
沿って超薄膜多結晶Ｓiトランジスタの電流経路(チャネ
ル)が形成される(図１２(a))。このチャネルの幅は、多
結晶Ｓi膜のグレインサイズと同等の大きさであり、幅
が約４〜１０ｎｍと極めて細いチャネルが形成される。
すなわち、チャネル層の幅は約１００ｎｍであるが、実
行的なチャネル幅は、約４〜１０ｎｍとなる。

【０００８】ゲート電圧を更に印加していくと、チャネ
ル領域から電子が弾き出され、チャネル近傍のグレイン
内(蓄積ノード)に電子が注入される。この電子によりチ
ャネルと蓄積ノードの電位差が無くなり、電子は蓄積ノ
ードに閉じ込められることになる(図１２(b))。これが
情報の書き込みに対応する。このような状態になると、
閉じ込められた電子とのクーロン反発力によりドレイン
電流が減少する。

【０００９】一方、蓄積ノードの電子の引き抜きは、ゲ
ート電極に負電圧を印加することにより行なわれる。す
なわち、蓄積ノードの電子を無くすことで、ドレイン電
流は増加する(図１２(a))。これは、蓄積ノード内の電
子の有無によりトランジスタのしきい電圧がシフトする
ことを意味しており、しきい電圧を測定することにより
情報(1又は0)を判定することが可能となる。

【００１０】

【発明が解決しようとする課題】超薄膜多結晶Ｓiトラ
ンジスタを用いた単一電子メモリの特性を左右する要因
の一つは、チャネルが形成される多結晶Ｓi膜の幅(Ｗ)
である。図１３に示したように、チャネルが形成される
多結晶Ｓi膜の幅(Ｗ)が大きい場合は、同層内にチャネ
ルが複数形成される確率が大きくなる。また、個々のチ
ャネルに対応する蓄積ノードの場所(チャネルからの距
離)も、それぞれ異なる。複数のチャネルが同じしきい
電圧であれば特に問題は起らないが、しきい電圧が異な
っていたり、遮断されていないチャネルが存在すれば、
書き込み／消去後のしきい電圧のバラツキは大きくな
る。従って、チャネル多結晶Ｓi層の幅(Ｗ)を可能な限
り小さくし、チャネルが複数形成されないようにするた
め、ＥＢリソグラフィーにより微細(１００ｎｍ)なパタ
ーニングを行なっていた。

【００１１】一方、超薄膜多結晶Ｓiトランジスタを用
いた単一電子メモリの最大の利点は、構造が単純で作り
易いことと、工程の殆どに従来技術を適用できる点であ
る。このため、フラッシュＥＥＰＲＯＭ等と同様に、不
揮発性の大容量メモリとして期待されている。しかし、
チャネル層の加工に関しては、上述した理由によりＥＢ
リソグラフィーに頼らざるをえない。

【００１２】現状のＥＢリソグラフィー技術は、スール
ープットや再現性及び技術的な面で未だ問題点が多く、
大容量のメモリを量産化する際の障害となる。

【００１３】本発明の目的は、大量生産が可能なエキシ
マレーザリソグラフィーにより、１００ｎｍ以下のチャ
ネル形成領域を安定して供給し、書き込み／消去後のし
きい電圧のバラツキを小さくすることにある。

【００１４】

【課題を解決するための手段】上記目的は、ソース領域
とドレイン領域を結ぶチャネル多結晶Ｓi膜の一部の領
域だけの電界を強くして、チャネルが形成される領域を
限定することによって達成される。具体的には、チャネ
ル層となる超薄膜多結晶Ｓi膜上に、第１のゲート絶縁
膜であるＳiＯ₂膜を形成する工程と、上記ＳiＯ₂膜／多
結晶Ｓｉ膜を同じレジストをマスクとして所定の形状に
加工する工程と、ウットエッチング法により、上記Ｓi
Ｏ₂膜の側壁部をレジストパターンエッジから選択的に
後退させる工程と、レジストを除去した後、第２のゲー
ト絶縁膜となるＳiＯ₂膜を形成する工程と、ゲート電極
を形成する工程を少なくとも含み、チャネル多結晶Ｓi
層パターンエッジのゲート絶縁膜の厚みだけを、他の領
域より選択的に薄くして、その領域のゲート電界を増大
させることにより達成される。

【００１５】本発明によれば、チャネルが形成される領
域が、第１のゲート絶縁膜のサイドウエットエッチング
量と、第２の絶縁膜の厚さで決まるので、チャネル多結
晶Ｓi膜の加工幅(Ｗ)に依存しなくなる。従って、光リ
ソグラフィーを用いても、微細なチャネル領域を形成す
ることが可能となり、しきい電圧のバラツキを小さくす
ることができる。

【００１６】

【発明の実施の形態】

（実施例１）本発明の第１の実施例を、図１〜図6を用
いて説明する。まず図２において、単結晶Ｓｉ基板101
を周知の熱酸法により酸化して５００ｎｍのＳiＯ₂膜10
2を形成した後、ジクロルシラン(ＳiＨ₂Cｌ₂)とアンモ
ニア(ＮＨ₃)を原料ガスとするＬＰ-ＣＶＤ法により、５
０ｎｍのＳi₃Ｎ₄膜103を堆積した。上記Ｓi₃Ｎ₄膜103
は、温度７７０℃、圧力８０Ｐａの条件で堆積を行なっ
た。続いて、モノシラン(ＳiＨ₄)とフォスフィン(Ｐ
Ｈ₃)を原料ガスとするＬＰ-ＣＶＤ法により、リンを含
んだ多結晶Ｓｉ膜104を１００ｎｍ堆積した後、周知の
光リソグラフィー及びドライエッチング法により、上記
リンドープ多結晶膜104を所望の形状に加工してソース1
04(a)、ドレイン104(b)配線を形成した(図２(a),(b))。
本実施例では、上記リンドープ多結晶Ｓｉ膜104を、温
度６３０℃、圧力６０Ｐａの条件で堆積を行ない、膜中
のリン濃度を４×１０²⁰／ｃｍ³とした。

【００１７】次に、ウエーハの洗浄を行なった後、ＬＰ
-ＣＶＤ法によりチャネル層105となる非晶質Ｓｉ膜を４
ｎｍ堆積した。上記非晶質Ｓｉ膜の形成は、１５０ｃｃ
／分のジシラン(Ｓi₂Ｈ₆)と２０００ｃｃ／分の窒素(Ｎ
₂)を縦型反応炉に導入し、温度４５０℃、圧力７０Ｐａ
の条件で堆積を行なった。従来法では、上記非晶質Ｓｉ
膜の堆積にＳiＨ₄を用いていたが、１０ｎｍ以下の薄い
連続膜を均一性良く形成する上では、Ｓi₂Ｈ₆を用いる
ことが好ましく、その形成も５００℃以下の温度で堆積
することが望ましい。続いて、８５０℃の窒素雰囲気中
で３０分の熱処理を行ない、上記非晶質Ｓｉ膜を多結晶
Ｓｉ膜105に変換した。その後、ＬＰ-ＣＶＤ法により、
第１のゲート絶縁膜106となるＳiＯ₂膜106を３０ｎｍ堆
積した(図２(c))。上記ＳiＯ₂膜106の形成には、原料ガ
スとしてＳiＨ₄と亜酸化窒素(Ｎ₂Ｏ)を用い、温度７５
０℃、圧力１１０Ｐａの条件で堆積を行なった。本実施
例では、非晶質Ｓｉ膜を結晶化した後、第１ゲート絶縁
膜106を形成したが、絶縁膜106を形成した後、結晶化す
ることも可能である。

【００１８】次に、位相シフト法を併用したクリプトン
フロライド(ＫrＦ)エキシマレーザリソグラフィー技術
により、レジストパターン107を所定の形状に形成した
後、該レジストパターン107をマスクとして、上記ＳiＯ
₂膜106／多結晶Ｓｉ膜105を異方性ドライエッチング法
により加工した。本実施例では図３(a)に示したよう
に、多結晶Ｓｉ膜105の下層にあるソース104(a)、ドレ
イン配線104(b)がエッチングにより消滅しないように、
同配線104(a),104(b)上にもレジストパターン107を配置
した。また、そのチャネル層105の幅に対応するレジス
トパターン107の短辺の幅を１５０ｎｍとした。続い
て、フッ酸緩衝液を用いて、上記第１ゲート絶縁膜106
であるＳiＯ₂膜106の側壁部をウェットエッチングし、
レジストパターン107エッジから約５０ｎｍ後退させ
た。フッ酸緩衝液では、多結晶Ｓｉ膜105やＳi₃Ｎ₄膜10
3はほとんどエッチングされないので、第１のゲート絶
縁膜106となるＳiＯ₂膜106の側壁部だけが選択的にエッ
チングされる。本実施例におけるフッ酸緩衝液の組成比
は、フッ酸(ＨＦ)／フッ化アンモニウム(ＮＨ₄Ｆ)＝１
／４０とし、８０秒のエッチングを行なった(図３)。

【００１９】次に、レジストパターン107を除去した
後、ＬＰ-ＣＶＤ法により第２のゲート絶縁膜108となる
２０ｎｍのＳiＯ₂膜108、及びゲート電極109となる１０
０ｎｍのリンドープ多結晶Ｓｉ膜109を順次堆積した。
続いて、位相シフト法を併用したＫrＦエキシマレーザ
リソグラフィー、及びドライエッチング技術により、上
記リンドープ多結晶Ｓｉ膜109を所定の形状に加工して
ゲート電極109を形成した(図１)。この後、ワード線、
データ線、ソース線等を周辺回路と接続し、６４ビット
の単一電子素子を形成した。

【００２０】図４及び図５に、本実施例による単一電子
素子と従来方法による素子の比較を示した。図４(a)、
(b)に示したように、従来法ではゲート絶縁膜の膜厚が
チャネル層全面において同じであるため、チャネル層に
かかるゲート電界も同様にチャネル層全面においてほぼ
均一になる。すなわち、従来法ではチャネルが形成され
る領域(Ｗc)は、多結晶Ｓｉ層の加工幅(Ｗ)と同等とな
る(Ｗc≒Ｗ)。このため、ＥＢリソグラフィーを用い
て、１００ｎｍ程度の微細なパターンを作製する必要が
あった。

【００２１】これに対し本発明では、図５(a)、(b)に示
したようにゲート絶縁膜の膜厚をチャネル層の両端部で
薄くしている。従って、この領域のゲート電界が大きく
なり、この領域近傍だけにチャネルが形成されることに
なる。すなわち、本発明によれば、第１ゲート絶縁膜の
サイドエッチング量(Ｘ)と第２ゲート絶縁膜の膜厚
(ｄ₂)により、チャネルが形成される領域(Ｗc)を限定す
ることが可能となるので、チャネルが形成される領域が
多結晶Ｓｉ層の加工幅(Ｗ)に依存しなくなる(Ｗc≒２
(Ｘ−ｄ₂))。

【００２２】図６は、チャネル形成領域幅(Ｗc)と第２
ゲートＳiＯ₂膜208の膜厚(ｄ₂)の関係を、第１ゲートＳ
iＯ₂膜206のサイドエッチング量(Ｘ)をパラメータとし
てプロットしたものである。本図より、第１ゲートＳi
Ｏ₂膜206のサイドエッチング量(Ｘ)と第２ゲートＳiＯ₂
膜208の膜厚(ｄ₂)を制御することで、任意のチャネル形
成領域幅(Ｗc)を得られることが分かる。だだし、フッ
酸緩衝液によるエッチングを長くしすぎると、レジスト
パターン107と第１ゲートＳiＯ₂膜106の接触面積が小さ
くなるため、パターン剥がれが生じる。本実施例では、
サイドエッチング量(Ｘ)が約６０ｎｍ以上の領域でパタ
ーンが剥がれる不良が生じた。これは、レジストパター
ンの最小幅と相関があり、パターン幅が大きいほど裕度
が大きくなる。しかし、サイドエッチングの制御性の面
や、素子の微細化を考慮すると、サイドエッチング量は
６０ｎｍ以下であることが好ましい。

【００２３】本実施例では、第１ゲート絶縁膜のサイド
エッチング量(Ｘ)を５０ｎｍ、第２ゲート絶縁膜の膜厚
(ｄ₂)を２０ｎｍとしているので、チャネルが形成され
る領域は、チャネル層両端で６０ｎｍ程度となる。

【００２４】本実施例で作製した単一電子素子の電気的
特性を評価したところ、しきい電圧のバラツキにおい
て、従来法で形成したそれと同等以上の良好な結果を得
た。

【００２５】（実施例２）次に、本発明の第２の実施例
について説明を行う。本実施例により作製した単一電子
素子の形成方法は、ゲート電極のレイアウトを除いて、
実施例１で示した方法と全く同じである。

【００２６】図７に、本実施例で作製した単一電子素子
の平面図と断面図を示す。ここで、２０３はＳi₃Ｎ
₄膜、２０４(a)は共通ソース配線、２０４(b)はドレイ
ン配線、２０５はチャネル多結晶Ｓｉ層、２０６は第１
ゲートＳiＯ₂膜、２０８は第２ゲートＳiＯ₂膜、及び２
０９はゲート電極である。実施例１との相違点は、ゲー
ト電極209の配置が、チャネル多結晶Ｓｉ層205の片側の
端部だけを覆っている点である。

【００２７】実施例１では、チャネル多結晶Ｓｉ層105
の両端部とゲート電極109が平面的に重複しているた
め、チャネルが形成される領域(Ｗｃ)は、第１ゲートＳ
iＯ₂膜106のサイドエッチング量(Ｘ)と第２ゲートＳiＯ
₂膜108の膜厚(ｄ₂)の差の２倍、すなわち、Ｗc≒２(Ｘ
−ｄ₂)となり、Ｗc≒６０ｎｍであった。これに対し、
本実施例では、ゲート電極209がチャネル層205の片側の
端部だけを覆っているので、チャネルが形成される領域
をＷc≒３０ｎｍと半分まで微細化できた。

【００２８】本実施例で作製した単一電子素子の、書き
込み／消去後のしき電圧のバラツキを評価したところ、
実施例１の素子よりも更に低減できた。

【００２９】（実施例３）次に本発明の第３の実施例を
説明する。本実施例も、単一電子素子の形成方法は、実
施例１とほとんど同じである。唯一の相違点は、レジス
トパターンをマスクとして第１ゲートＳiＯ₂膜とチャネ
ル多結晶Ｓｉ膜をドライエッチングする際、チャネル多
結晶Ｓｉ膜下地のＳi₃Ｎ₄膜も同時にエッチングした点
である。

【００３０】図８に、本実施例で作製した単一電子素子
の平面図と断面図を示す。ここで、３０２はＳiＯ₂膜、
３０３はＳi₃Ｎ₄膜、３０４(a)は共通ソース配線、３０
４(b)はドレイン配線、３０５はチャネル多結晶Ｓｉ
層、３０６は第１ゲートＳiＯ₂膜、３０８は第２ゲート
ＳiＯ₂膜、及び３０９はゲート電極である。実施例１と
の相違点は、チャネル多結晶Ｓｉ層305の下層にあるＳi
₃Ｎ₄膜303も、チャネル多結晶Ｓｉ膜と同じレジストパ
ターンでドライエッチングした点である。

【００３１】図８に示したように、下層のＳi₃Ｎ₄膜303
をエッチングすることにより、ゲート電界は、チャネル
層305の側壁部からもかかるようになる。このように、
チャネル層305の側壁部からも電界を与えることによっ
て、チャネルが形成される領域を更に限定することが可
能となる。

【００３２】本実施例で作製した単一電子素子の、書き
込み／消去後のしき電圧のバラツキも、実施例１の素子
よりも小さくすることができたた。

【００３３】

【発明の効果】本発明により、光リソグラフィーを用い
ても、ＥＢリソグラフィーと同等以上の微細なチャネル
領域を形成することが可能となった。これにより、単一
電子素子の量産性を飛躍的に向上することができた。

【図面の簡単な説明】

【図１】本発明の第１の実施例を説明する平面図と断面
図。

【図２】本発明の第１の実施例を説明する平面図と断面
図。

【図３】本発明の第１の実施例を説明する平面図と断面
図。

【図４】従来法による単一電子素子の構造を説明する
図。

【図５】実施例１で作製した単一電子素子の特徴を説明
する図。

【図６】チャネル形成領域の制御法を説明する図。

【図７】本発明の第２の実施例を説明する平面図と断面
図。

【図８】本発明の第３の実施例を説明する平面図と断面
図。

【図９】従来の方法を説明する平面図と断面図。

【図１０】従来の方法を説明する平面図と断面図。

【図１１】従来の方法を説明する平面図と断面図。

【図１２】単一電子素子の動作原理の概要を説明する
図。

【図１３】従来法の問題点を説明する図。

【符号の説明】

１０１，２０１，３０１，４０１−−−−−−−−単結
晶Ｓｉ基板１０２，２０２，３０２，４０２−−−−−−−−Ｓi
Ｏ₂膜１０３，２０３，３０３，４０３−−−−−−−−Ｓi₃
Ｎ₄膜１０４(a),２０４(a),３０４(a),４０４(a)−−−−共
通ソース配線１０４(b),２０４(b),３０４(b),４０４(b)−−−−ド
レイン配線１０５，２０５，３０５，４０５−−−−−−−−チャ
ネル多結晶Ｓｉ層１０６，２０６，３０６−−−−−−−−−−−−第１
ゲート絶縁膜１０７，２０７，３０７，４０７−−−−−−−−レジ
ストマスク１０６，２０６，３０６，４０６−−−−−−−−第１
ゲート絶縁膜１０８，２０８，３０８−−−−−−−−−−−−第２
ゲート絶縁膜１０９，２０９，３０９，４０９−−−−−−−−ゲー
ト電極。

Claims

【特許請求の範囲】

【請求項１】ソース領域とドレイン領域に接続された、
チャネル領域が形成される薄いチャネル層を設け、該チ
ャネル領域近傍にキャリア閉じ込め領域を有し、上記キ
ャリア閉じ込め領域にキャリアを保持することにより、
しきい電圧を変化させ記憶を行なう絶縁ゲート型電界効
果トランジスタとしての半導体記憶装置において、上記
チャネル層にかかるゲート電界の少なくとも一部が、チ
ャネル層の特定の領域で大きくなっていることを特徴と
する半導体記憶素子。
【請求項２】請求項１記載の半導体記憶素子において、
ソース領域とドレイン領域を結ぶチャネル層断面の両端
部にかかるゲート電界が、その両端に挟まれた領域に比
べ大きくなっていることを特徴とする半導体記憶素子。
【請求項３】請求項１記載の半導体記憶素子において、
ソース領域とドレイン領域を結ぶチャネル層断面の片方
の端部にかかるゲート電界が、他の領域に比べ大きくな
っていることを特徴とする半導体記憶素子。
【請求項４】請求項２及び３記載の半導体記憶素子にお
いて、チャネルの形成される領域が、ソース領域とドレ
イン領域を結ぶチャネル層断面の両端部、ないし片方の
端部であることを特徴とする半導体記憶素子。
【請求項５】ソース領域とドレイン領域に接続された、
チャネル領域が形成される薄いチャネル層を設け、該チ
ャネル領域近傍にキャリア閉じ込め領域を有し、上記キ
ャリア閉じ込め領域にキャリアを保持することにより、
しきい電圧を変化させ記憶を行なう絶縁ゲート型電界効
果トランジスタとしての半導体記憶装置において、上記
チャネル層に接触しているゲート絶縁膜の少なくとも一
部が、チャネル層の特定の領域で薄くなっていることを
特徴とする半導体記憶素子。
【請求項６】請求項５記載の半導体記憶素子において、
ソース領域とドレイン領域を結ぶチャネル層断面の両端
部のゲート絶縁膜の膜厚が、他の領域に比べ薄くなって
いることを特徴とする半導体記憶素子。
【請求項７】請求項５、６記載の半導体記憶素子におい
て、チャネルに接しているゲート絶縁膜の膜厚が薄い領
域が、ソース領域とドレイン領域を結ぶチャネル層断面
の両端部から５０ｎｍ以下であることを特徴とする半導
体記憶装置。
【請求項８】請求項１、２及び５〜７記載の半導体記憶
装置において、ソース領域とドレイン領域を結ぶチャネ
ル層断面の両端部が、ゲート電極に覆われていることを
特徴とする半導体記憶素子。
【請求項９】請求項３及び６、７記載の半導体記憶装置
において、ソース領域とドレイン領域を結ぶチャネル層
断面の片側の端部だけが、ゲート電極に覆われているこ
とを特徴とする半導体記憶素子。
【請求項１０】請求項５〜９記載の半導体記憶素子にお
いて、チャネル層に接するゲート絶縁膜が、２層から成
ることを特徴とする半導体記憶素子。
【請求項１１】請求項１〜１０記載の半導体記憶素子に
おいて、ゲート絶縁膜が化学気相成長法で形成したＳｉ
酸化膜からなることを特徴とする半導体記憶素子。
【請求項１２】請求項１〜１１記載の半導体記憶素子に
おいて、チャネル層が平均膜厚５ｎｍ以下の多結晶Ｓｉ
膜からなることを特徴とする半導体記憶素子。
【請求項１３】化学気相成長法により非晶質Ｓｉ膜を形
成する工程と、該非晶質Ｓｉ膜を熱処理して多結晶Ｓｉ
膜に変換させる工程と、上記多結晶Ｓｉ膜上に第１の絶
縁膜を形成した後、上記第１の絶縁膜と多結晶Ｓｉ膜を
同じレジストパターンを用いて所定の形状に加工し、上
記第１の絶縁膜と多結晶Ｓｉ膜の側壁部を露出させる工
程と、ウェットエッチングにより上記第１の絶縁膜のみ
をエッチングして、該絶縁膜の側壁部をレジストパター
ンエッジ部分より後退させる工程と、上記レジストを除
去した後、第２の絶縁膜を形成する工程と、該第２の絶
縁膜上に導電膜を形成する工程を少なくとも含むことを
特徴とする半導体記憶素子の製造方法。
【請求項１４】第１の絶縁膜上に化学気相成長法により
非晶質Ｓｉ膜を形成する工程と、該非晶質Ｓｉ膜を熱処
理して多結晶Ｓｉ膜に変換させる工程と、上記多結晶Ｓ
ｉ膜上に第１の絶縁膜を形成した後、上記第２の絶縁膜
と多結晶Ｓｉ膜、及び第１の絶縁膜を同じレジストパタ
ーンを用いて所定の形状に加工し、上記薄膜の側壁部を
露出させる工程と、ウェットエッチングにより上記第２
の絶縁膜のみをエッチングして、該絶縁膜の側壁部をレ
ジストパターンエッジ部分より後退させる工程と、上記
レジストを除去した後、第３の絶縁膜を形成する工程
と、該第３の絶縁膜上に導電膜を形成する工程を少なく
とも含むことを特徴とする半導体記憶素子の製造方法。
【請求項１５】請求項１４、１５記載の半導体記憶素子
の製造方法において、多結晶Ｓｉ膜と導電膜に挟まれた
絶縁膜がＳi酸化膜であることを特徴とする半導体記憶
素子の製造方法。
【請求項１６】請求項１４、１５記載の半導体記憶素子
の製造方法において、非晶質Ｓｉ膜の形成にジシランガ
ス(Ｓi₂Ｈ₆)を用いることを特徴とする半導体記憶素子
の製造方法。
【請求項１７】請求項１４、１５記載の半導体記憶素子
の製造方法において、多結晶Ｓｉ膜の上層側で接してい
る絶縁膜のウェットエッチングを、フッ化水素水(ＨＦ)
とフッ化アンモニウム水(ＮＨ₄Ｆ)の緩衝液で行うこと
を特徴とする半導体記憶素子の製造方法。
【請求項１８】請求項１４、１５記載の半導体記憶素子
の製造方法において、多結晶Ｓｉ膜の上層側で接してい
る絶縁膜のウェットエッチングによるレジストパターン
エッジから後退量が、６０ｎｍ以下であることを特徴と
する半導体記憶素子の製造方法。
【請求項１９】１５記載の半導体記憶素子の製造方法に
おいて、第１の絶縁膜がシリコン窒化膜であることを特
徴とする半導体記憶素子の製造方法。
【請求項２０】１５記載の半導体記憶素子の製造方法に
おいて、第１の絶縁膜の膜厚が第３の絶縁膜よりも厚い
ことを特徴とする半導体記憶素子の製造方法。
【請求項２１】請求項１４、１５記載の半導体記憶素子
の製造方法において、レジストパターンがエキシマレー
ザリソグラフィーにより形成されていることを特徴とす
る半導体記憶素子の製造方法。