JP2005197724A - 量子点を用いた非揮発性メモリーの製造方法 - Google Patents

量子点を用いた非揮発性メモリーの製造方法 Download PDF

Info

Publication number
JP2005197724A
JP2005197724A JP2004380315A JP2004380315A JP2005197724A JP 2005197724 A JP2005197724 A JP 2005197724A JP 2004380315 A JP2004380315 A JP 2004380315A JP 2004380315 A JP2004380315 A JP 2004380315A JP 2005197724 A JP2005197724 A JP 2005197724A
Authority
JP
Japan
Prior art keywords
insulating film
quantum dots
forming
hard mask
manufacturing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2004380315A
Other languages
English (en)
Inventor
Kwan Joo Koh
ジョー コー クワン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
DongbuAnam Semiconductor Inc
Original Assignee
DongbuAnam Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by DongbuAnam Semiconductor Inc filed Critical DongbuAnam Semiconductor Inc
Publication of JP2005197724A publication Critical patent/JP2005197724A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42332—Gate electrodes for transistors with a floating gate with the floating gate formed by two or more non connected parts, e.g. multi-particles flating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7888—Transistors programmable by two single electrons
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/962—Quantum dots and lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

【課題】本発明は単結晶級決定特性を持つ量子点形成を可能にさせて、微細で均一な量子点を形成することができる技術に関するのである。
【解決手段】本発明の量子点を用いた非揮発性メモリーの製造方法は所定の素子が形成された基板の上に第１絶縁膜及び第２絶縁膜を順次で形成する段階と、前記第２絶縁膜を蝕刻してハードマスクを形成する段階と、前記ハードマスクが形成された基板の上にシリコーンを蒸着する段階と、前記シリコーンをエチバックに蝕刻して量子点を形成する段階と、前記ハードマスクをとり除く段階と、前記量子点が形成された基板に第３絶縁膜を形成する段階と、前記第３絶縁膜の上に導電体を蒸着してパターン処理してゲートを形成する段階とを含んで成り立つに技術的特徴がある。
【選択図】図８

Description

本発明は、量子点を用いた非揮発性メモリーの製造方法に関し、より詳しくは絶縁膜パターンの側壁に形成されたシリコーンを用いてナノサイズに構成された量子点を形成する技術に関する。
コンピュータのような情報媒体の急速な普及によって半導体装置も飛躍的に発展している。その機能面において、前記半導体装置は高速で動作する同時に大容量の保存能力を持つことが要求される。このような要求に応じて、前記半導体装置は集積度、信頼度及び応答速度などを進める方向に製造技術が発展している。
ディーラムの場合、７０ｎｍ程度のデザインルール（ｄｅｓｉｇｎ ｒｕｌｅ）を持つ６４ギガ・ディーラム（Ｇｉｇａ ＤＲＡＭ）が２００８年位に開発される見こみで、３５ｎｍ程度のデザインルールを持つ１テラ・ディーラム（Ｔｅｒａ ＤＲＡＭ）が２０１４年位に開発される見こみである。
然しながら、前記６４ギガ・ディーラムまたは１テラ・ディーラムは通常の光学リソグラピまたは化学気相蒸着等のような膜の形成方法等ではその製造が難しい。よって、新しい製造方法の研究が進行されている。
前記新しい方法として、電子ビーム（ｅｌｅｃｔｒｏｎ ｂｅａｍ）を用いた方法またはＸ−レイを用いた方法等が通常のポトリソグラピを取り替える技術として開発が進行されているし、原子層の積層（ａｔｏｍｉｃ ａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ）方法等が通常の膜の形成方法を取り替える技術として開発が進行されている。そして、単電子ゲート（ｓｉｎｇｌｅ−ｅｌｅｃｔｒｏｎ ｇａｔｅ）などに応用が可能なナノメートル等級の量子点を持つ半導体装置に対する研究が進行されている。
前記量子点の製造方法としてはＦＩＢ（Ｆｏｃｕｓｅｄ Ｉｏｎ Ｂｅａｍ、以下ＦＩＢ）または電子ビームなどを利用する方法がある。具体的に、前記ＦＩＢまたは電子ビームなどを用いてイオンまたは原子を必要とする部位に打ち入れて量子点を形成する方法である。前記方法は量子点の大きさ、形成位置等の制御が良好である。然しながら、前記方法は生産性に問題があるからコマーシャルで利用するには限界がある。
もう一つの量子点の製造方法には核形成を利用する方法がある。具体的に、前記方法は非晶質の薄膜を形成した後、前記薄膜を対象にして熱処理を遂行する。これによって、前記熱処理によって形成される単結晶を量子点として形成する。前記方法は生産性の観点では有利である。然しながら、前記量子点の大きさ、分布等の制御が難しい。
よって、前記量子点の大きさ、分布等の制御が容易で、経済的に利用可能な量子点を形成するための新しい方法が要求されている。
本発明はハードマスクのパターンの上にシリコーンを蒸着して、エチバックに蝕刻して形成されたシリコーンの側壁を用いて量子点を形成することで、微細で均一な量子点の形成が可能にできる技術を提供することにその目的がある。
本発明の前記目的は所定の素子が形成された基板の上に第１絶縁膜及び第２絶縁膜を順次に形成する段階と、前記第２絶縁膜を蝕刻してハードマスクを形成する段階と、前記ハードマスクが形成された基板の上にシリコーンを蒸着する段階と、前記シリコーンをエチバックに蝕刻して量子点を形成する段階と、前記ハードマスクをとり除く段階と、前記量子点が形成された基板に第３絶縁膜を形成する段階と、及び前記第３絶縁膜の上に導電体を蒸着し、パターン処理してゲートを形成する段階を含んで構成された量子点を用いた非揮発性メモリーの製造方法によって逹成される。
本発明の量子点を用いた非揮発性メモリーの製造方法は、ハードマスクの側面でシリコーンの側壁を形成することで、数乃至数十ナノメートルの大きさの微細な量子点を、それを必要とする位置に、且つ必要な大きさで、均一に形成することができる技術を提供する效果がある。
以下、本発明に係る好ましい実施形態を添付図面を参照しつつ詳細に説明する。
図１乃至図８は本発明によるメモリー製造工程の断面図である。
先ず、図１は所定の素子が形成された基板の上に第１絶縁膜及び第２絶縁膜を順次で形成する段階の断面図である。図に示すように所定の素子が形成された基板（１０）上に第１絶縁膜（１１）及び第２絶縁膜（１２）を順次で形成する。この時、前記第１絶縁膜は熱酸化を用いた酸化膜が望ましくて、第２絶縁膜は窒化物を蒸着することが望ましい。この時、前記第２絶縁膜の厚さは１００Å乃至５００Åが適当である。
次、図２は前記第２絶縁膜を蝕刻してハードマスクを形成する段階の断面図である。図に示すように第２絶縁膜を蝕刻してハードマスク（１２ａ）を形成する。前記ハードマスクの幅は以後形成される量子点の間の幅を決めるので適切な幅を設定して決める。また前記ハードマスクの側面の側壁の状態によって量子点の大きさが変わるので気を付けなければならない。
次、図３は前記ハードマスクが形成された基板の上にシリコーンを蒸着する段階である。前記シリコーン（１３）の厚さは量子点の生成大きさを考慮して蒸着しなければならないのに、望ましくは１０Å乃至２００Åの厚さに蒸着する。
次、図４は前記シリコーンをエチバックに蝕刻して量子点を形成する段階である。前記蒸着されたシリコーンを用いて量子点（１４）を形成するためにエチバックを進行する。この時、前記エチバックの過度蝕刻（Ｏｖｅｒ ｅｔｃｈ）時間を調節して量子点の大きさを調節することができる。
次、図５は前記ハードマスクをとり除く段階である。図に示すように窒化膜で形成されたハードマスクをとり除く。この時、ハードマスクの側面に形成されたシリコーンが蝕刻されないようにしなければならない。
次、図６は前記量子点が形成された基板に第３絶縁膜を形成する段階である。図に示すように第１絶縁膜の上に形成された量子点が絶縁膜で完全に覆われるようにするために熱酸化工程で第３絶縁膜（１５）を形成する。この時、前記量子点もシリコーンで形成されているから量子点が酸化されて消えないように気を付けながら第３絶縁膜を形成する。この時、下部の第１絶縁膜と熱酸化工程で生成される第３絶縁膜は物理的、化学的に殆ど区別することが不可能であり、同じ膜と見ても良い。
次、図７乃至図８は前記第３絶縁膜の上に導電体を蒸着し、続いてパターン処理してゲートを形成する段階である。第１番目の実施例である図７に示すように、第３絶縁膜の上に導電体１６ａを蒸着してパターン処理することで二つの量子点が一つのゲート１６ａの下に位置するようにできる。以後、不純物イオン注入でソース／ドレーンを形成して量子点を用いた非揮発性メモリーを完成する。第２番目の実施例である図８に示すように導電体を蒸着してパターン処理することで一つのゲート１６ｂに一つの量子点を形成する事もできる。
図１は、本発明による量子点を用いた非揮発性メモリーの製造方法に於ける一部の工程での断面図である。 図２は、本発明による量子点を用いた非揮発性メモリーの製造方法に於ける一部の工程での断面図である。 図３は、本発明による量子点を用いた非揮発性メモリーの製造方法に於ける一部の工程での断面図である。 図４は、本発明による量子点を用いた非揮発性メモリーの製造方法に於ける一部の工程での断面図である。 図５は、本発明による量子点を用いた非揮発性メモリーの製造方法に於ける一部の工程での断面図である。 図６は、本発明による量子点を用いた非揮発性メモリーの製造方法に於ける一部の工程での断面図である。 図７は、本発明による量子点を用いた非揮発性メモリーの製造方法に於ける一部の工程での断面図である。 図８は、本発明による量子点を用いた非揮発性メモリーの製造方法に於ける一部の工程での断面図である。
符号の説明
１０ 基板
１１ 第１絶縁膜
１２ 第２絶縁膜
１２ａ ハードマスク
１３ シリコーン
１４ 量子点
１５ 第３絶縁膜
１６ａ ゲート
１６ｂ ゲート

Claims (6)

  1. 所定の素子が形成された基板の上に第１絶縁膜及び第２絶縁膜を順次で形成する段階と；
    前記第２絶縁膜を蝕刻してハードマスクを形成する段階と；
    前記ハードマスクが形成された基板の上にシリコーンを蒸着する段階と；
    前記シリコーンをエチバックに蝕刻して量子点を形成する段階と；
    前記ハードマスクをとり除く段階と；
    前記量子点が形成された基板に第３絶縁膜を形成する段階と；及び
    前記第３絶縁膜の上に導電体を蒸着し、パターン処理してゲートを形成する段階と；
    を含むことを特徴とする量子点を用いた非揮発性メモリーの製造方法。
  2. 前記第１絶縁膜は酸化膜であることを特徴とする請求項１に記載の量子点を用いた非揮発性メモリーの製造方法。
  3. 前記第２絶縁膜は窒化膜であることを特徴とする請求項１又は２に記載の量子点を用いた非揮発性メモリーの製造方法。
  4. 前記第２絶縁膜は１００Å乃至５００Åの厚さに形成されることを特徴とする請求項１乃至３の何れかに記載の量子点を用いた非揮発性メモリーの製造方法。
  5. 前記シリコーンは１０Å乃至２００Åの厚さに形成されることを特徴とする請求項１乃至４の何れかに記載の量子点を用いた非揮発性メモリーの製造方法。
  6. 前記第３絶縁膜は熱酸化工程で前記量子点を覆う酸化膜を形成することを特徴とする請求項１乃至５の何れかに記載の非揮発性メモリーの製造方法。
JP2004380315A 2003-12-31 2004-12-28 量子点を用いた非揮発性メモリーの製造方法 Pending JP2005197724A (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2003-0101443A KR100526480B1 (ko) 2003-12-31 2003-12-31 양자점을 이용한 비휘발성 메모리 제조 방법

Publications (1)

Publication Number Publication Date
JP2005197724A true JP2005197724A (ja) 2005-07-21

Family

ID=34698879

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004380315A Pending JP2005197724A (ja) 2003-12-31 2004-12-28 量子点を用いた非揮発性メモリーの製造方法

Country Status (4)

Country Link
US (1) US7338858B2 (ja)
JP (1) JP2005197724A (ja)
KR (1) KR100526480B1 (ja)
DE (1) DE102004063404A1 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100712543B1 (ko) * 2005-12-31 2007-04-30 삼성전자주식회사 다중채널을 갖는 반도체소자 및 그 제조방법
EP2253019B1 (en) * 2008-03-11 2013-02-20 STMicroelectronics (Crolles 2) SAS Quantum-dot device and position-controlled quantum-dot-fabrication method
EP2308111B1 (en) 2008-06-17 2021-04-28 National Research Council Of Canada Atomistic quantum dots

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6182470A (ja) * 1984-07-02 1986-04-26 テキサス　インスツルメンツ　インコ−ポレイテツド 量子ウエル装置の製造方法
JPH1140809A (ja) * 1997-05-21 1999-02-12 Toshiba Corp 半導体装置およびその製造方法
JPH1197667A (ja) * 1997-09-24 1999-04-09 Sharp Corp 超微粒子あるいは超細線の形成方法およびこの形成方法による超微粒子あるいは超細線を用いた半導体素子
JPH11150261A (ja) * 1997-11-19 1999-06-02 Toshiba Corp 電子機能素子
US6124192A (en) * 1999-09-27 2000-09-26 Vanguard International Semicondutor Corporation Method for fabricating ultra-small interconnections using simplified patterns and sidewall contact plugs
JP2002170892A (ja) * 2000-11-30 2002-06-14 Univ Nagoya 積層型ゲート酸化膜構造の製造方法
US20020130356A1 (en) * 2000-02-01 2002-09-19 Taiwan Semiconductor Manufacturing Company Novel split gate flash cell for multiple storage
JP2005197701A (ja) * 2003-12-31 2005-07-21 Anam Semiconductor Inc シリコン量子ドットの形成方法及びこれを利用した半導体メモリ素子の製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4581621A (en) 1984-07-02 1986-04-08 Texas Instruments Incorporated Quantum device output switch
GB9125727D0 (en) 1991-12-03 1992-01-29 Hitachi Europ Ltd Non-linear optical device
JPH0786615A (ja) 1993-09-14 1995-03-31 Fujitsu Ltd 半導体量子ドット装置
US6093945A (en) 1998-07-09 2000-07-25 Windbond Electronics Corp. Split gate flash memory with minimum over-erase problem
JP3869572B2 (ja) * 1999-02-10 2007-01-17 シャープ株式会社 量子細線の製造方法
JP3602010B2 (ja) * 1999-08-02 2004-12-15 シャープ株式会社 半導体記憶装置の製造方法
US6420902B1 (en) 2000-05-31 2002-07-16 Micron Technology, Inc. Field programmable logic arrays with transistors with vertical gates
US6531731B2 (en) * 2001-06-15 2003-03-11 Motorola, Inc. Integration of two memory types on the same integrated circuit
KR100459895B1 (ko) 2002-02-09 2004-12-04 삼성전자주식회사 퀀텀 도트를 가지는 메모리 소자 및 그 제조방법
KR100486607B1 (ko) * 2002-09-17 2005-05-03 주식회사 하이닉스반도체 양자점 형성 방법

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6182470A (ja) * 1984-07-02 1986-04-26 テキサス　インスツルメンツ　インコ−ポレイテツド 量子ウエル装置の製造方法
JPH1140809A (ja) * 1997-05-21 1999-02-12 Toshiba Corp 半導体装置およびその製造方法
JPH1197667A (ja) * 1997-09-24 1999-04-09 Sharp Corp 超微粒子あるいは超細線の形成方法およびこの形成方法による超微粒子あるいは超細線を用いた半導体素子
JPH11150261A (ja) * 1997-11-19 1999-06-02 Toshiba Corp 電子機能素子
US6124192A (en) * 1999-09-27 2000-09-26 Vanguard International Semicondutor Corporation Method for fabricating ultra-small interconnections using simplified patterns and sidewall contact plugs
US20020130356A1 (en) * 2000-02-01 2002-09-19 Taiwan Semiconductor Manufacturing Company Novel split gate flash cell for multiple storage
JP2002170892A (ja) * 2000-11-30 2002-06-14 Univ Nagoya 積層型ゲート酸化膜構造の製造方法
JP2005197701A (ja) * 2003-12-31 2005-07-21 Anam Semiconductor Inc シリコン量子ドットの形成方法及びこれを利用した半導体メモリ素子の製造方法

Also Published As

Publication number Publication date
US20050142721A1 (en) 2005-06-30
DE102004063404A1 (de) 2005-12-01
US7338858B2 (en) 2008-03-04
KR20050070886A (ko) 2005-07-07
KR100526480B1 (ko) 2005-11-08

Similar Documents

Publication Publication Date Title
JP5064689B2 (ja) 半導体基板の埋設分離領域を形成する方法及び埋設分離領域をもつ半導体デバイス
TWI356446B (en) Methods to reduce the critical dimension of semico
KR100923193B1 (ko) 나노스케일 다중접합 양자점 소자 및 그 제조방법
KR100480610B1 (ko) 실리콘 산화막을 이용한 미세 패턴 형성방법
TWI463565B (zh) 使用共形氮化物形成自上而下堅固之矽奈米結構的方法及其結構
KR100897515B1 (ko) 비휘발성 메모리 셀 및 그 제조방법.
KR100763538B1 (ko) 마스크 패턴의 형성 방법 및 이를 이용한 미세 패턴의 형성방법
KR100780652B1 (ko) 반도체 소자 제조방법
JP2002217170A (ja) 微細パターンの形成方法、半導体装置の製造方法および半導体装置
TW200901278A (en) Method of fabricating pattern in semiconductor device using spacer
JP2009130035A (ja) 半導体装置の製造方法
JP2008300833A (ja) 基板上または基板内に構造物を形成する方法、サブリソグラフィック構造物を生成するためのイメージング層、サブリソグラフィックパターンを反転させる方法、構造物を製造することによって得られるデバイス
US8343877B2 (en) Angle ion implant to re-shape sidewall image transfer patterns
US7462536B2 (en) Method of forming bit line of semiconductor memory device
KR20050003620A (ko) 반도체 소자의 양자점 형성방법
JP2005197724A (ja) 量子点を用いた非揮発性メモリーの製造方法
US7829413B2 (en) Methods for forming quantum dots and forming gate using the quantum dots
JP2006135067A (ja) 半導体装置およびその製造方法
JP2008244108A (ja) 半導体装置および半導体装置の製造方法
KR100276431B1 (ko) 규칙적인 실리콘 양자점 형성방법 및 그를 이용한 초미세 반도체 소자 제작방법
KR100325298B1 (ko) 비휘발성 메모리 소자의 제조 방법
TW200832510A (en) Method of fabricating semiconductor device
KR100418182B1 (ko) 실리콘 단전자 기억 소자의 제작방법
JP4803513B2 (ja) イオンビーム微細加工方法
JP4042893B2 (ja) 無機多層レジストのイオンビーム注入リソグラフィーによるＳｉ半導体微細構造体の加工方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20070501

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080129

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20080428

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20080502

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080528

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090630

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090930

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20100323