JP5064689B2 - 半導体基板の埋設分離領域を形成する方法及び埋設分離領域をもつ半導体デバイス - Google Patents

半導体基板の埋設分離領域を形成する方法及び埋設分離領域をもつ半導体デバイス Download PDF

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    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Description

本発明は、集積回路製造分野に関し、より詳細には、半導体基板の埋設分離領域を形成する方法と、埋設分離領域を有する半導体デバイスを形成する方法に関する。
シリコンウェハーに酸素イオン打ち込みを行う又は酸素プラズマに曝す、といったシリコン・オン・インシュレータ（ＳＯＩ）基板の従来の製造方法は、そのように形成された埋設酸化物（ＢＯＸ）層において比較的高い欠陥レベルに悩まされる。さらに、幾つかの用途においては、埋設酸化物層は、シリコン層に形成されたデバイスの最適な動作を妨げる。したがって、半導体基板の埋設分離領域を形成する改善された方法と、埋設分離領域を有する半導体デバイスを形成し、なおかつデバイスの最適な動作を与える方法が必要とされている。
本発明は、ナノ−マスキング技術を用いて、半導体基板又は半導体基板の絶縁体層の特定領域にナノ開口部を形成するものである。次いで、ナノ開口部を用いて種々の半導体加工を行って、半導体基板の埋設絶縁体層を形成し、又は変更する。
本発明の第１の態様は、（ａ）単結晶シリコン基板を用意するステップと、（ｂ）基板の上面にハードマスク層を形成するステップと、（ｃ）光リソグラフィ・プロセスを行わずに、マスキング・パターンをもつナノマスク層をハードマスク層の上面に形成するステップと、（ｄ）マスキング・パターンをハードマスク層にエッチングして、パターン化されたハードマスク層の上面から基板の上面まで延びる開口部を、該開口部又は該開口部間の隔たり、若しくは該開口部と該開口部間の隔たりとの両方がパターン化されたハードマスク層の上面に平行に延びる少なくとも１つの空間的広がりを個別に有する形態で、パターン化されたハードマスク層を形成するステップと、（ｅ）ナノマスク層を除去した後に、パターン化されたハードマスク層の開口部を埋める単結晶ＩＶ族半導体層を、パターン化されたハードマスク層の上面に形成するステップとを含む、半導体構造を形成する方法である。
本発明の第２の態様は、（ａ）単結晶シリコン基板を用意するステップと、（ｂ）基板の上面にダミー・ゲートを形成するステップと、（ｃ）光リソグラフィ・プロセスを行わずに、マスキング・パターンをもつナノマスク層を基板の上面に及びダミー・ゲートの上面に形成するステップと、（ｄ）ダミー・ゲートによって基板がカバーされていない場所でマスキング・パターンを基板にエッチングして、基板の上面から所定の距離だけ基板の中に延びる開口部を、該開口部又は該開口部間の隔たり、若しくは該開口部と該開口部間の隔たりとの両方がパターン化された層の上面に平行に延びる少なくとも１つの空間的広がりを個別に有する形態で、基板にパターン化されたシリコン領域を形成するステップと、（ｅ）ナノマスク層を除去した後に、基板の上面に及び開口部の側壁に保護層を形成するステップと、（ｆ）開口部の底面において露出された基板を酸化させて、パターン化された埋設二酸化ケイ素層を形成するステップと、（ｇ）開口部の側壁から保護層を除去するステップと、（ｈ）開口部を単結晶ＩＶ族半導体材料で埋めるステップとを含む、半導体構造を形成する方法である。
本発明の第３の態様は、（ａ）単結晶シリコン基板を用意するステップと、（ｂ）基板の上面にダミー・ゲートを形成するステップと、（ｃ）光リソグラフィ・プロセスを行わずに、マスキング・パターンをもつナノマスク層を基板の上面に及びダミー・ゲートの上面に形成するステップと、（ｄ）ダミー・ゲートによって基板がカバーされていない場所でマスキング・パターンを基板にエッチングして、基板の上面から所定の距離だけ基板の中に延びる開口部を、該開口部又は該開口部間の隔たり、若しくは該開口部と該開口部間の隔たりとの両方がパターン化された層の上面に平行に延びる少なくとも１つの空間的広がりを個別に有する形態で、基板に形成するステップと、（ｅ）基板をアニーリングして、基板の上面に隣接してシリコンをリフローさせ、基板の上面から開口部をシールオフし、開口部を埋設間隙に合体させるステップとを含む、半導体構造を形成する方法である。
本発明の第４の態様は、半導体構造であって、シリコン下層と、シリコン下層の上面上のパターン化された埋設酸化物層とを含み、該パターン化された埋設酸化物層が開口部を有し、該開口部がパターン化された埋設酸化物層を通って延び、かつ、単結晶ＩＶ族半導体材料で埋められており、パターン化された埋設酸化物層の上に単結晶ＩＶ族半導体層があり、開口部の幅又は開口部間の隔たり、若しくは開口部と開口部間の隔たりとの両方が、光リソグラフィにより画定可能な寸法より小さい少なくとも１つの空間的広がりを個別に有し、少なくとも１つの空間的広がりが基板の上面に平行に延びるようにされた基板と、シリコン基板の上面のゲート誘電体と、ゲート誘電体の上面のゲート電極と、基板に形成されたゲート電極の両側のソース及びドレインと、を含む半導体構造である。
本発明の第５の態様は、シリコン基板と、シリコン基板の上面のゲート誘電体と、ゲート誘電体の上面のゲート電極と、基板の及びゲート電極の両側のソース及びドレインと、ソースの下の基板の第１の間隙（ｖｏｉｄ）又は間隙の群と、ドレインの下の基板の第２の間隙又は間隙の群と、を含む半導体構造である。
本発明の特徴は、特許請求の範囲の請求項に記載されている。しかしながら、本発明自体は、添付の図面と組み合わせて読んだときに、以下の例示的な実施形態の詳細な説明を参照することによって最も良く理解されるであろう。
本発明によって用いられる全てのナノマスク層は、光リソグラフィ・プロセスなしで形成される。光リソグラフィ・プロセスは、光波長放射（すなわち可視又は紫外）又はＸ線放射のいずれかを用いて光マスクを通してレジスト層にパターンを生じさせるエネルギーにレジスト層を曝すことによって、又は電子ビームでフォトレジストにパターンを直接（すなわちマスクなしで）書き込むことによって、フォトレジスト層にパターンが形成されるものである。像現像処理ステップが、フォトリソグラフィ・プロセスにおいて同様に要求される場合が多い。ナノマスク層は、パターンの１つ又はそれ以上の特徴（すなわち開口部幅、アイランド幅、アイランド間の距離又は開口部間の距離）が従来のフォトリソグラフィ・プロセスによって得られる寸法より小さい寸法をもつようなパターンを有する場合が多い。これらの寸法は、「ナノメートル」範囲のものとして特定され、一例としては、約２ｎｍ乃至約１００ｎｍである。
図１から図８までは、本発明の第１の実施形態に係る半導体基板の埋設分離領域を形成するステップを示す部分断面図である。図１においては、シリコン基板１００は、ハイパワー酸素打ち込みに曝されて、基板１００の上面１１０から基板の中に距離Ｄ１のところに酸素リッチ層１０５を形成する。酸素リッチ層１０５は、酸素リッチ層と基板の上面との間にシリコン層１１５としてシリコン基板１００の上部を画定する。酸素リッチ層１０５は、二酸化ケイ素領域を含むことができる。シリコンの酸化物の正確な化学量論（ｓｔｏｉｃｈｉｏｍｅｔｒｙ）は、半導体構造において若干変化するので、本発明の目的上、二酸化ケイ素という用語は、特定の式ＳｉＯ２並びに一般式ＳｉｘＯｙを有するシリコンと酸素の化合物を含む。一例においては、距離Ｄ１は、約２０ｎｍから約１００ｎｍである。
図２においては、基板１００の上面１１０にハードマスク層１２０が形成される。一例においては、ハードマスク層１２０は、厚さ約５０ｎｍの窒化ケイ素を含む。ハードマスク層１２０の上面１３０にナノマスク１２５が形成される。ナノマスク層１２５は、ナノマスク層１２５の上面１４０からハードマスク層１２０の上面１３０まで延びる間隙（ｖｏｉｄ）領域１３５と、固体（ｓｏｌｉｄ）領域１４５とを含む。第１の例においては、間隙領域１３５は、連続固体領域１４５における穴である。第２の例においては、固体領域１４５は、間隙領域１３５によって囲まれたアイランドである。間隙領域１３５は、基板１００の上面１１０に平行な方向に寸法Ｄ２の少なくとも１つの空間的広がりをもち、固体領域１４５は、基板１００の上面１１０に平行な方向に寸法Ｄ３の少なくとも１つの空間的広がりをもつ。第１の例においては、Ｄ２及びＤ３は、それぞれ別個に約２ｎｍ乃至約１００ｎｍとされる。第２の例においては、Ｄ２及びＤ３は、それぞれ別個に約２ｎｍ乃至約５０ｎｍとされる。
ナノマスクとして用いることができる層を形成する方法の２つの例は、以下のとおりである。ナノマスク層を形成する第１の方法は、ブロックコポリマーを用いるものである。ブロックコポリマーは、共有的に結びついて単一分子を形成する２つ又はそれ以上の化学的に別々のポリマー鎖を含む。相互斥力（ｍｕｔｕａｌ ｒｅｐｕｌｓｉｏｎ）のために、ブロックコポリマーは、異なるドメインに分離する傾向があり、１つのコポリマーを選択的に除去できることから自己組織化されたマイクロ構造が現れる。ナノマスク層を形成する第２の方法は、ナノ結晶を用いるものである。
第１のブロックコポリマーの例においては、ナノマスク層を形成するために、ポリメチルメタクリル酸塩（ＰＭＭＡ）含有ポリスチレン（ＰＳ）コポリマーが、表面上にスピン塗布され、次いで約１００℃から約４００℃までの間の温度に加熱されて、ＰＭＭＡポリマー又はその一部が飛ばされる（ｄｒｉｖｅ ｏｆｆされる）。或いは、ＰＭＭＡは、ＰＳ中のＰＭＭＡを優先的に溶解させる溶媒を用いることによって除去することができる。ＰＭＭＡを除去する前に、ＰＭＭＡ／ＰＳコポリマー層を、ＰＭＭＡ／ＰＳコポリマーが電界において適用された表面に対して垂直な円筒形ドメインに垂直配向することができる。
第２のブロックコポリマーの例においては、ＰＭＭＡ／ＰＳコポリマー層は、ポリスチレン・マトリックス中のＰＭＭＡシリンダの六角形にパックされたアレイへと自己集合（ｓｅｌｆ−ａｓｓｅｍｂｌｅ）するようにされる。ＰＭＭＡシリンダは、公知の手段の中でも、トルエン又は他の溶媒中の希薄ポリマー溶液を基板上にスピンコーティングし、結果として得られたフィルムをアニーリングすることによって、フィルムの平面に対して法線方向に配向させることができる。次いで、ＰＭＭＡシリンダは、電子ビーム又は紫外線放射に曝し、酢酸又は他の有効な溶媒中で溶解させることによって除去される。結果として得られるナノマスク層は、典型的には、最大幅（又は直径）約２０ナノメートルの六角形にパックされた穴を有する。２つのポリマーブロックの分子量及び相対的比を制御することによって、１つには、穴サイズを約２ナノメートルから約１００ナノメートルまで、及び穴分離を約２ナノメートルから約１００ナノメートルまで制御することができる。
第３のブロックコポリマーの例においては、ＰＳ／ポリブタジエン（ＰＢ）ブロックコポリマーが、ナノマスク層のための出発物質として用いられる。ＰＳ／ＰＢブロックコポリマーは、ＰＳマトリックスに組み込まれたＰＢシリンダの六角形にパックされたアレイへと自己集合する。ＰＢシリンダは、公知の手段の中でも、トルエン又は類似の溶媒中の希薄ＰＳ／ＰＢブロックコポリマー溶液の液滴を脱イオン水浴の表面上に分散させ、トルエンを揮発させることによって生成されるナノマスク層の平面に対して法線方向に配向される。これは、典型的には厚さ約１００ｎｍから約２００ｎｍのフィルムを後ろに残し、それは次いで、ナノマスクされるべき表面上に堆積させることができる。次いで、ＰＢシリンダは、アニーリングし、ＰＳとよりＰＢとの方が迅速に反応するオゾンと反応することによって除去され、それにより、典型的には最大幅（又は直径）約１３ｎｍの穴をもつナノマスク層を後ろに残す。コポリマーの分子量を制御することによって、１つには、穴サイズを最大幅（又は直径）約２ナノメートルから約１００ナノメートルまで制御し、約２ナノメートルから約１００ナノメートルまで離間させることができる。
第４のブロックコポリマーの例においては、ＰＳ／ＰＢブロックコポリマー層（上記の第３ブロックコポリマーの例において説明されるように）は、ＰＢシリンダに選択的に結合するＯｓＯ４で処理される。これは、オゾンにＰＢより速い速度でＰＳ成分を攻撃させ、それにより、穴の代わりにアイランドのパターンが後ろに残る。
第５のブロックコポリマーの例においては、ＰＳ／ポリイソプレン（ＰＩ）ブロックコポリマーが用いられる。ＰＳ／ＰＩブロックコポリマーは、ＰＩがシリンダではなく球へと自己集合すること以外は、上記の第３及び第４のブロックコポリマーの例において説明されたＰＳ／ＰＢブロックコポリマーと同様である。したがって、生成されることになるナノマスク層の平面に対して法線方向のＰＩ成分の配向は必要とされない。ＰＳ−ＰＩフィルムはまた、反転パターンを形成するようにＯｓＯ４で処理されても良い。
第６のブロックコポリマーの例においては、ＰＳ／ポリ（スチレン−ｂ−フェロセニルジメチルシラン）（ＰＦＳ）ブロックコポリマーがスピン塗布され、酸素反応性イオンエッチング（ＲＩＥ）によってＰＳが除去されて、ＰＦＳのアイランドが形成される。
第１のナノ結晶の例においては、ポリ無水マレイン酸ポリマー層が、ナノマスクされるべき表面上にパルスプラズマ蒸着される。次いで、ポリマー表面が、室温の暗所で約０．０００８体積％の１，６−ヘキサンジチオール、約１２体積％の水性アンモニア（３５重量％）、及び約８８体積％の２−プロパノールとの混合物のようなアルカンチオール溶液で処理される。リンス後に、処理された表面が、室温の暗所で約０．０１６重量％のＣｄＳｅナノ結晶を含有するトルエン溶液中に浸漬され、その間にＣｄＳｅナノ結晶が処理された表面に付着する。一例においては、約２．４から約４ｎｍまでのＣｄＳｅナノ結晶を用いることができる。
第２のナノ結晶の例においては、ＣｄＳナノ結晶がＣｄＳｅナノ結晶に置き換えられる。
幾つかのナノマスク作成例を挙げたが、使用される下にある材料にナノマスクパターンを転写するエッチング・プロセスに材料が十分に耐えるならば、幅（又は直径）が約２ｎｍから約１００ｎｍであって約２ｎｍから約１００ｎｍだけ離間された材料のアイランドか、又はナノマスク層の上面から底面まで延び、幅（又は直径）が約２ｎｍから約１００ｎｍであって約２ｎｍから約１００ｎｍだけ離間された間隙を有する材料を含むナノマスク層のいずれかを用いて、本発明を実施することができる。
図３においては、ハードマスク層１２０（図２参照）が（例えばＲＩＥ処理によって）除去されて、パターン化されたハードマスク層１２０Ａを形成し、パターン化されたナノマスク層１２５によってハードマスク層が保護されない場所ではシリコン基板１００が露出する。したがって、ナノマスク層のパターンがハードマスク層に転写（ｔｒａｎｓｆｅｒ）される。
図４においては、ナノマスク層１２５（図３参照）が除去され、パターン化されたハードマスク層１２０Ａによってシリコン層１１５（図３参照）が保護されない場所では（例えばＲＩＥを酸素リッチ層１０５上で止めることによって）パターン化されたシリコン層１１５Ａが形成される。パターン化されたシリコン層１１５Ａは、パターン化されたシリコン層１１５Ａの上面１６２から酸素リッチ層１０５まで延びる間隙領域１６１と、固体領域１６３とを含む。第１の例においては、間隙領域１６１は、連続固体領域１６３における穴である。第２の例においては、固体領域１６３は、間隙領域１６１によって囲まれたアイランドである。間隙領域１６１は、固体領域１６３の上面１６２に平行な方向に寸法Ｄ２の少なくとも１つの空間的広がりを有し、固体領域１６３は、固体領域１６３の上面１６２に平行な方向に寸法Ｄ３の少なくとも１つの空間的広がりを有する。Ｄ２及びＤ３の値は上記に説明されている。
図５においては、固体領域１６３の露出された側壁１５５上に窒化ケイ素スペーサ１５０が形成される。スペーサ１５０は、コンフォーマル窒化ケイ素層を堆積し、その後、二酸化ケイ素及びシリコンより窒化ケイ素を選択的にエッチングするＲＩＥによって形成することができる。一例においては、コンフォーマル窒化ケイ素層は、約２ｎｍから約５ｎｍまでの間の厚さである。スペーサ１５０を形成した後に、酸素リッチ層１０５（図４参照）を埋設酸化物層１０５Ａに変換するために熱酸化が行われる。一例においては、熱酸化は、約１０００℃から約１２００℃で約１０ミリ秒から約６００秒にわたって酸素、水蒸気、又は酸素／水蒸気雰囲気中で行われる。
図６においては、パターン化されたハードマスク層１２０Ａ（図５参照）及びスペーサ１５０（図５参照）が除去され、単結晶ＩＶ族半導体層１６０が形成される。ＩＶ族半導体層１６０は、シリコン、ゲルマニウム、又は式ＳｉｘＧｅｙ（ｘ＝０から１及びｙ＝１−ｘである）によって示されるシリコンゲルマニウムの混合物を含むことができる。ｘ＝０であるときには、ＩＶ族半導体層１６０は、シリコンではなくゲルマニウムを含有する。ｘ＝１であるときには、ＩＶ族半導体層１６０は、ゲルマニウムではなくシリコンを含有する。一例においては、ポリ−ＳｉｘＧｅｙが堆積され、シード層としてパターン化されたシリコン層１１５Ａを用いて水素中で約８５０℃でアニーリングすることによって単結晶層に変換される。単結晶シリコンシード（層）は、（エピタキシャル堆積の間に、もしくは８５０℃又はそれ以上の温度でアニールする間に用いられるような比較的高い温度で）シリコンシード（層）とシリコンシード（層）上に堆積されたシリコンを、シリコンシード（層）がもつのと同じ単結晶構造をもつ単一シリコン層に合体させることができるようにする。別の例においては、エピタキシャルＳｉｘＧｅｙが、シード層としてパターン化されたシリコン層１１５Ａを用いて成長させられ、その後、約８５０℃で水素アニールされる。両方の例において、結果として比較的欠陥のない埋設酸化物層１０５Ａ上の比較的欠陥のないＩＶ族半導体層１６０が得られるが、通常は、エピタキシャル例の方が、より欠陥のないＳｉｘＧｅｙ層をもたらす。或いは、水素中のレーザ・アニール及び熱アニールの組み合わせを行うこともできる。
図７においては、上記の図６に関して行われたアニールの結果として、パターン化されたシリコン層１１５Ａ（図６参照）とＩＶ族半導体層１６０（図６参照）が、シリコン層１１５（図１参照）がもつのと同じ単結晶構造をもつ単一の層に合体させる。単結晶ＩＶ族半導体層１６５を形成するために、ＩＶ族半導体層１６０（図６参照）の化学−機械−研磨（ＣＭＰ）が行われる。単結晶ＩＶ族半導体層１６０（図６参照）がゲルマニウムを含む場合には、単結晶ＩＶ族半導体層１６５は、シリコンとゲルマニウムを含むことになる。埋設酸化物層１０５Ａの上面１６６は、ＩＶ族半導体層１６５の上面１６７から下にＤ４の距離である。一例においては、Ｄ４は約２０ｎｍから約３００ｎｍである。こうして、シリコン・オン・インシュレータ（ＳＯＩ）基板が製造される。
図８においては、電界効果トランジスタ（ＦＥＴ）１８５のソース１７０、ドレイン１７５及びチャネル領域１８０が、ＩＶ族半導体層１６５に形成されている。トレンチ分離１９０もまた、ＩＶ族半導体層１６５に形成されている。ゲート誘電体１９５及びゲート電極が、チャネル領域１８０上に形成されている。ゲート電極２００は、随意的な絶縁側壁スペーサ２０５及び絶縁キャッピング層２１０と共に示されている。
図９から図１３までは、本発明の第２の実施形態に係る半導体基板の埋設分離領域を形成するためのステップを示す部分断面図である。図９においては、シリコン基板２２５の上面２２０に二酸化ケイ素層２１５が形成される。一例においては、二酸化ケイ素層２１５は、厚さ約５ｎｍから約１００ｎｍである。
図１０においては、二酸化ケイ素層２１５の上面２３０にナノマスク層１２５が形成される。ナノマスク層１２５は、本発明の第１の実施形態に関連して上記で説明されている。
図１１においては、二酸化ケイ素層２１５（図１０参照）が（例えばＲＩＥ処理によって）除去されて、パターン化された二酸化ケイ素層２１５Ａを形成し、ナノマスク層１２５によって二酸化ケイ素層２１５が保護されない場所ではシリコン基板２２５が露出する。パターン化された二酸化ケイ素層２１５Ａは、パターン化されたシリコン層２１５Ａの上面２３２から基板２２５の上面２２０まで延びる間隙領域２３１と、固体領域２３３とを含む。第１の例においては、間隙領域２３１は、連続固体領域２３３における穴である。第２の例においては、固体領域２３３は、間隙領域２３１によって囲まれたアイランドである。間隙領域２３１は、固体領域２３３の上面２３２に平行な方向に寸法Ｄ２の少なくとも１つの空間的広がりを有し、固体領域２３３は、固体領域２３３の上面２３２に平行な方向に寸法Ｄ３の少なくとも１つの空間的広がりを有する。Ｄ２及びＤ３の値は上記に説明されている。
図１２においては、ナノマスク層１２５（図１１参照）が除去され、露出されたシリコン基板２２５をシードとして用いて単結晶ＩＶ族半導体層２３５が形成される。ＩＶ族半導体層２３５は、シリコン、ゲルマニウム、又は式ＳｉｘＧｅｙ（ｘ＝０から１及びｙ＝１−ｘである）によって示されるシリコンゲルマニウムの混合物を含むことができる。ｘ＝０であるときには、ＩＶ族半導体層２３５は、シリコンではなくゲルマニウムを含有する。ｘ＝１であるときには、ＩＶ族半導体層２３５は、ゲルマニウムではなくシリコンを含有する。一例においては、ポリ−ＳｉｘＧｅｙが堆積され、水素中で約８５０℃でアニーリングし、その後ＣＭＰ処理することによって単結晶層に変換される。別の例においては、エピタキシャルＳｉｘＧｅｙが、シード層としてパターン化されたシリコン層１１５Ａを用いて成長させられ、その後、約８５０℃で水素アニールされ、ＣＭＰ処理される。ここでもまた、通常は、エピタキシャル例の方が、より欠陥のないシリコン層をもたらす。或いは、水素中のレーザ・アニール及び熱アニールの組み合わせを行うこともできる。パターン化された埋設酸化物層２１５Ａの上面２３６は、ＩＶ族半導体層２３５の上面２３７から下にＤ４の距離である。一例においては、Ｄ４は約２０ｎｍから約３００ｎｍである。こうして、シリコン・オン・インシュレータ（ＳＯＩ）又はＳｉｘＧｅｙ・オン・インシュレータ基板が製造されるが、インシュレータ部分は連続していない。
図１３においては、ＦＥＴ１８５Ａのソース１７０、ドレイン１７５及びチャネル領域１８０が、ＩＶ族半導体層２３５に形成されている。トレンチ分離１９０もまた、ＩＶ族半導体層２３５に形成されている。随意的なウェル２４０が基板２２５に形成されている。ウェルは、例えば、イオン打ち込みによってドープされた基板の領域であり、そこにＦＥＴの拡散部分が形成される。随意的なウェル２４０は、トレンチ分離１９０の下に部分的に延びている。ゲート誘電体１９５及びゲート電極２００が、チャネル領域１８０上に形成されている。ゲート電極２００は、随意的な絶縁側壁スペーサ２０５及び絶縁キャッピング層２１０と共に示されている。二酸化ケイ素層２１５Ａの開口部は、ＩＶ族半導体層２３５と基板２２５との間の直接的な接触を可能にし、それによりＦＥＴ１８５Ａの改善された冷却及び本体電位制御を与える。
図１４から図１８は、本発明の第３の実施形態に係る半導体基板の半導体デバイスの埋設分離領域を形成するためのステップを示す部分断面図である。図１４においては、シリコン基板２２５の上面２２０に二酸化ケイ素層２１５が形成される。一例においては、二酸化ケイ素層２１５は、厚さ約５ｎｍから約１００ｎｍである。二酸化ケイ素層２１５の上面２３０に窒化ケイ素層２４５が形成される。一例においては、窒化ケイ素層２４５は、厚さ約５０ｎｍから約１００ｎｍである。窒化ケイ素層２４５に開口部２５０が形成され、該開口部において二酸化ケイ素層２１５が露出される。
図１５においては、二酸化ケイ素層２１５の上面２３０にナノマスク１２５が形成される。ナノマスク層１２５は、本発明の第１の実施形態に関連して上記で説明されている。
図１６においては、二酸化ケイ素層２１５（図１５参照）が（例えば窒化ケイ素に対して選択的なＲＩＥ処理によって）除去されて、パターン化された二酸化ケイ素層２１５Ｂを形成し、ナノマスク層１２５によって二酸化ケイ素層が保護されない場所ではシリコン基板２２５が露出する。パターン化された二酸化ケイ素層２１５Ｂは、パターン化されたシリコン層２１５Ｂの上面２５２から基板２２５の上面２２０まで延びる間隙領域２５１と、固体領域２５３とを含む。第１の例においては、間隙領域２５１は、連続固体領域２５３における穴である。第２の例においては、固体領域２５３は、間隙領域２５１によって囲まれたアイランドである。間隙領域２５１は、固体領域２５３の上面２３２に平行な方向に寸法Ｄ２の少なくとも１つの空間的広がりを有し、固体領域２５３は、固体領域２５３の上面２５２に平行な方向に寸法Ｄ３の少なくとも１つの空間的広がりを有する。Ｄ２及びＤ３の値は上記に説明されている。
図１７においては、ナノマスク層１２５（図１６参照）及び窒化物層２４５が除去され、露出されたシリコン基板２２５をシードとして用いて単結晶ＩＶ族半導体層２３５が形成される。一例においては、ポリ−ＳｉｘＧｅｙが堆積され、水素中で約８５０℃でアニーリングし、その後ＣＭＰ処理することによって単結晶層に変換される。別の例においては、エピタキシャルＳｉｘＧｅｙが、シード層として基板２２５を用いて成長させられ、その後、約８５０℃で水素アニールされ、ＣＭＰ処理される。ここでもまた、通常は、エピタキシャル例の方が、より欠陥のないシリコン層をもたらす。或いは、水素中のレーザ・アニール及び熱アニールの組み合わせを行うこともできる。パターン化された埋設酸化物層２１５Ｂの上面２６６は、ＩＶ族半導体層２３５の上面２６７から下にＤ４の距離である。一例においては、Ｄ４は約２０ｎｍから約３００ｎｍである。こうして、シリコン・オン・インシュレータ（ＳＯＩ）基板が製造されるが、インシュレータ部分は連続していない。
図１８においては、ＦＥＴ１８５Ｃのソース１７０、ドレイン１７５及びチャネル領域１８０が、ＩＶ族半導体層２３５に形成されている。ソース１７０及びドレイン１７５は、パターン化された二酸化ケイ素層２１５Ｂの第２領域２６５上に位置合わせされ、チャネル領域１８０及びゲート電極２００は、パターン化された酸化物層２１５Ｂの第１領域２６０（アイランド又は間隙をもつ）上に位置合わせされる。トレンチ分離１９０もまた、ＩＶ族半導体層２３５に形成されている。随意的な（ｏｐｔｉｏｎａｌ）ウェル２４０が基板２２５に形成されている。随意的なウェル２４０は、トレンチ分離１９０の下に部分的に延び、基板２２５のドーピング・タイプとは反対に、及び／又は異なるドーピング濃度までドープされる。ゲート誘電体１９５及びゲート電極２００が、チャネル領域１８０上に形成されている。ゲート電極２００は、随意的な絶縁側壁スペーサ２０５及び絶縁キャッピング層２１０と共に示されている。二酸化ケイ素層２１５Ｂの開口部は、ＩＶ族半導体層２３５と基板２２５との間の直接的な接触を可能にし、それによりＦＥＴ１８５Ｂの改善された冷却及び本体電位制御を与える。第１領域２６０は、ソース１７０及び／又はドレイン１７５の下に部分的に延びることができ、第２領域２６５は、ゲート電極２００の下に部分的に延びることができることに留意されたい。
図１９から図３０は、本発明の第４の実施形態に係る半導体基板の半導体デバイスの埋設分離領域を形成するためのステップを示す部分断面図である。図１９においては、トレンチ分離１９０及び随意的なウェル２４０が、シリコン基板２７０に形成される。
図２０においては、随意的なウェル２４０上の基板２７０の上面２７５にダミー・ゲート２８０が形成される。一例においては、ダミー・ゲート２８０は、タングステン、ハフニウム、もしくはタンタル又はポリシリコンを含む。ダミー・ゲート２８０は、その後の酸化及びアニール・プロセスの温度に耐える材料からなるべきである。ダミー・ゲート２８０は、例えば、随意的なウェル２４０と接触する二酸化ケイ素層、及び酸化物上のタングステン層、並びに必要であれば窒化ケイ素キャップといった幾つかの層を含むことができる。ダミー・ゲート２８０は、その後の酸化プロセスの間にダミー・ゲートの酸化を防止するために、材料でカプセル化することができる。一例においては、窒化ケイ素層は、ダミー・ゲートをその後の加工ステップから保護するために、ダミー・ゲート２８０の全ての露出面上に形成される。一例においては、ダミー・ゲート２８０は、約５０ｎｍから約３００ｎｍの間の厚さを有する。基板２７０の上面２７５とダミー・ゲート２８０の上面２８５にハードマスク層２９０が形成される。一例においては、ハードマスク層２９０は、二酸化ケイ素か、又は二酸化ケイ素層上の窒化ケイ素層である。
図２１においては、ナノマスク１２５が、二酸化ケイ素層２９０の上面２９５に形成される。ナノマスク層１２５は、本発明の第１の実施形態に関連して上記で説明されている。
図２２においては、二酸化ケイ素層２９０（図２１参照）が（例えばＲＩＥ処理によって）除去されて、パターン化された二酸化ケイ素層２９０Ａを形成し、ナノマスク層１２５によって二酸化ケイ素層が保護されない場所ではシリコン基板２７０が露出する。パターン化された二酸化ケイ素層２９０Ａは、二酸化ケイ素領域を含み、間隙領域が、パターン化された二酸化ケイ素層２９０Ａを通して完全に形成される。ナノマスク層１２５のパターン及び像寸法が、パターン化されたハードマスク層２９０Ａに転写される。
次に、パターン化された二酸化ケイ素層２９０Ａによってシリコン基板２７０が保護されない場所では、例えばＲＩＥ処理を用いて、シリコン基板２７０に開口部３００がエッチングされる。開口部３００は、シリコンのアイランドを取り囲む間隙か、又はシリコン基板２７０に形成された間隙を含むことができる。パターン化された二酸化ケイ素層２９０Ａは、基板２７０の上面２７５から距離Ｄ５だけ基板の中に延びる間隙領域開口部３００とシリコン領域３０２とを含む。第１の例においては、開口部領域３００は、連続固体領域３０２における穴である。第２の例においては、固体領域３０２は、開口部領域３００によって取り囲まれるアイランドである。開口部３００は、固体領域３０２の上面３０１に平行な方向に寸法Ｄ２の少なくとも１つの空間的広がりを有し、固体領域３０２は、固体領域３０２の上面３０１に平行な方向に寸法Ｄ３の少なくとも１つの空間的広がりを有する。Ｄ２及びＤ３の値は上記に説明されている。開口部３００は深さＤ５までエッチングされる。一例においては、Ｄ５は約２０ｎｍから約３００ｎｍまでの間である。随意的には、ナノマスク層１２５は、ハードマスク層２９０をエッチングした後であるがシリコン基板２７０をエッチングする前に除去することができる。
図２３においては、ナノマスク層１２５（図２２参照）が除去され、窒化ケイ素スペーサ３０５が開口部３００の側壁３１０に形成され、図２４においては、開口部３００の底部３２０において露出されたシリコンの熱酸化によってパターン化された埋設酸化物層３１５が形成される。一例においては、約１０００℃から約１２００℃の温度で約５分から約６０分にわたって酸素、水蒸気又は酸素／水蒸気雰囲気において熱酸化が行われる。
図２５においては、窒化ケイ素スペーサ３０５（図２４参照）が除去され、エピタキシャルＩＶ族半導体材料が開口部３００に選択的に堆積され、エピタキシャル又はポリＩＶ族半導体団塊（ｍｏｄｕｌｅｓ）３２２を形成する。ＩＶ族半導体団塊３２２は、シリコン、ゲルマニウム、又は式ＳｉｘＧｅｙ（ｘ＝０から１及びｙ＝１−ｘである）によって示されるシリコンゲルマニウムの混合物を含むことができる。ｘ＝０であるときには、ＩＶ族半導体団塊３２２は、シリコンではなくゲルマニウムを含有する。ｘ＝１であるときには、ＩＶ族半導体団塊３２２は、ゲルマニウムではなくシリコンを含有する。次いで、シリコン基板２７０とＩＶ族半導体団塊３２２とをリフローするために、約８５０℃において水素アニールが行われる。アニール・プロセスはまた、埋設酸化物層３１５から欠陥をなくす。
図２６においては、上記の図２５に関して行われたアニールの結果として、ＩＶ族半導体団塊３２２（図２５参照）とシリコン基板２７０とが、シリコン基板２７０がもつのと同じ単結晶構造をもつ単一の層に合体させる。ＩＶ族半導体団塊３２２（図２５参照）がゲルマニウムを含む場合には、酸化物層３１５と基板２７０の上面２７５との間の基板領域２７０は、シリコンとゲルマニウムを含むことになる。残存している微量のパターン化されたハードマスク層２９０Ａ（図２５参照）のいずれも除去され、図２７において、例えばイオン打ち込みによってソース１７０及びドレイン１７５が形成され、それによりチャネル領域１８０が画定される。パターン化された埋設酸化物層３１５の上面３１６は、基板２７０の上面２７５より下にＤ４の距離である。一例においては、Ｄ４は、約２０ｎｍから約３００ｎｍである。埋設酸化物層３１５は、ダミー・ゲート２８０の下に認めうるほどには延びないことに留意されたい。
図２８においては、二酸化ケイ素層３２５がブランケット堆積され、二酸化ケイ素層３２５の上面３３０及びダミー・ゲート２８０の（新しい）上面３３５を共面化（ｃｏ−ｐｌａｎａｒｉｚｅ）するためにＣＭＰ処理が行われる。
図２９においては、ダミー・ゲート２８０（図２８参照）が除去され、ゲート誘電体層３４０が堆積され、その後、ゲート導体層３４５が堆積される。或いは、ゲート誘電体を堆積する代わりに、薄いゲート酸化物が熱により成長させられる。
図３０においては、ゲート導体層３４５及びゲート誘電体層３４０（図２９参照）にＣＭＰ処理を行って、ゲート電極３５０を形成する。したがって、ソース１７０、ドレイン１７５、チャネル１８０、ゲート誘電体３４０及びゲート電極３５０を含むＦＥＴ１８５Ｄが製造される。埋設酸化物層３１５の開口部は、シリコン層チャネル領域１８０と基板２７０との間の直接接触を可能にし、それによりＦＥＴ１８５Ｄの改善された冷却及び本体電位制御を与える。埋設酸化物層３１５は、ゲート電極２００の下を部分的に延びることができることに留意されたい。
図３１から図４０は、本発明の第５の実施形態に係る半導体基板の埋設分離領域を形成するためのステップを示す部分断面図である。図３１においては、シリコン基板２７０にトレンチ分離１９０及び随意的なウェル２４０が形成される。
図３２においては、随意的なウェル２４０上の基板２７０の上面２７５にダミー・ゲート２８０が形成される。一例においては、ダミー・ゲート２８０は、タングステン、ハフニウム、タンタル又はポリシリコンを含む。ダミー・ゲート２８０は、本発明の第４の実施形態を参照しながら上記で説明されている。ダミー・ゲート２８０は、同様にカプセル化することができる。一例においては、その後の加工ステップからダミー・ゲートを保護するために、ダミー・ゲート２８０の全ての露出面上に窒化ケイ素層が形成される。
図３３においては、二酸化ケイ素層２９０の上面２９５にナノマスク１２５が形成される。ナノマスク層１２５は、本発明の第１の実施形態に関連して上記で説明されている。
図３４においては、パターン化されたナノマスク層２９０Ａによってシリコン基板２７０が保護されない場所では、例えばＲＩＥ処理を用いて、シリコン基板２７０に開口部３００がエッチングされる。或いは、本発明の第４の実施形態において用いられるように、ハードマスク層を用いて、ナノマスク１２５のパターンをシリコン基板２７０に転写することができる。第１の例においては、開口部領域３００は、連続固体領域３０２における穴である。第２の例においては、固体領域３０２は、開口部領域３００によって取り囲まれるアイランドである。開口部領域３００は、固体領域３０２の上面３０１に平行な方向に寸法Ｄ２の少なくとも１つの空間的広がりを有し、固体領域３０２は、固体領域３０２の上面３０１に平行な方向に寸法Ｄ３の少なくとも１つの空間的広がりを有する。Ｄ２及びＤ３の値は上記に説明されている。開口部３００は深さＤ５までエッチングされる。一例においては、Ｄ５は約２０ｎｍから約３００ｎｍまでの間である。
次に、図３５において、ナノマスク層１２５（図３４参照）が除去される。
図３６においては、約１１００℃で水素アニールが行われ、それによりシリコン基板が流動し、開口部３００（図３５参照）が、シリコン基板２７０の上面２７５から距離Ｄ６においてダミー・ゲート２８０の両側に位置する間隙３５５に合体させる。一例においては、Ｄ６は約２０ｎｍから約２５０ｎｍである。各間隙３５５は、単一キャビティとして示されるが、各間隙３５５は、間隙領域（すなわちシリコンの薄い壁によって互いに分離された一群の隣接する個々のキャビティであり、キャビティの幾つかは相互にくっついている）
図３７においては、例えばイオン打ち込みによってソース１７０及びドレイン１７５が形成され、それによりチャネル領域１８０が画定される。間隙３５５は、ダミー・ゲート２８０の下に認めうるほどには延びないことに留意されたい。
図３８においては、二酸化ケイ素層３２５がブランケット堆積され、二酸化ケイ素層３２５の上面３３０及びダミー・ゲート２８０の（新しい）上面３３５を共面化するためにＣＭＰ処理が行われる。
図３９においては、ダミー・ゲート２８０（図３８参照）が除去され、ゲート誘電体層３４０が堆積され、その後、ゲート導体層３４５が堆積される。或いは、ゲート誘電体を堆積する代わりに、薄いゲート酸化物が熱により成長させられる。
図４０においては、ゲート導体層３４５及びゲート誘電体層３４０（図３９参照）にＣＭＰ処理を行って、ゲート電極３５０を形成する。したがって、ソース１７０、ドレイン１７５、チャネル１８０、ゲート誘電体３４０及びゲート電極３５０を含むＦＥＴ１８５Ｅが製造される。間隙３５５間のスペースは、シリコン層チャネル領域１８０と基板２７０との間の直接的な接触を可能にし、それによりＦＥＴ１８５Ｅの改善された冷却を与える。さらに、対処するべき埋設酸化物欠陥は存在しない。間隙３５５は、ゲート電極３５０の下を部分的に延びることができることに留意されたい。
したがって、本発明は、半導体基板の埋設分離領域を形成する改善された方法と、埋設分離領域を有する半導体デバイスを形成し、なおかつデバイスの冷却及び本体電位制御を与える方法を提供する。
本発明の実施形態の説明は、本発明の理解のために上記に与えられる。本発明は、ここで説明された特定の実施形態に限定されるものではなく、本発明の範囲から逸脱することなく当業者には明らかとなるであろう種々の変更、再配置及び置換が可能であることを理解されたい。したがって、特許請求の範囲の請求項は、全てのこうした変更及び変化を、本発明の真の精神及び範囲内に含まれるものとして包含することを意図されている。
本発明の第１の実施形態に係る半導体基板の埋設分離領域を形成するステップを示す部分断面図である。 本発明の第１の実施形態に係る半導体基板の埋設分離領域を形成するステップを示す部分断面図である。 本発明の第１の実施形態に係る半導体基板の埋設分離領域を形成するステップを示す部分断面図である。 本発明の第１の実施形態に係る半導体基板の埋設分離領域を形成するステップを示す部分断面図である。 本発明の第１の実施形態に係る半導体基板の埋設分離領域を形成するステップを示す部分断面図である。 本発明の第１の実施形態に係る半導体基板の埋設分離領域を形成するステップを示す部分断面図である。 本発明の第１の実施形態に係る半導体基板の埋設分離領域を形成するステップを示す部分断面図である。 本発明の第１の実施形態に係る半導体基板の埋設分離領域を形成するステップを示す部分断面図である。 本発明の第２の実施形態に係る半導体基板の埋設分離領域を形成するステップを示す部分断面図である。 本発明の第２の実施形態に係る半導体基板の埋設分離領域を形成するステップを示す部分断面図である。 本発明の第２の実施形態に係る半導体基板の埋設分離領域を形成するステップを示す部分断面図である。 本発明の第２の実施形態に係る半導体基板の埋設分離領域を形成するステップを示す部分断面図である。 本発明の第２の実施形態に係る半導体基板の埋設分離領域を形成するステップを示す部分断面図である。 本発明の第３の実施形態に係る半導体基板の半導体デバイスの埋設分離領域を形成するステップを示す部分断面図である。 本発明の第３の実施形態に係る半導体基板の半導体デバイスの埋設分離領域を形成するステップを示す部分断面図である。 本発明の第３の実施形態に係る半導体基板の半導体デバイスの埋設分離領域を形成するステップを示す部分断面図である。 本発明の第３の実施形態に係る半導体基板の半導体デバイスの埋設分離領域を形成するステップを示す部分断面図である。 本発明の第３の実施形態に係る半導体基板の半導体デバイスの埋設分離領域を形成するステップを示す部分断面図である。 本発明の第４の実施形態に係る半導体基板の半導体デバイスの埋設分離領域を形成するステップを示す部分断面図である。 本発明の第４の実施形態に係る半導体基板の半導体デバイスの埋設分離領域を形成するステップを示す部分断面図である。 本発明の第４の実施形態に係る半導体基板の半導体デバイスの埋設分離領域を形成するステップを示す部分断面図である。 本発明の第４の実施形態に係る半導体基板の半導体デバイスの埋設分離領域を形成するステップを示す部分断面図である。 本発明の第４の実施形態に係る半導体基板の半導体デバイスの埋設分離領域を形成するステップを示す部分断面図である。 本発明の第４の実施形態に係る半導体基板の半導体デバイスの埋設分離領域を形成するステップを示す部分断面図である。 本発明の第４の実施形態に係る半導体基板の半導体デバイスの埋設分離領域を形成するステップを示す部分断面図である。 本発明の第４の実施形態に係る半導体基板の半導体デバイスの埋設分離領域を形成するステップを示す部分断面図である。 本発明の第４の実施形態に係る半導体基板の半導体デバイスの埋設分離領域を形成するステップを示す部分断面図である。 本発明の第４の実施形態に係る半導体基板の半導体デバイスの埋設分離領域を形成するステップを示す部分断面図である。 本発明の第４の実施形態に係る半導体基板の半導体デバイスの埋設分離領域を形成するステップを示す部分断面図である。 本発明の第４の実施形態に係る半導体基板の半導体デバイスの埋設分離領域を形成するステップを示す部分断面図である。 本発明の第５の実施形態に係る半導体基板の半導体デバイスの埋設分離領域を形成するステップを示す部分断面図である。 本発明の第５の実施形態に係る半導体基板の半導体デバイスの埋設分離領域を形成するステップを示す部分断面図である。 本発明の第５の実施形態に係る半導体基板の半導体デバイスの埋設分離領域を形成するステップを示す部分断面図である。 本発明の第５の実施形態に係る半導体基板の半導体デバイスの埋設分離領域を形成するステップを示す部分断面図である。 本発明の第５の実施形態に係る半導体基板の半導体デバイスの埋設分離領域を形成するステップを示す部分断面図である。 本発明の第５の実施形態に係る半導体基板の半導体デバイスの埋設分離領域を形成するステップを示す部分断面図である。 本発明の第５の実施形態に係る半導体基板の半導体デバイスの埋設分離領域を形成するステップを示す部分断面図である。 本発明の第５の実施形態に係る半導体基板の半導体デバイスの埋設分離領域を形成するステップを示す部分断面図である。 本発明の第５の実施形態に係る半導体基板の半導体デバイスの埋設分離領域を形成するステップを示す部分断面図である。 本発明の第５の実施形態に係る半導体基板の半導体デバイスの埋設分離領域を形成するステップを示す部分断面図である。
符号の説明
１００：基板
１０５Ａ：酸素リッチ層
１６５：ＩＶ族半導体層
１７０：ソース
１７５：ドレイン
１８０：チャネル領域
１８５：電界効果トランジスタ
１９０：トレンチ分離
１９５：ゲート誘電体
２００：ゲート電極
２０５：絶縁側壁スペーサ
２１０：絶縁キャッピング層

Claims (27)

  1. 半導体構造を形成する方法であって、
    （ａ）単結晶シリコン基板を用意するステップと、
    （ｂ）前記基板の上面にハードマスク層を形成するステップと、
    （ｃ）光リソグラフィ・プロセスを行わずに、マスキング・パターンをもつナノマスク層を前記ハードマスク層の上面に形成するステップと、
    （ｄ）前記マスキング・パターンを前記ハードマスク層にエッチングして、パターン化されたハードマスク層の上面から前記基板の上面まで延びる開口部を、該開口部又は該開口部間の隔たり、若しくは該開口部と該開口部間の隔たりとの両方がパターン化されたハードマスク層の上面に平行に延びる少なくとも１つの空間的広がり（ｓｐａｔｉａｌ ｅｘｔｅｎｔ）を個別に有する形態で、パターン化されたハードマスク層を形成するステップと、
    （ｅ）前記ナノマスク層を除去した後に、前記パターン化されたハードマスク層の開口部を埋める単結晶ＩＶ族半導体層を、前記パターン化されたハードマスク層の上面に形成するステップと、
    を含む方法。
  2. 前記単結晶ＩＶ族半導体層が、エピタキシャルシリコン、エピタキシャルゲルマニウム、又はシリコンとゲルマニウムのエピタキシャル混合物を堆積することによって形成されることを特徴とする請求項１に記載の方法。
  3. （ｆ）前記ＩＶ族半導体層をアニーリングするステップをさらに含む、請求項１に記載の方法。
  4. （ｆ）前記単結晶ＩＶ族半導体層の上面を平坦化するために化学機械研磨を行うステップをさらに含む、請求項１に記載の方法。
  5. 前記パターン化されたハードマスク層がハードマスクのアイランドを含むか、又は前記開口部が前記パターン化されたハードマスク層内における穴であることを特徴とする請求項１に記載の方法。
  6. 前記パターン化されたハードマスク層の上面が、前記単結晶ＩＶ族半導体層の上面より約２０ナノメートル乃至約３００ナノメートル下にあることを特徴とする請求項１に記載の方法。
  7. 前記ナノマスク層が２つ又はそれ以上の異なるポリマーを含むブロックコポリマー層からなり、該ブロックコポリマー層から前記ポリマーのうちの１つの全て又は一部が除去されることを特徴とする請求項１に記載の方法。
  8. 前記ナノマスク層がナノ結晶を含むことを特徴とする請求項１に記載の方法。
  9. 前記単結晶ＩＶ族半導体層の上面にゲート誘電体を形成するステップと、
    前記ゲート誘電体の上面にゲート電極を形成するステップと、
    前記ゲート電極の両側において前記単結晶ＩＶ族半導体層にソース及びドレインを形成するステップと、
    をさらに含む、請求項１に記載の方法。
  10. 前記ステップ（ｂ）と前記ステップ（ｃ）との間で、前記ソース及び前記ドレインの形成のために確保された前記単結晶ＩＶ族半導体層の領域上の前記ハードマスク層の上面に保護層を形成するステップをさらに含み、前記保護層は、前記マスキング・パターンが前記ハードマスク層に転写されるのを防止することを特徴とする請求項９に記載の方法。
  11. 前記少なくとも１つの空間的広がりが、約２ナノメートル乃至約１００ナノメートルであることを特徴とする請求項１に記載の方法。
  12. 前記単結晶ＩＶ族半導体層がＳｉｘＧｅｙを含み、ここでｘ＝０から１及びｙ＝ｘ−１であることを特徴とする請求項１に記載の方法。
  13. 半導体構造を形成する方法であって、
    （ａ）単結晶シリコン基板を用意するステップと、
    （ｂ）前記基板の上面にダミー・ゲートを形成するステップと、
    （ｃ）光リソグラフィ・プロセスを行わずに、マスキング・パターンをもつナノマスク層を前記基板の上面及び前記ダミー・ゲートの上面に形成するステップと、
    （ｄ）前記ダミー・ゲートによって前記基板がカバーされていない場所で前記マスキング・パターンを前記基板にエッチングして、前記基板の上面から所定の距離だけ前記基板の中に延びる開口部を、該開口部又は該開口部間の隔たり、若しくは該開口部と該開口部間の隔たりとの両方が前記パターン化された層の上面に平行に延びる少なくとも１つの空間的広がりを個別に有する形態で、前記基板にパターン化されたシリコン領域を形成するステップと、
    （ｅ）前記ナノマスク層を除去した後に、前記基板の上面及び前記開口部の側壁に保護層を形成するステップと、
    （ｆ）前記開口部の底面において露出された前記基板を酸化させて、パターン化された埋設二酸化ケイ素層を形成するステップと、
    （ｇ）前記開口部の前記側壁から前記保護層を除去するステップと、
    （ｈ）前記開口部を単結晶ＩＶ族半導体材料で埋めるステップと、
    を含む方法。
  14. 前記ステップ（ｈ）が、前記開口部にポリ−ＳｉｘＧｅｙ、ここでｘ＝０から１及びｙ＝ｘ−１、を選択的に堆積させ、前記ＳｉｘＧｅｙをアニーリングすることを含む、請求項１３に記載の方法。
  15. 前記開口部が、エピタキシャルＳｉｘＧｅｙを前記開口部に堆積させることによって、単結晶ＳｉｘＧｅｙ、ここでｘ＝０から１及びｙ＝ｘ−１、で埋められることを特徴とする請求項１３に記載の方法。
  16. 前記基板の前記ダミー・ゲートの両側にソース及びドレインを形成するステップと、
    前記ダミー・ゲート及び前記ダミー・ゲートによってカバーされない前記基板の上面に平坦化層を形成するステップと、
    前記平坦化層の上面と前記ダミー・ゲートの上面を共面化するステップと、前記ダミー・ゲートを除去するステップと、
    前記ダミー・ゲートを除去することによって露出された前記基板の上面にゲート誘電体を形成するステップと、
    前記ソース及び前記ドレインと自己位置合わせするゲート電極を前記ゲート誘電体の上面に形成するステップと、
    をさらに含む、請求項１３に記載の方法。
  17. 前記パターン化された埋設二酸化ケイ素層が前記ソース及び前記ドレインの下に延びることを特徴とする請求項１６に記載の方法。
  18. 前記パターン化された埋設二酸化ケイ素層が前記ゲート電極の下に完全には延びないことを特徴とする請求項１６に記載の方法。
  19. 前記ステップ（ａ）の前に、前記基板に埋設された酸素リッチ層を形成することをさらに含む、請求項１３に記載の方法。
  20. 前記開口部が、前記基板の上面から前記酸素リッチ層に延びることを特徴とする請求項１９に記載の方法。
  21. 半導体構造を形成する方法であって、
    （ａ）単結晶シリコン基板を用意するステップと、
    （ｂ）前記基板の上面にダミー・ゲートを形成するステップと、
    （ｃ）光リソグラフィ・プロセスを行わずに、マスキング・パターンをもつナノマスク層を前記基板の上面及び前記ダミー・ゲートの上面に形成するステップと、
    （ｄ）前記ダミー・ゲートによって前記基板がカバーされていない場所で前記マスキング・パターンを前記基板にエッチングして、前記基板の上面から所定の距離だけ前記基板の中に延びる開口部を、該開口部又は該開口部間の隔たり、若しくは該開口部と前記該開口部間の隔たりとの両方が前記パターン化された層の上面に平行に延びる少なくとも１つの空間的広がりを個別に有する形態で、前記基板に形成するステップと、
    （ｅ）前記基板をアニーリングして、前記基板の上面に隣接してシリコンをリフローさせ、前記基板の上面から前記開口部を埋設間隙に合体させるステップと、
    を含む方法。
  22. 前記基板の前記ダミー・ゲートの両側にソース及びドレインを形成するステップと、
    前記ダミー・ゲート及び前記ダミー・ゲートによってカバーされない前記基板の上面に平坦化層を形成するステップと、
    前記平坦化層の上面と前記ダミー・ゲートの上面を共面化するステップと、
    前記ダミー・ゲートを除去するステップと、
    前記ダミー・ゲートを除去することによって露出された前記基板の上面にゲート誘電体を形成するステップと、
    前記ソース及び前記ドレインと自己位置合わせするゲート電極を前記ゲート誘電体の上面に形成するステップと、
    をさらに含む、請求項２１に記載の方法。
  23. 前記１つ又はそれ以上の埋設間隙が前記ソースの下に延び、１つ又はそれ以上の埋設間隙
    が前記ドレインの下に延びることを特徴とする請求項２２に記載の方法。
  24. 半導体構造であって、
    シリコン下層と、前記シリコン下層の上面上のパターン化された埋設酸化物層とを含み、
    前記パターン化された埋設酸化物層が開口部を有し、該開口部が前記パターン化された埋設酸化物層を通って延び、かつ、単結晶ＩＶ族半導体材料で埋められており、前記パターン化された埋設酸化物層の上に単結晶ＩＶ族半導体層があり、前記開口部の幅又は前記開口部間の隔たり、若しくは前記開口部と前記開口部間の隔たりとの両方が、光リソグラフィにより画定可能な寸法より小さい少なくとも１つの空間的広がりを個別に有し、前記少なくとも１つの空間的広がりが基板の上面に平行に延びるようにされた基板と、
    前記シリコン基板の上面のゲート誘電体と、
    前記ゲート誘電体の上面のゲート電極と、
    前記基板に形成された前記ゲート電極の両側のソース及びドレインと、
    を含む半導体構造。
  25. 前記パターン化された埋設酸化物層が、前記ソース及び前記ドレインの下では延びないが前記ゲート電極の下では延びることを特徴とする請求項２４に記載の構造。
  26. 前記パターン化された埋設酸化物層が、前記ゲート電極の下に延び、かつ前記ソース及び前記ドレインの下に部分的に延びることを特徴とする請求項２４に記載の構造。
  27. 前記ソース及び前記ドレインの下に延びる連続埋設酸化物層をさらに含み、前記パターン化された埋設酸化物層が前記ゲート電極の下に延びることを特徴とする請求項２４に記載の構造。
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