KR20050037419A - 표시 장치 - Google Patents

Abstract

본 발명은, 클럭 드라이브 방식에 의해 수평 구동을 행할 때에 완전 논오버랩 샘플링을 실현하여, 세로 줄무늬 및 고스트의 발생을 억제하는 것을 목적으로 한다. 수평 구동 회로(l7)는, 제1 클럭 신호 HCK에 동기하여 시프트 동작을 행하여 각 시프트단으로부터 시프트 펄스를 순차적으로 출력하는 시프트 레지스터와, 상기 시프트 펄스에 응답하여 제2 클럭 신호 DCK를 추출하는 제1 스위치군과, 입력되는 영상 신호를 제1 스위치군의 각 스위치에 의해 추출된 제2 클럭 신호 DCK에 응답하여 순차적으로 샘플링하여 각 신호 라인(12)에 공급하는 제2 스위치군을 갖는다. 외부 클럭 생성 회로(18)가 패널(33) 외부에 배치되어, 제2 클럭 신호 DCK를 외부로부터 공급한다. 내부 클럭 생성 회로(19)가 패널(33) 내부에 형성되며, 제2 클럭 신호 DCK에 기초하여 제1 클럭 신호 HCK를 수평 구동 회로(l7)에 공급한다.

Description

표시 장치{DISPLAY APPARATUS}

본 발명은 표시 장치에 관한 것으로, 특히 수평 구동 회로에 소위 클럭 드라이브 방식을 채용한 점순차 구동 방식의 액티브 매트릭스형 표시 장치에 관한 것이다. 나아가서는, 분할 샘플 홀드 방식의 수평 구동 회로에 클럭 드라이브 방식을 적용한 점순차 구동형의 액티브 매트릭스 표시 장치에 관한 것이다.

표시 장치, 예를 들면 액정 셀을 화소의 표시 엘리먼트(전기 광학 소자)로 이용한 액티브 매트릭스형 액정 표시 장치에 있어서, 점순차 구동 방식의 수평 구동 회로로서, 예를 들면 클럭 드라이브 방식을 채용한 구성의 것이 알려져 있다. 이 클럭 드라이브 방식의 수평 구동 회로의 종래예를 도 19에 도시한다. 도 19에서, 수평 구동 회로(100)는, 시프트 레지스터(101), 클럭 추출 스위치군(102) 및 샘플링 스위치군(103)을 갖는 구성으로 되어 있다.

시프트 레지스터(101)는, n단의 시프트단(전송단)으로 이루어지며, 수평 스타트 펄스 HST가 인가되면, 상호 역상의 수평 클럭 HCK, HCKX에 동기하여 시프트 동작을 행한다. 이에 의해, 시프트 레지스터(101)의 각 시프트단으로부터는, 도 20의 타이밍차트에 도시한 바와 같이, 수평 클럭 HCK, HCKX의 주기와 동일한 펄스 폭을 갖는 시프트 펄스 Vs1∼Vsn이 순차적으로 출력된다. 이들 시프트 펄스 Vs1∼Vsn은, 클럭 추출 스위치군(102)의 각 스위치(102-1∼102-n)에 공급된다.

클럭 추출 스위치군(102)의 스위치(102-1∼102-n)는, 각 일단이 수평 클럭 HCKX, HCK를 입력하는 클럭 라인(104-1,104-2)에 교대로 접속되어 있고, 시프트 레지스터(101)의 각 시프트단으로부터 시프트 펄스 Vs1∼Vsn이 공급됨으로써, 순차적으로 온 상태로 되어 수평 클럭 HCKX, HCK를 순서대로 추출한다. 이들 추출된 각 펄스는, 샘플링 펄스 Vh1∼Vhn으로서 샘플링 스위치군(103)의 각 스위치(103-1∼103-n)에 공급된다.

샘플링 스위치군(103)의 스위치(103-1∼103-n)는, 영상 신호 video를 전송하는 비디오 라인(105)에 각 일단이 접속되어 있고, 클럭 추출 스위치군(102)의 스위치(102-1∼102-n)에 의해 추출되어 순차적으로 공급되는 샘플링 펄스 Vh1∼Vhn에 응답하여 순서대로 온 상태로 됨으로써 영상 신호 video를 샘플링하여 화소 어레이부(도시 생략)의 신호 라인(106-1∼106-n)에 공급한다.

상술한 종래예에 따른 클럭 드라이브 방식의 수평 구동 회로(100)에서는, 수평 클럭 HCKX, HCK가 클럭 추출 스위치군(102)의 각 스위치(102-1∼102-n)에 의해 추출되어, 샘플링 스위치군(103)의 각 스위치(103-1∼103-n)에 대하여 샘플링 펄스 Vh1∼Vhn으로서 공급되기까지의 전송 과정에서, 배선 저항이나 기생 용량 등에 기인하여 펄스에 지연이 발생한다.

그렇게 되면, 이 전송 과정에서의 펄스의 지연에 의해, 샘플링 펄스 Vh1∼Vhn의 파형에 둔함이 발생한다. 그 결과, 예를 들면 2단째의 샘플링 펄스 Vh2에 주목하면, 특히 도 21의 타이밍차트로부터 명백해진 바와 같이, 2단째의 샘플링 펄스 Vh2와 그 전후의 1단째, 3단째의 샘플링 펄스 Vh1, Vh3 사이에 파형의 오버랩이 발생한다.

그런데, 일반적으로, 샘플링 스위치군(103)의 각 스위치(103-1∼103-n)가 온하는 순간에, 비디오 라인(105)에는 신호 라인(106-1∼106-n)과의 전위의 관계로부터, 도 21에 도시한 바와 같이 충방전 노이즈가 실리게 된다.

이러한 상황 하에서, 상술한 바와 같이, 샘플링 펄스 Vh2가 전후의 단 사이에서 오버랩되어 있으면, 샘플링 펄스 Vh2에 기초하는 2단째의 샘플링 타이밍에서는, 3단째의 샘플링 스위치(103-3)가 온함으로써 발생하는 충방전 노이즈를 샘플링하게 된다. 또한, 샘플링 스위치(103-1∼103-n)는, 샘플링 펄스 Vh1∼Vhn이 "L" 레벨로 되는 타이밍에서 비디오 라인(105)의 전위를 샘플 홀드하게 된다.

이 때, 비디오 라인(105)에 실리는 충방전 노이즈에 변동이 발생하고, 또한 샘플링 펄스 Vh1∼Vhn 각각이 "L" 레벨로 되는 타이밍에도 변동이 발생하기 때문에, 샘플링 스위치(103-1∼103-n)에 의한 샘플링 전위에도 변동이 발생한다. 그 결과, 이 샘플링 전위의 변동이 표시 화면 상에 세로 줄무늬로 되어 나타나, 화상 품위를 손상시키게 된다.

한편, 점순차 구동 방식의 액티브 매트릭스형 액정 표시 장치에서는, 고정밀화에 수반하여 특히 수평 방향의 화소 수가 증가하면, 1계통에서 입력되는 영상 신호 video를, 한정된 수평 유효 기간 내에서 모든 화소에 대하여 순서대로 샘플링하기 위한 샘플링 시간을 충분히 확보하는 것이 어렵게 된다. 따라서, 샘플링 시간을 충분히 확보하기 위해, 도 22에 도시한 바와 같이, 영상 신호를 m계통(m은 2 이상의 정수)에서 병행하여 입력하는 한편, 수평 방향의 m개의 화소를 단위로 하여 m개의 샘플링 스위치를 설치하고, 1개의 샘플링 펄스로 m개의 샘플링 스위치를 동시에 구동함으로써 m화소 단위로 순차적으로 기입을 행하는 방식이 채용되게 된다.

여기서, 단위 화소 수 m 이하의 폭을 갖는 가는 흑선을 표시하는 경우를 생각한다. 이러한 흑선 표시를 행하는 경우에, 영상 신호 video는, 도 23의 (A)에 도시한 바와 같이, 흑 레벨의 부분이 펄스 형상으로 되며, 또한 그 펄스 폭이 샘플링 펄스(B)의 펄스 폭과 동일한 파형으로서 입력된다. 이 펄스 형상의 영상 신호 video는 구형파가 이상적이지만, 영상 신호 video를 전송하는 비디오 라인의 배선 저항이나 기생 용량 등에 기인하여, 도 23의 (C)에 도시한 바와 같이, 펄스 파형의 상승이나 하강이 완만하게 된다(영상 신호 video').

이와 같이, 상승이나 하강이 완만해진 펄스 형상의 영상 신호 video'를 샘플링 펄스 Vh1∼Vhn으로 샘플 홀드를 행하면, 본래 k단째의 샘플링 펄스 Vhk로 펄스 형상의 영상 신호 video'를 샘플 홀드할 것이, 전단의 샘플링 펄스 Vhk-1로 영상 신호 video의 상승 부분을 샘플 홀드하거나, 혹은 다음 단의 샘플링 펄스 Vhk+1로 영상 신호 video'의 하강 부분을 샘플 홀드하게 된다. 그 결과, 고스트가 발생한다. 여기서, 고스트란, 정규의 화상으로부터 어긋나서 중복되어 발생하는 바람직하지 못한 방해 상을 말한다.

샘플링 펄스 Vhk에 대한 영상 신호 video'(이하, 간단하게 영상 신호 video라고 함)의 위상 관계는, 영상 신호 video를 처리하는 회로에서, 영상 신호 video의 시간축 상의 위치, 즉 샘플 홀드 포지션을 조정함으로써, 도 24에 도시한 바와 같이, 예를 들면 S/H=0∼5의 6단계로 변경할 수 있다.

여기서, 샘플 홀드에 의한 고스트 발생 의존에 대하여 설명한다. 우선, S/H=1일 때에 대하여 생각한다. S/H=1일 때의 영상 신호 video와 샘플링 펄스 Vhk-1, Vhk, Vhk+1과의 위상 관계 및 신호 라인의 전위 변화를 도 25에 도시한다. S/H=1에서는, 샘플링 펄스 Vhk에 의해 펄스 형상의 영상 신호 video가 샘플 홀드됨으로써, k단째의 신호 라인에 흑 신호가 기입되어, 흑선이 표시된다.

그러나 동시에, 영상 신호 video의 흑 신호부(펄스부)가 k-1단째의 샘플링 펄스 Vhk-1과 오버랩되어 있기 때문에, k-1단째의 신호 라인에도 흑 신호가 기입된다. 이에 의해, 도 26에 도시한 바와 같이, k-1단째의 위치, 즉 수평 스캔 바로 앞 방향에 고스트가 발생한다. 마찬가지로, S/H=0에서도, k-1단째의 샘플링 펄스 Vhk-1과 영상 신호 video의 흑 신호부가 오버랩되어 있어, 수평 스캔 바로 앞 방향에 고스트가 발생한다.

다음으로, S/H=5일 때에 대하여 생각한다. S/H=5일 때의 영상 신호 video와 샘플링 펄스 Vhk-1, Vhk, Vhk+1과의 위상 관계 및 신호 라인의 전위 변화를 도 27에 도시한다. S/H=5에서는, 영상 흑 신호는 k+1단째의 샘플링 펄스 Vhk+1과 오버랩되게 된다. k+1단째의 신호 라인에는, 샘플링 스위치가 온했을 때에 흑 신호가 기입되고, 그 후에는 그레이 레벨까지 되돌아가고자 한다. 그러나, 오버랩량이 크기 때문에, 신호 라인의 전위는 그레이 레벨까지는 완전히 되돌아가지 못한다. 그 때문에, 도 28에 도시한 바와 같이, k+1단째의 위치, 즉 수평 스캔 뒷쪽 방향에 고스트가 발생한다.

S/H=1∼4에서도 S/H=5일 때와 마찬가지로, k+1단째의 샘플링 펄스 Vhk+1과 영상 흑 신호부는 오버랩되어 있어, 샘플링 스위치가 온했을 때에 신호 라인에 흑 신호가 기입된다. 그러나, S/H=5일 때에 비해 오버랩량이 작고, 기입되는 흑 레벨이 낮기 때문에, 신호 라인의 전위는 그레이 레벨까지 완전히 되돌아갈 수 있다. 따라서, 고스트는 발생하지 않는다.

상술한 바와 같은 프로세스에 의해, 영상 신호 video와 샘플링 펄스와의 오버랩에 기인하여 고스트가 발생한다. 여기서, S/H=2, 3, 4와 같이 전후 어느 쪽에도 고스트가 발생하지 않는 샘플 홀드 포지션의 수를 고스트에 대한 마진(이하, 고스트 마진이라고 함)으로 한다.

이와 같이, 비디오 라인의 배선 저항이나 기생 용량 등에 기인하여, 펄스 형상의 영상 신호 video의 상승이나 하강에 발생하는 파형의 둔함의 문제는 피할 수 없어도, 영상 신호 video를 처리하는 회로 부분에서, 최적의 샘플 홀드 포지션을 설정함으로써, 고스트의 발생을 회피할 수 있다.

그러나, 비디오 라인의 배선 저항이나 기생 용량 등에 기인하여, 펄스 형상의 영상 신호 video의 상승이나 하강에 파형의 둔함이 발생함으로써, 해당 영상 신호 video의 펄스 파형 부분이 전단 혹은 다음 단의 샘플링 펄스와 오버랩되게 되기 때문에, 그 만큼 고스트 마진을 크게 취할 수 없게 된다. 상기한 예에서는, 고스트 마진이 S/H=2, 3, 4의 3개로 된다.

다음으로, 분할 샘플 홀드 방식의 수평 구동 회로에 클럭 드라이브 방식을 적용한 종래의 점순차 구동형의 액티브 매트릭스 표시 장치에 대하여 설명한다. 종래의 액티브 매트릭스 방식의 표시 장치는, 행 형상의 게이트 라인, 열 형상의 신호 라인 및 양 라인이 교차하는 부분에 매트릭스 형상으로 배치된 화소를 갖는 패널로 구성되어 있다. 각 화소에는 능동 소자로서 예를 들면 박막 트랜지스터(TFT)가 형성되어 있다. 또한 수직 구동 회로와 수평 구동 회로를 구비하고 있다. 수직 구동 회로는, 각 게이트 라인에 접속하여 순차적으로 화소의 행을 선택한다. 수평 구동 회로는, 각 신호 라인에 접속하여, 선택된 행의 화소에 영상 신호를 기입한다. 그 때, 점순차 구동 방식에서는, 선택된 행의 화소에 점순차로 영상 신호를 기입해 간다.

액티브 매트릭스형의 표시 장치에서는, TFT의 소스/드레인 전극과 신호 라인 각각과의 사이에 기생 용량이 존재하고 있다. 이 기생 용량에 의해, 임의의 신호 라인을 통과한 영상 신호의 기입 시의 전위 변화가 인접하는 신호 라인에 유입됨으로써 세로 줄무늬 등의 화상 불량이 발생하는 경우가 있다. 이 세로 줄무늬 불량은, 특히 라인 반전 구동 방식으로 체크 패턴을 표시하였을 때에 현저해진다. 혹은, 라인 반전 구동 방식으로, 굵기가 1도트(1화소)분인 횡선을 표시하였을 때 세로 줄무늬가 발생하기 쉽다.

이 신호 라인 사이에서의 영상 신호의 유입을 방지하기 위해, 소위 분할 샘플 홀드 구동이 제안되어 있으며, 예를 들면 일본 특개2000-267616호 공보에 개시되어 있다. 분할 샘플 홀드 방식은, 입력 영상 신호를 2계통으로 분리하고, 점순차 방식으로 영상 신호를 기입할 때, 인접하는 화소끼리에서 2계통의 영상 신호를 오버랩시키면서 기입하는 방식이다.

도 29는 상술한 분할 샘플 홀드 구동을 채용한 표시 장치의 일례를 도시하는 모식도이다. 도시한 바와 같이, 표시 장치는 행 형상의 게이트 라인(113), 열 형상의 신호 라인(112), 양 라인이 교차하는 부분에 행렬 형상으로 배치된 화소(111) 및 소정의 위상 관계에서 2계통으로 나눈 영상 신호 Video1, Video2를 공급하는 2개의 영상 라인(125, 126)을 갖는 패널로 구성되어 있다. 또한, 샘플링 스위치군(123)이 각 신호 라인(112)에 대응하여 배치되어 있고, 2개의 신호 라인을 단위로 하여 2개의 영상 라인의 각각과의 사이에 접속되어 있다. 구체적으로는, 첫번째의 신호 라인이 샘플링 스위치를 통해 한쪽의 영상 라인(125)에 접속하고, 2번째의 신호 라인이 동일하게 샘플링 스위치를 통해 다른쪽의 영상 라인(126)에 접속하고 있다. 이하, 3번째 이후의 신호 라인에 대해서도 교대로 샘플링 스위치를 통해 2개의 영상 라인(125, 126)에 접속하고 있다. 패널에는 또한 수직 구동 회로(116) 및 수평 구동 회로(117)도 형성되어 있다. 수직 구동 회로(116)는 각 게이트 라인(113)에 접속하여, 순차적으로 화소(111)의 행을 선택한다. 다시 말하면, 매트릭스 형상으로 배치된 화소(111)는 행 단위로 순차적으로 선택되어 간다. 수평 구동 회로(117)는 소정 주기의 클럭 신호에 기초하여 동작하고, 샘플링 스위치군(123)의 각 스위치 중, 동일한 영상 라인에 접속된 스위치에 대해서는 오버랩시키지 않고, 인접하는 스위치에 대해서는 오버랩시킨 샘플링 펄스 A, B, C, D, …를 순차적으로 발생시켜 각 스위치를 순서대로 개폐 구동하고, 그에 의해 선택된 행의 화소(111)에 점순차로 영상 신호를 기입한다. 표시 장치는 또한 클럭 생성 회로(189)를 구비하고 있으며, 수평 구동 회로(117)의 동작 기준이 되는 클럭 신호 HCK 외에, 스타트 펄스 HST를 공급하고 있다. 수평 구동 회로(117)는 시프트 레지스터(S/R)(121)의 다단 접속으로 이루어지며, HCK에 따라 HST를 순차적으로 전송함으로써, 상술한 샘플링 펄스 A, B, C, D, …를 순차적으로 발생하고 있다.

도 30의 파형도를 참조하여, 도 29에 도시한 종래의 표시 장치의 동작을 간결하게 설명한다. 상술한 바와 같이, 수평 구동 회로는 클럭 신호 HCK에 따라 동작하고, 스타트 펄스 HST를 순차적으로 전송함으로써, 샘플링 펄스 A, B, C, D, …를 생성하고 있다. 도 30으로부터 명백해지는 바와 같이, 인접하는 신호 라인간에서는, 샘플링 펄스가 상호 오버랩되어 있다. 즉, 제1 신호 라인에 대응한 샘플링 펄스 A는, 제2 신호 라인에 대응한 샘플링 펄스 B와 오버랩되어 있다. 마찬가지로, 제2 신호 라인에 대응한 샘플링 펄스 B와 제3 신호 라인에 대응한 샘플링 펄스 C도 오버랩되어 있다. 상호 인접하는 신호 라인에 대해서는 각각의 영상 라인으로부터 영상 신호가 공급되기 때문에, 오버랩시켜도 지장이 없다. 인접하는 신호 라인의 샘플링 스위치에 대하여, 오버랩시키도록 샘플링 펄스를 생성함으로써, 종래부터 문제가 되었던 세로 줄무늬 불량을 방지할 수 있다. 즉, 각 화소 트랜지스터의 소스/드레인 전극과 신호 라인 각각과의 사이에 기생 용량이 존재하고, 이 기생 용량을 통해 임의의 신호 라인의 전위 변화가 인접하는 신호 라인에 유입되었다고 해도, 그 신호 라인이 오버랩 샘플링에 의해 로우 임피던스이기 때문에, 영상 신호의 유입의 영향을 받지 않는다.

도시한 예에서는, 샘플링 펄스 A에 응답하여, 대응하는 제1 신호 라인에 신호 전위 Sig1이 샘플 홀드된다. 계속해서 샘플링 펄스 B에 응답하여, 제2 신호 라인에 신호 전위 Sig2가 샘플 홀드된다. 이 때, 제2 신호 라인에서 전위 변화가 발생한다. 이 전위 변화는, 기생 용량에 의해 제1 신호 라인에도 유입되지만, 이 때 제1 신호 라인은 아직 대응하는 샘플링 스위치가 개방되어 있기 때문에, 로우 임피던스로 되어 있어 신호의 유입의 영향을 받지 않는다.

도 31은, 각 신호 라인에 대한 영상 신호의 샘플링 타이밍과, 각 영상 라인의 전위 변화를 모식적으로 도시하고 있다. 기본적으로는, 동일한 영상 라인에 접속된 샘플링 스위치에 대해서는, 오버랩시키지 않도록 샘플링 펄스를 생성하고 있다. 예를 들면, 1번째의 신호 라인과 3번째의 신호 라인은 동일한 영상 라인에 접속하고 있다. 따라서, 샘플링 펄스 A와 샘플링 펄스 C는 원리적으로는 중첩되지 않도록 회로 설계되어 있다. 그러나, 현실에는 펄스의 전송 과정에서 배선 저항이나 기생 용량 등에 기인하여 지연이 발생하여, 파형에 둔함이 나타난다. 이 결과, 샘플링 펄스 A와 샘플링 펄스 C에서는 부분적인 오버랩이 발생하고 있다. 이와 같은 상태에서, 샘플링 펄스 C가 상승하면 대응하는 샘플링 스위치가 개방되어, 신호 라인에 대한 충방전이 발생하기 때문에, 실선 화살표로 나타낸 바와 같이 영상 라인 상의 영상 신호 Video1에 전위 흔들림이 발생한다. 이 때, 먼저 발생한 샘플링 펄스 A는 아직 다 하강하지 않았기 때문에, 점선 화살표로 나타낸 바와 같이 영상 라인의 전위 흔들림(충방전 노이즈)을 보이게 된다. 이 결과 신호 라인에 샘플링된 전위의 변동이 발생하고, 화면 상에서는 세로 줄무늬로 되어 화상 품위를 손상시키게 된다. 또한, 동일한 영상 라인에 접속된 신호 라인 사이에서의 이와 같은 영상 신호의 간섭에 의해, 화면 상에는 고스트 등이 야기되는 경우가 있다.

<발명의 개시>

본 발명은, 상기 과제를 감안하여 이루어진 것으로, 제1 목적으로 하는 부분은, 클럭 드라이브 방식에 의해 수평 구동을 행할 때에 완전 논오버랩 샘플링을 실현함으로써, 오버랩 샘플링에 기인하는 세로 줄무늬의 발생을 억제함과 함께, 고스트 마진을 크게 설정할 수 있도록 한 표시 장치를 제공하는 것이다.

또한 본 발명은, 소위 분할 샘플 홀드 방식을 채용한 액티브 매트릭스형의 표시 장치에서, 동일한 영상 라인에 접속한 신호 라인간에서 발생하는 영상 신호의 간섭을 억제하고, 그에 의해 세로 줄무늬나 고스트 등의 화상 불량을 억제하는 것을 제2 목적으로 한다.

상술한 본 발명의 제1 목적을 달성하기 위해 이하의 수단을 강구하였다. 즉, 본 발명에 따른 표시 장치는, 행 형상의 게이트 라인, 열 형상의 신호 라인 및 양자가 교차하는 부분에 행렬 형상으로 배치된 화소를 갖는 패널과, 해당 게이트 라인에 접속하여 순차적으로 화소의 행을 선택하는 수직 구동 회로와, 해당 신호 라인에 접속함과 함께 소정 주기의 클럭 신호에 기초하여 동작하고, 선택된 행의 화소에 순차적으로 영상 신호를 기입하는 수평 구동 회로와, 그 수평 구동 회로의 동작 기준이 되는 제1 클럭 신호와, 이 제1 클럭 신호에 대하여 주기가 동일하며 또한 듀티비가 작은 제2 클럭 신호를 생성하는 클럭 생성 수단으로 이루어지며, 상기 수평 구동 회로는, 상기 제1 클럭 신호에 동기하여 시프트 동작을 행하여 각 시프트단으로부터 시프트 펄스를 순차적으로 출력하는 시프트 레지스터와, 상기 시프트 레지스터로부터 순차적으로 출력되는 상기 시프트 펄스에 응답하여 상기 제2 클럭 신호를 추출하는 제1 스위치군과, 입력되는 영상 신호를 상기 제1 스위치군의 각 스위치에 의해 추출된 상기 제2 클럭 신호에 응답하여 순차적으로 샘플링하여 각 신호 라인에 공급하는 제2 스위치군을 갖고, 상기 클럭 생성 수단은, 패널의 외부에 배치되며 해당 제2 클럭 신호를 외부로부터 공급하는 외부 클럭 생성 회로와, 패널의 내부에 형성되며 해당 제2 클럭 신호에 기초하여 해당 제1 클럭 신호를 해당 수평 구동 회로에 공급하는 내부 클럭 생성 회로로 나누어져 있는 것을 특징으로 한다.

구체적으로는, 상기 내부 클럭 생성 회로는, 해당 외부 클럭 생성 회로로부터 공급된 제2 클럭 신호를 처리하여 해당 제1 클럭 신호를 생성하기 위해 D형 플립플롭을 포함한다. 이 경우, 상기 D형 플립플롭은, 복수의 NAND 소자로 구성되어 있다. 한편, 상기 외부 클럭 생성 회로는, 해당 제2 클럭 신호의 듀티비를 가변 조정할 수 있다.

상기의 구성에서, 제1 스위치군의 각 스위치는, 시프트 레지스터로부터 제1 클럭 신호에 동기하여 순차적으로 출력되는 시프트 펄스에 응답하여 제2 클럭 신호를 순서대로 추출한다. 이에 의해, 제2 스위치군에는, 제1 클럭 신호보다 듀티비가 작은 제2 클럭 신호가 샘플링 신호로서 공급된다. 그리고, 제2 스위치군의 각 스위치는, 이들 샘플링 신호에 응답하여 입력 영상 신호를 순차적으로 샘플 홀드하여, 화소부의 신호 라인에 공급한다. 이 때, 샘플링 신호의 듀티비가 제1 클럭 신호에 비해 작음으로써, 완전 논오버랩 샘플링을 실현할 수 있다.

특히 본 발명에서는, 클럭 생성 수단을 외부 클럭 생성 회로와 내부 클럭 생성 회로로 나누고 있다. 외부 클럭 생성 회로는 제2 클럭 신호를 공급하는 한편, 내부 클럭 생성 회로는 제1 클럭 신호를 생성한다. 이에 의해, 외부로부터 패널에 입력하는 클럭 신호의 수를 줄일 수 있다. 그 만큼, 패널에 형성하는 외부 접속용의 단자나 배선을 간략화하는 것이 가능하다. 그 때, 외부 클럭 생성 회로는 제2 클럭 신호의 펄스 폭을 가변 조정할 수 있다. 이에 대하여, 내부 클럭 생성 회로는 펄스 폭이 일정한 제1 클럭 신호를 생성한다. 완전 논오버랩 샘플링에 의해, 세로 줄무늬의 발생을 억제함과 함께, 고스트 마진을 크게 설정하기 위해서는, 제2 클럭 신호의 펄스 폭을 최적으로 설정할 필요가 있다. 그 경우, 외부 클럭 생성 회로는 비교적 자유롭게 회로 구성을 행할 수 있어, 펄스 폭 가변의 클럭 신호를 생성하기 위해서는 적합하다. 한편, 수평 구동 회로의 동작에 이용하는 제1 클럭 신호는 펄스 폭을 고정으로 하여 지장이 없다. 따라서, 제1 클럭 신호를 생성하는 내부 클럭 생성 회로는 비교적 간단한 회로 구성으로 되어, 패널에 내장하기에는 적합하다.

또한, 본 발명의 제2 목적을 달성하기 위해 이하의 수단을 강구하였다. 즉, 본 발명에 따른 표시 장치는, 행 형상의 게이트 라인, 열 형상의 신호 라인, 양 라인이 교차하는 부분에 행렬 형상으로 배치된 화소 및 소정의 위상 관계에서 n계통(n은 2 이상의 정수)으로 나눈 영상 신호를 공급하는 n개의 영상 라인을 갖는 패널과, 해당 게이트 라인에 접속하여 순차적으로 화소의 행을 선택하는 수직 구동 회로와, 각 신호 라인에 대응하여 배치되어 있으며, n개의 신호 라인을 단위로 하여 해당 n개의 영상 라인의 각각과의 사이에 접속된 샘플링 스위치군과, 소정 주기의 클럭 신호에 기초하여 동작하며, 상기 샘플링 스위치군의 각 스위치 중, 동일한 영상 라인에 접속된 스위치에 대해서는 오버랩시키지 않고, 인접하는 스위치에 대해서는 오버랩시킨 샘플링 펄스를 순차적으로 발생하여 각 스위치를 순서대로 구동하고, 그에 의해 선택된 행의 화소에 순차적으로 영상 신호를 기입하는 수평 구동 회로와, 해당 수평 구동 회로의 동작 기준이 되는 제1 클럭 신호를 생성함과 함께, 이 제1 클럭 신호에 대하여 펄스 폭이 긴 제2 클럭 신호를 생성하는 클럭 생성 수단으로 이루어지며, 상기 수평 구동 회로는, 상기 제1 클럭 신호에 동기하여 시프트 동작을 행하여 각 시프트단으로부터 시프트 펄스를 순차적으로 출력하는 시프트 레지스터와, 상기 시프트 레지스터로부터 순차적으로 출력되는 상기 시프트 펄스에 응답하여 상기 제2 클럭 신호를 추출하여 해당 샘플링 펄스를 순차적으로 생성하는 추출 스위치군을 갖는 것을 특징으로 한다.

바람직하게는, 상기 클럭 생성 수단은, 패널의 외부에 배치되며 해당 제1 클럭 신호를 외부적으로 해당 수평 구동 회로에 공급하는 외부 클럭 생성 회로와, 패널의 내부에 형성되며 해당 제2 클럭 신호를 내부적으로 해당 수평 구동 회로에 공급하는 내부 클럭 생성 회로로 나누어져 있다. 이 경우, 상기 내부 클럭 생성 회로는, 해당 외부 클럭 생성 회로로부터 공급된 제1 클럭 신호를 처리하여 해당 제2 클럭 신호를 생성한다. 구체적으로는, 상기 내부 클럭 생성 회로는, 제1 클럭 신호를 지연 처리하는 지연 회로를 포함하고 있고, 지연 처리가 실시되기 전의 제1 클럭 신호와 지연 처리된 후의 제1 클럭 신호에 의해 해당 제2 클럭 신호를 생성한다. 이 경우, 상기 지연 회로는, 직렬 접속된 짝수개의 인버터로 이루어진다. 또한, 상기 내부 클럭 생성 회로는, 지연 처리가 실시되기 전의 제1 클럭 신호와 지연 처리된 후의 제1 클럭 신호를 상호 NOR 합성하여 해당 제2 클럭 신호를 생성하는 NOR 회로를 갖는다.

이러한 구성에 따르면, 분할 샘플 홀드 구동을 채용한 표시 장치에서, 수평 구동 회로로부터 출력된 시프트 펄스를 별도의 클럭 신호로 추출하여, 샘플링 펄스를 생성하고 있다. 이와 같은 클럭 드라이브 방식을 도입함으로써, 인접하는 신호 라인간의 샘플링 펄스에서는 오버랩을 유지하면서, 1개 걸러 동일한 영상 라인에 접속한 신호 라인간에서는 샘플링 펄스끼리의 완전 논오버랩을 실현하고 있다.

도 1은 본 발명의 제1 양태에 따른 표시 장치의 기본적인 구성을 도시하는 블록도.

도 2는 표시 장치의 참고예를 도시하는 모식적인 블록도.

도 3은 표시 장치의 다른 참고예를 도시하는 모식적인 블록도.

도 4는 도 1에 도시한 표시 장치에 내장되는 내부 클럭 생성 회로의 구체적인 구성예를 도시하는 블록도.

도 5는 도 4에 도시한 내부 클럭 생성 회로의 동작 설명에 제공하는 타이밍차트.

도 6은 본 발명의 일 실시 형태에 따른 점순차 구동 방식의 액티브 매트릭스형 액정 표시 장치의 구성예를 도시하는 회로도.

도 7은 수평 클럭 HCK, HCKX와 클럭 DCK1, DCK2와의 타이밍 관계를 도시하는 타이밍차트.

도 8은 본 실시 형태에 따른 클럭 드라이브 방식 수평 구동 회로의 동작 설명을 위한 타이밍차트.

도 9는 본 실시 형태에 따른 클럭 드라이브 방식 수평 구동 회로에서의 영상 신호의 샘플링 동작 시의 타이밍차트.

도 10은 S/H=0∼5의 샘플 홀드 포지션을 취하는 영상 신호 video와 완전 논오버랩의 샘플링 펄스 Vhk-1, Vhk, Vhk+1과의 위상 관계를 도시하는 타이밍차트.

도 11은 S/H=1일 때의 영상 신호 video와 완전 논오버랩의 샘플링 펄스 Vhk-1, Vhk, Vhk+1과의 위상 관계 및 신호 라인의 전위 변화를 도시하는 타이밍차트.

도 12는 S/H=5일 때의 영상 신호 video와 완전 논오버랩의 샘플링 펄스 Vhk-1, Vhk, Vhk+1과의 위상 관계 및 신호 라인의 전위 변화를 도시하는 타이밍차트.

도 13은 본 발명의 제2 양태에 따른 표시 장치의 기본적인 구성을 도시하는 블록도.

도 14는 도 13에 도시한 표시 장치의 동작 설명에 참조되는 파형도.

도 15는 도 13에 도시한 표시 장치의 구체적인 구성예를 도시하는 블록도.

도 16은 도 15에 도시한 표시 장치에 내장되는 내부 클럭 생성 회로의 구체적인 구성예를 도시하는 블록도.

도 17은 도 16에 도시한 내부 클럭 생성 회로의 동작 설명에 참조되는 타이밍차트.

도 18은 본 발명의 일 실시 형태에 따른 점순차 구동 방식의 액티브 매트릭스형 액정 표시 장치의 구성예를 도시하는 회로도.

도 19는 종래예에 따른 클럭 드라이브 방식 수평 구동 회로의 구성의 일례를 도시하는 블록도.

도 20은 종래예에 따른 클럭 드라이브 방식 수평 구동 회로의 동작 설명을 위한 타이밍차트.

도 21은 종래예에 따른 클럭 드라이브 방식 수평 구동 회로에서의 영상 신호의 샘플링 동작 시의 타이밍차트.

도 22는 영상 신호를 m계통에서 병행하여 입력하는 경우의 샘플링 스위치군의 구성을 도시하는 도면.

도 23은 펄스 형상의 영상 신호에 둔함이 발생한 상태를 도시하는 파형도.

도 24는 S/H=0∼5의 샘플 홀드 포지션을 취하는 영상 신호 video와 오버랩한 샘플링 펄스 Vhk-1, Vhk, Vhk+1과의 위상 관계를 도시하는 타이밍차트.

도 25는 S/H=1일 때의 영상 신호 video와 오버랩한 샘플링 펄스 Vhk-1, Vhk, Vhk+1과의 위상 관계 및 신호 라인의 전위 변화를 도시하는 타이밍차트.

도 26은 수평 스캔 바로 앞 방향에 고스트가 발생한 상태를 도시하는 도면.

도 27은 S/H=5일 때의 영상 신호 video와 오버랩한 샘플링 펄스 Vhk-1, Vhk, Vhk+1과의 위상 관계 및 신호 라인의 전위 변화를 도시하는 타이밍차트.

도 28은 수평 스캔 뒷쪽 방향에 고스트가 발생한 상태를 도시하는 도면.

도 29는 종래의 표시 장치의 일례를 도시하는 블록도.

도 30은 도 29에 도시한 종래의 표시 장치의 동작 설명에 참조되는 파형도.

도 31은 도 29에 도시한 종래의 표시 장치의 동작 설명에 참조되는 파형도.

<발명을 실시하기 위한 최량의 형태>

이하, 본 발명의 실시 형태에 대하여 도면을 참조하여 상세히 설명한다. 도 1은, 본 발명의 제1 양태에 따른 표시 장치의 기본적인 구성을 도시하는 모식적인 블록도이다. 도시한 바와 같이, 본 표시 장치는 화소 어레이부(15), 수직 구동 회로(16) 및 수평 구동 회로(17) 등을 집적적으로 형성한 패널(33)로 구성되어 있다. 화소 어레이부(15)는, 행 형상의 게이트 라인(13), 열 형상의 신호 라인(12) 및 양자가 교차하는 부분에 행렬 형상으로 배치된 화소(11)로 구성되어 있다. 수직 구동 회로(16)는 좌우로 분리되어 배치되어 있으며, 게이트 라인(13)의 양단에 접속하여, 순차적으로 화소(11)의 행을 선택한다. 수평 구동 회로(17)는 신호 라인(12)에 접속함과 함께 소정 주기의 클럭 신호에 기초하여 동작하고, 선택된 행의 화소(11)에 순차적으로 영상 신호를 기입한다. 또한 본 표시 장치는 클럭 생성 수단을 구비하고 있으며, 수평 구동 회로(17)의 동작 기준이 되는 제1 클럭 신호 HCK, HCKX와, 이 제1 클럭 신호 HCK, HCKX에 대하여 주기가 동일하며 또한 듀티비가 작은 제2 클럭 신호 DCK1, DCK1X, DCK2, DCK2X를 생성한다. 또한, HCKX는 HCK의 반전 신호이다. 마찬가지로, DCK1X는 DCK1의 반전 신호이고, DCK2X는 DCK2의 반전 신호이다. 또한, 각 신호 라인(12)에는 프리차지 회로(20)가 접속되어 있으며, 영상 신호의 기입에 앞서서 프리차지를 행하여, 화질을 개선한다.

본 발명의 특징 사항으로서, 수평 구동 회로(17)는 시프트 레지스터와 제1 스위치군과 제2 스위치군을 갖는다. 시프트 레지스터는 제1 클럭 신호 HCK, HCKX에 동기하여 시프트 동작을 행하여, 각 시프트단으로부터 시프트 펄스를 순차적으로 출력한다. 제1 스위치군은, 시프트 레지스터로부터 순차적으로 출력된 시프트 펄스에 따라 제2 클럭 신호 DCK1, DCK1X, DCK2, DCK2X를 추출한다. 제2 스위치군은, 외부로부터 입력되는 영상 신호를 제2 클럭 신호 DCK1, DCK1X, DCK2, DCK2X에 응답하여 순차적으로 샘플링하여, 각 신호 라인(12)에 공급한다. 이러한 구성에 의해, 완전 논오버랩 샘플링을 실현할 수 있다.

본 발명의 또 다른 특징 사항으로서, 상술한 클럭 생성 수단은 외부 클럭 생성 회로(18)와 내부 클럭 생성 회로(19)로 나누어져 있다. 외부 클럭 생성 회로(18)는 패널(33)의 외부에 있는 구동용의 시스템 보드(도시 생략)에 탑재되어 있고, 제2 클럭 신호 DCK1, DCK1X, DCK2, DCK2X를 외부로부터 패널(33)에 공급한다. 한편, 내부 클럭 생성 회로(19)는 패널(33)의 내부에 수직 구동 회로(16)나 수평 구동 회로(17)와 함께 형성되어 있으며, 외부 클럭 생성 회로(18)로부터 공급된 제2 클럭 신호 DCK1, DCK1X, DCK2, DCK2X를 처리하여, 제1 클럭 신호 HCK, HCKX를 생성하고 있다. 내부적으로 생성된 제1 클럭 신호 HCK, HCKX는 제2 클럭 신호 DCK1, DCK1X, DCK2, DCK2X와 함께, 수평 구동 회로(17)로 보내어진다. 또한, 외부 클럭 생성 회로(18)는, 제2 클럭 신호 DCK1, DCK1X, DCK2, DCK2X의 듀티비를 가변 조정할 수 있다. 이에 대하여, 내부 클럭 생성 회로(19)는 듀티비가 고정된 제1 클럭 신호 HCK, HCKX를 생성한다.

도 2는 표시 장치의 참고예를 도시하는 모식적인 블록도이다. 본 발명에 따른 표시 장치와 대비하기 위해, 도 1과 대응하는 부분에는 대응하는 참조 번호를 붙이고 있다. 도 1에 도시한 본 발명의 표시 장치와 다른 점은, 제1 클럭 신호 HCK, HCKX와 제2 클럭 신호 DCK1, DCK1X, DCK2, DCK2X가 모두 외부 클럭 생성 회로(18)로부터 공급되어 있는 것이며, 패널(33)에는 어떤 내부 클럭 생성 회로도 내장되어 있지 않다. 도 2에 도시한 참고예의 경우, 외부 클럭 생성 회로(18)와 패널(33)을 접속하기 위해 최저 6개의 단자 및 이에 관련된 배선이 필요하다. 이에 대하여, 도 1에 도시한 본 발명의 표시 장치에서는, 외부 접속용의 단자는 4개이면 된다.

도 3은 표시 장치의 다른 참고예를 도시하는 모식적인 블록도이다. 본 발명에 따른 표시 장치와 대비하기 위해, 도 1과 대응하는 부분에는 대응하는 참조 번호를 붙이고 있다. 도 1에 도시한 본 발명의 표시 장치와 다른 점은, 제1 클럭 신호 HCK, HCKX가 외부 클럭 생성 회로(18)에 의해 외부로부터 공급되는 한편, 제2 클럭 신호 DCK1, DCK1X, DCK2, DCK2X가 내부 클럭 생성 회로(19)에서 내부적으로 생성되어 있는 것이다. 내부 클럭 생성 회로(19)는 외부 클럭 생성 회로(18)로부터 외부적으로 공급된 제1 클럭 신호 HCK, HCKX를 논리적으로 처리하여, 제2 클럭 신호 DCK1, DCK1X, DCK2, DCK2X를 형성하고 있다. 내부 클럭 생성 회로(19)는 비교적 간단한 논리 회로 구성으로 되어 있으며, 제2 클럭 신호 DCK의 펄스 폭을 설정하기 위해, 소정 단수의 인버터를 이용하고 있다. 즉, 직렬 접속된 인버터를 통해 제1 클럭 신호 HCK를 지연 처리함으로써, 제2 클럭 신호 DCK의 펄스 폭을 설정하고 있다. 제2 클럭 신호의 펄스 폭은 인버터의 접속 단수로 결정되기 때문에, 기본적으로 고정이며 가변 조정할 수 없다. 단, 도 3에 도시한 참고예의 경우, 외부 접속용 단자는 제1 클럭 신호 HCK, HCKX의 분으로서 2개이면 된다.

도 2에 도시한 참고 예에서는, 패널 외부의 시스템 보드에 의해 제2 클럭 신호(이하 DCK 펄스라고 하는 경우가 있음)를 작성하기 때문에, 제1 클럭 신호(이하 HCK 펄스라고 하는 경우가 있음)에 대한 DCK 펄스의 위상이나 DCK 펄스 폭을 자유롭게 조정할 수 있다. 그러나, 입력 신호로서 제1 클럭 신호 HCK, HCKX 외에, 제2 클럭 신호 DCK1, DCK1X, DCK2, DCK2X의 4계통을 추가할 필요가 있어, 접속용의 패드 단자 수가 4개나 증가하게 된다. 패널 사이즈의 소형화를 곤란하게 하기 때문에, 패드 단자 수의 증가는 바람직하지 못하다. 또한 도 3에 도시한 참고예에서는, 외부 클럭 생성 회로(18)로부터 공급한 HCK 펄스에 기초하여, 패널 내부에서 DCK 펄스를 작성하기 때문에, 패드 단자 수의 증가는 없다. 그러나, 내부 클럭 생성 회로(19)의 인버터의 개수에 의해 DCK 펄스 폭이 결정되기 때문에, DCK 펄스 폭의 자유로운 조정은 불가능하다. 세로 줄무늬나 고스트 마진에 대한 최적의 DCK 펄스 폭을 구하기 위해, 그 가변성이 필요하다. 한편, 패드 단자 수의 증가는 적은 쪽이 바람직하다. 이들 요구를 감안하여, 도 1에 도시한 본 발명의 표시 장치에서는, 패드 단자 수의 증가는, 종래의 HCK, HCKX용의 2개로부터, DCK1, DCK1X, DCK2, DCK2X용의 4개로 되어, 패드 단자 수의 증가는 2개로 멈춘다. 또한, 외부 클럭 생성 회로(18)에서 제2 클럭 신호를 공급하기 때문에, DCK 펄스 폭을 자유자재로 최적 조정할 수 있다.

도 4는 도 1에 도시한 내부 클럭 생성 회로(19)의 구체적인 구성예를 도시하는 블록도이다. 이 내부 클럭 생성 회로는, 패널의 우측 상부에 형성되어 있으며, DCK 펄스로부터 HCK 펄스를 만들어내고 있다. 도시한 바와 같이, 본 내부 클럭 생성 회로는 기본적으로 D형 플립플롭으로 구성되어 있다. 특히 본 예에서는, D형 플립플롭(50)은, 4개의 NAND 소자(51∼54)로 구성되어 있다. D형 플립플롭(50)은 입력 단자 D, 클럭 단자 CLK 및 한쌍의 출력 단자 Q, QX를 갖고 있다. D형 플립플롭은, 입력 신호 D를 클럭 펄스 CLK의 상승에서 잡아, 출력 신호 Q를 얻는 구성으로 되어 있다. 다른 출력 신호 QX는, 한쪽의 출력 신호 Q의 반전 신호이다. 본 예에서는, 입력 신호 D로서, 외부 클럭 생성 회로로부터 공급된 제2 클럭 신호 중, DCK2X 또는 DCK1을 이용하고 있다. 또한, 클럭 펄스 CLK로서, 동일하게 외부 클럭 생성 회로로부터 공급된 제2 클럭 신호 중, DCK1 및 DCK2를 OR 소자(55)에서 OR 처리한 후, 지연 회로(60)에서 지연 처리한 펄스 파형을 이용하고 있다. 지연 회로(60)는 인버터(61, 62, …, 6n)를 직렬 접속한 것이다.

도 5는 도 4에 도시한 내부 클럭 생성 회로의 동작 설명에 참조되는 파형도이다. 외부로부터 공급되는 제2 클럭 신호 DCK1, DCK1X는 소정의 펄스 폭을 갖고, 상호 반대 극성으로 되어 있다. 마찬가지로, DCK2, DCK2X도 소정의 펄스 폭을 갖고, 상호 반대 극성으로 되어 있다. DCK1과 DCK2는 상호 위상이 180° 어긋나 있다. 본 실시예에서는, DCK1 및 DCK2를 OR 처리하여, 클럭 펄스 CLK를 구하고 있다. DCK1, DCK2는 상호 위상이 180° 어긋나 있기 때문에, 클럭 펄스 CLK의 상승 간격은, 목적으로 하는 HCK 펄스의 1/2 주기와 일치하도록 되어 있다. 또한, HCK 펄스는 듀티비가 50%이고, DCK 펄스는 HCK 펄스와 주기가 같고, 듀티비가 작다. 또한, 입력 신호 D로서, 본 예에서는 DCK2X를 이용하고 있다. 여기서, 입력 펄스 D의 상승과, 클럭 펄스 CLK의 상승이 중첩되지 않도록, 사전에 CLK쪽에 지연 회로(60)에서 지연 처리를 실시한 후, D형 플립플롭(50)에 입력하고 있다. 상술한 바와 같이, D형 플립플롭은, 입력 신호 D를 클럭 펄스 CLK의 상승에서 잡아, 출력 단자 Q에 출력하는 것이다. 따라서, 출력 신호 Q는, 주기가 DCK 펄스와 동일하며 듀티비가 50%인 신호로 되어, HCK 펄스로서 사용할 수 있다. 또한, 출력 단자 QX에는 HCK 펄스의 반전 신호인 HCKX가 얻어진다. 이렇게 하여 얻어진 HCK 펄스는 수평 구동 회로의 동작에 이용된다. DCK 펄스는 구동용의 시스템 보드에 탑재된 외부 클럭 생성 회로로부터 공급하고 있다. 시스템 보드측은 DCK 펄스 폭을 가변할 수 있다. 이상에 의해, 본 발명에 따른 표시 장치는, DCK 펄스 폭이 가변으로, 패널에 공급하는 입력 신호를 4개로 삭감할 수 있다.

도 6은, 예를 들면 액정 셀을 화소의 표시 엘리먼트(전기 광학 소자)로서 이용한 본 발명의 일 실시 형태에 따른 점순차 구동 방식의 액티브 매트릭스형 액정 표시 장치의 구성예를 도시하는 회로도이다. 여기서는, 도면의 간략화를 위해, 4행 4열의 화소 배열의 경우를 예로 들어 나타내고 있다. 또한, 액티브 매트릭스형 액정 표시 장치에서는, 통상, 각 화소의 스위칭 소자로서 박막 트랜지스터(TFT; thin film transistor)가 이용되고 있다.

도 6에서, 행렬 형상으로 배치된 4행 4열분의 화소(11)의 각각은, 화소 트랜지스터인 박막 트랜지스터 TFT와, 이 박막 트랜지스터 TFT의 드레인 전극에 화소 전극이 접속된 액정 셀 LC와, 박막 트랜지스터 TFT의 드레인 전극에 한쪽의 전극이 접속된 축적 용량 Cs로 구성되어 있다. 이들 화소(11)의 각각에 대하여, 신호 라인(12-1∼12-4)이 각 열마다 그 화소 배열 방향을 따라 배선되며, 게이트 라인(13-1∼13-4)이 각 행마다 그 화소 배열 방향을 따라 배선되어 있다.

화소(11)의 각각에서, 박막 트랜지스터 TFT의 소스 전극(또는, 드레인 전극)은, 대응하는 신호 라인(12-1∼12-4)에 각각 접속되어 있다. 박막 트랜지스터 TFT의 게이트 전극은, 게이트 라인(13-1∼13-4)에 각각 접속되어 있다. 액정 셀 LC의 대향 전극 및 축적 용량 Cs의 다른쪽의 전극은, 각 화소간에서 공통으로 Cs 라인(14)에 접속되어 있다. 이 Cs 라인(14)에는, 소정의 직류 전압이 공통 전압 Vcom으로서 공급된다.

이상에 의해, 화소(11)가 행렬 형상으로 배치되며, 이들 화소(11)에 대하여 신호 라인(12-1∼12-4)이 각 열마다 배선되며 또한 게이트 라인(13-1∼13-4)이 각 행마다 배선되어 이루어지는 화소 어레이부(15)가 구성되어 있다. 이 화소 어레이부(15)에서, 게이트 라인(13-1∼13-4)의 각 일단은, 화소 어레이부(15)의 예를 들면 좌측에 배치된 수직 구동 회로(16)의 각 행의 출력단에 접속되어 있다.

수직 구동 회로(16)는, 1필드 기간마다 수직 방향(행 방향)으로 주사하여 게이트 라인(13-1∼13-4)에 접속된 각 화소(11)를 행 단위로 순차적으로 선택하는 처리를 행한다. 즉, 수직 구동 회로(16)로부터 게이트 라인(13-1)에 대하여 주사 펄스 Vg1이 공급되었을 때에는 1행째의 각 열의 화소가 선택되며, 게이트 라인(13-2)에 대하여 주사 펄스 Vg2가 공급되었을 때에는 2행째의 각 열의 화소가 선택된다. 이하 마찬가지로 하여, 게이트 라인(13-3, 13-4)에 대하여 주사 펄스 Vg3, Vg4가 순서대로 공급된다.

화소 어레이부(15)의 예를 들면 상측에는, 수평 구동 회로(17)가 배치되어 있다. 또한, 수직 구동 회로(16)나 수평 구동 회로(17)에 대하여 각종 클럭 신호를 공급하는 외부 클럭 생성 회로(타이밍 제너레이터)(18)가 설치되어 있다. 이 외부 클럭 생성 회로(18)에서는, 수직 주사의 개시를 명령하는 수직 스타트 펄스 VST, 수직 주사의 기준이 되는 상호 역상의 수직 클럭 VCK, VCKX, 수평 주사의 개시를 명령하는 수직 스타트 펄스 HST 등이 생성된다. 또한, 외부 클럭 생성 회로(18)는, 샘플링 펄스의 기초가 되는 클럭 펄스 DCK1, DCK2를 생성하고 있다.

외부 클럭 생성 회로(18)와는 별도로, 내부 클럭 생성 회로(19)가 설치되어 있다. 이 내부 클럭 생성 회로(19)는, 외부 클럭 생성 회로(18)로부터 공급된 DCK1, DCK2에 기초하여 수평 주사의 기준이 되는 상호 역상의 수평 클럭 HCK, HCKX를 생성한다. 도 7의 타이밍차트에 도시한 바와 같이, 수평 클럭 HCK, HCKX는 주기가 T1에서 펄스 폭이 t1로 되어 있고, 듀티비는 약 50%이다. 이에 대하여, DCK1, DCK2는 주기가 T2에서 펄스 폭이 t2로 되어 있다. T1=T2이고, HCK 펄스와 DCK 펄스는 주기가 동일하다. 한편, t2는 t1보다 작고, DCK 펄스의 듀티비는 HCK 펄스의 듀티비보다 작다. 여기서, 듀티비란, 펄스 파형에서 펄스 폭 t와 펄스 반복 주기 T와의 비이다.

본 예의 경우에는, 수평 클럭 HCK, HCKX의 듀티비(t1/T1)가 50%이고, 이것보다 클럭 DCK1, DCK2의 듀티비(t2/T2)가 작고, 즉 클럭 DCK1, DCK2의 펄스 폭 t2가 수평 클럭 HCK, HCKX의 펄스 폭 t1보다 좁게 설정되어 있다.

수평 구동 회로(17)는, 입력되는 영상 신호 video를 1H(H는 수평 주사 기간)마다 순차적으로 샘플링하고, 수직 구동 회로(16)에 의해 행 단위로 선택되는 각 화소(11)에 대하여 기입하는 처리를 행하기 위한 것으로, 본 예에서는 클럭 드라이브 방식을 채용하여, 시프트 레지스터(21), 클럭 추출 스위치군(22) 및 샘플링 스위치군(23)을 갖는 구성으로 되어 있다.

시프트 레지스터(21)는, 화소 어레이부(15)의 화소 열(본 예에서는, 4열)에 대응한 4단의 시프트단(S/R단)(21-1∼21-4)으로 이루어지며, 수평 스타트 펄스 HST가 공급되면, 상호 역상의 수평 클럭 HCK, HCKX에 동기하여 시프트 동작을 행한다. 이에 의해, 시프트 레지스터(21)의 각 시프트단(21-1∼21-4)으로부터는, 도 8의 타이밍차트에 도시한 바와 같이, 수평 클럭 HCK, HCKX의 주기와 동일한 펄스 폭을 갖는 시프트 펄스 Vs1∼Vs4가 순차적으로 출력된다.

클럭 추출 스위치군(22)은, 화소 어레이부(15)의 화소 열에 대응한 4개의 스위치(22-1∼22-4)로 이루어지며, 이들 스위치(22-1∼22-4)의 각 일단이, 내부 클럭 생성 회로(19)를 통해 외부 클럭 생성 회로(18)로부터 클럭 DCK2, DCK1을 전송하는 클럭 라인(24-1, 24-2)에 교대로 접속되어 있다. 즉, 스위치(22-1, 22-3)의 각 일단이 클럭 라인(24-1)에, 스위치(22-2, 22-4)의 각 일단이 클럭 라인(24-2)에 각각 접속되어 있다.

클럭 추출 스위치군(22)의 각 스위치(22-1∼22-4)에는, 시프트 레지스터(21)의 각 시프트단(21-1∼21-4)으로부터 순차적으로 출력되는 시프트 펄스 Vs1∼Vs4가 공급된다. 클럭 추출 스위치군(22)의 각 스위치(22-1∼22-4)는, 시프트 레지스터(21)의 각 시프트단(21-1∼21-4)으로부터 시프트 펄스 Vs1∼Vs4가 공급되면, 이들 시프트 펄스 Vs1∼Vs4에 응답하여 순서대로 온 상태로 됨으로써, 상호 역상의 클럭 DCK2, DCK1을 교대로 추출한다.

샘플링 스위치군(23)은, 화소 어레이부(15)의 화소 열에 대응한 4개의 스위치(23-1∼23-4)로 이루어지며, 이들 스위치(23-1∼23-4)의 각 일단이 영상 신호 video를 입력하는 비디오 라인(25)에 접속되어 있다. 이 샘플링 스위치군(23)의 각 스위치(23-1∼23-4)에는, 클럭 추출 스위치군(22)의 각 스위치(22-1∼22-4)에 의해 추출된 클럭 DCK2, DCK1이 샘플링 펄스 Vh1∼Vh4로서 공급된다.

샘플링 스위치군(23)의 각 스위치(23-1∼23-4)는, 클럭 추출 스위치군(22)의 각 스위치(22-1∼22-4)로부터 샘플링 펄스 Vh1∼Vh4가 공급되면, 이들 샘플링 펄스 Vh1∼Vh4에 응답하여 순서대로 온 상태로 됨으로써, 비디오 라인(25)을 통해 입력되는 영상 신호 video를 순차적으로 샘플링하여, 화소 어레이부(15)의 신호 라인(12-1∼12-4)에 공급한다.

상기 구성의 본 실시 형태에 따른 수평 구동 회로(17)에서는, 시프트 레지스터(21)로부터 순차적으로 출력되는 시프트 펄스 Vs1∼Vs4를 샘플링 펄스 Vh1∼Vh4로서 이용하는 것이 아니라, 샘플링 펄스 Vh1∼Vh4에 동기하여, 한쌍의 클럭 DCK2, DCK1을 교대로 추출하고, 이들 클럭 DCK2, DCK1을 직접 샘플링 펄스 Vh1∼Vh4로서 이용하도록 하고 있다. 이에 의해, 샘플링 펄스 Vh1∼Vh4의 변동을 억제할 수 있다. 그 결과, 샘플링 펄스 Vh1∼Vh4의 변동에 기인하는 고스트를 제거할 수 있게 된다.

또한, 본 실시 형태에 따른 수평 구동 회로(17)에서는, 종래 기술의 경우와 같이, 시프트 레지스터(21)의 시프트 동작의 기준이 되는 수평 클럭 HCKX, HCK를 추출하여 샘플링 펄스 Vh1∼Vh4로서 이용하는 것이 아니라, 수평 클럭 HCKX, HCK에 대하여 동일한 주기로 또한 듀티비가 작은 클럭 DCK2, DCK1을 별도로 생성하고, 이들 클럭 DCK2, DCK1을 추출하여 샘플링 펄스 Vh1∼Vh4로서 이용하도록 하고 있기 때문에, 다음과 같은 작용 효과가 얻어진다.

즉, 클럭 DCK2, DCK1이 클럭 추출 스위치군(22)의 각 스위치(22-1∼22-4)에서 추출되어, 샘플링 스위치군(23)의 각 스위치(23-1∼23-4)에 공급되기까지의 전송 과정에서, 배선 저항이나 기생 용량 등에 기인하여 펄스에 지연이 발생하고, 추출된 클럭 DCK2, DCK1의 파형에 둔함이 발생하였다고 해도, 특히 도 9의 타이밍차트로부터 명백해지는 바와 같이, 추출된 클럭 DCK2, DCK1 각각이 전후의 펄스와의 사이에서 완전 논오버랩의 파형으로 된다.

그리고, 이 완전 논오버랩 파형의 클럭 DCK2, DCK1을 샘플링 펄스 Vh1∼Vh4로서 이용함으로써, 샘플링 스위치군(23)에서, 임의의 k단째에 주목하였을 때, k+1단째의 샘플링 스위치가 온하기 전에 반드시 k단째의 샘플링 스위치에 의한 영상 신호 video의 샘플링을 완료할 수 있다.

이에 의해, 샘플링 스위치군(23)의 각 스위치(23-1∼23-4)가 온 하는 순간에, 예를 들면 비디오 라인(25)에 충방전 노이즈가 실렸다고 해도, 도 8에 도시한 바와 같이, 다음 단의 스위칭에 의해 충방전 노이즈가 발생하기 이전에 반드시 자단(다음 단의 하나 전의 해당 단)의 샘플링이 행해지기 때문에, 충방전 노이즈를 샘플링하는 것을 방지할 수 있다. 그 결과, 수평 구동 시에, 샘플링 펄스 상호간에서의 완전 논오버랩 샘플링을 실현할 수 있기 때문에, 오버랩 샘플링에 기인하는 세로 줄무늬의 발생을 억제할 수 있다.

또한, 완전 논오버랩 샘플링을 실현할 수 있음으로써, 고스트가 발생하지 않는 고스트 마진을 종래보다 크게 취할 수도 있다. 이하에, 이 점에 대하여 상술한다. 도 10에, 예를 들면 S/H=0∼5의 샘플 홀드 포지션을 취하는 영상 신호 video와 완전 논오버랩의 샘플링 펄스 Vhk-1, Vhk, Vhk+1과의 위상 관계를 도시한다.

우선, S/H=1일 때에 대하여 생각한다. S/H=1일 때의 영상 신호 video와 샘플링 펄스 Vhk-1, Vhk, Vhk+1과의 위상 관계 및 신호 라인의 전위 변화를 도 11에 도시한다. S/H=1에서는, k-1단째의 샘플링 펄스 Vhk-1과 영상 신호 video의 흑 신호부(펄스부)와 오버랩하지 않는다. 따라서, 샘플링 펄스 Vhk에 의해 펄스 형상의 영상 신호 video를 샘플링하였을 때에, k단째의 신호 라인에만 흑 신호가 기입되기 때문에, 수평 스캔 바로 앞 방향에 고스트는 발생하지 않는다.

다음으로, S/H=5일 때에 대하여 생각한다. S/H=5일 때의 영상 신호 video와 샘플링 펄스 Vhk-1, Vhk, Vhk+1과의 위상 관계 및 신호 라인의 전위 변화를 도 12에 도시한다. S/H=5에서는, 영상 흑 신호는 k+1단째의 샘플링 펄스 Vhk+1과 오버랩하게 된다. k+1단째의 신호 라인에는, 샘플링 스위치가 온하였을 때에 흑 신호가 기입되며, 그 후에는 그레이 레벨까지 되돌아가고자 한다. 그러나, 오버랩량이 크기 때문에, 신호 라인의 전위는 그레이 레벨까지는 완전히 되돌아가지 못한다. 따라서, 수평 스캔 뒷쪽 방향에 고스트가 발생한다.

S/H=1∼4에서도 S/H=5일 때와 마찬가지로, k+1단째의 샘플링 펄스 Vhk+1과 영상 흑 신호부는 오버랩되어 있어, 샘플링 스위치가 온하였을 때에 신호 라인에 흑 신호가 기입된다. 그러나, S/H=5일 때에 비해 오버랩량이 작고, 기입되는 흑 레벨이 낮기 때문에, 신호 라인의 전위는 그레이 레벨까지 완전히 되돌아갈 수 있다. 따라서, 수평 스캔 뒷쪽 방향에 고스트는 발생하지 않는다.

여기서, 샘플링 펄스 Vhk-1, Vhk, Vhk+1이 서로 오버랩됨으로써, 오버랩 샘플링이 되는 종래 기술의 경우와 대비하면, 종래 기술에서는 고스트 마진이 S/H=2, 3, 4의 3개인 데 대하여, 완전 논오버랩 샘플링의 본 방식에서는 S/H=2, 3, 4에 S/H=0, 1의 2개가 가해져 합계 5개가 고스트 마진으로 되어, 고스트 마진을 올릴 수 있다.

또한, 상기 실시 형태에서는, 아날로그 영상 신호를 입력으로 하고, 이것을 샘플링하여 점순차에 의해 각 화소를 구동하는 아날로그 인터페이스 구동 회로를 탑재한 액정 표시 장치에 적용한 경우에 대해 설명하였지만, 디지털 영상 신호를 입력으로 하고, 이것을 래치한 후 아날로그 영상 신호로 변환하고, 이 아날로그 영상 신호를 샘플링하여 점순차에 의해 각 화소를 구동하는 디지털 인터페이스 구동 회로를 탑재한 액정 표시 장치에도, 마찬가지로 적용할 수 있다.

또한, 상기 실시 형태에서는, 각 화소의 표시 엘리먼트(전기 광학 소자)로서 액정 셀을 이용한 액티브 매트릭스형 액정 표시 장치에 적용한 경우를 예로 들어 설명하였지만, 액정 표시 장치에의 적용에 한정되는 것이 아니라, 각 화소의 표시 엘리먼트로서 일렉트로 루미네센스(EL : electroluminescence) 소자를 이용한 액티브 매트릭스형 EL 표시 장치 등, 수평 구동 회로에 클럭 드라이브 방식을 채용한 점순차 구동 방식의 액티브 매트릭스형 표시 장치 전반에 적용 가능하다.

점순차 구동 방식으로서는, 주지의 1H 반전 구동 방식이나 도트 반전 구동 방식 외에, 영상 신호를 기입한 후의 화소 배열에서, 화소의 극성이 인접하는 좌우의 화소에서 동일 극성으로 되며, 또한 상하의 화소에서 역 극성으로 되도록, 인접하는 화소 열간에서 홀수 행 떨어진 2행, 예를 들면 상하의 2행의 화소에 상호 역 극성의 영상 신호를 동시에 기입하는 소위 도트 라인 반전 구동 방식 등이 있다.

도 13은, 본 발명의 제2 양태에 따른 표시 장치의 실시 형태를 도시하는 모식적인 블록도이다. 도시한 바와 같이, 본 표시 장치는 행 형상의 게이트 라인(13), 열 형상의 신호 라인(12), 양 라인이 교차하는 부분에 행렬 형상으로 배치된 화소(11) 및 소정의 위상 관계에서 2계통으로 나눈 영상 신호 Video1, Video2를 별도로 공급하는 2개의 비디오 라인(25, 26)을 갖는 패널로 구성되어 있다. 또한, 본 실시 형태에서는 2계통의 영상 신호를 이용하고 있지만, 일반적으로는 소정의 위상 관계를 갖는 n계통의 영상 신호를 이용할 수 있다. 이 경우에는, n개의 비디오 라인을 설치하면 된다. 단, n은 2 이상의 정수이다. 본 표시 장치는, 상술한 패널 외에 수직 구동 회로(16), 수평 구동 회로(17) 및 클럭 생성 수단(89)을 포함하고 있다. 바람직하게는, 수직 구동 회로(16) 및 수평 구동 회로(17)는 패널에 내장되어 있다. 또한, 패널에는 샘플링 스위치군(23)도 형성되어 있다. 샘플링 스위치군(23)의 각 스위치는 각 신호 라인(12)에 대응하여 배치되어 있으며, 2개의 신호 라인을 단위로 하여 2개의 비디오 라인의 각각과의 사이에 접속되어 있다. 구체적으로는, 첫번째의 신호 라인에 대응한 스위치는 한쪽의 비디오 라인(25)에 접속되며, 두번째의 신호 라인에 대응한 스위치는 다른쪽의 비디오 라인(26)에 접속되어 있다. 이와 같이, 각 신호 라인(12)은 서로 달리하여 2개의 비디오 라인(25, 26)에 접속되어 있다. 일반적으로는, 샘플링 스위치군(23)은 n개의 신호 라인을 단위로 하여, n개의 비디오 라인의 각각과의 사이에 접속되게 된다.

수직 구동 회로(16)는 각 게이트 라인(13)에 접속하여, 순차적으로 행 단위로 화소(11)를 선택한다. 수평 구동 회로(17)는 소정 주기의 클럭 신호에 기초하여 동작하며, 샘플링 스위치군(23)의 각 스위치 중, 동일한 비디오 라인에 접속된 스위치에 대해서는 오버랩시키지 않고, 인접하는 스위치에 대해서는 오버랩시킨 샘플링 펄스 A, B, C, D, …를 순차적으로 발생하여 각 스위치를 순서대로 구동하고, 그에 의해 선택된 행의 화소(11)에 순차적으로 영상 신호 Video1, Video2를 기입한다.

본 발명의 특징 사항으로서, 클럭 생성 수단(89)은, 수평 구동 회로(17)의 동작 기준이 되는 제1 클럭 신호 HCK를 생성함과 함께, 이 제1 클럭 신호 HCK에 대하여 펄스 폭이 긴 제2 클럭 신호 DCK1, DCK2를 생성한다. 한편, 수평 구동 회로(17)는, 시프트 레지스터(21)와 추출 스위치군(22)으로 구성되어 있다. 또한, 시프트 레지스터(21)의 각 단을 S/R로 나타내고 있다. 시프트 레지스터(21)는, 제1 클럭 신호 HCK에 동기하여 수평 스타트 펄스 HST의 시프트 동작을 행하여, 각 시프트단 S/R로부터 시프트 펄스 A, B, C, D, …를 순차적으로 출력한다. 또한, 스타트 펄스 HST는 클럭 생성 수단(89)으로부터 공급된다. 추출 스위치군(22)의 각 스위치는, 시프트 레지스터(21)로부터 순차적으로 출력되는 시프트 펄스 A, B, C, D, …에 응답하여 제2 클럭 신호 DCK1, DCK2를 추출하고, 상술한 샘플링 펄스 A', B', C', D', …를 순차적으로 생성한다. 이와 같이 하여 수평 구동 회로(17)는, 샘플링 스위치군(23)의 각 스위치 중, 동일한 비디오 라인에 접속된 스위치에 대해서는 오버랩시키지 않고, 인접하는 스위치에 대해서는 오버랩시킨 샘플링 펄스를 순차적으로 발생하여 각 스위치를 순서대로 구동하고 있다. 예를 들면, 샘플링 펄스 A'와 B'는 오버랩하는 한편, A'와 C'는 완전 논오버랩으로 되어 있다.

도 14를 참조하여, 도 13에 도시한 표시 장치의 동작을 설명한다. 수평 구동 회로(17)는 제1 클럭 신호 HCK(이하, HCK 펄스라고 하는 경우가 있음)에 따라 동작하여, 스타트 펄스 HST를 순차적으로 전송함으로써, 시프트 펄스 A, B, C, D를 생성하고 있다. 클럭 생성 수단(89)은 HCK 펄스 외에, 제2 클럭 신호 DCK1, DCK2(이하, DCK 펄스라고 하는 경우가 있음)를 수평 구동 회로(17)에 공급하고 있다. 도 14의 타이밍차트로부터 명백해진 바와 같이, DCK 펄스는 HCK 펄스와 동일한 주기를 갖지만, 펄스 폭이 크게 되어 있다. 또한, DCK1과 DCK2는 상호 위상이 180° 어긋나 있다.

도 13에 도시한 수평 구동 회로(17)는 각 시프트 펄스 A, B, C, D, …로 추출 스위치군(22)을 개폐 구동하여, DCK 펄스를 추출하고 있다. 이에 의해, 샘플링 펄스 A', B', C', D', …를 생성하고 있다. 구체적으로는, DCK1의 펄스를 시프트 펄스 A로 추출함으로써, 샘플링 펄스 A'를 생성하고 있다. 마찬가지로, DCK2의 펄스를 시프트 펄스 B로 추출함으로써, 샘플링 펄스 B'를 얻고 있다. 이하 마찬가지로, DCK 펄스를 시프트 펄스로 추출함으로써, 샘플링 펄스 C', D', …를 얻고 있다. 이와 같은 클럭 드라이브 방식을 도입함으로써, 인접하는 샘플링 펄스끼리는 오버랩을 유지하면서, 동일한 비디오 라인에 접속한 1개 건넌 신호 라인간에서는, 완전 논오버랩으로 되도록 하고 있다. 예를 들면, 샘플링 펄스 A'와 B'는 오버랩하고, A'와 C'는 완전하게 논오버랩으로 되어 있다.

완전 논오버랩으로 함으로써, 점순차 구동 방식의 액티브 매트릭스형 표시 장치로 특유한 세로 줄무늬나 고스트 등에 대처할 수 있다. 예를 들면, 도 14의 예에서는, 점선 화살표로 나타낸 바와 같이, 샘플링 펄스 A'가 하강한 단계에서, 대응하는 신호 라인에 영상 신호 Video1이 정확하게 샘플링되어 있다. 그 후, 실선 화살표로 나타낸 바와 같이 샘플링 펄스 C'가 상승하면, 신호 라인의 충방전이 발생하기 때문에, 영상 신호 Video1의 전위가 하방으로 변동하여, 노이즈가 실리게 된다. 그러나, 이 노이즈가 발생한 시점에서는, 이미 샘플링 펄스 A'가 하강하고 있기 때문에, 영향을 주지 않는다.

이상과 같이, 본 발명에서는 분할 샘플 홀드 구동에, DCK 펄스를 이용한 클럭 드라이브 방식을 도입하고 있다. 분할 샘플 홀드 구동에 대응하기 위해, 클럭 드라이브에 의해 추출되는 펄스로서, HCK 펄스에 대하여 펄스 폭이 긴 듀티비가 서로 다른 DCK 펄스를 이용하고 있다. 시프트 레지스터의 각 단으로부터 출력된 시프트 펄스에 의해 이 DCK 펄스를 추출함으로써, 인접하는 샘플링 펄스끼리는 오버랩을 유지하면서, 동일한 비디오 라인에 대응한 샘플링 펄스끼리는 논오버랩으로 하고 있다. 이와 같이 하여, 도트 라인 반전 구동에서의 체크 패턴이나 도트 라인 반전 구동에서의 1도트 횡선 패턴 등의 특정 패턴에서의 세로 줄무늬를 제거할 수 있을 뿐만 아니라, 점순차 액티브 매트릭스 표시 장치 특유의 세로 줄무늬나 고스트도 동시에 해소하는 것이 가능하다.

도 15는 본 발명에 따른 표시 장치의 구체적인 구성예를 도시하는 모식적인 블록도이다. 도시한 바와 같이, 본 표시 장치는 화소 어레이부(15), 수직 구동 회로(16) 및 수평 구동 회로(17) 등을 집적적으로 형성한 패널(33)로 구성되어 있다. 화소 어레이부(15)는, 행 형상의 게이트 라인(13), 열 형상의 신호 라인(12) 및 양자가 교차하는 부분에 행렬 형상으로 배치된 화소(11)로 구성되어 있다. 수직 구동 회로(16)는 좌우로 분리되어 배치되어 있으며, 게이트 라인(13)의 양단에 접속하여, 순차적으로 화소(11)의 행을 선택한다. 수평 구동 회로(17)는 신호 라인(12)에 접속함과 함께, 소정 주기의 HCK 펄스에 기초하여 동작하고, 선택된 행의 화소(11)에 순차적으로 영상 신호를 기입한다. 본 표시 장치는 클럭 생성 수단을 구비하고 있으며, 수평 구동 회로(17)의 동작 기준이 되는 HCK 펄스를 생성함과 함께, 이 HCK 펄스에 대하여 주기가 동일하고 또한 펄스 폭이 큰 DCK 펄스를 생성한다. 또한, HCK 펄스는, 클럭 신호 HCK와 그 반전 신호 HCKX를 포함하고 있다. 또한, DCK 펄스는, 클럭 신호 DCK1, DCK1X, DCK2, DCK2X를 포함하고 있다. DCK1X는 DCK1의 반전 신호이고, DCK2X는 DCK2의 반전 신호이다. DCK1과 DCK2는 상호 위상이 180° 어긋나 있다. 또한, 도시를 간략하게 하기 위해, 패널(33)로부터는 비디오 라인이나 샘플링 스위칭군이 생략되어 있다. 또한, 각 신호 라인(12)에는 프리차지 회로(20)가 접속되어 있고, 수평 구동 회로(17)측으로부터 영상 신호를 샘플링하기 전에, 사전에 각 신호 라인(12)에 소정 레벨의 전위를 인가하여, 표시 품위의 개선을 도모하고 있다.

본 실시예의 특징 사항으로서, 클럭 생성 수단은 외부 클럭 생성 회로(18)와 내부 클럭 생성 회로(19)로 나누어져 있다. 외부 클럭 생성 회로(18)는 패널(33)의 외부에 있는 구동용의 시스템 보드(도시 생략)에 탑재되어 있고, 제1 클럭 신호 HCK, HCKX를 외부로부터 내부의 수평 구동 회로(17)에 공급한다. 한편, 내부 클럭 생성 회로(19)는 패널(33)의 내부에 수직 구동 회로(16)나 수평 구동 회로(17)와 함께 형성되어 있으며, 제2 클럭 신호 DCK1, DCK1X, DCK2, DCK2X를 내부에서 생성하여 수평 구동 회로(17)에 공급하고 있다. 내부 클럭 생성 회로(19)는, 외부 클럭 생성 회로(18)로부터 공급된 HCK 펄스를 처리하여, DCK 펄스를 생성하고 있다. 이와 같이, DCK 펄스를 패널 내부에서 작성함으로써, 패널(33)에 형성하는 입력 패드 수의 증가를 방지할 수 있다. 만약, HCK 펄스와 DCK 펄스를 모두 외부로부터 공급하면, 6개의 입력 패드가 필요하다. DCK 펄스를 패널 내부에서 작성함으로써, 입력 패드를 4개 삭감할 수 있다.

도 16은 도 15에 도시한 내부 클럭 생성 회로(19)의 구체적인 구성예를 도시하는 블록도이다. 제1 계통(1)에 주목하면, 외부 클럭 생성 회로로부터 공급된 제1 클럭 신호 HCK는 2개로 나누어진다. 한쪽은 그대로 NOR 회로(55a)의 한쪽의 입력 단자에 공급된다. 다른쪽은, 직렬 접속된 4개의 인버터(51a∼54a)로 이루어지는 지연 회로에 공급된다. 이 지연 회로의 출력이 NOR 회로(55a)의 다른쪽의 입력 단자에 공급된다. 이와 같이 하여 지연 처리가 실시되어 있지 않은 HCK와 지연 처리가 실시된 HCK'가, NOR 회로(55a)에서 NOR 합성된다. NOR 회로(55a)로부터 출력된 신호는 인버터(56)에 의해 반전된 후 버퍼(57)를 통해, 클럭 신호 DCK1로서 출력된다. 또한, NOR 회로(55a)의 출력 단자로부터 출력된 신호는 분기하여 버퍼(58)를 통해, DCK1X로서 출력되어, 수평 구동 회로측으로 보내어진다. 일반적으로, 펄스 신호는 인버터를 통과할 때마다 지연되는 것이 알려져 있다. 그 때문에, 본 예에서는 복수의 인버터를 통과한 클럭 신호 HCK'는 인버터를 통과하지 않은 클럭 신호 HCK에 비해, 수십nsec 지연된다. 이들 2개의 클럭 신호 HCK, HCK'를 NOR 합성함으로써, HCK보다 펄스 폭이 긴 목적의 클럭 신호 DCK1, DCK1X를 작성할 수 있다. DCK2, DCK2X도 마찬가지로 하여, 계통(2)에서 생성된다.

도 17은 도 16에 도시한 내부 클럭 생성 회로의 동작 설명에 참조되는 파형도이다. (1)은 도 16에 도시한 제1 계통(1)의 동작을 나타내고 있고, (2)는 동일하게 도 16에 도시한 제2 계통(2)의 동작을 나타내고 있다. (1)에 주목하면, HCK'는 HCK에 비해 소정 시간만큼 지연되어 있다. 이 지연량은, 직렬 접속된 인버터의 단수에 의해 최적으로 설정 가능하다. 지연 처리에 의해 상호 위상이 어긋난 HCK, HCK'를 NOR 처리함으로써 펄스 폭이 넓어진 DCK1X가 얻어진다. 이 DCK1X를 출력 인버터에서 반전 처리하면 DCK1이 얻어진다. 마찬가지로 (2)에 도시한 바와 같이, 지연 처리가 실시되어 있지 않은 HCKX와 지연 처리가 실시된 HCKX'를 상호 논리 처리함으로써, DCK2가 얻어진다. 이 DCK2를 반전 처리하면 DCK2X가 얻어진다.

도 18은 예를 들면 액정 셀을 화소의 표시 엘리먼트(전기 광학 소자)로서 이용한 본 발명의 일 실시 형태에 따른 점순차 구동 방식의 액티브 매트릭스형 액정 표시 장치의 구성예를 도시하는 회로도이다. 여기서는, 도면의 간략화를 위해, 4행 4열의 화소 배열인 경우를 예로 들어 나타내고 있다. 또한, 액티브 매트릭스형 액정 표시 장치에서는, 통상, 각 화소의 스위칭 소자로서 박막 트랜지스터(TFT; thin film transistor)가 이용되고 있다.

도 18에서, 행렬 형상으로 배치된 4행 4열분의 화소(11)의 각각은, 화소 트랜지스터인 박막 트랜지스터 TFT와, 이 박막 트랜지스터 TFT의 드레인 전극에 화소 전극이 접속된 액정 셀 LC과, 박막 트랜지스터 TFT의 드레인 전극에 한쪽의 전극이 접속된 축적 용량 Cs로 구성되어 있다. 이들 화소(11)의 각각에 대하여, 신호 라인(12-1∼12-4)이 각 열마다 그 화소 배열 방향을 따라 배선되며, 게이트 라인(13-1∼13-4)이 각 행마다 그 화소 배열 방향을 따라 배선되어 있다.

화소(11)의 각각에서, 박막 트랜지스터 TFT의 소스 전극(또는, 드레인 전극)은, 대응하는 신호 라인(12-1∼12-4)에 각각 접속되어 있다. 박막 트랜지스터 TFT의 게이트 전극은, 게이트 라인(13-1∼13-4)에 각각 접속되어 있다. 액정 셀 LC의 대향 전극 및 축적 용량 Cs의 다른쪽의 전극은, 각 화소간에서 공통으로 Cs 라인(14)에 접속되어 있다. 이 Cs 라인(14)에는, 소정의 직류 전압이 공통 전압 Vcom으로서 공급된다.

이상에 의해, 화소(11)가 행렬 형상으로 배치되며, 이들 화소(11)에 대하여 신호 라인(12-1∼12-4)이 각 열마다 배선되며 또한 게이트 라인(13-1∼13-4)이 각 행마다 배선되어 이루어지는 화소 어레이부(15)가 구성되어 있다. 이 화소 어레이부(15)에서, 게이트 라인(13-1∼13-4)의 각 일단은, 화소 어레이부(15)의 예를 들면 좌측에 배치된 수직 구동 회로(16)의 각 단의 출력 단자에 접속되어 있다.

수직 구동 회로(16)는, 1필드 기간마다 수직 방향(행 방향)으로 주사하여 게이트 라인(13-1∼13-4)에 접속된 각 화소(11)를 행 단위로 순차적으로 선택하는 처리를 행한다. 즉, 수직 구동 회로(16)로부터 게이트 라인(13-1)에 대하여 주사 펄스 Vg1이 공급되었을 때에는 1행째의 각 열의 화소가 선택되며, 게이트 라인(13-2)에 대하여 주사 펄스 Vg2가 공급되었을 때에는 2행째의 각 열의 화소가 선택된다. 이하 마찬가지로 하여, 게이트 라인(13-3, 13-4)에 대하여 주사 펄스 Vg3, Vg4가 순서대로 공급된다.

화소 어레이부(15)의 예를 들면 상측에는, 수평 구동 회로(17)가 배치되어 있다. 또한, 수직 구동 회로(16)나 수평 구동 회로(17)에 대하여 각종 클럭 신호를 공급하는 외부 클럭 생성 회로(타이밍 제너레이터)(18)가 설치되어 있다. 이 외부 클럭 생성 회로(18)에서는, 수직 주사의 개시를 명령하는 수직 스타트 펄스 VST, 수직 주사의 기준이 되는 상호 역상의 수직 클럭 VCK, VCKX, 수평 주사의 개시를 명령하는 수직 스타트 펄스 HST, 수평 주사의 기준이 되는 상호 역상의 수평 클럭 HCK, HCKX가 생성된다.

외부 클럭 생성 회로(18)와는 별도로, 내부 클럭 생성 회로(19)가 설치되어 있다. 이 내부 클럭 생성 회로(19)에서는, 수평 클럭 HCK, HCKX에 대하여 주기가 동일하며 또한 펄스 폭이 긴 한쌍의 클럭 DCK1, DCK2가 생성된다.

수평 구동 회로(17)는, 2개의 비디오 라인(25, 26)으로부터 입력되는 영상 신호 Video1, Video2를 1H(H는 수평 주사 기간)마다 순차적으로 샘플링하고, 수직 구동 회로(16)에 의해 행 단위로 선택되는 각 화소(11)에 대하여 기입하는 처리를 행하기 위한 것으로, 본 예에서는 클럭 드라이브 방식을 채용하며, 시프트 레지스터(21), 클럭 추출 스위치군(22) 및 샘플링 스위치군(23)을 갖는 구성으로 되어 있다.

시프트 레지스터(21)는, 화소 어레이부(15)의 화소 열(본 예에서는 4열)에 대응한 4단의 시프트단(S/R)(21-1∼21-4)으로 이루어지며, 수평 스타트 펄스 HST가 공급되면, 상호 역상의 수평 클럭 HCK, HCKX에 동기하여 시프트 동작을 행한다. 이에 의해, 시프트 레지스터(21)의 각 시프트단(21-l∼21-4)으로부터는, 수평 클럭 HCK, HCKX의 주기와 동일한 펄스 폭을 갖는 시프트 펄스 A∼D가 순차적으로 출력된다.

클럭 추출 스위치군(22)은, 화소 어레이부(15)의 화소 열에 대응한 4개의 스위치(22-1∼22-4)로 이루어지며, 이들 스위치(22-1∼22-4)의 각 일단이, 내부 클럭 생성 회로(19)로부터 클럭 DCK2, DCK1을 전송하는 클럭 라인(24-1, 24-2)에 교대로 접속되어 있다. 즉, 스위치(22-1, 22-3)의 각 일단이 클럭 라인(24-1)에, 스위치(22-2, 22-4)의 각 일단이 클럭 라인(24-2)에 각각 접속되어 있다.

클럭 추출 스위치군(22)의 각 스위치(22-1∼22-4)에는, 시프트 레지스터(21)의 각 시프트단(21-1∼21-4)으로부터 순차적으로 출력되는 시프트 펄스 A∼D가 공급된다. 클럭 추출 스위치군(22)의 각 스위치(22-1∼22-4)는, 시프트 레지스터(21)의 각 시프트단(21-1∼21-4)으로부터 시프트 펄스 A∼D가 공급되면, 이들 시프트 펄스 A∼D에 응답하여 순서대로 온 상태로 됨으로써, 상호 역상의 클럭 DCK2, DCK1을 교대로 추출한다.

샘플링 스위치군(23)은, 화소 어레이부(15)의 화소 열에 대응한 4개의 스위치(23-1∼23-4)로 이루어지며, 이들 스위치(23-1∼23-4)의 각 일단이 영상 신호 Video1을 입력하는 비디오 라인(25) 및 Video2를 입력하는 비디오 라인(26)에 교대로 접속되어 있다. 이 샘플링 스위치군(23)의 각 스위치(23-1∼23-4)에는, 클럭 추출 스위치군(22)의 각 스위치(22-1∼22-4)에 의해 추출된 클럭 DCK2, DCK1이 샘플링 펄스 A'∼D'로서 공급된다.

샘플링 스위치군(23)의 각 스위치(23-1∼23-4)는, 클럭 추출 스위치군(22)의 각 스위치(22-1∼22-4)로부터 샘플링 펄스 A'∼D'가 공급되면, 이들 샘플링 펄스 A'∼D'에 응답하여 순서대로 온 상태로 됨으로써, 비디오 라인(25, 26)을 통해 입력되는 영상 신호 Video1, 2를 순차적으로 교대로 샘플링하여, 화소 어레이부(15)의 신호 라인(12-1∼12-4)에 공급한다.

상기 구성의 본 실시 형태에 따른 수평 구동 회로(17)에서는, 시프트 레지스터(21)로부터 순차적으로 출력되는 시프트 펄스 A∼D를 그대로 샘플링 펄스 A'∼D'로서 이용하는 것이 아니라, 시프트 펄스 A∼D에 동기하여, 한쌍의 클럭 DCK2, DCK1을 교대로 추출하고, 이들 클럭 DCK2, DCK1을 샘플링 펄스 A'∼D'로서 이용하도록 하고 있다. 이에 의해, 샘플링 펄스 A'∼D'의 변동을 억제할 수 있다. 그 결과, 샘플링 펄스 A'∼D'의 변동에 기인하는 고스트를 제거할 수 있게 된다.

이상 설명한 바와 같이, 본 발명의 제1 양태에 따르면, 점순차 구동 방식의 액티브 매트릭스형 표시 장치에서, 클럭 드라이브 방식에 의해 수평 구동을 행할 때에, 수평 주사의 기준이 되는 제1 클럭 신호에 대하여 주기가 동일하고 또한 듀티비가 작은 제2 클럭 신호를 이용하고, 이 제2 클럭 신호를 추출하여 샘플링 펄스로서 영상 신호의 샘플링을 행하도록 함으로써, 완전 논오버랩 샘플링을 실현할 수 있기 때문에, 오버랩 샘플링에 기인하는 세로 줄무늬의 발생을 억제할 수 있음과 함께, 고스트 마진을 올릴 수 있다. 특히 본 발명에 따르면, 외부로부터 공급되는 제2 클럭 신호를 처리하여 제1 클럭 신호를 내부적으로 작성하고 있다. 이에 의해, 패널에 형성해야 할 단자의 수 및 배선 개수의 증가를 억제할 수 있다. 또한, 외부로부터 제2 클럭 신호를 공급하기 때문에, 그 펄스 폭을 자유자재로 최적 조정하는 것이 가능하다. 이에 의해, 세로 줄무늬 등의 품질 열화나 고스트 마진에 대한 최적의 DCK 펄스 폭을 얻을 수 있다.

또한 본 발명의 제2 양태에 따르면, 수평 구동 회로의 동작 기준이 되는 HCK 펄스에 대하여 펄스 폭이 길고 또한 듀티비가 서로 다른 DCK 펄스를 이용하여 클럭 드라이브를 행하고 있다. 이에 의해, 분할 샘플 홀드 구동에 대응한 완전 논오버랩 샘플링을 달성하여, 세로 줄무늬나 고스트의 발생을 억제하고 있다. 동시에, 분할 샘플 홀드 구동으로 인접하는 신호 라인에 할당된 샘플링 펄스를 오버랩함으로써, 라인 반전 구동 시에 있어서의 도트 체크 패턴이나 도트 라인 반전 구동 시에 있어서의 1도트 횡선 패턴과 같은 특정 패턴 표시 시에 있어서의 세로 줄무늬의 제거도 가능하다. 또한, 외부로부터 공급되는 HCK 펄스에 기초하여, 패널 내부에서 DCK 펄스를 합성함으로써, 입력 패드 수나 입력 배선 수의 증가를 방지할 수 있다.

Claims (10)

1. 행 형상의 게이트 라인, 열 형상의 신호 라인 및 양자가 교차하는 부분에 행렬 형상으로 배치된 화소를 갖는 패널과,

   상기 게이트 라인에 접속하여 순차적으로 화소의 행을 선택하는 수직 구동 회로와,

   상기 신호 라인에 접속함과 함께 소정 주기의 클럭 신호에 기초하여 동작하며, 선택된 행의 화소에 순차적으로 영상 신호를 기입하는 수평 구동 회로와,

   상기 수평 구동 회로의 동작 기준이 되는 제1 클럭 신호와, 이 제1 클럭 신호에 대하여 주기가 동일하고 또한 듀티비가 작은 제2 클럭 신호를 생성하는 클럭 생성 수단으로 이루어지며,

   상기 수평 구동 회로는, 상기 제1 클럭 신호에 동기하여 시프트 동작을 행하여 각 시프트단으로부터 시프트 펄스를 순차적으로 출력하는 시프트 레지스터와, 상기 시프트 레지스터로부터 순차적으로 출력되는 상기 시프트 펄스에 응답하여 상기 제2 클럭 신호를 추출하는 제1 스위치군과, 입력되는 영상 신호를 상기 제1 스위치군의 각 스위치에 의해 추출된 상기 제2 클럭 신호에 응답하여 순차적으로 샘플링하여 각 신호 라인에 공급하는 제2 스위치군을 갖고,

   상기 클럭 생성 수단은, 패널의 외부에 배치되며 상기 제2 클럭 신호를 외부로부터 공급하는 외부 클럭 생성 회로와, 패널의 내부에 형성되며 상기 제2 클럭 신호에 기초하여 상기 제1 클럭 신호를 상기 수평 구동 회로에 공급하는 내부 클럭 생성 회로로 나누어져 있는 것을 특징으로 하는 표시 장치.
2. 제1항에 있어서,

   상기 내부 클럭 생성 회로는, 상기 외부 클럭 생성 회로로부터 공급된 제2 클럭 신호를 처리하여 상기 제1 클럭 신호를 생성하기 위해 D형 플립플롭을 포함하는 것을 특징으로 하는 표시 장치.
3. 제2항에 있어서,

   상기 D형 플립플롭은 복수의 NAND 소자로 구성되어 있는 것을 특징으로 하는 표시 장치.
4. 제1항에 있어서,

   상기 외부 클럭 생성 회로는, 상기 제2 클럭 신호의 듀티비를 가변 조정 가능한 것을 특징으로 하는 표시 장치.
5. 행 형상의 게이트 라인, 열 형상의 신호 라인, 양 라인이 교차하는 부분에 행렬 형상으로 배치된 화소 및 소정의 위상 관계에서 n계통(n은 2 이상의 정수)으로 나눈 영상 신호를 공급하는 n개의 영상 라인을 갖는 패널과,

   상기 게이트 라인에 접속하여 순차적으로 화소의 행을 선택하는 수직 구동 회로와,

   각 신호 라인에 대응하여 배치되어 있고, n개의 신호 라인을 단위로 하여 상기 n개의 영상 라인의 각각과의 사이에 접속된 샘플링 스위치군과, 소정 주기의 클럭 신호에 기초하여 동작하며, 상기 샘플링 스위치군의 각 스위치 중, 동일한 영상 라인에 접속된 스위치에 대해서는 오버랩시키지 않고, 인접하는 스위치에 대해서는 오버랩시킨 샘플링 펄스를 순차적으로 발생하여 각 스위치를 순서대로 구동하고, 그에 의해 선택된 행의 화소에 순차적으로 영상 신호를 기입하는 수평 구동 회로와,

   상기 수평 구동 회로의 동작 기준이 되는 제1 클럭 신호를 생성함과 함께, 이 제1 클럭 신호에 대하여 펄스 폭이 긴 제2 클럭 신호를 생성하는 클럭 생성 수단으로 이루어지고,

   상기 수평 구동 회로는, 상기 제1 클럭 신호에 동기하여 시프트 동작을 행하여 각 시프트단으로부터 시프트 펄스를 순차적으로 출력하는 시프트 레지스터와, 상기 시프트 레지스터로부터 순차적으로 출력되는 상기 시프트 펄스에 응답하여 상기 제2 클럭 신호를 추출하여 상기 샘플링 펄스를 순차적으로 생성하는 추출 스위치군을 갖는 것을 특징으로 하는 표시 장치.
6. 제5항에 있어서,

   상기 클럭 생성 수단은, 패널의 외부에 배치되며 상기 제1 클럭 신호를 외부적으로 상기 수평 구동 회로에 공급하는 외부 클럭 생성 회로와, 패널의 내부에 형성되며 상기 제2 클럭 신호를 내부적으로 상기 수평 구동 회로에 공급하는 내부 클럭 생성 회로로 나누어져 있는 것을 특징으로 하는 표시 장치.
7. 제6항에 있어서,

   상기 내부 클럭 생성 회로는, 상기 외부 클럭 생성 회로로부터 공급된 제1 클럭 신호를 처리하여 상기 제2 클럭 신호를 생성하는 것을 특징으로 하는 표시 장치.
8. 제7항에 있어서,

   상기 내부 클럭 생성 회로는, 제1 클럭 신호를 지연 처리하는 지연 회로를 포함하고 있고, 지연 처리가 실시되기 전의 제1 클럭 신호와 지연 처리된 후의 제1 클럭 신호에 의해 상기 제2 클럭 신호를 생성하는 것을 특징으로 하는 표시 장치.
9. 제8항에 있어서,

   상기 지연 회로는, 직렬 접속된 짝수개의 인버터로 이루어지는 것을 특징으로 하는 표시 장치.
10. 제9항에 있어서,

    상기 내부 클럭 생성 회로는, 지연 처리가 실시되기 전의 제1 클럭 신호와 지연 처리된 후의 제1 클럭 신호를 상호 NOR 합성하여 상기 제2 클럭 신호를 생성하는 NOR 회로를 갖는 것을 특징으로 하는 표시 장치.