KR100954012B1

KR100954012B1 - 표시 장치

Info

Publication number: KR100954012B1
Application number: KR1020030032206A
Authority: KR
Inventors: 야마시따준이찌; 우찌노가쯔히데
Original assignee: 소니 주식회사
Priority date: 2002-05-21
Filing date: 2003-05-21
Publication date: 2010-04-20
Also published as: JP3755484B2; TWI238276B; JP2003337320A; TW200405072A; CN1460883A; US7148872B2; KR20030091721A; CN1215366C; US20040012555A1

Abstract

본 발명은 화소 어레이부와, 수직 구동 회로와, 수평 구동 회로를 포함하는 표시 장치를 제공한다.

수평 구동 회로는, 클럭 신호에 동기하여 시프트 동작을 행하며, 각 시프트단으로부터 시프트 펄스를 순차 출력하는 시프트 레지스터(21)와, 이 시프트 펄스를 정형하여 상호 시간적으로 거리를 둔 논오버랩의 샘플링 펄스 Vh1, Vh2를 순차 출력하는 정형용 스위치군(22)과, 입력되는 영상 신호 video를 샘플링 펄스에 응답하여 순차적으로 논오버랩으로 샘플링하여 각 신호 라인(12)에 공급하는 샘플링 스위치군(23)을 갖는다. 인접하는 신호 라인(12)의 사이에 개재하는 용량 C를 신호 라인측보다 낮은 임피던스의 배선(50)에 접속하여, 인접하는 신호 라인 사이의 용량 커플링을 감쇠시켜, 각 신호 라인에 샘플링된 영상 신호의 전위 변동을 억제한다.

표시 장치, 스위칭 소자, 논오버랩 샘플링, 수평 구동 회로

Description

표시 장치{DISPLAY APPARATUS}

도 1a 및 도 1b는 본 발명에 따른 표시 장치의 구성 및 동작을 도시하는 모식도.

도 2는 도 1a 및 도 1b에 도시한 표시 장치의 패널 구조를 도시하는 평면도.

도 3은 도 1a 및 도 1b, 및 도 2에 도시한 표시 장치에 표시되는 화상 패턴의 일례를 도시하는 모식도.

도 4는 도 1a 및 도 1b, 및 도 2에 도시한 표시 장치에 표시되는 화상패턴의 일례를 도시하는 모식도.

도 5는 도 1a 및 도 1b, 및 도 2에 도시한 수평 구동 회로의 구체적인 구성을 나타내는 회로도.

도 6은 도 5에 도시한 수평 구동 회로의 동작 설명에 제공하는 파형도.

도 7은 도 5에 도시한 수평 구동 회로의 동작 설명에 제공하는 파형도.

도 8은 종래의 표시 장치의 일례를 도시하는 회로도.

도 9는 도 8에 도시한 표시 장치의 동작 설명에 제공하는 파형도.

도 10은 도 8에 도시한 표시 장치의 동작 설명에 제공하는 파형도.

도 11은 종래의 복수 화소 동시 구동 방식을 도시하는 모식도.

도 12a 및 도 12b는 종래의 표시 장치의 일례를 도시하는 모식도.

도 13은 종래의 표시 장치의 문제점을 도시하는 모식도.

<도면의 주요 부분에 대한 부호의 설명>

11 : 화소

12 : 화소 어레이부

16 : 시프트 레지스터

22 : 스위치군

13 : 게이트 라인

15 : 수직 구동 회로

17 : 수평 구동 회로

21 : 정형용 스위치군

23 : 샘플링 스위치군

50 : 배선

60 : 도체막

본 발명은 표시 장치에 관한 것으로, 특히 수평 구동 회로에 소위 논오버랩 샘플링 방식을 채용한 도트-순차(dot-sequential) 구동의 액티브 매트릭스형 표시 장치에 관한 것이다.

표시 장치, 예를 들면 액정 셀을 화소의 표시 엘리먼트(전기 광학 소자)에 이용한 액티브 매트릭스형 액정 표시 장치에서, 도트 순차 구동 방식의 수평 구동 회로로서, 예를 들면 클럭 드라이브 방식을 채용한 구성의 것이 알려져 있다. 이 클럭 드라이브 방식의 수평 구동 회로의 종래예를 도 8에 도시한다. 도 8에 있어서, 수평 구동 회로(100)는 시프트 레지스터(101), 클럭 추출 스위치군(102) 및 샘플링 스위치군(103)을 갖는 구성으로 되어 있다.

시프트 레지스터(1O1)는 n단의 시프트단(전송단)을 포함하며, 수평 스타트 펄스 HST가 주어지면, 상호 역상의 수평 클럭 HCK, HCKX에 동기하여 시프트 동작을 행한다. 이에 의해, 시프트 레지스터(101)의 각 시프트단으로부터는, 도 9의 타이밍차트에 도시한 바와 같이, 수평 클럭 HCK, HCKX의 주기와 동일한 펄스 폭을 갖는 시프트 펄스 Vs1∼Vsn이 순차 출력된다. 이들 시프트 펄스 Vs1∼Vsn은, 클럭 추출 스위치군(102)의 각 스위치(102-1∼102-n)에 주어진다.

클럭 추출 스위치군(102)의 스위치(102-1∼102-n)는 각 일단이 수평 클럭 HCKX, HCK를 입력하는 클럭 라인(104-1,104-2)에 교대로 접속되어 있고, 시프트 레지스터(101)의 각 시프트단으로부터 시프트 펄스 Vs1∼Vsn이 주어지는 것에 의해, 순차 온 상태가 되어 수평 클럭 HCKX, HCK를 순차적으로 추출한다. 이들 추출된 각 펄스는 샘플링 펄스 Vh1∼Vhn으로서 샘플링 스위치군(103)의 각 스위치(103-1∼103-n)에 주어진다.

샘플링 스위치군(103)의 스위치(103-1∼103-n)는 영상 신호 "video"를 전송하는 비디오 라인(105)에 각 일단이 접속되어 있고, 클럭 추출 스위치군(102)의 스위치(102-1∼102-n)에 의해 추출되어 순차 주어지는 샘플링 펄스 Vh1∼Vhn에 응답 하여 순차적으로 온 상태가 되는 것에 의해서 영상 신호 "video"를 샘플링하여, 화소 어레이부(도시하지 않음)의 신호 라인(106-1∼106-n)에 공급한다.

상술한 종래예에 따른 클럭 드라이브 방식의 수평 구동 회로(100)에서는, 수평 클럭 HCKX, HCK가 클럭 추출 스위치군(102)의 각 스위치(102-1∼102-n)에서 추출되고, 샘플링 스위치군(103)의 각 스위치(103-1∼103-n)에 대하여 샘플링 펄스 Vh1∼Vhn으로서 제공되기까지의 전송 과정에서, 배선 저항이나 기생 용량 등에 기인하여 샘플링 펄스에 지연이 생긴다.

이 전송 과정에서의 펄스의 지연에 의해서, 샘플링 펄스 Vh1∼Vhn의 파형에 라운딩이 생긴다. 그 결과, 예를 들어 2단째의 샘플링 펄스 Vh2에 주목하면, 특히 도 10의 타이밍차트로부터 분명한 바와 같이, 2단째의 샘플링 펄스 Vh2와 그 전후의 1단째, 3단째의 샘플링 펄스 Vhl, Vh3 사이에 파형의 오버랩이 생긴다.

일반적으로, 샘플링 스위치군(103)의 각 스위치(103-1∼103-n)가 온되는 순간에, 비디오 라인(105)에는 신호 라인(106-1∼106-n)과의 전위의 관계로부터, 도 10에 도시한 바와 같이 충방전 노이즈가 겹쳐 놓여(superimposed)진다.

이러한 상황하에서, 상술한 바와 같이, 샘플링 펄스 Vh2가 전후의 단 사이에서 오버랩하여 있으면, 샘플링 펄스 Vh2에 기초하는 2단째의 샘플링 타이밍에서는, 3단째의 샘플링 스위치(103-3)가 온됨으로써 생기는 충방전 노이즈를 샘플링한다. 또, 샘플링 스위치(103-1∼103-n)는, 샘플링 펄스 Vh1∼Vhn이 “L“ 레벨이 되는 타이밍에서 비디오 라인(105)의 전위를 샘플 홀드하게 된다.

이 때, 비디오 라인(105)에 겹쳐지는 충방전 노이즈에 변동이 생기고, 또한 샘플링 펄스 Vh1∼Vhn의 각각이 “L“ 레벨이 되는 타이밍에서도 변동이 생기기 때문에, 샘플링 스위치(103-1∼103-n)에 의한 샘플링 전위에도 변동이 생긴다. 그 결과, 이 샘플링 전위의 변동이 표시 화면상에 세로줄(vertical streak)로 되어 나타나, 화질 품위를 손상시킨다.

한편, 도트-순차 구동 방식의 액티브 매트릭스형 액정 표시 장치에서는, 고정밀화에 따라 특히 수평 방향의 화소 수가 증가하면, 1계통으로 입력되는 영상 신호 video를, 한정된 수평 유효 기간 내에서 전 화소에 대하여 순서대로 샘플링하기 위한 샘플링 시간을 충분히 확보하는 것이 어렵게 된다. 따라서, 샘플링 시간을 충분히 확보하기 위해서, 도 11에 도시한 바와 같이, 영상 신호를 m 계통(m은 2 이상의 정수)으로 병행하여 입력하는 한편, 수평 방향의 m 개의 화소를 단위로서 m개의 샘플링 스위치를 설치하여, 1개의 샘플링 펄스로 m 개의 샘플링 스위치를 동시에 구동함으로써 m 화소 단위로 순차 기입을 행하는 방식이 채용된다.

이와 같은 복수 화소 동시 구동 방식으로, 상술한 샘플링 펄스의 오버랩이 생기면, 고스트가 발생하기 쉽게 된다. 여기서, 고스트란 정규의 화상으로부터 어긋나 중복하여 생기는 바람직하지 않은 방해상을 말한다. 종래의 오버랩핑이 생길 가능성이 있는 구동 방식에 고스트 마진이 작다.

상술한 바와 같이, 도트-순차 방식 액티브 매트릭스형 표시 장치에 있어서는, 종래로부터 세로줄 결함(vertical streak defect)이나 고스트 마진 부족이 문제가 되었다. 이러한 세로줄을 제거하여, 고스트 마진을 증가시키기 위해, 논오버랩 샘플링 방식이 일본 특개평 2002-072987호에 개시되어 있다. 도 12a 및 도 12b는 논오버랩 샘플링 방식을 채용한 표시 장치의 일례를 도시하는 회로도 및 파형도이다. 도 12a에 도시한 바와 같이, 이 표시 장치는, 화소 어레이부와, 수직 구동 회로(16)와, 수평 구동 회로(17)로 구성되어 있다. 화소 어레이부는, 행 형태의 게이트 라인(13), 열 형태의 신호 라인(12) 및 양자가 교차하는 부분에 행렬 형상으로 배치된 화소(11)를 갖는다. 수직 구동 회로(16)는, 게이트 라인(13)에 접속되어 순차적으로 화소(11)의 행을 선택한다. 수평 구동 회로(17)는, 신호 라인(12)에 접속됨과 함께 미리 정해진 클럭 신호에 기초하여 동작하여, 선택된 행의 화소(11)에 순차적으로 영상 신호를 기입한다. 이 예에서는, 영상 신호가 video-a와 video-b의 2계통으로 분리되어 있고, 2-화소 동시 구동 방식으로 되어있다.

수평 구동 회로(17)는 시프트 레지스터(21)와, 정형용 스위치군(22)과, 샘플링 스위치군(23)으로 구성되어 있다. 시프트 레지스터(21)는, 외부로부터 입력되는 클럭 신호에 동기하여 시프트 동작을 행하여 각 시프트단으로부터 시프트 펄스를 순차 출력한다. 정형용 스위치군(22)은, 시프트 레지스터(21)로부터 순차 출력되는 시프트 펄스를 정형하여 상호 시간적으로 거리를 둔 논오버랩의 샘플링 펄스 Vhl, Vh2를 순차적으로 출력한다. 도시한 예에서는, N 단으로부터 샘플링 펄스 Vh1가 출력되고, 다음의 N+1단으로부터 샘플링 펄스 Vh2가 출력되어 있다. 샘플링 스위치군(23)은 입력되는 영상 신호 video-a, video-b를 샘플링 펄스 Vhl, Vh2에 응답하여 순차 논오버랩으로 샘플링하여, 각 신호 라인(12)에 공급한다. 도시한 예에서는, 샘플링 스위치(23-1)가 샘플링 펄스 Vh1에 응답하여 영상 신호 video-a, video-b를 샘플링하여, 2개의 신호 라인(1),(2)에 각각 공급하고 있다. 다음의 샘플링 스위치(23-2)는 샘플링 펄스 Vh2에 응답하여 동작하여, 영상 신호 video-a, video-b를 샘플링하여 각각 신호 라인(3),(4)에 공급하고 있다.

그러나, 이 논오버랩 샘플링 구동을 도입함으로써, 새로운 화질 불량이 발생하고 있어, 이 점을 도 12b를 참조하여 간단히 설명한다. 도시한 바와 같이, N 단으로부터 출력되는 샘플링 펄스 Vh1과 다음의 N+1단으로부터 출력되는 샘플링 펄스 Vh2는 상호 시간적으로 거리를 두고 있고, 논오버랩 샘플링이 가능하다. 샘플링 펄스 Vh1에 응답하여, 신호 라인(2)에 영상 신호 video-b가 샘플링되어 공급된다. 신호 라인(2)의 전위를 Vsigl-b로서 파형도에 나타내고 있다. 다음의 샘플링 펄스 Vh2에 응답하여 3번째의 신호 라인(3)에 영상 신호 video-a가 샘플링된다. 신호 라인(3)의 전위 변화를 Vsig2-a로서 나타내고 있다.

일반적으로 인접하는 신호 라인 사이에는 기생 용량이 존재하고 있는 것이 알려져 있다. 도 12a에서는, 신호 라인 사이의 기생 용량을 C로 나타내고 있다. 또한, 각 신호 라인의 용량은 Csig로 나타내고 있다. 논오버랩 샘플링에서는, 전단의 신호 라인(2)의 전위 Vsigl-b가 한번 홀드된 후, 차단의 신호 라인(3)에 입력 영상 신호 video-a가 기입된다. 이 때, 신호 라인 사이의 기생 용량 C를 개재하여 차단의 신호 라인(3)으로부터 전단의 신호 라인(2)에 용량 커플링이 도입되어, 세로줄이 발생한다. 여기서 용량 커플링에 의해 생기는 전단 신호 라인(2)의 전위 변화를 ΔV로 하고, 차단의 신호 라인(3)에 기입되는 전위를 ΔVsig로 하면, 세로줄의 원인이 되는 전위 변동은 ΔV= C·ΔVsig/(C+ Csig)으로 나타내어진다. 이 식으로부터 분명한 바와 같이, 각 신호 라인에 기입되는 전위의 차가 클수록, 신호 라인 사이의 커플링에 의한 전위 변동 ΔV도 커진다. 또한, 당연히 신호 라인 사이의 기생 용량 C가 커질수록 정도 전위 변동 ΔV도 커진다.

도 13은, 논오버랩 샘플링 구동을 도입함으로써 새롭게 발생한 화질 불량을 모식적으로 나타낸 것이다. 도시한 예는 6화소 동시 구동이어서, 6열분 화소(11)를 일 단위로서 논오버랩 샘플링을 행하고 있다. 다단 접속된 시프트 레지스터의 각 유닛의 경계부에서, 인접하는 신호 라인 사이의 기생 용량을 통한 전위 점프가 생겨, 유닛마다 일 화소열분의 세로줄이 발생하고 있다. 이 세로줄은 그 발생 메카니즘에 의해, 유닛과 유닛 사이에서 인접하는 신호 라인 사이에 생긴다. 수평 스캔 방향으로부터 볼 때, 차단의 신호 라인으로부터 전단의 신호 라인에 기생 용량을 통한 전위 점프가 생긴다. 따라서, 도시한 바와 같이, 좌측으로부터 우측을 향해서 화소(11)를 스캔하는 경우에는, 각 유닛의 우단에 위치하는 화소열에 세로줄이라고 불리는 화질 불량이 발생한다. 반대로 화소 어레이부(15)를 우측에서 좌측으로 스캔하면, 세로줄은 각 유닛의 좌단에 대응하는 화소열에 나타나는 것으로 된다. 이 세로줄 불량은 각 신호 라인의 전위를 미리 프리차지 신호로 조정해도 완전하게 제거하는 것은 할 수 없고, 해결하여야 할 과제로 남아있다.

상술한 종래의 기술의 과제를 해결하기 위해서 이하의 수단을 강구하였다. 즉, 행 형태의 게이트 라인, 열 형태의 신호 라인 및 양자가 교차하는 부분에 행렬 형상으로 배치된 화소를 갖는 화소 어레이부와, 해당 게이트 라인에 접속되어 순차적으로 화소의 행을 선택하는 수직 구동 회로와, 해당 신호 라인에 접속됨과 함께 미리 정해진 클럭 신호에 기초하여 동작하여, 선택된 행의 화소에 순차적으로 영상 신호를 기입하는 수평 구동 회로를 구비한 표시 장치에 있어서, 상기 수평 구동 회로는, 상기 클럭 신호에 동기하여 시프트 동작을 행하여 각 시프트단으로부터 시프트 펄스를 순차적으로 출력하는 시프트 레지스터와, 상기 시프트 레지스터로부터 순차적으로 출력되는 상기 시프트 펄스를 정형하여 상호 시간적으로 거리를 둔 논오버랩의 샘플링 펄스를 순차적으로 출력하는 정형용 스위치군과, 입력되는 영상 신호를 상기 샘플링 펄스에 응답하여 순차적으로 논오버랩으로 샘플링하여 각 신호 라인에 공급하는 샘플링 스위치군을 갖는 한편, 인접하는 신호 라인의 사이에 개재하는 용량을 신호 라인측보다 낮은 임피던스의 배선에 접속하여, 인접하는 신호 라인 사이의 용량 커플링을 감쇠시킴으로써, 논오버랩으로 신호 라인에 샘플링된 영상 신호의 전위 변동을 억제하는 것을 특징으로 한다.

구체적으로는, 절연막을 사이에 두고 인접하는 신호 라인에 걸쳐 배치된 도체막에 의해서 신호 라인 사이에 개재하는 용량이 형성되고, 해당 도체막을 신호 라인측보다 낮은 임피던스의 배선에 접속하여, 인접하는 신호 라인 사이의 용량 커플링을 감쇠시킨다. 상기 도체막은, 예를 들면 인접하는 신호 라인 사이를 차광하는 폴리실리콘을 포함한다. 또한, 상기 화소는 스위칭 소자를 통해 신호 라인에 접속된 화소 전극과, 전기 광학 물질을 사이에 두고 상기 화소 전극에 대향한 대향 전극을 포함하며, 상기 도체막은 해당 대향 전극에 미리 정해진 전위를 공급하는 배선에 접속되어 있다.

본 발명에 따르면, 도트-순차 방식의 액티브 매트릭스형 표시 장치에 있어서, 인접하는 신호 라인 사이에 개재하는 용량을 낮은 임피던스의 배선에 접속하고 있다. 이 레이아웃에 의해, 세로줄에 대한 대책이나 고스트 마진 확대를 위해 도입된 논오버랩 샘플링 구동을 행한 경우라도, 인접하는 신호 라인 사이의 커플링에 기인하는 세로줄 형태의 화상 불량을 억제하는 것이 가능하다.

이하 본 발명의 실시 형태를 상세히 설명한다. 도 1a 및 도 1b는 본 발명에 따른 표시 장치의 기본적인 구성을 나타내는 모식적인 블록도 및 파형도이다. 도 1a에 도시한 바와 같이, 본 표시 장치는 화소 어레이부와, 수직 구동 회로(16)와, 수평 구동 회로(17)로 구성되어 있다. 화소 어레이부는, 행 형태의 게이트 라인(13), 열 형태의 신호 라인(12) 및 양자가 교차하는 부분에 행렬 형상으로 배치된 화소(11)로 구성되어 있다. 본 실시 형태에서는, 화소(11)는 박막 트랜지스터를 포함하는 스위칭 소자와 액정 셀로 구성되어 있다. 박막 트랜지스터의 게이트 전극은 대응하는 게이트 라인(13)에 접속되고, 소스 전극은 대응하는 신호 라인(12)에 접속되며, 드레인 전극은 대응하는 액정 셀에 접속되어 있다. 액정 셀은 드레인 전극측에 접속된 화소 전극과, 이것에 대향하는 대향 전극으로 구성되어 있다. 대향 전극과 화소 전극 사이에는 전기 광학 물질로서 액정이 개재하고 있다. 수직 구동 회로(16)는, 각 게이트 라인(13)에 접속되어 순차적으로 화소(11)의 행을 선택한다. 수평 구동 회로(17)는 각 신호 라인(12)에 접속됨과 함께 미리 정해진 클럭 신호에 기초하여 동작하여, 선택된 행의 화소(11)에 순차적으로 영상 신호를 기입한다. 본 실시 형태에서는, 영상 신호는 2계통의 video-a, video-b로 분리되어 있고, 소위 2-화소 동시 구동 방식을 채용하고 있다. 단, 본 발명은 이것에 한정되는 것이 아니고, 동시 구동되는 화소의 개수는 특별히 한정되지 않는다. 또한, 신호 라인(12)에는, 수평 스캔 방향에 따라서 좌측으로부터 우측의 순으로(1),(2),(3),(4)···과 같이 번호를 붙이고 있다.

수평 구동 회로(17)는 시프트 레지스터(21)와, 정형용 스위치군(22)과, 샘플링 스위치군(23)으로 구성되어 있다. 시프트 레지스터(21)는 외부로부터 공급되는 클럭 신호에 동기하여 동일하게 외부로부터 공급되는 스타트 펄스의 시프트 동작을 행하여, 각 시프트단으로부터 시프트 펄스를 순차 출력한다. 정형용 스위치군(22)은, 시프트 레지스터(21)로부터 순차 출력되는 시프트 펄스를 정형하여 상호 시간적으로 거리를 둔 논오버랩의 샘플링 펄스를 순차 출력한다. 도시한 예에서는, 정형용 스위치군(22)의 N 단으로부터 샘플링 펄스 Vh1가 출력되어, N+1단으로부터 다음의 샘플링 펄스 Vh2가 출력되는 상태를 모식적으로 나타내고 있다. 전단의 샘플링 펄스 Vh1과 차단의 샘플링 펄스 Vh2는 상호 시간적으로 거리를 두고 있어, 논오버랩인 샘플링 펄스로 되어있다. 샘플링 스위치군(23)은, 입력되는 영상 신호 video-a, video-b를 샘플링 펄스 Vhl, Vh2···에 응답하여 순차적으로 논오버랩으로 샘플링하여, 각 신호 라인(1),(2),(3),(4)···에 공급한다. 본 실시 형태에서는, N 단에 대응한 샘플링 스위치(23-1)가 샘플링 펄스 Vh1에 응답하여 동작하여, 영상 신호 video-a, video-b를 각각 신호 라인(1),(2)에 동시 샘플링하여 공급한다. 계속해서 N+ 1단에 대응한 샘플링 스위치(23-2)가 다음의 샘플링 펄스 Vh2에 응답하여 동작하여, 영상 신호 video-a, video-b를 신호 라인(3),(4)에 동시에 샘플링하여 공급한다.

본 발명의 특징 사항으로서, 인접하는 신호 라인(12) 사이에 개재하는 용량 C를 신호 라인(12)측보다 저 임피던스의 배선(50)에 접속하여, 인접하는 신호 라인(12) 사이의 용량 커플링을 감쇠시킴으로써 논오버랩으로 신호 라인(12)에 샘플링된 영상 신호 video-a, video-b의 전위 변동 ΔV를 억제하고 있다. 바람직하게는, 절연막을 사이에 두고 인접하는 신호 라인(12)에 걸쳐 배치된 도체막(반도체막이나 금속막)에 의해서 신호 라인 사이에 개재하는 용량 C가 형성된다. 이 도체막을 신호 라인(12)측보다 낮은 임피던스의 배선(50)에 접속하여, 인접하는 신호 라인 사이의 용량 커플링을 감쇠시키고 있다. 이 도체막은, 예를 들면 인접하는 신호 라인 사이를 차광하는 폴리실리콘막을 포함한다. 이 경우, 본래 차광용으로 배치한 폴리실리콘막이 신호 라인 사이의 기생 용량 C를 형성하고 있고, 이것을 저 임피던스의 배선(50)에 접속함으로써 용량 커플링을 방지하고 있다. 경우에 따라서는, 원래 차광용의 도체막이 없는 구조에 있어서도, 적극적으로 신호 라인 사이에 도체막을 배치하고, 또한 이것을 저 임피던스의 배선에 접속함으로써, 적극적으로 신호 라인 사이의 전위 점프에 기인하는 전위 변동을 억제하는 것이 가능하다. 또한 본 실시 형태에서는, 용량 C의 전극이 되는 해당 도체막은, 대향 전극에 미리 정해진 대향 전위(Vcom)를 공급하는 배선(50)에 접속되어 있다. 차광용의 폴리실리콘막은 본래 부유 전위에 있기 때문에, 그대로로서는 용량 C에서의 스윙(swing)은 안정되지 않는다. 그 때문에 세로줄이 발생한다. 따라서, 본 발명에 따르면, 인접 신호 라인 사이의 기생 용량 C를 저 임피던스 배선에 접속하여 미분 회로를 형성함으로써, 인접 신호 라인 사이의 커플링을 감쇠시키고 있다.

도 1b는 도 1a에 도시한 표시 장치의 동작 설명에 제공하는 파형도이다. N 단의 샘플링 스위치(23-1)에는 도시한 샘플링 펄스 Vh1가 공급된다. N+1단에 대응하는 샘플링 스위치(23-2)에는 다음의 샘플링 펄스 Vh2가 인가된다. 파형도로부터 분명한 바와 같이, Vh1과 Vh2는 시간적으로 거리를 두고 있고, 논오버랩이다. 상호 인접하는 신호 라인(2),(3) 중, 전단의 신호 라인(2)에는 Vh1에 따라서 video-b가 샘플링된다. 그 전위 변화를 Vsigl-b로 나타내고 있다. 차단의 신호 라인(3)에는 Vh2에 따라서 영상 신호 video-a가 샘플링된다. 신호 라인(3)의 전위 변화를 Vsig2-a로 나타내고 있다. 상술한 바와 같이, 인접하는 신호 라인(2), (3) 사이에 개재하는 용량 C는 저 임피던스 배선(50)에 접속되어 있다. 이와 같이 저 임피던스 배선에 접속함으로써, 용량 C에서의 스윙은 수평 기간 내에 빠르게 감쇠한다. 그 때문에, 신호 라인(3)과 인접하는 신호 라인(2) 간의 커플링도 수평 기간 내에 빠르게 감쇠하여, 다른 신호 라인(12)의 전위와 동일하게 된다. 이에 의해, 유닛의 경계마다 발생하고 있는 화소의 일렬분에 대응하는 세로줄을 완전하게 제거할 수 있다.

도 2는, 도 1a 및 도 1b에 도시한 표시 장치의 패널 구조를 도시하는 모식적인 평면도이다. 도시한 바와 같이, 본 표시 장치는 화소 어레이부(15), 수직 구동 회로(16) 및 수평 구동 회로(17) 등을 집적적으로 형성한 패널(33)로 구성되어 있다. 화소 어레이부(15)는, 행 형태의 게이트 라인(13), 열 형태의 신호 라인(12) 및 양자가 교차하는 부분에 행렬 형상으로 배치된 화소(11)로 구성되어 있다. 수직 구동 회로(16)는 좌우에 분리되어 있고, 게이트 라인(13)의 양단에 접속되어, 순차적으로 화소(11)의 행을 선택한다. 수평 구동 회로(17)는 신호 라인(12)에 접속됨과 함께 미리 정해진 주기의 클럭 신호에 기초하여 동작하여, 선택된 행의 화소(11)에 순차적으로 영상 신호를 기입한다. 또한, 본 표시 장치는 패널(33) 바깥쪽에 클럭 생성 회로(18)를 더 구비하고 있고, 수평 구동 회로(17)의 동작 기준이 되는 제1 클럭 신호 HCK, HCKX를 생성함과 함께, 이 제1 클럭 신호 HCK, HCKX에 대하여 주기가 동일하고 또한 듀티비가 작은 제2 클럭 신호 DCK1, DCKlX, DCK2, DCK2X를 생성한다. 또한, HCKX는 HCK의 반전 신호이다. 마찬가지로, DCKlX는 DCK1의 반전 신호이고, DCK2X는 DCK2의 반전 신호이다. 또한, 각 신호 라인(12)의 하단부에는 프리차지 회로(20)가 접속되어 있다. 이 프리차지 회로(20)는 수평 구동 회로(17)에 의한 영상 신호의 샘플링에 앞서서, 각 신호 라인(12)을 미리 정해진 전위로 프리차지하여, 화소 어레이(15)에 표시되는 화상의 품질을 개선하는 것이다.

일반적으로 패널(33)은 반도체 제조 프로세스를 이용하여 다층 배선을 형성하고 있다. 이 다층 배선에는 알루미늄 등을 포함하는 신호 라인(12)이나 그 밖의 티탄등을 포함하는 패턴을 포함하고 있다. 알루미늄이나 티탄 등을 포함하는 금속 패턴은 일반적으로 고 반사율을 갖는다. 예를 들면 패널(33)을 프로젝터의 라이트 밸브에 이용하는 경우, 고휘도화의 요청으로부터 광원량이 현저히 증가한다. 그 때문에, 패널(33)에 형성된 알루미늄이나 티탄의 고 반사 금속 패턴에 의한 반사가 발생하고 있다. 이 반사에 대한 대책으로서, 본 실시 형태에서는, 반사율이 낮은 폴리실리콘을 포함하는 도체막(60)을, 각 신호 라인(12)의 노출 부분에 걸쳐 레이아웃하고 있다. 도시한 예에서는, 수평 구동 회로(17)와 화소 어레이부(15)의 접속 부분에 나타나고 있는 신호 라인(12)의 패턴을, 라인마다 분리한 폴리실리콘을 포함하는 도체막(60)으로 차광하고 있다. 마찬가지로, 프리차지 회로(20)와 화소 어레이부(15) 사이에 존재하고 있는 신호 라인(12)의 부분에도 도체막(60)이 배치되고 있다. 폴리실리콘을 포함하는 도체막(60)은 알루미늄보다도 반사율이 낮기 때문에, 문제가 되는 반사에 대한 대책에 유효하다. 그러나, 이 도체막(60)은 기본적으로 부유 상태에 있기 때문에, 인접하는 신호 라인 사이의 기생 용량의 대부분을 차지하고 있다. 그래서 본 발명에서는, 이 도체막(60)을 신호 라인(12)측보다 낮은 임피던스의 배선에 접속하여, 기생 용량에 의한 악영향을 제거하고 있다.

신호 라인 사이의 용량 커플링에 의한 세로줄 불량은, 특히 체크 무늬의 화상 패턴을 표시한 경우에 현저하고, 그 상태를 도 3에 도시한다. 도시한 바와 같이, 행 형태의 게이트 라인(13-1, 13-2, 13-3)과 열 형태의 신호 라인(12-1, 12-2, 12-3, 12-4, 12-5, 12-6)과의 교차부에 화소(11)가 배치되어 있다. 도면에서는, 각 화소(11)의 열을 Yl, Y2, Y3으로 나타내고, 각 화소(11)의 행을 X1, X2, X3, X4, X5로 나타내고 있다. 체크 무늬의 화상 패턴은 상호 인접하는 화소(11)에서 휘도가 다른 패턴으로 되어있다. 이와 같은 체크 패턴을 표시하면 신호 라인 사이의 전위차가 커져, 이것에 따라 신호 라인 사이의 용량 커플링에 의한 전위 변동이 커져, 결과로서 세로줄 불량이 현저하게 된다. 본 발명에서는, 신호 라인 사이의 용량을 저 임피던스 배선에 접속함으로써 도 3의 체크 패턴을 표시한 경우라도, 세 로줄 결함을 완전하게 제거하는 것이 가능하게 되었다. 따라서, 신호 라인 사이에 절연막을 개재하여 적극적으로 도체막을 배치하고, 또한 이것을 저 임피던스 배선에 접속함으로써, 종래 곤란하다고 되어 있던 논오버랩 샘플링에 있어서의 세로줄 결함을 거의 완전하게 제거하는 것이 가능하게 되었다.

도 4는, 소위 도트 라인 반전 구동에 적합한 화소 배열의 일례를 나타내고 있다. 이해를 쉽게 하기 위해, 도 3에 도시한 통상의 화소 배열에 대응하는 부분에는 대응하는 참조 번호를 붙이고 있다. 도트 라인 반전 구동에서는, 동일한 게이트 라인에 접속된 화소(11)는, 인접하는 행 사이에서 열마다 교대로 분배되어 있다. 예를 들면, 게이트 라인(13-1)에 주목하면, 화소(X1, Yl)는 행 Y1에 속하고, 다음의 화소(X2, Y2)는 행 Y2에 속하고, 계속되는 화소(X3, Yl)는 행 Y1에 속하며, 또 화소(X4, Y2)는 행 Y2에 속해 있다. 이와 같은 화소 배열에서는, 도시한 바와 같이, 휘도가 행마다 교대로 변하는 스트라이프 패턴을 표시했을 때, 인접하는 신호 라인 사이의 전위 관계가 도 3에 도시한 상태와 같이 되어, 가장 세로줄 결함이 나타나기 쉬운 패턴이다. 이 경우도, 신호 라인 사이에 개재하는 용량을 낮은 임피던스 배선에 접속함으로써, 세로줄 결함을 거의 완전하게 제거할 수 있다.

도 5는, 도 1a 및 도 1b, 및 도 2에 도시한 표시 장치에 포함되는 수평 구동 회로(17)의 구체적인 구성을 나타내는 모식적인 블록도이다. 또한 이 블록도에서는, 수평 구동 회로(17)에 여러 가지의 클럭 펄스를 공급하는 클럭 생성 회로(18)도 가해지고 있다. 이 클럭 생성 회로(18)는 수평 주사의 기준이 되는 상호 역상의 수평 클럭 HCK, HCKX를 생성하여 수평 구동 회로(17)에 공급한다. 또한, 수평 스 타트 펄스 HST도 수평 구동 회로(17)에 공급한다. 또, 클럭 생성 회로(18)는, 도 6의 타이밍차트에 도시한 바와 같이, 수평 클럭 HCK, HCKX에 대하여 주기가 동일한 T1= T2로 또한 듀티비가 작은 한쌍의 클럭 DCKl, DCK2를 생성하고, 이것을 수평 구동 회로(17)에 공급하고 있다. 여기서, 듀티비란, 펄스 파형에 있어서 펄스폭 t와 펄스 반복 주기 T와의 비이다. 본예의 경우에는, 수평 클럭 HCK, HCKX의 듀티비(t1/Tl)가 50%이고, 이것보다도 클럭 DCKl, DCK2의 듀티비(t2/T2)가 작고, 즉 클럭 DCKl, DCK2의 펄스 폭 t2가 수평 클럭 HCK, HCKX의 펄스 폭 t1보다도 좁게 설정되어 있다.

수평 구동 회로(17)는, 3계통으로 분리되어 입력되는 영상 신호 video-a, video-b, video-c를 1H(H는 수직 주사 기간)마다 순차적으로 샘플링하여, 수직 구동 회로(16)에 의해서 행 단위로 선택되는 각 화소(11)에 대하여 3화소 동시 기입 처리를 행하기 위한 것이다. 본 예에서는, 클럭 드라이브 방식을 채용하여, 시프트 레지스터(21), 논오버랩 정형용의 스위치군(22) 및 샘플링 스위치군(23)을 갖는 구성으로 되어있다. 샘플링 스위치군(23)에 포함되는 각 스위치(23-1, 23-2, 23-3, 23-4)는 각각 3개의 신호 라인(12)을 묶어 3계통으로 분리된 영상 신호 video-a, video-b, video-c를 동시 샘플링한다.

시프트 레지스터(21)는, 다단 접속된 시프트단(S/R)(21-1∼21-4)을 포함하고 있고, 수평 스타트 펄스 HST가 주어지면, 상호 역상의 수평 클럭 HCK, HCKX에 동기하여 시프트 동작을 행한다. 이에 의해, 시프트 레지스터(21)의 각 시프트단(21-1∼21-4)으로부터는, 도 7의 타이밍차트에 도시한 바와 같이, 수평 클럭 HCK, HCKX 의 주기와 동일한 펄스 폭을 갖는 시프트 펄스 Vs1∼Vs4가 순차 출력된다.

정형용 스위치군(22)은, 시프트 레지스터(21)의 각단에 대응한 스위치(22-1∼22-4)를 포함하고 있다. 이들 스위치(22-1∼22-4)의 각 일단이, 클럭 생성 회로(18)로부터 클럭 DCK2, DCK1을 전송하는 클럭 라인(24-1, 24-2)에 교대로 접속되어 있다. 즉, 스위치(22-1, 22-3)의 각 일단이 클럭 라인(24-1)에, 스위치(22-2, 22-4)의 각 일단이 클럭 라인(24-2)에 각각 접속되어 있다.

정형용 스위치군(22)의 각 스위치(22-1∼22-4)에는, 시프트 레지스터(21)의 각 시프트단(21-1∼21-4)으로부터 순차적으로 출력되는 시프트 펄스 Vs1∼Vs4가 주어진다. 정형용 스위치군(22)의 각 스위치(22-1∼22-4)는, 시프트 레지스터(21)의 각 시프트단(21-1∼21-4)으로부터 시프트 펄스 Vs1∼Vs4가 주어지면, 이들 시프트 펄스 Vs1∼Vs4에 응답하여 순차적으로 온 상태가 되는 것에 의해, 상호 역상의 클럭 DCK2, DCK1을 교대로 추출한다.

샘플링 스위치군(23)은 스위치(23-1~23-4)를 포함하고 있고, 이들의 스위치(23-1 ~23-4)의 각각이, 영상 신호 video-a, video-b, video-c를 입력하는 3개의 비디오 라인(25)에 접속되어 있다. 이 샘플링 스위치군(23)의 각 스위치(23-1~23-4)에는, 정형용 스위치군(22)의 각 스위치(22-1∼22-4)에 의해서 추출된 클럭 DCK2, DCK1이 샘플링 펄스 Vh1∼Vh4로서 주어진다.

샘플링 스위치군(23)의 각 스위치(23-1~23-4)는, 정형용 스위치군(22)의 각 스위치(22-1∼22-4)로부터 샘플링 펄스 Vh1∼Vh4가 주어지면, 이들 샘플링 펄스 Vh1∼Vh4에 응답하여 순차적으로 온 상태가 되는 것에 의해, 3개의 비디오 라인(25)을 통해서 입력되는 영상 신호 video-a, video-b, video-c를 일괄하여 샘플링하여, 화소 어레이부의 신호 라인(12)에 공급한다.

상기 구성의 본 실시 형태에 따른 수평 구동 회로(17)에서는, 시프트 레지스터(21)로부터 순차 출력되는 시프트 펄스 Vs1∼Vs4를 샘플링 펄스 Vh1∼Vh4로서 이용하는 것은 아니고, 시프트 펄스 Vs1∼Vs4에 동기하여, 한쌍의 클럭 DCK2, DCK1을 교대로 추출하여, 이들 클럭 DCK2, DCK1을 직접 샘플링 펄스 Vh1∼Vh4로서 이용하도록 하고 있다. 이에 의해, 샘플링 펄스 Vh1∼Vh4의 변동을 억제할 수 있다. 그 결과, 샘플링 펄스 Vh1∼Vh4의 변동에 기인하는 고스트를 제거할 수 있다.

또한, 본 실시 형태에 따른 수평 구동 회로(17)에 있어서는, 종래 기술의 경우와 같이, 시프트 레지스터(21)의 시프트 동작의 기준이 되는 수평 클럭 HCKX, HCK를 추출하여 샘플링 펄스 Vh1∼Vh4로서 이용하는 것은 아니고, 수평 클럭 HCKX, HCK에 대하여 동일한 주기로 또한 듀티비가 작은 클럭 DCK2, DCK1을 별도 생성하여, 이들 클럭 DCK2, DCK1을 추출하여 샘플링 펄스 Vh1∼Vh4로서 이용하도록 하고 있기 때문에, 다음과 같은 작용 효과가 얻어진다.

즉, 클럭 DCK2, DCK1이 정형용 스위치군(22)의 각 스위치(22-1∼22-4)로 추출되고, 샘플링 스위치군(23)의 각 스위치(23-1 ~23-4)에 주어지기 까지의 전송 과정에서, 배선 저항이나 기생 용량 등에 기인하여 펄스에 지연이 생겨, 추출된 클럭 DCK2, DCK1의 파형에 라운딩이 생겼다고해도, 특히 도 7의 타이밍차트로부터 분명한 바와 같이, 추출된 클럭 DCK2, DCK1의 각각이 전후의 펄스 사이에서 완전히 논오버랩의 파형이 된다.

그리고, 이 완전한 논오버랩 파형의 클럭 DCK2, DCK1을 샘플링 펄스 Vh1∼Vh4로서 이용함으로써, 샘플링 스위치군(23)에 있어서, 어떤 k 단째에 주목했을 때, k+1단째의 샘플링 스위치가 온되기 전에 반드시 k 단째의 샘플링 스위치에 의한 영상 신호 video의 샘플링을 완료할 수 있다.

이에 의해, 샘플링 스위치군(23)의 각 스위치(23-1~23-4)가 온되는 순간에, 가령 영상 라인(25)에 충방전 노이즈가 겹쳐놓여진다고 해도, 다음의 단의 스위칭에 의해서 충방전 노이즈가 발생하기 이전에 반드시 자단의 샘플링이 행하여지기 때문에, 충방전 노이즈를 샘플링하는 것을 방지할 수 있다. 그 결과, 수평 구동시에, 샘플링 펄스 상호간에서의 완전한 논오버랩 샘플링을 실현할 수 있기 때문에, 오버랩 샘플링에 기인하는 세로줄의 발생을 억제할 수 있다.
본 발명의 양호한 실시예가 특정 용어들을 사용해서 설명되었지만, 이러한 설명은 단지 예시를 위한 것이고, 후속하는 청구항의 사상 또는 범위로부터 벗어나지 않으면서 변경 및 변형이 이루어질 수 있다는 것을 이해해야 한다.

이상 설명한 바와 같이, 본 발명에 따르면, 인접 신호 라인 사이에 개재하는 기생 용량을 저 임피던스의 배선에 접속하여, 인접 신호 라인 사이의 커플링을 감쇠시키는 것으로, 세로줄 및 고스트 대책으로서 도입한 논오버랩 샘플링 구동에 의해 발생하는 유닛마다의 1-도트 세로줄을 제거하는 것이 가능하게 되었다. 동시에, 1-도트 체크 무늬를 표시했을 때의 유닛마다의 1-도트 세로줄 불량을 제거하는 것도 가능하다. 본 방식에 의해, 논오버랩 샘플링 구동의 단점이 없어졌기 때문에, 논오버랩량을 증가시켜 고스트 마진이나 세로줄 결함에 대하여 최적의 설계를 하는 것이 가능하게 된다. 상기 세로줄 불량에 대하여 프리차지 신호 레벨을 조정할 필요가 없어졌기 때문에, 그 밖의 화질 불량에 관하여 최적의 프리차지 레벨을 설정하는 것이 가능하다.

Claims

표시 장치에 있어서,

행 형태의 게이트 라인, 열 형태의 신호 라인, 및 상기 게이트 라인과 상기 신호 라인이 교차하는 부분에 행렬 형상으로 배치된 화소를 갖는 화소 어레이부와,

상기 게이트 라인에 접속되어 순차적으로 화소의 행을 선택하는 수직 구동 회로와,

상기 신호 라인에 접속됨과 함께 미리 정해진 클럭 신호에 기초하여 동작하여, 선택된 행의 화소에 순차적으로 영상 신호를 기입하는 수평 구동 회로를 포함하고,

상기 수평 구동 회로는,

상기 클럭 신호에 동기하여 시프트 동작을 행하고, 각 시프트단으로부터 시프트 펄스를 순차적으로 출력하는 시프트 레지스터와,

상기 시프트 레지스터로부터 순차 출력되는 상기 시프트 펄스를 정형하여(shape) 상호 시간적으로 거리를 둔 논오버랩(non-overlap)의 샘플링 펄스를 순차적으로 출력하는 정형용(shaping) 스위치군과,

입력되는 영상 신호를 상기 샘플링 펄스에 응답하여 순차적으로 논오버랩으로 샘플링하여, 샘플링된 영상 신호를 상기 신호 라인 각각에 공급하는 샘플링 스위치군과,

인접하는 신호 라인의 사이에 개재된 용량을 갖고,

상기 신호 라인 사이에 개재된 용량은 절연막을 사이에 두고 인접하는 신호 라인에 걸쳐 배치된 도체막에 의해 형성되고, 상기 도체막은 신호 라인측보다 저 임피던스의 배선에 접속되어, 인접하는 신호 라인 사이의 용량 커플링을 감쇠시킴으로써, 논오버랩으로 샘플링되어 상기 신호 라인에 제공되는 영상 신호의 전위 변동을 억제하는 표시 장치.
삭제
제1항에 있어서,

상기 도체막은, 인접하는 신호 라인 사이를 차광하는 폴리실리콘을 포함하는 표시 장치.
표시 장치에 있어서,

행 형태의 게이트 라인, 열 형태의 신호 라인, 및 상기 게이트 라인과 상기 신호 라인이 교차하는 부분에 행렬 형상으로 배치된 화소를 갖는 화소 어레이부와,

상기 게이트 라인에 접속되어 순차적으로 화소의 행을 선택하는 수직 구동 회로와,

상기 신호 라인에 접속됨과 함께 미리 정해진 클럭 신호에 기초하여 동작하여, 선택된 행의 화소에 순차적으로 영상 신호를 기입하는 수평 구동 회로를 포함하고,

상기 수평 구동 회로는,

상기 클럭 신호에 동기하여 시프트 동작을 행하고, 각 시프트단으로부터 시프트 펄스를 순차적으로 출력하는 시프트 레지스터와,

상기 시프트 레지스터로부터 순차 출력되는 상기 시프트 펄스를 정형하여 상호 시간적으로 거리를 둔 논오버랩(non-overlap)의 샘플링 펄스를 순차적으로 출력하는 정형용(shaping) 스위치군과,

입력되는 영상 신호를 상기 샘플링 펄스에 응답하여 순차적으로 논오버랩으로 샘플링하여, 샘플링된 영상 신호를 상기 신호 라인 각각에 공급하는 샘플링 스위치군과,

인접하는 신호 라인의 사이에 개재되어 있으며, 신호 라인측보다 저 임피던스의 배선에 접속되어, 인접하는 신호 라인 사이의 용량 커플링을 감쇠시킴으로써, 논오버랩으로 샘플링되어 상기 신호 라인에 제공되는 영상 신호의 전위 변동을 억제하는 용량을 갖고,

상기 신호 라인 사이에 개재된 용량은 절연막을 사이에 두고 인접하는 신호 라인에 걸쳐 배치된 도체막에 의해 형성되고, 상기 도체막은 신호 라인측보다 저 임피던스의 배선에 접속되어, 인접하는 신호 라인 사이의 용량 커플링을 감쇠시키고,

상기 화소는 스위칭 소자를 통해 신호 라인에 접속된 화소 전극과, 전기 광학 물질을 사이에 두고 상기 화소 전극에 대향하는 대향 전극을 포함하며,

상기 도체막은 상기 대향 전극에 미리 정해진 전위를 공급하는 배선에 접속되어 있는 표시 장치.
표시 장치에 있어서,

행 형태의 게이트 라인, 열 형태의 신호 라인, 및 상기 게이트 라인과 상기 신호 라인이 교차하는 부분에 행렬 형상으로 배치된 화소를 갖는 화소 어레이부와,

상기 게이트 라인에 접속되어 순차적으로 화소의 행을 선택하는 수직 구동 회로와,

상기 신호 라인에 접속되어, 미리 정해진 클럭 신호에 기초하여 동작하여 선택된 행의 화소에 순차적으로 영상 신호를 기입하는 수평 구동 회로를 포함하고,

상기 표시 장치는,

2개의 인접하는 신호 라인을 적어도 부분적으로 오버랩시키도록 절연막을 사이에 두고 인접하는 신호 라인에 걸쳐 배치된 도체막을 더 포함하고, 상기 도체막은 신호 라인측보다 저 임피던스의 배선에 접속되어, 인접하는 신호 라인 사이의 용량 커플링을 감쇠시킴으로써 논오버랩으로 샘플링되어 상기 신호 라인에 제공되는 영상 신호의 전위 변동을 억제하는 표시 장치.
제5항에 있어서,

상기 화소는 스위칭 소자를 통해 신호 라인에 접속된 화소 전극과, 전기 광학 물질을 사이에 두고 상기 화소 전극에 대향하는 대향 전극을 포함하며,

상기 도체막은 상기 대향 전극에 미리 정해진 전위를 공급하는 배선에 접속되어 있는 표시 장치.
제6항에 있어서,

상기 도체막은, 인접하는 신호 라인 사이를 차광하는 폴리실리콘을 포함하는 표시 장치.