KR20050026683A - 이방성 도전막, 그 제조 방법 및 그 사용 방법 - Google Patents

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anisotropic conductive
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conductive film
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아사이후미떼루
노로마사또
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닛토덴코 가부시키가이샤
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Abstract

본 발명은 전자부품들을 테스트하기 위한 이방성 도전막을 제공하는 것으로, 이 이방성 도전막은 절연성 수지를 포함하는 막기판, 및 서로 절연되어 있고 두께 방향으로 막 기판을 관통하는 복수의 도전경로들을 포함하며, 바람직하게는, 이방성 도전막에서는, 복수의 도전경로들이 하운드투스 체크 패턴 (houndstooth check pattern) 으로 배치되며 인접한 도전경로 로우들 사이의 도전경로들간 거리가 도전경로들의 하나의 로우 내에서의 도전경로들간 거리보다 작다. 또 다른 바람직한 실시형태에서, 절연성 수지는 페놀수지와 교차결합되는 나프탈렌 골격 에폭시 수지와 아크릴 고무를 포함하며, 복수의 도전경로들의 양단부는 막기판의 전면과 후면 양측에 노출되어 있다.

Description

이방성 도전막, 그 제조 방법 및 그 사용 방법{ANISOTROPIC CONDUCTIVE FILM, PRODUCTION METHOD THEREOF AND METHOD OF USE THEREOF}
본 발명은 이방성 도전막, 그 제조 방법 및 그를 사용한 전자부품 테스트 방법에 관한 것이다.
최근에, 반도체 소자 (IC 칩) 와 회로 기판와 같은 전자부품 사이의 전기 접속을 위해, 이방성 도전성 커넥터가 널리 사용되고 있다. 이방성 도전성 커넥터로서, 절연막에서 도전성 미립자를 분산함으로써 형성된 것이 통상적으로 공지되어 있다. 이러한 이방성 도전성 커넥터는 돌기부 (범프) 에서 반도체 소자 등의 전극과 같은 접속 타겟의 단자를 형성하는 필요성 및 미세한 피치를 갖는 접속 타겟과의 구조적으로 어려운 접속의 문제점과 관련된다. 따라서, 이러한 문제점을 해결할 수 있는 이방성 도전성 커넥터, 즉, 정교하게 피치되고 범프없는 타겟을 처리할 수 있는 이방성 도전성 커넥터로서, 본 발명의 출원인은, 국제 공개 공보 WO98/07216 (US 특허 제 6,245,175 호) 에, 절연막의 기판에서, 서로 절연되면서 막 기판의 두께 방향으로 관통하는 복수의 도전경로를 구비하는 이방성 도전성 커넥터 (막) 을 제안하였다.
일반적으로, 이방성 도전성 커넥터는 아래의 2가지 사용을 위해 이용되고 있다. 하나는 소위 탑재 커넥터로서 사용되고, 여기서, 이방성 도전성 커넥터는 반도체 소자와 같은 전자부품와 회로 기판 사이에 배치되고, 이것은 전기적 및 기계적 가열 및 압축시에, 전자부품와 회로 기판을 접속시킨다. 다른 하나는 소위 테스트 커넥터로서 사용되고, 여기서, 반도체 소자와 같은 전자부품의 기능 테스트에서, 이방성 도전성 커넥터가 전자부품와 회로 기판 사이에 삽입되고, 이것은 양측에 압축 접착시에, 전자부품와 회로 기판 사이에서 기능적으로 테스트 가능한 도전성을 달성한다.
테스트 커넥터로서 이방성 도전성 커넥터를 사용하는 것은, 전자부품이 결점이 있다는 것을 증명하기 위해 회로 기판상에 전자부품을 탑재한 이후에 전자부품의 기능 테스트가 구성요소와 함께 양호한 회로 기판의 배치를 발생시켜서, 회로 기판의 생산 효율성을 저하시키고 경제적 손실을 증가시키기 때문에 필요하다.
반도체 소자, 전자부품 및 회로 기판의 도전성 테스트에서, 프로브 핀이 통상적으로 사용되고 있지만, 각 피테스트 구성요소 단독용 프로브는 전극의 위치가 각 피테스트 구성요소에 대해 상이하기 때문에 이루어질 필요가 있다. 최근에, 전자부품 및 회로 기판의 전극의 크기 뿐만 아니라 전극 사이의 거리가 감소되고 있고, 이것은 프로브 핀의 제조를 어렵고 고가이게 한다. 따라서, 이방성 도전막의 사용이 전자부품 등의 도전성 테스트를 위해 제안되었다.
이방성 도전막이 테스트 커넥터로서 사용될 때, 전자부품와 회로 기판 사이의 전기 도전성에 대한 하중은 테스트 동작의 효율성 및 단자 손상 및 전자부품 및 회로 기판의 변형의 방지의 관점에서 가능한 한 작은 것이 바람직하다. 이를 달성하기 위해, 이방성 도전막은 전자부품 및 회로 기판의 표면 형상에 팔로우어빌리티 (followability) 를 허용하는 가요성 (flexibility) 을 가질 필요가 있다. 한편, 이방성 도전막이 탑재 커넥터로서 사용될 때, 전자부품, 회로 기판와 같은 접속 타겟의 단자에 대한 커넥터의 도전경로의 용이한 접촉 뿐만 아니라 접속 타겟에 대한 커넥터의 충분한 접착을 달성할 필요가 있다.
상술한 바와 같이, 이방성 도전막의 가요성 및 점착성을 강화시키기 위해, 이방성 도전막에서 수지의 비율을 증가시키는 것이 바람직하다. 그러나, WO98/07216 호에 제안된 이방성 도전막은 코어 주위에 수 회 절연성 도전성 와이어 (절연성 수지층으로 코팅된 금속 와이어) 를 권회하는 단계, 서로로부터의 분리를 방지하여 권회 블록을 제공하기 위해 코팅층을 접착하는 단계, 및 각 절연성 도전성 와이어 (금속 와이어) 와의 각을 형성하는 면을 따라 소망하는 두께로 이 블록을 절단하는 단계를 포함하는 방법으로 제조된다. 따라서, 이방성 도전막에서 수지의 비율 증가는 어려웠다. 다시 말해, 절연성 도전성 와이서의 절연성 수지층의 두께는 특정한 레벨 이상으로 증가될 수 없고, 따라서, 이방성 도전막에서 수지의 비율은 충분하게 증가될 수 없다. 따라서, 본 출원인은, 수지의 충분하게 증가된 비율을 갖는 이방성 도전막을 제조하는 방법으로서, 절연성 도전성 와이어 및 코어 주위의 절연성 수지막을 포함하는 권회 와이어의 층을 선택적으로 권회함으로써 달성된 다층구조체를 갖는 블록으로부터 막을 절단하는 단계를 포함하는 방법을 제안하였다 (JP-A-2002-42921).
그러나, JP-A-2002-42921에 개시한 이방성 도전막은 막의 수지 비율 증가만을 목적으로 하기 때문에, 이방성 도전막에서 인접 도전경로 (절연성 영역의 비율) 사이의 거리는 너무 커지게 되고, 이것은 접속 타겟 (전자부품, 회로 기판) 의 협소한 피치 단자에 대한 충분한 애플리케이션을 얻을 수 없게 한다. 또한, 어떤 전자부품은 협소한 피치에 배치된 단자를 갖고, 어떤 경우에서, 협소한 피치에 배치된 단자의 표면은 구성요소의 바디의 표면으로부터 멀리 떨어져 있게 된다. 낮은 하중에서 구성요소에 대해 압축함으로써만 이러한 표면 구조를 갖는 전자부품의 기능 테스트를 허용하는 이방성 도전막이 요구되고 있다.
상기와 관련하여, 본 발명자들은, 이방성 도전막이 사용될 때, 고온에서 전자부품의 도전성 테스트에서 전극 사이의 접촉 실패, "금속 전극의 오염" 등과 같은 문제점이 발생한다는 것을 발견하였다. 도전성 고무를 사용하여 단순한 도전성 테스트를 실시할 때에도, 전자부품 및 회로 기판의 탑재 실패라는 문제점이 발생한다.
상술한 상황에서, 본 발명의 주목적은 협소한 피치된 단자를 갖는 접속 타겟, 특히 구성요소의 표면으로부터 멀리 떨어져 배치된 단자와 협소한 피치를 갖는 접속 타겟에 비교적 낮은 하중을 단순히 적용함으로써 접속 타겟의 단자와 도전경로 사이에 미세한 접촉을 제공하는 이방성 도전막 및 그 제조 방법을 제공하는 것이다. 또 다른 양태에서, 본 발명의 주요 목적은 20℃ 내지 150℃의 넓은 온도 범위에서, 피테스트 전자부품 및 회로 기판의 회로 패턴의 표면을 오염시키지 않는 전자부품 테스트용 이방성 도전막을 제공하는 것이다. 또한, 본 발명의 목적은 이방성 도전막을 사용하여 전자부품을 매우 신뢰 가능하게 테스트하는 방법을 제공하는 것이다.
본 발명자들은 전술한 문제점을 해결하기 위한 시도로 철저한 연구를 실시하였고, 매우 밀집하게 배치된 도전경로의 존재에도 비교적 높은 가용성을 나타내는 이방성 도전막이 하운드투스 체크 무늬 (houndstooth check) 패턴에서 도전경로를 배열하고, 도전경로 로우 (row) 내의 도전경로 사이의 거리 보다는 도전경로 로우 사이의 도전경로 사이의 거리를 감소시킴으로써 얻어질 수 있다는 것을 발견하였다. 본 발명자들은 구성요소의 표면으로부터 멀리 떨어져 배치된 단자를 갖는 접속 타겟 (전자부품 등) 에 비교적 낮은 하중을 적용함으로써 접속 타겟의 단자와 도전경로 사이에서 미세한 접촉을 달성할 수 있는 이방성 도전막을 얻기 위해, 상술한 바와 같이 배열된 도전경로가 막 기판의 주요면으로부터 돌출되고, 바람직하게는 경사져서 그 중심선이 막 기판의 주요면의 수직선과 5 - 45°의 각을 형성한다는 것을 발견하였다. 또한, 본 발명자들은 금속 전극의 돌출이 상술한 금속 전극에 대한 이방성 도전막으로부터 생성된 낮은 분자량 성분 및 도전성 고무 (실리콘으로 이루어진) 로부터의 실리콘 성분의 접착에 의해 발생된다는 것을 발견하였다. 이들 발견에 기초하여, 본 발명자들은 철저한 연구를 실시하였고 아래에 관하여 본 발명을 완성하였다.
즉, 본 발명은,
(1) 서로 절연된 절연성 수지 및 복수의 도전경로를 포함하는 막 기판을 구비하고 두께 방향에서 막 기판을 관통하는 전자부품을 테스트하는 이방성 도전막,
(2) 상술한 (1) 의 이방성 도전막으로서, 복수의 도전경로가 하운드투스 체크 무늬 패턴으로 배치되고 도전경로의 인접한 로우 사이의 도전경로 사이의 거리가 도전경로 로우 내의 도전경로 사이의 거리 보다 작은, 이방성 도전막,
(3) 상술한 (2) 의 이방성 도전막으로서, 도전경로의 인접한 로우 사이의 도전경로 사이의 거리가, 막의 주요면의 복수의 도전경로 로우가 서로 평행하게 배열되는 일방향, 및 상기 일방향과 직교하는 타방향에서 모두 도전경로 로우 내의 도전경로 사이의 거리 보다 작은, 이방성 도전막,
(4) 상술한 (2) 또는 (3) 의 이방성 도전막으로서, 도전경로가 10 - 60 ㎛의 외경을 갖고, 도전경로 로우 내의 도전경로 사이의 거리가 30 - 200 ㎛이고, 도전경로의 인접한 로우 사이의 도전경로 사이의 거리가 도전경로 로우 내의 도전경로 사이의 거리의 4/5 이상이 아닌, 이방성 도전막,
(5) 상술한 (2) 내지 (4) 중의 어느 하나의 이방성 도전막으로서, 복수의 도전경로의 중심선은 막 기판의 주요면의 수직 선과 5 - 45°의 각을 형성하도록 경사져 있는, 이방성 도전막,
(6) 상술한 (2) 내지 (5) 중의 어느 하나의 이방성 도전막으로서, 도전경로의 적어도 하나의 단부가 막 기판의 주요면으로부터 돌출한, 이방성 도전막,
(7) 상술한 (6) 의 이방성 도전막으로서, 도전경로의 양 단부가 막 기판의 주요면으로부터 돌출한, 이방성 도전막,
(8) 상술한 (1) 의 이방성 도전막으로서, 절연성 수지가 페놀 수지와 교차결합된 나프탈렌 골격 에폭시 수지와 아크릴 고무를 포함하고, 복수의 도전경로의 양 단부가 막 기판의 전면 및 후면 양측에 노출된, 이방성 도전막,
(9) 상술한 (8) 의 이방성 도전막으로서, 전체적으로 막은 20 ℃ - 150 ℃에서 1 MPa - 100 MPa의 탄성율을 갖고, 막은 30 ㎛ - 1000 ㎛의 두께를 갖는, 이방성 도전막,
(10) 상술한 (8) 또는 (9) 의 이방성 도전막으로서, 도전경로의 양 단부는 막 기판의 전면 및 후면으로부터 돌출하고, 막 기판을 관통하는 도전경로의 일부는 10 ㎛ - 60 ㎛의 직경을 갖는 도전성 금속 와이어이고, 막 기판으로부터의 도전경로의 돌출은 막 기판으로부터 확장하는 상술한 도전성 금속 와이어 자체, 또는 상기 도전성 금속 와이어의 단부를 도금하여 형성된 금속 돌기로 이루어지는, 이방성 도전막,
(11) 상술한 (1) 의 이방성 도전막의 제조 방법으로서,
절연성 수지막의 하나의 시트가 코어 주위에 롤-형으로 권회되고, 도전성 와이어의 외면상에 형성되는 절연성 수지로 이루어진 코팅층 및 도전성 와이어를 포함하는 절연성 와이어가 코일과 같은 일정한 피치에서 롤-형 절연성 수지막의 외주변부에 권회시킨 권회 와이어의 층을 형성하는 공정을, 절연성 수지막 및 권회 와이어의 층이 선택적으로 적층되는 다층구조체를 제공하도록 반복하는, 단계 1,
다층구조체에서의 최소한의 절연성 수지막을 용융하기 위해 다층구조체를 가열 및 압축하여 다층구조체의 블록을 제공하는 단계 2, 및
단면으로서 도전성 와이어와 각을 형성하는 면을 따라 소정의 막 두께로 블록된 다층구조체를 절단하는 단계 3을 포함하는, 상기 이방성 도전막의 제조 방법으로서,
단계 1에서 사용된 절연성 수지막은 형성될 권회 와이어의 층에서 인접 절연성 와이어의 중심선 사이의 거리 (피치) 의 0.8 배 이하의 두께를 갖고,
단계 1에서, 절연성 와이어의 권회 위치는 코어측으로부터 카운트될 때 권회 와이어의 홀수층 및 권회 와이어의 짝수층의 형성 동안 코어의 세로방향으로 이동되어서, 코어측으로부터 카운트될 때 권회 와이어의 홀수층에서의 인접 절연성 와이어의 중심선과 권회 와이어의 짝수층에서의 절연성 와이어의 중심선 사이의 중간 위치가 동일한 가상 직선 선상에 정렬되는, 이방성 도전막의 제조 방법,
(12) 상술한 (11) 의 제조 방법으로서,
단계 2에서, 단계 1에서 얻어진 다층구조체는 감압되거나 진공상태로 될 수 있는 공간에 배치되고, 다층구조체는 상기 공간을 감압 또는 진공상태로 한 이후에 블록을 제공하기 위해 가열 및 압축되는, 제조 방법,
(13) 상술한 (11) 또는 (12) 의 제조 방법으로서,
단계 2에서 얻어진 다층구조체의 블록은 복수의 블록으로 절단되고, 복수의 블록은 절연성 와이어의 확장된 단면을 갖는 블록을 제공하기 위해 완전하게 접속되고, 단계 3이 더 큰 폭을 갖는 블록에 적용되는, 제조 방법,
(14) 상술한 전자부품의 전극 및 이방성 도전막의 도전경로가 서로 접촉하고, 이방성 도전막 및 전자부품을 압축하기 위한 방향에서 전자부품의 하나의 전극 당 50 g/mm2 - 5000 g/mm2의 접촉 하중을 인가하면서 전자부품이 전기적으로 도전되도록 적어도 하나의 전극 및 회로 기판을 구비하는 전자부품 사이에 상술한 (8) 내지 (10) 중의 어느 하나의 이방성 도전막을 배치하는 단계를 포함하는, 전자부품 테스트 방법, 및
(15) 상술한 (14) 의 테스트 방법으로서,
상술한 하중의 인가는 이방성 도전막을 압축하고 5 ㎛ - 150 ㎛ 만큼 막의 두께를 감소시키는, 테스트 방법에 관한 것이다.
본 발명의 이방성 도전막은 절연성 수지 및 서로 절연되고 두께 방향에서 막 기판을 관통하는 복수의 도전경로를 구비하는 막 기판을 구비한다.
<제 1 실시형태>
도 1은 본 발명의 이방성 도전막의 제 1 실시형태를 개략적으로 도시하고, 여기서, 도 1 (a) 는 평면도이고, 도 1(b) 는 선 I-I에 따른 도 1 (a) 의 단면도이다.
본 명세서에 사용되는 바와 같이, "하운드투스 체크 무늬"는 전기 또는 전자 커넥터용의 다양한 사용으로 사용된 "하운드투스 체크 무늬"와 동일한 것과 단자 및 핀의 배열 패턴과 유사한 것을 의미한다. 예를 들어, 도 1에서, 도전경로 (1) 는 막의 주요면의 하나의 방향 (예를 들어, 도 1의 방향 Y) 의 소정의 피치에서 서로에 대해 평행하게 배열된 도전경로 로우 (10A-1, 10A-2, 10A-3 10A-4, ...) 를 형성하고, 도전경로의 홀수 로우 (10A-1, 10A-3, ...) 를 구성하는 각각의 도전경로 (1) 의 위치는 막의 최외 단부로부터 카운트될 때 도전경로의 짝수 로우 (10A-2, 10A-4, ...) 를 구성하는 각각의 도전경로 (1) 의 위치로부터 도전경로 (1) 의 정렬 방향 (도 1의 방향 X) 으로 약 1/2 피치 만큼 벗어나 정렬되어 있다.
"도전경로 로우 내의 도전경로 사이의 거리" 에 의해, 도전경로가 도전경로 로우를 구성하기 위해 소정의 피치에서 정렬될 때, 예를 들어, 도 1에서 D1, 및 D3에 의해 표시되는 도전경로 로우에서의 인접 도전경로의 중심선 사이의 거리가 정의된다. "도전경로의 인접한 로우 사이의 도전경로 사이의 거리"에 의해, 예를 들어, 도 1에서 D2 및 D4에 의해 표시되는 상기 도전경로에 가장 가까운 도전경로의 상기 로우에 인접한 도전경로 로우에서의 도전경로와 도전경로의 임의의 로우에서의 임의의 하나의 도전경로 사이의 거리가 정의된다.
본 명세서에 사용되는 바와 같이, "막의 주요면 (또한 "막 기판"이라 칭함)"은 막의 두께 방향에서의 단부 표면을 의미한다.
도 1에 도시한 바와 같이, 이방성 도전막 (100) 의 이 실시형태의 기본 구조에서, 절연성 수지로 이루어진 막 기판 (2) 은 서로 절연되고 두께 방향에서 막 기판 (2) 을 관통하는 복수의 도전경로 (1) 를 구비한다.
제 1 실시형태의 이방성 도전막에서, 복수의 도전경로 (1) 가 하운드투스 체크 무늬 패턴을 형성하기 위해 배치되고 도전경로의 인접한 로우 사이의 도전경로 사이의 거리 (D2) 는 도전경로 로우 (10A-1, 10A-2, 10A-3, 10A-4, ...) 내의 도전경로 사이의 거리 (피치) (D2) 보다 작다.
도전경로 로우 내의 도전경로 사이의 거리 보다 작은 도전경로의 인접한 로우 사이의 도전경로 사이의 거리는 아래와 같이 다시 말할 수 있다.
도전경로의 임의의 하나의 로우 (예를 들어, 도전경로 10A-1의 로우) 내의 임의의 하나의 도전경로 (예를 들어, 도전경로 1a) 와 도전경로의 상기 로우에 인접한 도전경로 로우 (예를 들어, 도전경로 10A-2의 로우) 에서의 2개의 도전경로 (예를 들어, 도전경로 1b, 1c) 가 접속될 때, 60°보다 큰 정점각을 갖는 이등변 삼각형이 얻어진다.
도전경로의 인접한 로우에서의 도전경로 사이의 상술한 특별한 위치 관계는 막의 주요면의 하나의 방향 (제 1 방향) 에서 서로 평행하게 배치된 복수의 도전경로 로우 (예를 들어, 도 1의 방향 Y에 평행하게 배열된 복수의 도전경로 로우 (10A-1, 10A-2, 10A-3, 10A-4, ...)) 사이 뿐만 아니라, 막의 주요면의 제 1 방향과 직교하는 방향 (제 2 방향) 에서 서로 평행하게 배치된 복수의 도전경로 로우 (예를 들어, 도 1의 방향 X에서 정렬된 복수의 도전경로 로우 (10B-1, 10B-2, 10B-3, 10B-4, ...)) 에서 실현되는 것이 바람직하다.
도전경로가 상술한 특별한 배열을 가질 때, 비교적 높은 밀도의 도전경로를 갖는 플렉시블 이방성 도전막이 얻어질 수 있다. 이러한 이방성 도전막의 도전경로는 단지 비교적 낮은 압력의 하중을 인가함으로써 접속 타겟 (전자부품, 회로 기판) 상에 배치된 협소한 피치된 단자와 확실하게 접촉하게 된다. 따라서, 이 실시형태의 이방성 도전막은 테스트 커넥터로서 사용될 수 있다. 이러한 이방성 도전막은 전자부품 및 회로 기판에 확실하게 접착하기 때문에, 회로 기판 상에, 협소하게 피치된 단자를 갖는 전자부품을 전기적 및 기계적으로 미세하게 탑재할 수 있는 탑재 커넥터로서 사용될 수 있다.
도전경로 (1) 의 외경 (두께) 은 바람직하게는 60 ㎛ 이하이고, 더욱 바람직하게는 30 ㎛ 이하이다. 또한, 도 1 (a) 의 D1 및 D3에 의해 도시되는 바와 같이 도전경로 로우 내의 도전경로들 간의 거리 (도전경로들의 중심선간의 거리) 는 바람직하게는 200 ㎛이고, 더욱 바람직하게는 100 ㎛이다.
도전경로들의 이런 바람직한 외경 (두께) 및 도전경로 로우 내의 도전경로들 사이의 바람직한 거리로 인해, 200 ㎛ 이하, 또는 100 ㎛의 좁은 피치에 배치된 단자들을 갖는 연결 타깃의 단자들 및 상술한 도전경로들 (1) 은 확실히 접촉될 수 있다.
도전경로들 로우 내의 도전경로들 간의 거리가 매우 작을 때, 이방성 도전막은 고정되고, 막은 압력에 의해서도 쉽게 변형되지 않는다. 따라서, 도전경로 로우 내의 도전경로들 간의 거리는 바람직하게 30 ㎛ 이상이다. 도전경로 (1) 의 외경 (두께) 이 매우 작을 때, 도전경로 (1) 은 증가된 사용 회수와 함께 매우 큰 손상을 입으며, 이방성 도전막 (100) 의 내구성은 저하된다. 따라서, 도전경로 (1) 의 외경 (두께) 은 바람직하게는 10 ㎛ 이상이다.
전자부품 등의 좁은 피칭된 (pitched) 단자들과 낮은 압력 하중을 갖는 이방성 도전막의 도전경로들 간의 연결을 확보하기 위해, 인접한 도전경로 로우들 사이의 도전경로들 간의 거리는 상술한 바와 같이, 도전경로 로우 내의 도전경로들 간의 거리 보다 더 작다. 이는 도 1 (a)에서, D2가 D1 보다 작고, D4가 D3 보다 더 작다는 것을 의미한다. 상술한 효과를 확보하기 위해, 인접한 도전경로 로우들 사이의 도전경로들 간의 거리 (D2, D4) 는 도전경로 로우 내의 도전경로들 간의 거리 (D1, D3) 의 바람직하게는 4/5 이하이고, 더욱 바람직하게는 7/10 이하이다. 그러나, 인접한 도전경로 로우들 사이의 도전경로들 간의 거리가 매우 작을 때, 이방성 도전막은 유연성이 없게 될 수도 있다. 따라서, 인접한 도전경로 로우들 사이의 도전경로들 간의 거리 (D2 및 D4) 는 도전경로 로우 내의 도전경로들 간의 거리 (D1, D3) 의 바람직하게는 1/2이상이다.
상술한 제 1 방향으로 서로 평행하게 배열된 복수의 도전경로 로우 (예를 들어, 도 1에서 도전경로들 10A-1, 10A-2, 10A-3, 10A-4···) 및 상술한 제 2 방향으로 서로 평행하게 배열된 복수의 도전경로 로우 (예를 들어, 도 1에서 X 방향으로 평행하게 배열된 도전경로들 10B-1, 10B-2, 10B-3, 10B-4···) 에 대하여, 도전경로 로우 내의 도전경로들 간의 거리 D1 및 D3 는 D1=D3 또는 D1≠D3이다. 또한, 인접한 도전경로 로우들 사이의 도전경로들 간의 거리 D2 및 D4 에 대하여, D2=D4 또는 D2≠D4이다.
이방성 도전막의 두께는 도전막의 사용에 따라 적절히 결정된다. 도전막이 테스트 커넥터로서 사용될 때, 특히 테스트 서브젝트 부품의 뒤틀림 (warp) , 단자들의 불규칙에 대한 팔로우어빌리티의 견지에서, 이방성 도전막의 두께는 바람직하게 약 30 -1000 ㎛, 특히 바람직하게 약 50-500 ㎛이다. 이방성 도전막이 실장 (mounting) 커넥터로서 사용될 때, 도전막의 두께는 접착성 및 연결 신뢰성의 고려하여 바람직하게 약 10-100 ㎛, 특히 바람직하게 약 30-80 ㎛이다. 여기서 사용되는 바와 같이, 이방성 도전막의 두께는 막 기판 (2) 의 두께 (도 1(b) 에서의 D5) 를 의미한다.
도전경로 (1) 을 형성하기 위한 재료로는, 알려진 도전성 재료를 들 수 있다. 도전성의 견지에서, 구리, 금, 알루미늄 및 니켈 등과 같은 금속 재료가 바람직하며, 구리 및 금이 더욱 바람직하다. 또한, 도전경로 (1) 의 단면 형상은 원형, 다각형 또는 다른 형상일 수 있으며, 특히 한정되지 않는다. 연결 타깃의 단자들의 연결 신뢰성의 견지에서, 원형이 바람직하다. 상술한 도전경로의 외경 (두께) 은 도전경로의 단면 형상이 원형일 때 단면의 직경이고, 도전경로의 단면 형상이 다각형 등과 같이 원형이 아닐 때는 그것의 단면 영역과 동일한 원을 가정한 원의 직경이다.
제 1 실시형태의 이방성 도전막에서 각 도전경로들 (1) 의 바람직한 실시형태가 다음에 도시된다.
바람직하게는, 도 2 에 도시된 이방성 도전막 (101) 으로서, 도전경로 (1) 의 단부 (1A, 1B) 중의 하나 이상은 막 기판 (2) 의 주요면 (2a, 2b) 으로부터 돌출된다. 더욱 바람직하게는, 도전경로 (1) 의 단부 (1A, 1B) 는 막 기판 (2) 의 주요면 (principal plane; 2a, 2b) 모두로부터 돌출된다. 즉, 도전경로 (1) 의 단들은 더욱 바람직하게는 전자부품의 반대 측 상의 주요면 및 회로기판의 반대 측 상의 주요면 모두로부터 돌출된다. 이는 이방성 도전막 (101) 이 테스트 커넥터로서 사용될 때, 테스트에 필요한 낮은 하중의 설정을 가능하게 한다. 따라서, 그 이유는 도전경로 (1) 인 연결 타깃의 단자과 더욱 쉽게 접촉할 수 있는 것이다. 또한, 이방성 도전막 (101) 은 회로기판에 쉽게 고정될 수 있고, 따라서 테스트 동작 자체를 용이하게 한다.
막 기판 (2) 의 주요면 (2a, 2b) 모두로부터의 도전경로 (1) 의 단들 (1A, 1B) 의 돌출 높이 h1, h2는 바람직하게 5-40 ㎛이고, 더욱 바람직하게 5-30 ㎛이다. 막의 하나의 주요면에서의 복수의 도전경로 (1) 의 단의 돌출 높이는 동일하다.
막 기판 (2) 의 하나의 주요면 (2a) 및 다른 주요면 (2b) 로부터의 단부 (1A, 1B) 의 돌출 높이는 도 2 에 도시된 바와 같이 동일하거나, 또는 다를 수 있다. 후자의 경우, 전자부품에 대향하는 주요면으로부터의 돌출 높이를 회로기판에 대향하는 주요면으로부터의 돌출 높이보다 더 크게 하는 것이 바람직하다.
더욱 상세하게는, 전자부품에 대향하는 주요면으로부터의 도전경로의 단의 돌출 높이는 바람직하게는 10-40 ㎛, 더욱 바람직하게는 10-30 ㎛이고, 회로기판에 대향하는 주요면으로부터의 도전경로의 단의 돌출 높이는 더욱 바람직하게는 5-20 ㎛, 더욱 바람직하게는 5-10 ㎛, 이고, 이들 둘 사이의 차이는 바람직하게 5-35 ㎛, 더욱 바람직하게 5-20 ㎛이다.
전자부품에 대향하는 주요면으로부터의 도전경로의 단의 돌출 높이가 10 ㎛ 미만일 때, 도전경로 (1) 은 표면이 전자부품의 표면보다 더 낮은 부품의 단자과 쉽게 접촉되지 않으며, 돌출 높이가 40 ㎛ 초과할 때, 도전경로의 단의 돌출 높이는 테스트 중에 변형되는 경향이 있다. 또한, 회로기판에 대향하는 주요면으로부터의 도전경로의 단의 돌출 높이가 5 ㎛ 미만일 때, 도전경로 (1) 은 반복된 사용 시 회로기판 (회로) 과 쉽게 접촉하는 것을 저지하게 되고, 돌출 높이가 20 ㎛를 초과할 때, 도전경로의 돌출부는 반복된 사용으로 변형되는 경향이 있다.
바람직하게는, 도전경로 (1) 의 중심선은 기판 (2) 의 주요면의 수직선과 5-45°의 각을 형성하도록 기울어지며 막 기판 (2) 을 통과한다. 더욱 바람직하게는, 도전경로 (1) 의 단부는 막 기판 (2) 의 주요면으로부터 돌출된다. 이는 표면이 전자부품의 표면보다 더 낮은 전자부품에 포함된 좁게 피칭된 단자 및 이방성 도전막의 도전경로가 확실히 작은 하중에 접촉될 수 있는 효과를 가진다. 이는 도 3 및 도 4를 참조하여 좀더 상세히 설명한다.
복수의 도전경로 (1) 의 중심선 (L1) 은 막 기판 (2) 의 주요면의 수직선 L2와 5-45°의 각을 형성하도록 기울어진다. 이는 도전경로 (1) 이 단자에 접촉할 때, 도전경로 (1) 가 휘고 단자에 인가된 압력이 더욱 감소하는 효과를 가진다.
도전경로 (1) 의 중심선 (L1) 이 막 기판 (2) 의 주요면에서의 수직선 L2와 이루는 각 (α) 이 5°미만일 때, 도전경로 (1) 이 연결 타깃 (전자부품, 회로기판 등) 과 접촉될 때의 접촉 압력은 쉽게 감소하지 않으며, 각이 45°를 초과할 때, 도전경로 (1) 의 단부 및 연결 타깃의 단자의 위치를 조절 (오프셋) 할 필요가 발생하며, 이는 조작을 어렵게 하는 경향이 있다. 각 (α) 는 더욱 바람직하게는 10-40°이다.
더욱 바람직하게는, 도 4 에 도시된 바와 같이, 복수의 도전경로 (1) 의 중심선 L1은 막 기판 (2) 의 주요면의 수직선 L2와 5-45°의 각을 이루도록 기울어지고, 도전경로 (1) 의 단부 (1A, 1B) 각각은 막 기판 (2) 의 주요면 (2a, 2b) 모두로부터 각각 돌출된다.
이러한 구성을 이용함으로써, 전자부품 및 회로기판은 단자가 200 ㎛ 이하 (또는 100 ㎛ 이하) 의 좁은 피치로 배치될 때에도 낮은 압력 하중을 가지며 기능적으로 시험받을 수 있게 전기적으로 전도될 수 있으며, 연결 타깃은 단자의 표면이 부품 표면으로부터 뒤에 설정되는 표면 구조를 갖는 전자부품이다. 여기서 사용되는 바와 같이, 단자의 표면이 부품 표면으로부터 뒤에 설정되는 표면 구조를 갖는 전자부품은 전자부품의 표면으로부터 단자 표면까지의 깊이가 일반적으로 약 5-20 ㎛인 전자부품을 의미한다.
막 기판 (2) 의 주요면 (2a, 2b) 모두로부터 도전경로 (1) 의 단부 (1A, 1B) 의 돌출 높이는 바람직하게는 상술한 범위 내에서 설정된다. 상술한 바와 동일한 방식으로, 전자부품 (반도체 소자 등) 에 대향하는 주요면으로부터의 돌출 높이를 회로기판에 대향하는 주요면으로부터의 돌출 높이보다 더 크게 설정하는 것이 바람직하고, 바람직한 돌출 높이 및 각각의 바람직한 돌출 높이의 차는 바람직하게 상술한 범위 내에서 설정된다.
바람직하게는, 막 기판 (2) 의 주요면으로부터 돌 출하는 도전경로 (1) 의 단부는 도금에 의해 코팅된다. 그 결과, 도전경로 (1) 와 연결 타깃의 단자간의 접촉 저항은 감소하고, 도전경로 (1) 의 부식 (corrosion) 저항이 개선될 수 있다. 도금에 의한 코팅층의 두께는 바람직하게는 약 2-10 ㎛이다. 이러한 코팅층은 바람직하게는 높은 전기 전도성 또는 부식 저항 금속으로 도금하여 형성된다. 코팅층의 바람직한 예로는 비전해도금에 의한 Ni 층/ Au 층이 포함된다. 비전해 도금에 의해 Ni 층/ Au 층을 형성함으로써, 상술한 접촉 저항이 감소될 수 있다. 도금에 의한 코팅층이 도전경로 (1) 의 단의 표면상에 형성될 때, 막 기판의 주요면으로부터의 도전경로 단의 상술한 돌출 높이는 막 기판 (2) 의 주요면으로부터 도금에 의해 형성된 코팅층까지의 높이이다.
여기서 사용되는 바와 같이, 기능 테스트의 타깃이 되는 반도체 소자 등과 같은 전자부품의 단자 (전극) 은 평탄한 패드와 같은 다양한 형상, 솔더 범프 (solder bump ) 를 갖는 형상, 페시베이션 멤브레인 (passivation membrane) 등으로 코팅된 패드의 외주 (periphery) 및 페시베이션 멤브레인의 표면으로부터 뒤에 설정되는 표면을 갖는 형상, 즉, 부품 등의 표면으로부터 뒤에 설정되는 단자 (전극) 표면을 갖는 형상를 갖는 형상을 갖는다. 또한, 회로기판은 전자부품을 실장하기 위한 제품으로서의 회로기판이거나, 또는 모델로서 같은 것을 이용하여 제작된 테스트 도구로서 회로기판일 수 있다.
이방성 도전막의 제 1 실시형태에서, 이방성 도전막의 막 기판에 종래 사용된 공지의 절연성 수지 재료가 막 기판 (2) 에 사용된다. 예를 들어, 열가소성 폴리이미드 (polyimide) 수지, 에폭시 수지, 폴리에테리미드 (polyetherimide) 수지, 폴리아미드 (polyamide) 수지, 실리콘 수지, 페녹시 (phenoxy) 수지, 아크릴 수지, 폴리카보디이미드 (polycarbodiimide) 수지, 플루오르 (fluorine) 수지, 폴리에스테르 (polyester) 수지, 폴리우레탄 (polyurethane) 수지 등과 같은 다양한 열가소성 및 열경화성 수지 및 폴리우레탄 열가소성 엘라스토머 (elastomer), 폴리에스테르 열가소성 엘라스토머, 폴리아미드 열가소성 엘라스토머 등과 같은 열가소성 엘라스토머 등을 들 수 있다. 여기서 사용되는 바와 같이, "절연성 수지 재료"는 또한 열가소성 엘라스토머를 포함하는 개념이다. 열가소성 엘라스토머는 이방성 도전막의 유연성을 향상시키는 바람직한 재료이다. 이러한 수지 및 엘라스토머는 필터, 충전재 (filler), 가소제 (plasticizer) 및 고무 재료와 같은 다양한 재료를 포함할 수 있다. 충전재의 예로는 SiO2 및 Al2O3가 포함되고, 가소제의 예로는 TCP (tricresyl phosphate) 및 DOP (dioctyl phthalate) 가 포함되고, 고무 재료의 예로는 NBS (아크릴로니트릴-부타디엔 고무: acrylonitrile-butadiene rubber), SBS (폴리스티렌-폴리부틸렌-폴리스티렌: polystyrene-polybutylene-polystyrene) 등이 포함된다.
상술한 바와 같이, 제 1 실시형태의 이방성 도전막은 반도체 소자 등과 같은 전자부품용 테스트 커넥터로서 바람직하며, 대체로 이 구조체 (이방성 도전막) 의 탄성율은 바람직하게는 25-40 ℃에서 10-30 MPa, 더욱 바람직하게는 10-20 MPa이다. 탄성율은 동적 점성탄성 (viscoelasticity) 측정 장치 (DMS210, Seiko Instruments Inc.) 를 이용하여 측정된다. 측정 조건은 이방성 도전막의 막 기판의 표면이 5℃/min 의 온도 상승률로 일정 주파수 (10 Hz) 에서 팽창한다는 모든 방향들 중 한 방향으로부터 한 방향에 대한 확장 모드이고 -30 ℃ - 250 ℃에서의 측정치이다. 측정치로서 입력될 샘플의 두께는 이방성 도전막에서 막 기판의 두께이다.
이 실시형태의 이방성 도전막은 예를 들어 다음의 단계 1-3을 포함하는 방법에 의해 제조될 수 있다. 다음의 제조 방법은 도전성 와이어의 외주변부 상에 형성된 절연성 수지로 이루어진 코팅층을 갖는 절연성 와이어를 포함하는 권회 와이어의 층 및 절연성 수지막으로서, 주어진 막 두께에서 교대로 적층되는 것들을 포함하는 다층구조체 블록을 절단하는 단계를 포함한다. 따라서, 절연성 수지막의 두께를 제어함으로써, 이방성 도전막의 도전경로들의 열들 간의 거리는 매우 정밀하게 조절될 수 있다. 또한, 특정 하운드투스 체크 패턴 (houndstooth) 으로 배열된 도전경로들을 포함하는 이방성 도전막들이 효율적으로 제조될 수 있다.
다음 제조 방법의 바람직한 실시형태에서, 교대로 적층되는 절연성 와이어를 포함하는 권회 와이어 층 및 절연성 수지막을 포함하는 다층구조체는 감압 (decompression) 또는 진공의 형성을 가능하게 하는 공간에 위치되고, 이 공간을 감압하거나 또는 진공상태로 만든 후, 다층구조체는 가열되고 가압되어 다층구조체의 블록을 생성한다. 이러한 방식으로, 규칙적으로 정렬된 도전경로들을 포함하는 이방성 도전막이 획득될 수 있다.
다음의 제조 방법의 다른 바람직한 실시형태에서, 다층구조체의 블록은 복수의 블록들로 절단되고, 복수의 블록들은 전체가 연결되어 절연성 와이어의 단면이 나타나는 증가된 표면의 폭을 갖는 블록을 생성하며, 넓은 블록은 그 후 절단되어 이방성 도전막을 생성한다. 이러한 방식으로, 상대적으로 큰 영역을 갖는 이방성 도전막이 효율적으로 획득된다.
단계 1: 도 5 에 도시된 바와 같이, 절연성 수지막 (21) 의 시트는 코어 (20) 주위에 롤 (roll) 형상으로 감기고, 절연성 와이어 (22) 는 롤 형상의 절연성 수지막 (21) 의 외주변부 상에 코일처럼 소정의 피치로 권회되며 (도 5 (a), (b)), 이 단계는 반복된다. 절연성 와이어 (22) 는 도전성 와이어 (22a) 및 도전성층의 외주변부 상에 형성된 절연성 수지로 이루어진 코팅층 (22b) 를 포함한다. 절연성 와이어 (22) 는 예를 들어 수평 타입의 보통의 권회머신 등과 같은 공지의 권회머신에 의해 권회될 수 있다. 이러한 반복된 동작에 의해, 절연성 수지막 (21) 및 절연성 와이어 (22)를 포함하는 권회 와이어 (22A) 의 층이 교대로 적층되는 다층구조체 (23) 이 형성될 수 있다 (도 6). 도 6 은 코어 (20) 의 중심선을 포함하는 평면에 걸친 다층구조체 (23) 의 단면도이다. 도 6 에 도시된 바와 같이, 코어 (20) 측면으로부터 카운트할 때 홀수 번호를 갖는 권회 와이어의 층들 (22A-1, 22A-3) 내의 인접한 절연성 와이어 (22) 의 중심선 C1 과 짝수 번호를 갖는 권회 와이어의 층들 (22A-2, 22A-4) 내의 절연성 와이어 (22) 의 중심선 C2 사이의 중심점 M은 동일 직선 (가상 선) L3 상에 정렬된다. 이를 달성하기 위해, 절연성 와이어 (22) 를 권회시키는 위치는 코어 (20) 측면으로부터 카운트할 때, 홀수 번호를 갖는 권회 와이어 (22A-1, 22A-3) 층들과 짝수 번호를 갖는 권회 와이어 (22A-2, 22A-4) 사이의 코어 (20) 의 수직 방향 (도 6 의 Z 방향) 으로 뒤바뀌게 된다.
단계 2: 상술한 단계 1에서 획득되는 다층구조체 (23) 는 가열되고 가압되어 절연성 와이어 (22) 의 절연성 수지 코팅층 (22b) 및 절연성 수지막 (21) 을 녹여 다층구조체의 블록을 생성한다. 그 후, 가열 온도 및 압력이 절연성 와이어 (22) 및 절연성 수지막 (21) 을 구성하는 재료들에 따라 변하는 동안, 가열 온도는 일반적으로 약 120-200℃, 바람직하게는 약 130-180 ℃이다. 또한, 압력은 일반적으로 약 3-20 kgf/㎠, 바람직하게는 5-15 kgf/㎠이다. 바람직하게는, 다층구조체 (23) 은 감압 또는 진공의 형성을 가능하게 하는 공간에 배치되며, 감압 또는 진공 상태로 만든 후, 다층구조체 (23) 는 가열되고 가압된다. 이러한 방식으로, 다층구조체의 블록은 다층구조체 (23) 에 불필요한 갭을 남기지 않고 형성될 수 있으며, 최종적으로 생성된 이방성 도전막 내의 도전경로들은 더욱 규칙적으로 정렬된다. 여기서 사용하는 감압은 대기압보다 더 작은 압력을 의미하고 일반적으로 0.06 MPa 이하이며, 진공은 특히 0.001 MPa 의 압력까지 감압하는 것을 의미한다. 효율적인 갭을 제거하기 위해, 가열 및 가압이 빈 공간 (vacuo)에서 더욱 바람직하게 적용된다. 감압 또는 진공화를 위한 방법이 특히 제한되지 않지만, 펌프 (진공 펌프) 를 이용한 흡입이 가동성을 위해 바람직하다.
감압 또는 진공의 형성을 가능하게 하는 상술한 공간은 예를 들어, 강체 박스 (rigid box) (즉, 감압 또는 진공 상태로 만들 때, 변형없이 형상을 유지할 수 있는 강도를 갖는 박스) 내의 공간, 가요성 (flexible) 막 등으로 이루어진 백 (bag) 내부의 공간이다. 강체 박스의 재료는 예를 들어, 철, 알루미늄, 스테인레스 강철, 탄소 강철, 동 등과 같은 재료 및 폴리에틸렌, 폴리우레탄, 아크릴 수지, 폴리아미드, 폴리카보나이트 등과 같은 플라스틱 등이다. 가요성 막으로는, 알루미늄 등과 같은 금속막, 나일론 막, 폴리에스테르 막, 폴리에틸렌 막 및 폴리아미드 막 등과 같은 플라스틱 막 또는 알루미늄 막 등이 폴리에틸렌 막 상에 적층된 적층막 등이 사용될 수 있다. 가요성 막으로 이루어진 백이 사용되고 백 내의 공간이 진공 상태로 될 때, 백은 거의 다층구조체 (23) 에 접착되며, 그렇게 함으로서 더욱 효과적으로 다층구조체 (23) 내의 불필요한 갭을 제거한다.
가열 및 가압을 달성하기 위한 가압 시에, 압축 가스를 상술한 공간 (감압 또는 진공의 형성을 가능하게 하는 공간) 으로 유입하는 단계를 포함하는 방법이 바람직하게 이용된다. 압축 가스의 유입 단계를 포함하는 방법의 경우, 압축 가스로서 질소 가스와 같은 비활성 가스의 사용은 바람직하게 도전성 와이어의 산화를 억제할 수 있게 한다.
단계 3: 상술한 단계 2에서 다층구조체 (23) 의 불록은 소정의 두께의 막으로 절단된다. 블록은 다층구조체 (23) 의 블록 내의 절연성 와이어 (22) (도전성 와이어 22a) 와 각을 형성하는 평면을 따라 절단된다. 절단용 도구는 그것이 절연성 와이어 (22) 를 절단할 수 있고 다층구조체를 막으로 절단할 수 있는 한, 임의의 것이 될 수 있다. 예를 들어, 와이어 톱 및 다이서 (dicer) 등이 사용될 수 있다.
단계 1-3을 수행한 후, 하운드투스 체크 패턴으로 도전경로들의 그룹을 갖는 이방성 도전막이 획득된다. 즉, 절연성 와이어 (22) (도전성 와이어 (22a)) 는 이방성 도전막의 도전경로 (1) 에 대응되고, 권회 와이어 (2A) 의 한 층에 정렬된 절연성 와이어 (22) (도전성 와이어 (22a)) 는 도전경로들의 열에 대응되며, 정렬된 절연성 와이어 (22) (도전성 와이어 (22a)) 의 중심선간의 거리 (d1) 은 이방성 도전막 내의 도전경로 로우 (10A-1, 10A-2, 10A-3, 10A-4 ···) 내부의 도전경로들 간의 거리 (D1) (도 1 참조) 에 대응된다. 이방성 도전막의 인접한 도전경로 로우들 사이의 도전경로들 간의 거리는 주로 절연성 수지막 (21) 의 두께 (d2) 에 의해 조절된다. 절연성 수지막 (21) 의 두께 (d2) 를 상술한 절연성 와이어 (22) (도전성 와이어 (22a)) 의 중심선들 간의 거리 (d1) 의 0.8 배 이하 (바람직하게는, 0.7 배 이하) 로 조절함으로써, 인접한 도전경로 로우들 간의 거리 (D2) 는 도전경로 로우 내부의 도전경로들 간의 거리 (D1) (도 1 참조) 보다 더 작게 만들 수 있다. 도전경로들 간의 충분한 절연의 측면에서, 도전경로들 간의 갭은 절연성 수지막으로 채워진다. 따라서, 절연성 수지막 (21) 의 두께 (d2) 는 바람직하게는 절연성 와이어 (22) (도전성 와이어 22a) 의 중심선들 간의 거리 (d1) 의 0.1 배 이하이다. 반면, 절연성 와이어 (22) 를 코팅하기 위한 절연성 코팅층 (22b) 의 두께는 절연성 와이어 (22) 와 절연성 수지막 (21) 간의 본드 (접합) 에 필요한 두께일 수 있으며, 일반적으로 1-10 ㎛의 범위에서 선택된다.
단계 2 에서 다층구조체 (23) 의 블록으로부터 다수의 작은 블록들을 잘라내고, 각각의 절연성 배선 (22) (도전성 배선 (22a)) 의 단면 (section) 이 동일한 방향을 향하도록 이 작은 블록들을 쌓고, 더 큰 폭을 갖는 블록으로 일체화되도록 블록들을 가열 및 가압하고, 소정의 두께를 갖는 막을 제공하도록, 단면으로서 절연성 배선 (22) (도전성 배선 (22a)) 와 각도를 형성하는 면을 이용하여 더 큰 폭을 갖는 블록을 절단하며, 이 때 상대적으로 큰 영역을 갖는 이방성 도전막이 생성될 수 있다. 감압 또는 진공의 형성을 허용하는 공간에서 특정 방향으로 고정 (stuck) 된 다수의 작은 블록을 배치하고, 공간을 감압 또는 진공화한 후, 전술한 다수의 작은 블록을 가열 및 가압하는 것이 바람직하다. 이러한 방식으로, 고정 블록 (stuck blocks) 사이의 불필요한 갭 및 각각의 블록의 소량 (trace amount) 남아있는 불필요한 갭이 제거될 수 있으며, 그 결과, 이방성 도전막의 도전경로가 생성되며 더 규칙적으로 정렬된다. 가열 및 가압 조건은 단계 2 의 경우와 동일하다. 고정 블록의 위치 에러를 방지하기 위해, 바람직하게는, 고정 블록은 하나의 개방면을 갖는 내열 박스 (heat resistant box) 에 위치되며, 개방면의 측면으로부터 가압된다. 고정 블록이 유동 막으로 만들어진 백 (bag) 에 위치될 때, 가압되며 내부 공간은 진공화되고, 백은 고정 블록에 단단히 부착된다. 그 결과, 각각의 블록 내부 및 블록 사이의 불필요한 갭이 더 효율적으로 제거될 수 있다. 박스 및 백에 관하여서는, 단계 2 에서 이용된 것과 유사한 것들이 이용될 수 있다.
전술한 생산 방법에서, 막 기판의 주요 면으로부터 돌출된 도전경로의 단부를 갖는 타입의 이방성 도전막이 생산될 때, 전술한 단계 1 - 3 을 통하여 얻어진 이방성 도전막은 다음의 처리를 거칠 수 있다.
먼저, 주요 면 측면으로부터 막 기판을 선택적으로 제거함으로써 도전경로의 단부를 돌출시키는 단계를 포함하는 방법을 들 수 있다. 구체적으로는, 유기 용매를 이용한 습식 에칭, 플라즈마 에칭에 의한 건식 에칭, 아르곤 이온 레이저, KrF 엑시머 레이저 등이 단독으로 또는 조합하여 이용될 수 있다. 이 중에서, 에칭량의 우수한 제어라는 관점에서 플라즈마 에칭이 바람직하며, 플라즈마 에칭 방법에서도, 반응성 이온 에칭이 특히 바람직하다. 또한, 돌출할 도전경로의 단부 (에지 면) 에 금속을 침전시킴으로써 도금 및 증착에 의해 돌출부를 만들 수도 있다. 금속이 침전될 때, 금속은 전술한 도전경로를 구성하는 금속과 동일할 수도 있고 상이할 수도 있다. 바람직한 실시예는 비전해도금에 의한 Ni 층/Au 층을 포함한다. 비전해 도금에 의해 Ni/Au 층을 형성함으로써, 접속 타겟 (전자부품, 회로 보드 등) 의 단자와의 접촉 저항은 낮은 레벨로 억제될 수 있다.
제 1 실시형태의 이방성 도전막에서, 도전경로는 비교적 고밀도로 존재하며, 막은 유동성을 갖는다. 따라서, 단자 (전극) 가 좁은 피치로 배치되며 단자 표면이 소자 표면으로부터 떨어지는 반도체 소자 등의 전자부품의 기능 테스트가 이러한 이방성 도전막을 이용하여 수행될 때, 회로 보드의 전자부품 및 도전성 부분의 모든 단자 (전극) 는 확실하게 전기적으로 도전될 수 있다.
특히, 제 1 실시형태의 이방성 도전막이 이용될 때, 단자 (전극) 사이의 거리 (인접하는 단자 사이의 절연성 영역의 폭) 가 200 ㎛ 이하, 추가로 100 ㎛ 이하, 또는 그 이하의 좁은 피치로 설정되는 전자부품, 단자가 좁은 피치로 배치되며 단자의 표면이 소자의 표면으로부터 10 ㎛ 이상 (추가로 20 ㎛ 이상) 의 깊이 위치에 설정되는 전자부품의 기능 테스트는 10 MPa 이하, 추가로 5 MPa 이하의 하중에서 수행될 수 있다.
전술한 바는, 특히, 제 1 실시형태의 이방성 도전막의 테스트 커넥터로서의 유용성에 관한 것이다. 제 1 실시형태의 이방성 도전막은 마운팅 커넥터 (mounting connector) 로 이용될 수도 있다. 이 경우, 이러한 이방성 도전막은 수지 (resin) 영역이 균일하게 분포된 구조를 갖기 때문에, 이는 전자부품 및 회로 보드에 접착될 수 있으며, 좁은 피치로 배치된 단자를 갖는 전자부품은 양호한 전기적 접속을 보장하면서 비교적 높은 접착력으로 회로 보드에 접착될 수 있다.
제 1 실시형태의 이방성 도전막이 테스트 커넥터로 이용될 때, 이는 반도체 소자 등의 전자부품의 기능적 테스트 뿐만 아니라, 액정 패널, EL (electroluminescence) 등의 회로 보드의 기능적 테스트에도 적용될 수 있다. 특히, 테스트 동작은, 본 발명의 이방성 도전막을 물체 (테스트 대상) 와 회로 보드 사이에 삽입함으로써, 도전성 테스트가 필요한 단자 및 회로 (배선) 패턴을 갖는 물체 (테스트 대상) 에 대하여 낮은 압력 하중으로 행해질 수 있다.
<제 2 실시형태>
다른 바람직한 실시형태 (제 2 실시형태) 에서, 본 발명의 이방성 도전막 (100) 은, WO98/07216 에 기재된 바와 같이, 절연성 재료로 만들어진 도금막 기판 (2) 및 서로 절연되며 두께 방향으로 막 기판 (2) 을 관통하는 도전경로 (1) 를 포함한다. 제 2 실시형태에서, 전술한 막 기판 (2) 은 이하 상세히 설명하는 수지 및 고무를 포함한다. 도 7 은 이러한 이방성 도전막을 이용하는 전자부품의 테스트를 개략적으로 나타낸다.
막 기판 (2) 은 페놀 수지와 교차결합된 나프탈렌 골격 에폭시 수지 및 아크릴 고무를 포함한다. 각각의 수지를 이하 설명한다. 나프탈렌 골격 에폭시 수지에 대한 교차결합제로서 페놀 수지의 작용의 결과로서, 막 기판 (2) 은 내열성 (heat resistance) 을 보이며, 아크릴 고무의 존재는 유동성의 동시적 압착을 허용한다. 그러한 막 기판 (2) 을 얻는 방법은 공지된 생산 방법과 유사할 수도 있다. 예를 들어, 나프탈렌 골격 에폭시 수지, 페놀 수지, 및 아크릴 고무를 적당한 용매에 부가하는 단계, 및 혼합물을 막에 형성하는 단계 등을 포함하는 방법을 들 수 있다.
막 기판 (2) 의 총중량에 대한, 페놀 수지와 교차결합된 나프탈렌 골격 에폭시 수지 및 아크릴 고무의 총중량은 바람직하게는 50 % 이상, 더 바람직하게는 70 - 90 % 이상이다. 전술한 수지 및 고무 이외에 막 기판 (2) 에 포함되는 재료로는, 예를 들어 폴리우레탄 수지, 폴리오르가노실록산 수지 등을 들 수 있으며, 본 발명의 특성이 손상되지 않는 한 특별한 제한은 없다.
획득된 막 기판의 내열성의 측면에서, 막 기판 (2) 의 생산 도중에 중량으로 100 비율의 나프탈렌 골격 에폭시 수지에 부가되는 페놀 수지의 양은 바람직하게는 중량으로 30 - 100 비율이며, 더 바람직하게는 중량으로 50 - 70 비율이다. 전극의 접촉점 등과의 우수한 접촉을 획득하기 위해 막 기판 (2) 의 생산 도중에 중량으로 100 비율의 나프탈렌 골격 에폭시 수지에 부가되는 아크릴 고무의 양은 바람직하게는 중량으로 50 - 500 비율이며, 더 바람직하게는 중량으로 70 - 250 비율이다.
"나프탈렌 골격 에폭시 수지" 는, 나프탈렌 골격을 가지며 분자 구조에 2 이상의 옥시란 링 (oxirane rings) (에폭시 그룹) 을 갖는 화합물을 의미한다. 나프탈렌 골격 에폭시 수지는 일반적으로 경화제 (페놀, 아민 등과 같은 능동 수소를 가지는 화합물) 와 함께 이용되어 3 차원 네트워크 폴리머를 형성한다. 나프탈렌 골격 에폭시 수지에서 나프탈렌 골격의 비율은 특별히 한정되지는 않지만, 획득된 막 기판의 내열성의 관점에서 바람직하게는 30 wt%, 더 바람직하게는 40 - 70 wt% 이다.
나프탈렌 골격 에폭시 수지는 잘 알려진 수지이며 그 생산 방법 또한 잘 알려져 있으며 특별한 제한은 없다.
"페놀 수지" 는 페놀의 축합 또는 알데히드와의 유도체로부터 얻어진다. 페놀 또는 그 유도체로는, 페놀, 크레졸 (cresol) 등을 들 수 있다. 알데히드로서, 포름알데히드, 아세트알데히드, 프로피온알데히드, 부틸알데히드 등을 들 수 있다.
페놀 수지는 잘 알려진 수지이며 그 생산 방법 또한 잘 알려져 있으며 특별한 제한은 없다.
"페놀 수지와 교차결합된 나프탈렌 골격 에폭시 수지" 는 2 차원 또는 3 차원의 네트워크 구조를 갖는 수지이며, 페놀 수지가 전술한 나프탈렌 골격 에폭시 수지의 옥시란 링 (에폭시 그룹) 에 결합되어 형성된다.
"아크릴 고무" 는 주로 아크릴 애시드 알킬 에스테르를 포함하는 합성 고무이다. 알킬 에스테르로는, 메틸 에스테르, 에틸 에스테르, 부틸 에스테르 등을 들 수 있다.
아크릴 고무는 잘 알려져 있으며 그 생산 방법 또한 잘 알려져 있으며 특별한 제한은 없다.
이방성 도전막으로 만들어진 막 기판 (2) 은 전술한 수지 및 고무를 포함하는 판 (plate) 이며, 그 두께는 특별히 제한되지 않는다. 바람직하게는 약 30 ㎛ - 1000 ㎛ 이며, 더 바람직하게는 약 50 ㎛ - 500 ㎛ 이다.
전술한 바와 같이, 제 2 실시형태의 이방성 도전막에서, 도전성 재료로 만들어진 복수의 도전경로 (1) 가, 서로 절연되고 두께 방향으로 막 기판 (2) 을 관통함과 동시에, 막 기판 (2) 에 배치된다. 각각의 도전경로 (1) 의 양 단부는 전술한 막 기판 (2) 의 앞면 및 뒷면에 노출된다.
도전경로 (1) 이 두께 방향으로 막 기판 (2) 을 관통하는 실시형태로서, 도 7 에 나타난 바와 같이, 도전경로가 막 기판 (2) 의 두께 방향과 동일한 방향으로 관통하는 실시형태, 도전경로가 전술한 두께 방향 등으로부터의 경사 (미도시) 등을 관통하는 실시형태, 또는 도전경로 (1) 가 막 기판 (2) 에서 직선이 아닌 커브 (미도시) 를 만들며 관통하는 실시형태 등이 있을 수 있다. 이 실시형태 중에서, 테스트 대상인 회로 보드 (30) 의 회로 패턴 (30a) 및 회로 소자 (20) 의 전극 (20a) 과의 양호한 접촉의 관점에서, 도전경로 (1) 는 바람직하게는 막 기판 (2) 에서 경사지거나 커브를 갖는다, 각각의 도전경로 (1) 의 영역 형상은 원, 다각형 등과 같은 임의의 형태일 수 있다. 1 내지 3 개의 도전경로 (1) 가 테스트 대상 전자부품 (20) 의 전극 (20a) 과 접촉하도록, 도전경로 (1) 는 밀집하게 배치되는 것이 바람직하다. 서로 절연된 복수의 도전경로 (1) 를 만듬으로써, 전자부품 (20) 의 전극 (20a) 및 회로 보드 (30) 의 회로 패턴 (30a) 의 도전의 존재 또는 부존재는 독립적으로 테스트될 수 있다. 도 8(a) 및 도 10 은 막 기판 (2) 의 1 표면에 나타나는 도전경로 (1) 의 배치 패턴이다. 도 8(b) 는 도 8(a) 의 X-X 를 따르는 단면의 개략도이다. 도전경로 (1) 의 배치는 도 10 에 나타난 정사각 매트릭스, 도 8(a) 에 나타난 밀집 팩 (close pack) 또는 다른 랜덤 팩 상태일 수 있다. 미세한 전극을 취급하기 위해서는 밀집 팩이 바람직하다.
도전경로 (1) 의 재료로는, 공지의 도전성 재료를 들 수 있다. 전기적 특성의 관점에서, 구리, 금, 알루미늄, 니켈 등의 금속 재료가 바람직하며, 도전성의 관점에서, 구리 및 금이 더욱 바람직하다. 도전성, 탄성율 등의 관점에서, 도전경로 (1) 는 막 기판 (2) 의 스루 홀 (through hole) 에 금속 재료를 도금하여 형성될 수 있으며, 더 바람직한 것은, 금속 배선이 막 기판을 관통하여 도전경로를 만드는 실시형태이다. 금속 배선 중에서, 예를 들어, 전기를 전달하도록 생산되는, JIS 3 3103 에 정의된 구리 배선 등의 도전성 금속 배선이 바람직하며, 이는 전기적 특성, 기계적 특성 및 비용 면에서 가장 우수한 도전경로를 제공하기 때문이다. 영역 (막 기판 (2) 의 두께 방향에 수직한 영역) 의 형상, 사이즈 및 도전경로 (1) 의 수는, 본 발명 이방성 도전막의 이용에 따라 적절히 결정될 수 있다. 50 ㎛ 이하의 피치를 갖는 미세 피치의 전극 배치 패턴을 취급하기 위해, 도전경로 (1) 의 직경은 바람직하게는 5 - 60 ㎛, 더 바람직하게는 10 - 60 ㎛, 특히 바람직하게는 10 - 40 ㎛ 이다. 도전경로 (1) 의 단면이 원이 아닐 때, 그 단면 영역은 바람직하게는 전술한 직경을 갖는 원과 동일한 영역이다.
도전경로 (1) 의 양 단부만이 막 기판 (2) 의 앞면 및 뒷면에 노출될 필요가 있으며, 전자부품 (20) 의 전극 (20a) 및 회로 보드 (30) 의 회로 패턴 (30a) 와의 미세 접촉을 고려하여, 도전경로 (1) 의 양 단부는 바람직하게는 막 기판의 앞면 및 뒷면으로부터 돌출한다 (도 9 참조). 이 경우에, 막 기판 (2) 의 앞면 및 뒷면으로부터의 돌출 정도는 바람직하게는 5 - 40 ㎛, 더 바람직하게는 5 - 30 ㎛ 이다. 도전경로 (1) 로부터의 돌출부는 막 기판 (2) 을 관통하는 도전경로 (1) 의 양 단부를 도금하여 형성될 수 있으며, 막 기판 (2) 을 관통하는 도전성 금속 배선 자체가 연장될 수도 있다. 특히, 막 기판 (2) 을 관통하는 도전경로 (1) 의 산화를 방지하기 위해, 바람직하게는 돌출부의 형성 도중에 도금하여 산화가 방지된다. 도전경로 (1) 가 막 기판 (2) 으로부터 돌츨할 때, 돌출부의 표면은, 높은 전기 도선성을 갖는 금속 재료 또는 부식에 대한 내성이 우수한 금, 니켈 등의 재료로 피복 (cover) 될 수 있다.
도 9 는 제 2 실시형태의 이방성 도전막의 부분 개략도이다. 이 도면에 나타난 바와 같이, 상이한 재료로 만들어진 층 (3) 이, 막 기판 (2) 의 수지 재료와 도전경로 (1) 사이에 형성될 수 있다. 층 (3) 은 여러 층으로 중첩될 수도 있으며, 재료는 절연성 특성, 도전성 등의 요구되는 특성 및 용도에 따라 선택될 수 있다. 도전경로 (1) 을 권회시킨 층 (3) 에 이용되는 재료로서, 폴리이미드 수지, 폴리아미드 수지, 폴리에스테르 수지, 폴리우레탄 수지 등을 들 수 있다.
본 실시형태의 총괄로서 20 ℃ - 150 ℃ 에서 이방성 도전막의 탄성율은 1 - 100 MPa, 더 바람직하게는 10 - 20 MPa 이다. 탄성율을 1 MPa 이상으로 설정함으로써, 테스트 대상은 전자부품 (20) 에 너무 쉽게 접착하지 않게 되며, 전자부품 (20) 는 테스트 후에 용이하게 회수 (recover) 될 수 있다. 탄성율이 100 MPa 이하일 때, 후술한 적합한 접촉 하중의 적용에 의해 기판의 팽창, 칩의 뒤틀림 등이 용이하게 흡수될 수 있기 때문에, 도전경로 (1) 의 손상 등으로 인한 결함있는 도전성은 감소될 수 있다.
총괄적인 이방성 도전막의 탄성율은, 막 기판 (2) 및 도전경로 (1) 를 포함하는 최종 생산물로서의 이방성 도전막의 탄성율을 의미하며, 다음의 신장력 테스트에 의해 측정될 수 있다.
* 측정 장치 : TA Instrument Japan 의 viscoelasticity 측정 장치 RSA - II
* 테스트 피스 (test piece) : 100 ㎛ * 5 mm * 22.5 mm
* 측정 조건 : 연장 모드 (extension mode) 하에서 테스트 피스의 연장되는 방향의 면의 하나에서 주파수 10 Hz, 온도 20 ℃, 150 ℃
이방성 도전막의 탄성율을 제어하는 방법이 특별히 제한되지는 않으나, 탄성율을 향상시키는 방법을 이하 설명한다.
* 부가될 아크릴 고무의 양을 감소시킴
* 나프탈렌 골격 에폭시 수지에서 낮은 비율의 나프탈렌 골격을 갖는 재료를 이용함
* 1 분자에 복수의 작용기를 갖는 에폭시 수지 및 페놀 수지를 이용함
이방성 도전막의 탄성율을 감소시키기 위해, 전술한 것과 대향하는 방법이 채택될 수도 있다.
본 발명의 이방성 도전막의 두께는 바람직하게는 30 - 1000 ㎛, 더 바람직하게는 50 - 500 ㎛ 이다. 두께가 30 ㎛ 이상일 때, 바람직하게는 테스트 대상의 전극과의 미세한 접촉 (특히 큰 간격을 갖는 전극) 을 획득한다. 두께가 500 ㎛ 이하일 때, 전기 도전경로의 길이의 영향에 기인한 투과 손실은 바람직하게 감소된다. 이방성 도전막의 두께는, 이방성 도전막의 2 지점 사이의 거리 중에서, 막 기판 (2) 의 연장 방향의 면과 직교하는 방향으로의 최대 길이를 의미한다. 따라서, 도전경로 (1) 가 막 기판 (2) 으로부터 돌출하지 않을 때, 이방성 도전막의 두께는 막 기판 (2) 의 두께와 동일하며, 도전경로 (1) 가 막 기판 (2) 으로부터 돌출할 때, 이방성 도전막의 두께는 일반적으로 도전경로 (1) 의 양 단부 사이의 거리 (도 9 의 길이 T) 이다.
제 2 실시형태의 이방성 도전막은, 20 ℃ - 150 ℃ 에서 전자부품의 테스트에 이용될 때 발생하는, 저 분자 중량 성분들 (low molecular weight components) 의 접착에 기인한 금속 전극의 오염 (staining) 을 감소시킬 수 있다.
제 2 실시형태의 이방성 도전막 (100) 을 형성하는데, 도전경로 (1) 가 막 기판 (2) 을 관통하는 구조를 확득하는 방법은 특별히 제한되지 않는다. 그러한 방법의 일실시예로는, WO98/07216 에 설명된 바와 같이, 서로 분리되는 것을 방지하도록 다수의 절연성 배선들을 밀집되어 팩킹 (pack) 된 상태로 고정시키는 단계, 및 절단면으로서 각각의 절연된 전극에 대해 각도를 형성하는 평면을 이용하여 원하는 막 두께로 절단하는 단계를 들 수 있다. 특히, 다음의 단계 (1) - (7), 또는 (1) - (5) 및 (7), 즉,
(1) 전술한 나프탈렌 골격 에폭시 수지, 페놀 수지 및 아크릴 고무 중 임의의 것을 주요 요소로 포함하는 막을 코어 주위에 권회하는 (winding) 단계
(2) 주어진 피치에서 10 - 60 ㎛ 의 직경을 갖는 도전성 금속 배선을 그 위에 권회하는 단계
(3) 그 위에 막, 도전성 금속 배선, 막, 도전성 금속 배선, ... 을 반복적으로 더 권회하는 단계
(4) 단계 (3) 에서 획득된 코일을 가열 및/또는 가압하고, 일체적으로 코일 블록을 형성하기 위해 감싼 막을 주조-접착 및/또는 가압-접착하는 단계
(5) 막을 제공하기 위한 단면으로서, 절연성 도전성 배선과 각도를 형성하는 평면을 이용하여 소정의 두께로 단계 (4) 에서 획득된 코일 블록을 절단하는 단계
(6) 막 기판으로부터 도전성 금속 배선을 돌출시키도록, 단계 (5) 에서 획득된 막-형 생산물의 절연성 수지를 에칭하는 단계
(7) 막 기판 표면으로부터의 돌출을 위해, 단계 (5) 또는 단계 (6) 에서 획득된 막-형 생산물의 막 기판 상에 노출된 도전성 금속 배선의 단부 표면 상에 금속을 더 침전시키는 단계를 포함하는 방법을 들 수 있다
다음으로, 제 2 실시형태의 이방성 도전막을 이용하는 테스트 방법을 설명한다. 테스트 대상은 적어도 하나의 전극을 갖는 전자부품이다. 이 때, "전자부품" 는 전기 도전에 의해 기능을 나타내는 소자를 의미하며, 반도체 소자, 액정 패널, 고주파 소자 등을 포함한다. 본 발명의 테스트 방법을 반도체 소자를 포함하는 전자 장비 및 반도체 소자에 적용하는 것은 전자부품에 테스트 방법을 적용하는 것에 해당된다.
도 7 에 나타나는 바와 같이, 이러한 테스트 방법은 제 2 실시형태의 이방성 도전막 (100) 을 전자부품 (20) 과 회로 보드 (30) 사이에 삽입하는 단계, 소정의 하중을 적용하는 동안, 전기적으로 전자부품 (20) 를 도전하는 단계에 의해 특징지워진다. 이 방법에 따라, 뒤틀림, 팽창 또는 간격이 전자부품 (20) 및 회로 보드 (30) 에 존재할지라도, 이방성 도전막 (100) 은 이를 흡수하기 위해 변형되며, 전자부품의 전극 (20a) 및 회로 보드 (30) 의 대응하는 회로 패턴 (30a) 은, 바람직하게는 최소 하중으로, 적절히 접촉하게 된다.
여기에서 사용되는 "회로 보드" 는 전자부품 (20) 를 장착하는 생산물로서의 회로 보드 또는 이를 모델로 이용하는 테스트 도구로서 생산된 회로 보드일 수 있다.
이방성 도전막 (100) 을 전자부품 (20) 와 회로 보드 (30) 사이에 삽입함으로써, 전술한 전자부품 (20) 의 전극 (20a) 및 이방성 도전막의 도전경로 (1) 는 서로 접촉하게 된다. 약 1 내지 3 개의 도전경로가 테스트 대상 전자부품 (20) 의 전극 (20a) 과 접촉하도록, 도전경로 (1) 가 밀집되어 배치되는 것이 바람직하다.
상술한 바와 같이, 전자부품 (20) 와 회로기판 (30) 간에 이방성 도전막 (100) 을 삽입하면서, 이방성 도전막 (100) 과 전자부품 (20) 들을 가압하는 방향으로 하중을 가한다. 예를 들어, 도 1 에 나타낸 바와 같이, 이 방향에서의 하중은 회로기판 (30) 을 베이스 (테이블) 상에 고정한 다음 전자부품 (20) 측으로부터 가압함으로써 실시될 수 있다. 이후, 접촉 하중은 전자부품의 하나의 전극 당 50 g/mm2 - 5000 g/mm2 인 것이 바람직하며, 테스트 대상물의 회로기판 (30) 이 평편한 경우, 100 g/mm2 - 3000 g/mm2 인 것이 특히 바람직하다. 이 접촉 하중은 전자부품 (20) 의 전극 (20a) 을 변형시키는 데미지를 주지 않으며, 접촉 저항을 감소시키는 범위이다. 즉, 접촉 하중이 50 g/mm2 보다 작은 경우, 전극에 대한 팔로우어빌리티가 달성되기 어렵고 접속이 불확실하게 되며 (도전률이 100%에 도달하지 못함), 접촉 하중이 5000 g/mm2 을 초과하는 경우, 전극 구성요소 (20) 의 전극 (20a) 은 테스트 동안에 변형되어, 탑재하는 동안 접속불량을 발생시킨다. 특히, 전자부품들이 솔더 범프, 솔더 볼 등과 같이 약 20 mm - 200 mm 인 돌출부 높이를 갖는 전극을 가지는 경우, 상술한 범위에서의 접촉 하중의 유용성이 가장 중요해진다.
"하나의 전극 당 접촉 하중"는 전자부품에 인가되는 총 하중을 전극과 접촉하고 있는 전극 (20a) 의 개수로 나누어 구한 값을 의미한다. 여기서, 전극 (20a) 은 전자부품 (20), 테스트 대상물에 포함되어 있다. 예를 들어, 전자부품 (20) 에 대해 가해지는 총 하중은 플립칩 본더의 설정에 의해 제어될 수 있다.
상술한 바와 같이, 전자부품 (20) 와 회로기판 (30) 간에 이방성 도전막 (100) 을 끼워넣으면서 가해지는 하중은 5 mm - 150 mm 만큼 이방성 도전막 (100) 의 두께를 감소시키는 하중인 것이 바람직하다. 이러한 압축 상태에서 전자부품 (20) 의 기능 테스트를 수행함으로써, 전자부품 (20) 와 회로기판 (30) 의 뒤틀림과 팽윤을 효과적으로 흡수할 수 있다.
테스트 동안에 이방성 도전막의 전위 (dislocation) 의 양 (감소된 두께량) 은 마이크로 압축 테스트 머신 (Shimadzu Corporation, MCT - W) 으로 직접 측정될 수 있다.
전자부품 (20) 의 테스트 대상물는 하중을 가하면서 전자부품 (20) 를 테스트하도록 전기적으로 수행된다. 여기서, 전자부품 (20) 에 대한 도전성 테스트가 필요한 경우, 테스트는 특별히 한정되는 것은 아니며, 예를 들어, 전극 (20a) 에서의 접촉 저항의 측정 또는 도전성의 확인이 있을 수 있다.
실시예
이하, 본 발명을, 실시예를 통하여 자세히 설명하지만, 본 발명을 이 실시예로 한정하여 해석해서는 안된다.
(실시예 1)
320 mm 의 직경과 270 mm 의 길이를 가진 알루미늄 실린더형 코어를 수평형 정규 권회 머신 (HPW - 02, Nittoku Engineering Co., Ltd.) 상에 설치하는데, 이 머신 상에는, 슬립 (slip) 막으로서의 50 ㎛-두께의 플루오로카본 수지막과, 75 도의 고무 경도를 가진 50 ㎛-두께의 열가소성 폴리우레탄 엘라스토머 (Esmer URS, Nihon Matai Co., Ltd.; 연화 온도: 60℃) 로 구성된 막이 권회되어 있고, 29 ㎛ 직경을 가진 내열성 폴리우레탄 코팅 와이어 (2㎛의 내열성 폴리우레탄으로 코팅된 구리 와이어 (직경 25 ㎛)) 가 100 ㎛ 의 권회간격 (피치) 에서 250 mm 권회되었다. 이후, 위와 동일한 열가소성 폴리우레탄 엘라스토머 막을 권회한 후, 절연성 와이어의 시작부분을 알루미늄 실린더형 코어의 길이방향으로 50 ㎛ 만큼 이동시키도록, 코어 쪽으로부터 권회된 와이어들 중의 홀수번째 층들과 권회된 와이어들 중의 짝수번째 층들을 전위시키는 동안, 내열성 폴리우레탄 코팅와이어의 권회를 54 회 추가로 반복하였다. 이후, 50 ㎛-두께의 플루오로카본 수지막을, 다층 구성의 외주변부 상의 슬립막으로서 권회하고, 이렇게 권회하여 얻은 열가소성 폴리우레탄 엘라스토머 막과, 내열성 폴리우레탄 코팅 구리 와이어를 포함한 권회 와이어의 층을 교대로 적층한 다음, 실린더형의 코어를 따라 1 ㎛ 두께의 알루미늄 플레이트를 지지플레이트로서 설정하였다.
진공 공간의 형성을 가능하게 하는 백 (bag) 을, 80 ㎛-두께의 내열성 나일론 막 (1000 mm ×1530 mm, WL 8400-003-60-1000-SHT9, Airtec Co., Ltd.; 연화온도: 220℃) 과 실링 테이프 (GS213 (Airtec Co., Ltd.)) 로부터 제조한 다음, 이 백안에, 코어와 지지 플레이트, 다층구성부를 일체화하여 배치시켰다. 막 공간을 밀봉하여 실링한 다음, (진공 펌프에 연결된) 진공 호스로 흡수하여 막 공간을 진공상태로 만들었다. 진공 상태를 유지시키면서, 코어, 다층 구성부 및 지지 플레이트를 포함하는 백은 가열가압 처리가능 오토클레이브 (Ashida Co., Ltd.) 에 배치시켰다. 이 설치 후, 관의 내부 압력을 10 kgf/cm2 으로 되도록 관을 질소가스로 가압시킴과 함께, 코어의 온도를 155℃로 만들도록 관의 내부 (관 내부 온도: 200℃) 를 가열한다. 관의 코어 온도와 압력이 목표 레벨들에 도달한 후, 관 내부온도가 60 ℃ 에 도달될 때까지 관을 냉각시키고 압력을 해제시켰다.
이후, 상술한 백을 오토클레이브에서 꺼낸 다음, 내부에 열가소성 우레탄 엘라스토머 막과 내열성 우레탄 코팅 구리 와이어를 포함한 권회 와이어의 층이 교대로 적층되어 있는 다층구조체로 일체화시킨 롤형상 블록 (roll-like block) 을 백에서 꺼내고, 부착되어 있는 코어를 떼어내었다.
이후, 상술한 롤형상 블록을, 길이 120 mm ×폭 62 mm ×두께 3.2 mm 의 복수개의 직사각형 블록들로 절단하였고 이들을 적층시킨 후, 그 적층된 블록을, 블록과 박스의 내측벽 간의 갭이 1.5 mm 인 크기를 가진 알루미늄 박스에 두었다. 알루미늄 플레이트 (120 mm ×62 mm) 를, 박스의 최상부 표면과 상술한 적층부의 최상단 표면 상의 개구부로부터 상술한 알루미늄 박스로 위치시켰다. 이 상태에서, 적층부를 포함하는 알루미늄 박스를 내열성 나일론 막으로 형성된 백에 위치시켰는데, 이 백은 위에서 이용되었다. 이 백을 오토클레이브 내에 배치시켰다. 관의 내부압력을 15 kgf/cm2 으로 되도록 질소가스로 관을 가압함과 함께, 알루미늄 박스를 175℃의 온도 (관 내부 온도: 200℃) 로 가열하였다. 관의 온도와 압력이 목표 레벨에 도달한 후, 관의 내부를 60℃ 로 냉각시킨 다음, 압력을 해제시켰다. 이후, 적층된 블록들을 일체화한 대형크기의 블록을 박스에서 꺼낸 다음, 이 블록을 와이어 톱 (F-600, Yasunaga Corporation) 을 이용하여 절단하여, 도전성 와이어 내측 (의 중심선) 과 직교하는 면이 단면으로 되도록 하고, 길이 65 mm ×폭 120 mm ×100 ㎛ 두께의 막을 절단하였다.
상술한 바와 같은 이방성 도전막에서의 도전경로들의 배열 패턴을 스테레오 현미경을 이용하여 관찰하였고, 도 1a 의 D1 - D4에 대응하는 간격 (거리) 를 현미경으로 측정하였다. 그 결과, 각각, D1 은 100 ㎛ 이고 D2 는 70 ㎛ 이며, D3 는 107 ㎛ 이고 D4 는 70 ㎛ 였다. 25 - 40℃에서의 전체 막의 탄성율은 17 - 20 MPa 였다.
(실시예 2)
APS (Advanced Plasma, Co., Ltd, 리액티브 이온 플라즈마 시스템) 를 이용하여, 실시예 1 에서 제조된 이방성 도전막의 단면 (양쪽면) 을, 2000 W 의 파워에서 30 분 동안 0.5 L/min의 가스 플로우로 에칭가스로서 CF4 를 이용하여 처리하여, 도전경로의 단부가 막기판의 양쪽 주요면으로부터 15 ㎛ 돌출된 이방성 도전성 막을 제조하였다. 25 - 40℃에서의 이방성 도전성막의 탄성율은 16 - 18 MPa 이였다.
(실시예 3)
APS (Advanced Plasma, Co., Ltd, 리액티브 이온 플라즈마 시스템) 를 이용하여, 실시예 1 에서 제조된 이방성 도전막 단면의 일 측을, 2000 W 의 파워에서 30 분 동안 0.5 L/min의 가스 플로우로 에칭가스로서 CF4 를 이용하여 처리하여, 도전경로의 단부가 막기판의 주요면 (회로기판을 향하는 주요면) 으로부터 15 ㎛ 돌출되며, 단면의 또 다른 측을, 2000 W 의 파워에서 60 분 동안 0.5 L/min의 가스 플로우로 에칭가스로서 CF4 를 이용하여 처리하여, 도전경로의 단부가 막기판의 주요면 (전자부품을 향하는 주요면) 으로부터 30 ㎛ 돌출됨으로써, 도전경로의 단부에서 막의 각각의 주요면으로부터의 돌출정도가 상이한 이방성 도전막을 제조하였다. 25 - 40℃에서의 이방성 도전성막의 탄성율은 15 - 17 MPa 이였다.
(실시예 4)
상술한 실시예 1 에서 제조한 블록을, 와이어 톱 (F-600, Yasunaga Corporation) 을 이용하여 절단하여, 도전성 와이어 내측 (의 중심선) 에 대하여 75°의 각으로 비스듬한 면이 단면으로 되도록 하고, 복수의 도전경로의 중심선들이 막기판의 주요면의 수직선에 대하여 15°각을 형성하는 길이 65 mm ×폭 120 mm ×100 ㎛ 두께의 막을 절단하였다.
상술한 바와 같이 제조한 이방성 도전막의 주요면을 스테레오 현미경으로 관찰하였고, 각각의 도전경로의 단면 (막기판의 주요면으로부터 노출된 평면) 은 타원형이였다. 그 중심을 중심선으로 한 상태에서, 도 1a 의 D1, D2, D3 및 D4에 대응하는 중심선 간의 거리를 현미경으로 측정한 결과, 각각 D1 은 100 ㎛ 이고 D2 는 70 ㎛ 이며, D3 는 107 ㎛ 이고 D4 는 70 ㎛ 였다.
이후, 위와 같이 제조된 이방성 도전막의 단면 (양쪽면) 을, 2000 W 의 파워에서 30 분 동안 0.5 L/min의 가스 플로우로 에칭가스로서 CF4 를 이용하여 처리하여, 도전경로의 단부가 막기판의 양쪽 주요면으로부터 15 ㎛ 돌출된 이방성 도전성 막을 제조하였다. 25 - 40℃에서의 이방성 도전성막의 탄성율은 16 - 18 MPa 이였다.
평가 테스트 1
실시예 1 에서 제조된 이방성 도전막을 이용하여, 전자부품와 회로기판 간의 접속 테스트 (도전성 테스트) 를 수행하였다.
[평가용 전자부품]
전자부품 크기: 길이 3.8 mm ×폭 3.8 mm × 두께 2 mm
전극 크기: 길이 0.3 mm ×폭 0.3 mm
전극 개수: 20
전극의 배열: 주변부
전극 배열거리 (피치): 0.6 mm
[평가용 회로기판]
기판: 유리 에폭시 기판 (FR - 4)
회로 패턴을 포함한 전체 두께: 1 mm
회로 폭과 회로 패턴의 간격폭의 비: (0.3 mm:0.3 mm)
[평가 방법]
이방성 도전막을 평가용 전자부품와 평가용 회로기판 사이에 배치시키고, 전자부품측으로부터 접촉 하중을 가하여, 전자부품의 모든 단자들 (전극) 과 회로 기판 간의 도전성 (모든 포인트에서의 도전성) 이 달성될 수 있는지를 관찰한다.
[결과]
모든 포인트의 도전성에 요구되는 접촉 하중은 2.5 MPa였다.
평가 테스트 2
실시예 2 - 4 에서 제조된 이방성 도전막을 이용하여, 전자부품와 회로기판 간의 접속 테스트 (도전성 테스트) 를 다음과 같이 수행하였다.
[평가용 전자부품]
구성요소 크기: 길이 3.8 mm ×폭 3.8 mm ×두께 2 mm
전극 크기: 길이 0.3 mm ×폭 0.3 mm
전극 개수: 20
전극의 배열: 전극 표면이 구성요소 표면의 20 ㎛ 아래에 있음
전극 배열거리 (피치): 0.6 mm
[평가용 회로기판]
기판: 유리 에폭시 기판 (FR - 4)
회로 패턴을 포함한 전체 두께: 1 mm
회로 폭과 회로 패턴의 간격폭의 비: (0.3 mm:0.3 mm)
[평가방법]
이방성 도전막을 평가용 전자부품와 평가용 회로기판 사이에 배치시키고, 전자부품 측으로부터 접촉 하중을 가하여, 전자부품의 모든 단자들 (전극) 과 회로 기판 간의 도전성 (모든 포인트에서의 도전성) 이 달성될 수 있는지를 관찰한다.
[결과]
실시예 2 의 이방성 도전막을 이용하는 경우, 모든 포인트의 도전성에 요구되는 접촉 하중은 10 MPa 이고, 실시예 3 의 이방성 도전막을 이용하는 경우, 8 MPa 이며, 실시예 4 의 이방성 도전막을 이용하는 경우, 5 MPa 였다.
이방성 도전막 (실시예 5, 비교예 1, 2) 을, 상술한 단계 (1) - (7) 를 따라 제조하였다. 이하, 각각의 이방성 도전막의 막기판의 재료들을 설명한다.
(실시예 5)
다음의 수지 혼합물이 이용된다.
나프탈렌 타입 에폭시 수지 100 (중량부)
(에폭시 당량 270)
크레졸 노볼락 타입 에폭시 수지 65 (중량부)
(하이드록실기 당량 174)
아크릴 고무 170 (중량부)
(에폭시 모노머 코폴리머화 교차결합 타입)
(비교예 1)
폴리에테르 타입 폴리우레탄 고무 (Nisshinbo Industries, Inc., MF-50T-MX)
(비교예 2)
실리콘 고무 (가황제가 첨가되고 주성분으로 실록산을 포함하는 화합물을 시중에서 입수가능함)
상술한 재료들로 형성된 막 기판을 이용하여 다음의 이방성 도전막을 이용하였다.
·막 기판두께: 200 ㎛
·막기판의 양측으로부터 도전경로의 돌출길이: 20 ㎛
·도전경로의 양단부 상에 도금된 금의 두께: 0.2㎛
·이방성 도전막의 전체 두께: 240 ㎛
·도전경로의 직경: 25 ㎛
·인접한 도전경로들의 중심선들 간의 거리 (피치): 100 ㎛
테스트용 전자부품 (반도체 엘리먼트) 는 다음과 같다.
·칩 크기: 10 mm ×10 mm (두께: 500 ㎛)
· 전극 종류: Au 스터드 (stud) 범프
·전극의 범프 직경: 70 ㎛
·범프 높이: 70 ㎛
· 전극 개수: 156
· 전극들 중심 간 피치: 200 ㎛
평가용 회로기판의 세부사항은 다음과 같다.
·유리 에폭시 기판: FR - 4
· 회로 패턴의 두께를 포함한 두께: 1 mm
·회로 폭과 회로패턴의 간격폭의 비: 100 ㎛ /100 ㎛
이방성 도전막을 상술한 전자부품와 회로기판 간에 배치하였다. 전극 당 200 g/m2 의 하중을 가함으로써, 도전성 측정을 수행하고, 전위, 범프 변형, 기판에 대한 접착성을 관찰하였다. 측정 및 테스트는 각각의 막마다 20℃ 및 150℃ 에서 수행하였다. 그 결과를 표 1 에 나타낸다.
표에서, "테스트 대상물에 부착된 실리콘 성분의 양"은 구리 포일 상의 이방성 도전막을 가압한 후, SEM - EPMA 법으로 접촉 면 상에 남겨진 실리콘 성분을 정량화하여 구한 값을 의미한다.
"전기 접속" 은 압축 테스트 머신에 의해 도전성이 확인되는 경우 "OK" 로 평가되고 도전성이 확인되지 않은 경우 "NG"로 평가되었다.
"기판에 대한 접착성" 은 테스트 이후, 이방성 도전막이 쉽게 벗겨질 수 없거나, 벗겨진 경우에도 막의 단편들과 같은 이물질을 쉽게 발견하는 경우에는 "예"로 평가하는 반면, 상술한 경우가 아니라면, "아니오"로 평가되었다.
(폴리우레탄 고무를 이용한) 비교예 1 의 막은 실온 (20℃) 에서 이용될 수 있지만, 회로기판에 대한 접착성이 150℃에서 관찰된다는 점에서 우수한 이방성 도전막이 아니다.
(실리콘 고무를 이용한) 비교예 2 에서, 실리콘의 낮은 분자중량 성분이 테스트 대상물에 부착되고 (옮겨지고), 이에 따라 막은 테스트용 이방성 도전막으로서 우수하지 못하다.
이와 반대로, 실시예들의 이방성 도전막은 높은 내열성을 가지며, 고온에서의 용접-접착이 없고 낮은 분자중량성분으로 인해 테스트 대상물의 오염이 없으며 넓은 온도범위에서 이용될 수 있는 우수한 이방성 도전막이다.
본 발명은 일본특허출원번호 제2003-317453호 및 제2003-326810호를 기초출원으로 하며 그 내용을 참조하였다.
본 발명에 따르면, 높은 내열성을 가지며, 고온에서의 용접-접착이 없고 낮은 분자중량성분으로 인해 테스트 대상물의 오염이 없으며 넓은 온도범위에서 이용될 수 있는 우수한 이방성 도전막을 제공할 수 있다.
도 1 은 본 발명의 이방성 도전막의 제 1 실시형태를 도시하는 평면도 (도 1 a)) 및 단면도 (도 1 (b)).
도 2 는 본 발명의 이방성 도전막의 실제 부품의 개략단면도.
도 3 은 본 발명의 이방성 도전막의 실제 부품의 개략단면도.
도 4 는 본 발명의 이방성 도전막의 실제 부품의 개략단면도.
도 5 는 코어 주위에 절연성 수지막을 권회하고 본 발명의 이방성 도전막의 제조 방법의 단계 1에서 도전성 와이어를 더 권회하는 단계를 도시하는 간이 사시도 (도 5(a)), 및 상기 단계에 의해 얻어진 다층구조체를 도시하는 간이 사시도 (도 5(b)).
도 6 은 코어의 수직 방향에 따라 도 5 의 다층구조체의 개략횡단면도.
도 7 은 각 부품의 크기를 설명을 위해 비례적으로 확대시킨, 본 발명의 테스트 방법을 나타낸 개략도.
도 8 은 본 발명의 이방성 도전막의 개략도로서, 도 8 (a) 는 막 기판의 하나의 표면상의 도전경로의 배열 패턴을 도시한 도면, 및 도 8(b) 는 그것의 X-X를 따라 절개한 단면도.
도 9 는 본 발명의 이방성 도전막의 개략도.
도 10 은 막 기판의 하나의 표면상의 도전경로의 배열 패턴을 도시하는 본 발명의 이방성 도전막의 개략도. 이 도면은 도 8 (a) 와 유사한 막 기판의 확장된 부분을 도시하고, 막 기판의 외면의 전체 형상을 도시하지 않는다.
*도면의 주요 부분에 대한 부호의 설명*
1 : 도전경로 2 : 절연성 수지로 이루어진 막 기판
10A-1, 10A-2, 10A-3, 10A-4 : 도전경로 로우
D1 : 도전경로 로우 내의 도전경로 사이의 거리
D2 : 도전경로의 인접 로우 사이의 도전경로 사이의 거리
20 : 전자부품 30 : 회로 기판
F : 접촉 하중 100 : 이방성 도전막

Claims (15)

  1. 절연성 수지를 포함하는 막 기판, 및 서로 절연되어 있고 두께 방향으로 막기판을 관통하는 복수의 도전경로들을 포함하는, 전자부품 테스트용 이방성 도전막.
  2. 제 1 항에 있어서,
    복수의 도전경로들은 하운드투스 체크 패턴으로 배치되어 있으며,
    인접한 도전경로 로우들 간의 도전경로들 간 거리는 한 도전경로 로우 내에서의 도전경로들 간의 거리보다 작은, 전자부품 테스트용 이방성 도전막.
  3. 제 2 항에 있어서,
    막의 주요면에서 복수의 도전경로 로우들이 서로 평행하게 배열되는 일방향 및 상기 일방향과 직교하는 타방향 양쪽에서, 인접한 도전경로 로우들 간의 도전경로들 간 거리는 한 도전경로 로우 내에서의 도전경로들 간의 거리보다 더 작은, 전자부품 테스트용 이방성 도전막.
  4. 제 2 항 또는 제 3 항에 있어서,
    도전경로는 10 - 60 ㎛인 외경을 가지며, 한 도전경로 로우 내에서의 도전경로들 간 거리는 30 - 200 ㎛이고, 인접한 도전경로 로우들 간의 도전경로들 간 거리는 한 도전경로 로우 내에서의 도전경로들 간 거리의 4/5 보다 크지 않은, 전자부품 테스트용 이방성 도전막.
  5. 제 2 항 내지 제 4 항 중 어느 한 항에 있어서,
    복수의 도전경로들의 중심선은 막기판의 주요면의 수직선과 5 - 45°의 각도를 형성하도록 기울어져 있는, 전자부품 테스트용 이방성 도전막.
  6. 제 2 항 내지 제 5 항 중 어느 한 항에 있어서,
    도전경로의 하나 이상의 단부가 막 기판의 주요면으로부터 돌출하는, 전자부품 테스트용 이방성 도전막.
  7. 제 6 항에 있어서,
    도전경로의 양단부가 막 기판의 주요면으로부터 돌출하는, 전자부품 테스트용 이방성 도전막.
  8. 제 1 항에 있어서,
    절연성 수지는 페놀 수지와 교차결합된 나프탈렌 골격 에폭시 수지와 아크릴 고무를 포함하며,
    복수의 도전경로의 양단부는 막 기판의 전면과 후면 양측에 노출되어 있는, 전자부품 테스트용 이방성 도전막.
  9. 제 8 항에 있어서,
    상기 막은 전체적으로 20℃ - 150℃에서 1 MPa - 100 MPa 의 탄성율을 가지며 30 ㎛ - 1000 ㎛의 두께를 가지는, 전자부품 테스트용 이방성 도전막.
  10. 제 8 항 또는 제 9 항에 있어서,
    도전경로의 양단부는 막 기판의 전면과 후면으로부터 돌출하고 있고, 막 기판을 관통하는 도전경로의 일부분은 10 ㎛ - 60 ㎛ 의 직경을 가진 도전성 금속 와이어이며, 막 기판으로부터의 도전경로의 돌출부는 막 기판으로부터 연장되는 도전성 금속 와이어 자체로 이루어지거나 상기 도전성 금속 와이어의 단부를 도금하여 형성되는 금속 돌출부로 이루어지는, 전자부품 테스트용 이방성 도전막.
  11. 제 1 항에 기재된 이방성 도전막을 제조하는 방법으로서,
    코어 주위에 절연성 수지막의 한 시트를 롤 형상으로 권회시키고, 롤형상 절연성 수지막의 외주변부 주위에, 도전성 와이어 및 도전성 와이어의 외주변부 상에 절연성 수지로 형성된 코팅층을 포함한 절연성 와이어를 코일 형상으로 일정한 피치로 권회시킴으로써, 권회 와이어의 층을 형성하고, 이러한 공정을 반복하여 절연성 수지막과 권회 와이어의 층이 교대로 적층된 다층구조체를 얻는 단계 1;
    그 다층구조체를 가열, 가압하여 다층구조체 중에서 적어도 절연성 수지막을 용융시켜, 다층구조체의 블록을 제공하는 단계 2; 및,
    그 블록화된 다층구조체를, 도전성 와이어와 각도를 이루는 면을 단면으로 하여 소정의 막두께로 절단하는 단계 3 를 포함하며,
    단계 1 에서 이용되는 절연성 수지 막은 형성될 권회 와이어의 층에서의 인접한 절연성 와이어들의 중심선들 간 거리 (피치) 의 0.8 배 보다 크지 않은 두께를 가지며,
    단계 1 에서, 절연성 와이어의 권회 위치는 코어측으로부터 카운트했을 때의 권회 와이어의 홀수번째 층의 형성과 권회 와이어의 짝수번째 층의 형성 동안에 코어의 길이방향으로 이동되어, 코어측으로부터 카운트했을 때의 권회 와이어의 홀수번째 층에서의 인접한 절연성 와이어의 중심선들 간의 중점과, 권회 와이어의 짝수번째 층에서의 절연성 와이어의 중심선이 모두 동일한 가상 직선 상에 정렬되는, 이방성 도전막의 제조방법.
  12. 제 11 항에 있어서,
    단계 2 에서, 단계 1 에서 얻은 다층구조체를, 감압되거나 진공상태로 될 수 있는 공간에 배치하며, 이 공간을 감압하거나 진공상태로 한 후, 다층구조체를 가열하고 가압하여 블록을 제공하는, 이방성 도전막의 제조방법.
  13. 제 11 항 또는 제 12 항에 있어서,
    단계 2 에서 얻은 다층구조체의 블록을 복수의 블록들로 절단하고, 이 복수의 블록들을 일체로 연결하여 절연성 와이어의 확대된 단면을 가진 블록을 얻고, 그 더 큰 폭을 가진 블록에 단계 3 을 적용하는, 이방성 도전막의 제조방법.
  14. 전자부품의 전극과 이방성 도전막의 도전경로를 서로 접촉시킨 후, 이방성 도전막과 전자부품을 가압하는 방향으로 전자부품의 하나의 전극 당 50 g/mm2 - 5000 g/mm2 의 접촉 하중을 가하면서 전자부품을 전기적으로 도전시키도록, 제 8 항 내지 제 10 항 중 어느 한 항에 기재된 이방성 도전막을, 하나 이상의 전극을 포함하는 전자부품와 회로기판 간에 배치시키는 단계를 포함하는, 전자부품의 테스트 방법.
  15. 제 14 항에 있어서,
    하중의 인가는 이방성 도전막을 압축하여 막의 두께를 5 ㎛ - 150 ㎛ 만큼 감소시키는, 전자부품의 테스트 방법.
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