KR20050020374A - 반도체 패키지 및 그 제조방법 - Google Patents

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Abstract

본 발명은 반도체 패키지와 그 제조방법에 관한 것으로서, 반도체칩과 기판간의 다이 어태치(die attach) 구조 및 방법이 개선된 반도체 패키지와 그 제조방법에 관한 것이다.
본 발명에 따른 반도체 패키지는, 기판 상에 도팅(dotting) 방식 또는 라이팅(writing) 방식으로 접착제를 도포하여 접착층을 형성시키는 단계, 그 접착층 상에 반도체칩을 적층하여 기판 상에 그 반도체칩을 다이 어태치 시키는 단계, 와이어 본딩 단계, 봉지재로 실링(sealing)하는 단계, 전술한 단계까지 종료된 반도체 패키지를 진공 챔버에 투입하여 상기 반도체칩과 상기 기판 사이에 형성된 기공(氣孔)을 그 봉지재 외부로 토출시키는 단계, 그 봉지재를 경화시키는 단계 및 그 기판의 저면에 솔더볼을 형성시키는 단계를 거쳐 제조되는 것을 특징으로 한다.
이에 따라, 기판본딩패드의 오염에 의한 와이어 본딩 불량 및 반도체칩의 휨현상 복원에 의한 언더 커버리지(under-coverage) 불량이 억제되고, 봉지재 투입시 반도체칩과 기판 사이에 발생되는 기공(氣孔)이 제거되므로, 반도체 패키지의 신뢰성 및 제조 생산성이 향상되는 이점이 있다.

Description

반도체 패키지 및 그 제조방법{Semiconductor package and manufacturing method thereof}
본 발명은 반도체 패키지와 그 제조방법에 관한 것으로서, 더욱 상세하게는 반도체칩과 기판간의 다이 어태치(die attach) 구조 및 방법이 개선된 반도체 패키지와 그 제조방법에 관한 것이다.
도 1은 종래의 반도체 패키지를 나타낸 단면도이다. 도 1에서 도시된 바와 같이, 종래의 반도체 패키지(10)는 반도체칩(11), 기판(12), 본딩 와이어(13), 접착층(14) 및 봉지재(15)를 포함한다.
반도체칩(11)은 기판(12)상에 적층된다. 기판(12)의 저면에는 솔더볼(17)이 형성된다. 본딩 와이어(13)는 반도체칩(11)의 칩본딩패드(11a)와 기판(12)의 기판본딩패드(12a)를 전기적으로 연결시킨다. 접착층(14)은 반도체칩(11)과 기판(12)을 다이 어태치(die attach)시키며 반도체칩(11)을 기판(12)상에 고정시킨다. 봉지재(15)는 반도체칩(11), 기판(12) 일부 및 본딩 와이어(13)를 밀봉시킨다.
그러나, 전술한 종래의 반도체 패키지는 다음과 같은 문제점이 있다.
첫째, 도 1에서와 같이, 접착층(14)이 반도체칩(11)의 외곽 테두리(11b) 밖으로 흘러나온 본드 플로우 부분(bond flow 部分)(14a)이 기판본딩패드(12a)를 오염시키는 문제점이 있다.
둘째, 휨현상이 발생된 반도체칩과 기판과의 다이 어태치 후에 그 휘어진 반도체칩의 휨현상이 복원되는 경우, 전술한 본드 플로우 부분(14a)이 반도체칩의 저면(底面)과 기판 사이로 들어가는 언더 커버리지(under-coverage) 불량이 발생되는 문제점이 있다.
셋째, 봉지재 투입시 반도체칩과 기판 사이에 기공(氣孔; adhesive void)이 발생하여 부재간 접착 신뢰성이 저하되는 문제점이 있다.
따라서 본 발명은 반도체칩과 기판간의 다이 어태치 구조 및 방법이 개선된 반도체 패키지와 그 제조방법을 제공하는데 목적이 있다.
본 발명에 따른 반도체 패키지는, 기판; 그 기판 상에 적층되며, 제1외곽 테두리를 가지는 반도체칩; 그 기판과 그 반도체칩을 다이 어태치(die attach)하며, 제2외곽 테두리를 가지는 접착층; 그 기판과 그 반도체칩을 전기적으로 연결하는 제1연결수단;을 구비한 반도체 패키지에 있어서, 그 접착층은, 그 제1외곽 테두리가 그 기판 상에 투영되는 제1투영 테두리의 내측 영역에 형성되고; 그 제2외곽 테두리의 내측 영역에는, 그 기판을 노출시키는 기판노출부가 형성되며; 그 기판노출부는, 그 제2외곽 테두리와 연결되는 개구부를 포함하는 것;을 특징으로 한다.
본 발명의 바람직한 실시예에 의하면, 그 기판노출부는, 그 제2외곽 테두리의 내측 영역에 제3외곽 테두리를 가지며, 그 기판을 노출시키는 하나 이상의 제1기판노출영역; 및 그 제2 및 제3외곽 테두리를 연결하는 하나 이상의 제2기판노출영역;을 포함하는 것을 특징으로 한다.
본 발명의 바람직한 실시예에 의하면, 그 접착층은, 도팅(dotting) 방식 또는 라이팅(writing) 방식으로 형성되는, 하나 이상의 원판체(圓板體)를 포함하는 것을 특징으로 한다.
본 발명의 바람직한 실시예에 의하면, 그 제1연결수단은 그 반도체칩의 활성면(活性面)상의 칩본딩패드와 그 기판의 기판본딩패드를 전기적으로 연결하는 본딩 와이어(bonding wire)를 포함하고; 그 칩본딩패드가 그 활성면의 반대면인 비활성면(非活性面)상으로 투영되는 칩본딩패드 투영영역은, 그 원판체의 원판체 테두리 내측에 포함되는 것;을 특징으로 한다.
본 발명의 바람직한 실시예에 의하면, 그 반도체칩 상에 적층되며 각각의 외곽 테두리인 제4외곽 테두리를 가지는 하나 이상의 반도체칩으로 이루어진 제2반도체칩군(群), 그 기판과 그 제2반도체칩군의 반도체칩 각각을 전기적으로 연결하는 제2연결수단 및 그 제4외곽 테두리가 그 기판상 또는 그 제2반도체칩군 각각의 반도체칩 상에 투영되는 제2투영 테두리 내측 영역에 도포되어, 제5외곽 테두리를 가지는 제2접착층을 더 포함하고; 그 제5외곽 테두리의 내측 영역에 제6외곽 테두리를 가지며, 그 반도체칩 또는 그 제2반도체칩군중의 어느 하나가 노출되는 하나 이상의 제1칩노출영역이 형성되며; 그 제6외곽 테두리와 그 제5외곽 테두리를 연결하는 하나 이상의 제2칩노출영역이 형성되는 것;을 특징으로 한다.
본 발명의 바람직한 실시예에 의하면, 그 제2연결수단은 제2본딩 와이어를 포함하고; 그 제2접착층은 도팅 방식 또는 라이팅 방식으로 도포되는, 각각 하나 이상의 제2원판체(圓板體)를 포함하는 것;을 특징으로 한다.
본 발명에 따른 반도체 패키지의 제조방법은, 제1외곽 테두리를 가지는 반도체칩과, 그 반도체칩과 다이 어태치(die attach)될 기판을 준비하는 제1단계; 그 제1외곽 테두리가 그 기판 상에 투영되는 제1투영 테두리의 내측 영역에 형성되는 제2외곽 테두리를 가지고, 그 기판을 노출시키며, 그 제2외곽 테두리와 연결되는 하나 이상의 개구부를 포함하는 기판노출부가 마련된 접착층을 형성하는 제2단계; 그 접착층상에 그 반도체칩을 적층하여 그 반도체칩을 그 기판상에 다이 어태치(die attach)하는 제3단계; 그 기판과 그 반도체칩이 전기적으로 연결되도록 와이어를 사용하여 그 기판과 그 반도체칩을 와이어 본딩하는 제4단계; 그 반도체칩의 가장자리, 그 본딩 와이어 및 그 기판 상면 일부를 봉지재로 실링(sealing)하는 제5단계; 그 제5단계까지 종료된 반도체 패키지를 진공 챔버에 투입하여 그 반도체칩과 그 기판 사이에 형성된 기공(氣孔; adhesive void)을 그 개구부를 통하여 그 봉지재 외부로 토출시키는 제6단계; 그 봉지재를 경화시키는 제7단계; 및 그 기판의 저면에 솔더볼을 형성시키는 제8단계;를 포함하는 것을 특징으로 한다.
본 발명의 바람직한 실시예에 의하면, 전술한 제7단계 다음에, 그 봉지재, 그 반도체칩의 상면 및 그 기판의 상면 일부를 에폭시 몰드 콤파운드(Epoxy Mold Compound)로 덮어씌우는 EMC몰딩(EMC molding) 공정을 수행하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명의 바람직한 실시예에 의하면, 그 접착층은, 도팅(dotting) 방식 또는 라이팅(writing) 방식으로 형성되는 원판체(圓板體)를 포함하는 것을 특징으로 한다.
본 발명의 바람직한 실시예에 의하면, 그 원판체는, 그 본딩 와이어가 그 반도체칩과 접속되는 칩본딩패드가 그 기판상에 투영된 칩본딩패드 투영영역을 포함하는 것을 특징으로 한다.
본 발명의 바람직한 실시예에 의하면, 그 반도체칩상에 제2반도체칩군(群)이 적층되며; 그 반도체칩상에 그 제2반도체칩군의 최하측 반도체칩을 다이 어태치 시키는 제2원판체가 그 반도체칩상과 그 제2반도체칩군의 최하측 반도체칩 사이에 형성되는 것;을 특징으로 한다.
본 발명의 바람직한 실시예에 의하면, 그 제2반도체칩군의 이웃하는 반도체칩들을 서로 다이 어태치 시키는 제3원판체가 그 제2반도체칩군의 이웃하는 반도체칩들 사이에 형성되는 것을 특징으로 한다.
이하 첨부된 도면을 참고하여 본 발명에 따른 반도체 패키지 및 그 제조방법을 자세하게 설명한다.
먼저 본 발명에 따른 반도체 패키지에 대하여 설명한다.
도 2는 본 발명의 일실시예에 따른 반도체 패키지를 나타낸 단면도이다. 도 2에 도시된 바와 같이, 반도체 패키지(100)는 반도체칩(110), 기판(120), 본딩 와이어(130), 봉지재(150) 및 접착층(140)을 포함한다.
반도체칩(110)은 기판(120)상에 적층된다. 기판(120)의 저면에는 솔더볼(170)이 형성된다. 본딩 와이어(130)는 반도체칩(110)의 칩본딩패드(114)와 기판(120)의 기판본딩패드(121)를 전기적으로 연결시킨다. 봉지재(150)는 반도체칩(110), 기판(120) 및 본딩 와이어(130)를 밀봉시킨다. 접착층(140)은 기판(120)상에 반도체칩(110)을 다이 어태치(die attach)시켜 반도체칩(110)을 고정시킨다.
도 3a는 도 2의 I-I'에 대한 단면도이다. 도 3a에 도시된 바와 같이, 접착층(140)은 반도체칩(도 2의 110)의 제1외곽 테두리(도 2의 113)가 기판(120)상에 투영되는 제1투영 테두리(181)의 내측 영역에 형성된다. 또한, 접착층(140)의 제2외곽 테두리(141)의 내측 영역에 제3외곽 테두리(123)를 가지면서 기판(120)을 노출시키는 제1기판노출영역(122)이 형성되고, 제2 및 제3외곽 테두리(141)(123)를 연결하는 제2기판노출영역(124)이 형성된다. 제2기판노출영역(124)은 반도체 패키지(도 2의 100) 제조공정 중의 봉지재 디스펜스(dispense)시 반도체칩(110)과 기판(120) 사이에 생성되는 기공(氣孔)을 반도체 패키지(도 2의 100) 외부로 토출시키는 통로 역할을 하는데, 그 기공(氣孔)은 반도체 패키지 외부가 진공인 분위기에서 도 3a에서와 같이 화살표 방향으로 토출된다. 여기서 제1 및 제2기판노출영역(122)(124)은 각각 하나 및 네 개로 구성되었지만, 하나 이상의 제1 및 제2기판노출영역을 가질 수도 있다.
본 실시예에서는 두개의 제1 및 제2기판노출영역(122)(124)을 구분하여 설명하였지만, 이렇게 둘로 나뉘지 않고 하나의 기판노출부가 형성될 수도 있다. 즉, 도 2의 I-I'에 대한 다른 단면도인 도 3b에 도시된 바와 같이, 접착층(101)은 제1외곽 테두리(도 2의 113)가 기판(120) 상에 투영되는 제1투영 테두리(181)의 내측 영역에 형성될 수도 있다. 또한 제2외곽 테두리(141)의 내측 영역에는, 기판(120)을 노출시키는 기판노출부(102)가 형성될 수도 있다. 이 경우에, 기판노출부(102)는 제2외곽 테두리(141)와 연결되는 개구부(102a)를 포함한다. 마찬가지로 전술한 봉지재 디스펜스시 생성되는 기공(氣孔)은 반도체 패키지 외부가 진공인 분위기에서 도 3b에서와 같이 화살표 방향으로 토출된다.
도 4는 본 발명의 다른 실시예에 따른 반도체 패키지를 나타낸 단면도이다. 도 4에 도시된 바와 같이, 반도체 패키지(200)는 복수의 원판체(圓板體)(240)를 포함한다. 바람직하게는 반도체칩(110)의 칩본딩패드(114)의 수량과 동일한 개수를 가지는 것이 바람직하다. 이러한 원판체(240)는 기판(120)상에 반도체칩(110)을 다이 어태치하는 접착제로서의 역할을 하는데, 도팅(dotting) 방식 또는 라이팅(writing) 방식으로 형성되는 것이 바람직하다.
도 5는 도 4의 J-J'에 대한 단면도이다. 도 5에 도시된 바와 같이, 칩본딩패드(114)가 반도체칩(도 4의 110)의 활성면(活性面)(도 4의 111)에 대하여 반대면인 비활성면(非活性面)(도 4의 112)상으로 투영되는 칩본딩패드 투영영역(115)이 기판(120)상에 나타난다. 이러한 칩본딩패드 투영영역(115)은 원판체(240)의 원판체 테두리(241) 내측에 포함된다. 따라서, 도 4를 참조하여, 반도체칩(110)의 칩본딩패드(114)에 캐필러리 (미도시) 등을 사용하여 와이어 본딩 작업을 수행할 때 그 캐필러리가 칩본딩패드(114)에 C방향으로 가하는 충격을 완충시켜 와이어 본딩 불량이 억제된다. 한편, 반도체 패키지(200) 제조공정 중의 봉지재 디스펜스시 생성되는 기공(氣孔)은 반도체 패키지 외부가 진공인 분위기에서 도 5에서와 같이 화살표 방향으로 토출된다.
전술한 실시예들에서는 기판위에 하나의 반도체칩만이 적층되었으나, 둘 이상의 반도체칩이 기판상에 적층될 수도 있음은 물론이다.
도 6은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 6에서 도시된 바와 같이, 반도체 패키지(300)는 제2반도체칩군(群)(310), 하나 이상의 제2원판체(340) 및 하나 이상의 제2본딩 와이어(330)를 더 포함한다.
제2반도체칩군(310)은 제2반도체칩(110)상에 적층되며 각각의 외곽 테두리인 제4외곽 테두리(311)를 가지는 하나 이상의 반도체칩으로 이루어진다.
제2원판체(340)는 반도체칩(110)상에 제2반도체칩군(310) 중의 최하측 반도체칩을 다이 어태치 시킨다. 또한, 제2원판체(340)는 제2반도체칩군(310) 중의 이웃하는 반도체칩 간을 서로 다이 어태치 시킨다. 물론, 도 3a과 유사하게, 제4외곽 테두리(311)가 기판(120)상에, 또는 제2반도체칩군(310) 각각의 반도체칩 상에 투영되는 제2투영 테두리(미도시) 내측 영역에 도포되어 제5외곽 테두리(미도시)를 가지는 제2접착층(미도시)을 더 포함할 수도 있다. 그 제5외곽 테두리의 내측 영역에 반도체칩(110) 또는 제2반도체칩군(310) 중의 어느 한 반도체칩이 노출되는 하나 이상의 제1칩노출영역(미도시)이 형성될 수도 있으며, 그 제1칩노출영역의 외곽 테두리인 제6외곽 테두리와 상기 제5외곽 테두리를 연결하는 하나 이상의 제2칩노출영역이 형성될 수도 있다.
제2본딩 와이어(330)는 제2반도체칩군(310) 각각의 반도체칩과 기판(120)을 전기적으로 연결시킨다.
도 7a 내지 도 7f는 본 발명에 따른 반도체 패키지의 제조방법을 각각 순차적으로 나타낸 단면도이다.
이하에서는, 도 7a 내지 도 7f를 참고하여, 본 발명에 따른 반도체 패키지의 제조방법에 대하여 설명한다.
먼저 제1외곽 테두리(도 7b의 113)를 가지는 반도체칩(도 7b의 110)과, 반도체칩(110)과 다이 어태치(die attach)될 기판(도 7b의 120)을 준비한다.
다음으로, 도 7a에 도시된 바와 같이, 기판(120)상에 도팅(dotting) 방식 또는 라이팅(writing) 방식으로 접착제(A)를 도포하여 반구형상의 접착방울(420)을 형성시킨다. 본 실시예에서는 도팅 툴(401)을 사용하여 기판(120)상에 접착방울(420)을 도포시킨다. 추후 와이어 본딩 공정에서의 불량 방지를 위하여, 접착방울(420)은 반도체칩(도 7b의 110)의 칩본딩패드(미도시; 도 4의 114 참조)가 기판(120)상에 투영되는 자리에 위치하는 것이 바람직하다.
다음으로, 도 7b에 도시된 바와 같이, 접착방울(도 7a의 420) 상에 반도체칩(110)을 적층하여 접착층(140)을 형성시키고, 반도체칩(110)을 기판(120)상에 다이 어태치(die attach) 시킨다.
다음으로, 도 7c에 도시된 바와 같이, 기판(120)과 반도체칩(110)이 서로 전기적으로 연결되도록, 본딩 와이어(130)를 사용하여 기판(120)과 반도체칩(110)을 와이어 본딩한다.
다음으로, 도 7d에 도시된 바와 같이, 디스펜서 니들(402)을 사용하여 기판(120) 둘레, 반도체칩(110)의 가장자리, 본딩 와이어(130)를 봉지재(450)로 실링(sealing)한다. 이와 같이 봉지재(450)가 실링 됨에 따라 본딩 와이어(130) 및 그 접합부가 더욱 견고해질 수 있다.
다음으로, 도 7e에 도시된 바와 같이, 전술한 단계까지 마친 반도체 패키지(400)를 진공 챔버(403)에 투입한다. 이 때, 반도체칩(110)과 기판(120) 사이에 형성된 기공(氣孔)(V)이 기압 차에 의하여 접착층(140) 사이의 접착층 개구부(S)를 통하여 진공 상태인 봉지재(450) 외부로 토출된다. 기공(氣孔)(V)이 토출되는 경로는 그 실시예로서 도 3a, 도 3b 및 도 5에서의 화살표로 표시되어 있다. 기공(V)이 토출된 후에는 아직 경화되지 않은 봉지재(450)가 원래 기공(V)이 있던 자리를 메우게 된다. 따라서, 봉지재(450)에 의한 반도체칩(110)과 기판(120) 사이의 밀봉성(密封性)이 더욱 향상된다.
다음으로, 봉지재(450)를 경화시킨다.
다음으로, 도 7f에 도시된 바와 같이, 봉지재(450), 반도체칩(110)의 상면 및 기판(120)의 상면 일부를 에폭시 몰드 콤파운드(Epoxy Mold Compound)로 덮어씌우는 EMC몰딩(EMC molding) 공정을 수행하여 EMC 몰딩부(460)를 형성시킨다. EMC몰딩 공정시 용융된 에폴시 몰드 콤파운드의 몰드 플로우(mold flow)가 발생되는데 전술한 봉지재(450)에 의해 본딩 와이어(130)의 뒤틀림이 방지되고, 본딩 와이어(130)의 양 접속부가 안전하게 보호된다. 이러한 EMC몰딩 공정은 봉지재(450)로서만 반도체 패키지를 밀봉하는 경우에는 생략될 수도 있다.
다음으로, 도 7f에 도시된 바와 같이, 기판(120)의 저면(120a)에 솔더볼(470)을 형성시킨다. 이로써 반도체 패키지(400)의 제조 공정이 종료된다.
이상, 본 발명의 원리를 예시하기 위한 바람직한 실시예에 대하여 도시하고 설명하였으나, 본 발명은 그와 같이 도시되고 설명된 그대로의 구성 및 작용으로 한정되는 것이 아니다. 오히려, 첨부된 특허청구범위의 사상 및 범주를 일탈함이 없이 본 발명에 대한 다양한 변경 및 수정이 가능함을 당업자들은 잘 이해할 수 있을 것이다. 따라서, 그러한 모든 적절한 변경과 수정 및 균등물들도 본 발명의 범위에 속하는 것으로 간주되어야 할 것이다.
따라서 본 발명에 의한 반도체 패키지 및 그 제조방법에 따르면, 기판상에 반도체칩을 다이 어태치 시키는 접착층이 그 반도체칩 외곽 테두리 밖으로 누출되지 않아 기판본딩패드의 오염에 의한 와이어 본딩의 불량 및 반도체칩의 휨현상 복원에 의한 언더 커버리지(under-coverage) 불량이 억제되고, 봉지재 투입시 반도체칩과 기판 사이에 발생되는 기공(氣孔; adhesive void)이 제거되므로, 반도체 패키지의 신뢰성 및 제조 생산성이 향상되는 이점이 있다.
도 1은 종래의 반도체 패키지를 나타낸 단면도이다.
도 2는 본 발명의 일실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 3a은 도 2의 I-I'에 대한 단면도이다.
도 3b는 도 2의 I-I'에 대한 다른 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 5는 도 4의 J-J'에 대한 단면도이다.
도 6은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 7a 내지 도 7f는 본 발명에 따른 반도체 패키지의 제조방법을 각각 순차적으로 나타낸 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100, 200, 300, 400: 반도체 패키지
110: 반도체칩 113: 제1외곽 테두리
114: 칩본딩패드 120: 기판
121: 기판본딩패드 122: 제1기판 노출영역
123: 제3외곽 테두리 124: 제2기판 노출영역
130: 본딩 와이어 140: 접착층
141: 제2외곽 테두리 181: 제1투영 테두리
240: 원판체 150, 350, 450: 봉지재
460: EMC 몰딩부 170, 470: 솔더볼

Claims (12)

  1. 기판; 상기 기판 상에 적층되며, 제1외곽 테두리를 가지는 반도체칩; 상기 기판과 상기 반도체칩을 다이 어태치(die attach)하며, 제2외곽 테두리를 가지는 접착층; 상기 기판과 상기 반도체칩을 전기적으로 연결하는 제1연결수단;을 구비한 반도체 패키지에 있어서,
    상기 접착층은, 상기 제1외곽 테두리가 상기 기판 상에 투영되는 제1투영 테두리의 내측 영역에 형성되고;
    상기 제2외곽 테두리의 내측 영역에는, 상기 기판을 노출시키는 기판노출부가 형성되며;
    상기 기판노출부는, 상기 제2외곽 테두리와 연결되는 개구부를 포함하는 것;
    을 특징으로 하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 기판노출부는,
    상기 제2외곽 테두리의 내측 영역에 제3외곽 테두리를 가지며, 상기 기판을 노출시키는 하나 이상의 제1기판노출영역; 및
    상기 제2 및 제3외곽 테두리를 연결하는 하나 이상의 제2기판노출영역;을 포함하는 것을 특징으로 하는 반도체 패키지.
  3. 제 2 항에 있어서,
    상기 접착층은,
    도팅(dotting) 방식 또는 라이팅(writing) 방식으로 형성되는, 하나 이상의 원판체(圓板體)를 포함하는 것을 특징으로 하는 반도체 패키지.
  4. 제 3 항에 있어서,
    상기 제1연결수단은 상기 반도체칩의 활성면(活性面)상의 칩본딩패드와 상기 기판의 기판본딩패드를 전기적으로 연결하는 본딩 와이어(bonding wire)를 포함하고;
    상기 칩본딩패드가 상기 활성면의 반대면인 비활성면(非活性面)상으로 투영되는 칩본딩패드 투영영역은,
    상기 원판체의 원판체 테두리 내측에 포함되는 것;
    을 특징으로 하는 반도체 패키지.
  5. 제 2 항에 있어서,
    상기 반도체칩 상에 적층되며 각각의 외곽 테두리인 제4외곽 테두리를 가지는 하나 이상의 반도체칩으로 이루어진 제2반도체칩군(群),
    상기 기판과 상기 제2반도체칩군의 반도체칩 각각을 전기적으로 연결하는 제2연결수단 및
    상기 제4외곽 테두리가 상기 기판상 또는 상기 제2반도체칩군 각각의 반도체칩 상에 투영되는 제2투영 테두리 내측 영역에 도포되어, 제5외곽 테두리를 가지는 제2접착층을 더 포함하고;
    상기 제5외곽 테두리의 내측 영역에 제6외곽 테두리를 가지며, 상기 반도체칩 또는 상기 제2반도체칩군중의 어느 하나가 노출되는 하나 이상의 제1칩노출영역이 형성되며;
    상기 제6외곽 테두리와 상기 제5외곽 테두리를 연결하는 하나 이상의 제2칩노출영역이 형성되는 것;
    을 특징으로 하는 반도체 패키지.
  6. 제 5 항에 있어서,
    상기 제2연결수단은 제2본딩 와이어를 포함하고;
    상기 제2접착층은 도팅 방식 또는 라이팅 방식으로 도포되는, 각각 하나 이상의 제2원판체(圓板體)를 포함하는 것;
    을 특징으로 하는 반도체 패키지.
  7. 제1외곽 테두리를 가지는 반도체칩과, 상기 반도체칩과 다이 어태치(die attach)될 기판을 준비하는 제1단계;
    상기 제1외곽 테두리가 상기 기판 상에 투영되는 제1투영 테두리의 내측 영역에 형성되는 제2외곽 테두리를 가지고,
    상기 기판을 노출시키며,
    상기 제2외곽 테두리와 연결되는 하나 이상의 개구부를 포함하는 기판노출부가 마련된 접착층을 형성하는 제2단계;
    상기 접착층상에 상기 반도체칩을 적층하여 상기 반도체칩을 상기 기판상에 다이 어태치(die attach)하는 제3단계;
    상기 기판과 상기 반도체칩이 전기적으로 연결되도록 와이어를 사용하여 상기 기판과 상기 반도체칩을 와이어 본딩하는 제4단계;
    상기 반도체칩의 가장자리, 상기 본딩 와이어 및 상기 기판 상면 일부를 봉지재로 실링(sealing)하는 제5단계;
    상기 제5단계까지 종료된 반도체 패키지를 진공 챔버에 투입하여 상기 반도체칩과 상기 기판 사이에 형성된 기공(氣孔; adhesive void)을 상기 개구부를 통하여 상기 봉지재 외부로 토출시키는 제6단계;
    상기 봉지재를 경화시키는 제7단계; 및
    상기 기판의 저면에 솔더볼을 형성시키는 제8단계;
    를 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  8. 제 7 항에 있어서,
    상기 제7단계 다음에,
    상기 봉지재, 상기 반도체칩의 상면 및 상기 기판의 상면 일부를 에폭시 몰드 콤파운드(Epoxy Mold Compound)로 덮어씌우는 EMC몰딩(EMC molding) 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  9. 제 7 항 또는 제 8 항에 있어서,
    상기 접착층은,
    도팅(dotting) 방식 또는 라이팅(writing) 방식으로 형성되는 원판체(圓板體)를 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  10. 제 9 항에 있어서,
    상기 원판체는,
    상기 본딩 와이어가 상기 반도체칩과 접속되는 칩본딩패드가 상기 기판상에 투영된 칩본딩패드 투영영역을 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  11. 제 10 항에 있어서,
    상기 반도체칩상에 제2반도체칩군(群)이 적층되며;
    상기 반도체칩상에 상기 제2반도체칩군의 최하측 반도체칩을 다이 어태치 시키는 제2원판체가 상기 반도체칩상과 상기 제2반도체칩군의 최하측 반도체칩 사이에 형성되는 것;
    을 특징으로 하는 반도체 패키지의 제조방법.
  12. 제 11 항에 있어서,
    상기 제2반도체칩군의 이웃하는 반도체칩들을 서로 다이 어태치 시키는 제3원판체가 상기 제2반도체칩군의 이웃하는 반도체칩들 사이에 형성되는 것을 특징으로 하는 반도체 패키지의 제조방법.
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