KR20050018583A - 고순도 결정 시드 층과 결합된 때에 피씨엠오 박막 상에가역적 저항 스위치를 얻기 위한 방법 - Google Patents

고순도 결정 시드 층과 결합된 때에 피씨엠오 박막 상에가역적 저항 스위치를 얻기 위한 방법

Info

Publication number
KR20050018583A
KR20050018583A KR1020040043062A KR20040043062A KR20050018583A KR 20050018583 A KR20050018583 A KR 20050018583A KR 1020040043062 A KR1020040043062 A KR 1020040043062A KR 20040043062 A KR20040043062 A KR 20040043062A KR 20050018583 A KR20050018583 A KR 20050018583A
Authority
KR
South Korea
Prior art keywords
pcmo
thin film
layer
seed layer
pcmo thin
Prior art date
Application number
KR1020040043062A
Other languages
English (en)
Other versions
KR100587751B1 (ko
Inventor
주앙웨이웨이
리팅카이
에반스데이비드알
수성텅
판웨이
Original Assignee
샤프 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 샤프 가부시키가이샤 filed Critical 샤프 가부시키가이샤
Publication of KR20050018583A publication Critical patent/KR20050018583A/ko
Application granted granted Critical
Publication of KR100587751B1 publication Critical patent/KR100587751B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/021—Formation of switching materials, e.g. deposition of layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8836—Complex metal oxides, e.g. perovskites, spinels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/30—Resistive cell, memory material aspects
    • G11C2213/31—Material having complex metal oxide, e.g. perovskite structure

Landscapes

  • Engineering & Computer Science (AREA)
  • Materials Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Semiconductor Memories (AREA)
  • Chemical Vapour Deposition (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

고순도 결정 시드 층과 결합된 때, PCMO 박막 상에 가역적 저항 스위치를 얻는 방법은, MOCVD 에 의해 PCMO 박막의 시드 층을 약 50Å 내지 300Å 의 두께를 가지는 고순도 결정 형태로 증착하는 단계, 스핀 코팅에 의해 시드 층 위에 약 500Å 내지 3000Å 의 두께를 가지는 제 2 PCMO 박막 층을 증착하는 단계; 약 75ns 내지 1㎲ 의 펄스 폭을 가지는 약 -4V 내지 -5V 의 음의 전기 펄스를 인가하여 반도체 소자 내 결합된 PCMO 층의 저항을 증가시키는 단계; 및 2.0㎲ 보다 큰 펄스 폭을 가지는 약 +2.5V 내지 +4V 의 양의 전기 펄스를 인가하여 반도체 소자 내 결합된 PCMO 층의 저항을 감소시키는 단계를 포함한다.

Description

고순도 결정 시드 층과 결합된 때에 피씨엠오 박막 상에 가역적 저항 스위치를 얻기 위한 방법{METHOD FOR OBTAINING REVERSIBLE RESISTANCE SWITCHES ON A PCMO THIN FILM WHEN INTEGRATED WITH A HIGHLY CRYSTALLIZED SEED LAYER}
본 발명은 MOCVD 에 의해 증착된 고순도 결정 PCMO 시드 (seed) 층 상에 스핀 코팅 (spin-coating) 을 통해 PCMO 박막을 제조하는 방법에 관한 것이다. PCMO 박막은, 저항을 높은 상태로 기록하기 위해 나노초 길이의 음의 전기 펄스를 사용하고, 저항을 낮은 상태로 리셋하기 위해 마이크로초 길이의 양의 전기 펄스를 이용하는 안정한 가역적 저항 스위치 특성을 가진다.
전기 펄스 인가를 통해 가역적 저항 변화를 나타내는 Pr0.3Ca0.7MnO3(PCMO) 금속 산화물 박막은, 2000년 5월 Applied Physics Letters 제 76 권 제 19 호 2749 페이지, Shangqing Liu 등의 "Electric-pulsed-induced reversible resistance change effect in magnetoresistive films", 및 2001년 5월 20일에 등록된 미국 특허 제 6,204,139 B1 호 "Method for switching the properties of perovskite materials used in thin film resistors" 에 설명된 펄스 레이저 애블레이션 (pulsed laser ablation; PAL) 을 통해 에피택셜 (epitaxial) YBa2Cu3O7(YBCO) 및 부분 에피택셜 플레티늄 기판 상에서 성장되었다. 2002년 9월 26일에 출원된 미국 동시 계속 (co-pending) 출원 제 10/256,358 호 "Method for Reversible Resistance Change induced by Short Electric Pulses" 에서, 증착 기술을 이용하여 PCMO 박막을 스핀 코팅하는 방법이 설명되어, 단극 (unipolar) 전기 펄스를 이용하여 가역적 저항 스위치를 제조한다. 2003년 2월 27일에 출원된 미국 동시 계속 출원 제 10/377,244 호 "Precursor Solution and Method for Controlling the Composition of MOCVD Deposited PCMO" 에서, 가역적 저항 특성을 가지는 PCMO 박막이 MOCVD 에 의해 형성된다.
앞의 Liu 등은 실온에서 쌍극 (bipolar) 전기 펄스 인가에 의한 PCMO 막의 저항변화를, 특히 Pr0.3Ca0.7MnO3(PCMO) 박막에 대해 밝혀냈다. Liu 등은 에피택셜 YBa2Cu3O7(YBCO) 및 부분 에피택셜 플래티늄 기판 상에 펄스 레이저 증착 (PLD) 에 의해 PCMO 박막을 증착하였다.
고순도 결정 시드 층으로 집적된 때, PCMO 박막 상에 가역적 저항 스위치를 얻기 위한 방법은, 약 50Å 에서 300Å 사이의 두께를 가지는 PCMO 박막의 시드 층을, MOCVD 에 의해 고순도 결정 형태로 증착하는 단계, 결합된 PCMO 층을 형성하기 위해, 스핀 코팅에 의해 시드 층 상에 약 500Å 에서 3000Å 사이의 두께를 가지는 제 2 PCMO 박막을 증착하는 단계; 약 75 ㎱ 에서 1 ㎲ 사이의 펄스 폭을 가지는, 약 -4V 에서 -5V 의 음의 전기 펄스를 인가하여, 반도체 소자 내 결합된 PCMO 층의 저항을 증가시키는 단계; 및 2㎲ 보다 큰 펄스 폭을 가지는, 약 +2.5V 에서 +4V 의 양의 전기 펄스를 인가하여 반도체 소자 내 결합된 PCMO 층의 저항을 감소시키는 단계를 포함한다.
저항을 높은 상태로 기록하기 위해 나노초 길이의 음의 전기 펄스를 인가하고, 저항을 낮은 상태로 리셋하기 위해 마이크로초 길이의 양의 전기 펄스를 인가함으로써, 가역적 저항 스위칭 특성을 보이는 PCMO 박막을 형성하는 방법을 제공하는 것이 본 발명의 목적이다.
본 발명의 다른 목적은 스핀 코팅과 MOCVD 의 조합을 사용하여 PCMO 막을 제조하는 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 얇은 시드 층을 형성하고 그 시드 층 위에 두꺼운 층을 형성함으로써 PCMO 막을 제조하는 방법을 제공하는 것이다.
본 발명의 개요와 목적은 본 발명의 성질을 신속히 이해할 수 있도록 제공된 것이다. 이하의 본 발명의 바람직한 실시형태의 상세한 설명을 도면과 함께 참조하면, 본 발명에 대해 더 완전하게 이해할 수 있을 것이다.
본 발명의 방법을 사용한 Pr0.3Ca0.7MnO3(PCMO) 박막 형성은 두 단계의 증착 단계를 필요로 한다. 본 발명의 방법은 스핀 코팅 및 MOCVD 의 조합을 사용하여 PCMO 박막을 제조한다. 먼저, MOCVD 에 의해 얇은 시드 PCMO 층이 증착되어 고순도 결정 구조를 생성하고, 다음에 그 시드 층 위에 스핀 코팅 공정에 의해 두꺼운 PCMO 박막이 성장된다.
제 1 단계 (MOCVD 공정) 동안, 단일 액체 PCMO 전구체 용액이 사용되고, 여기서 참조하는, 상기 2002년 9월 26일 출원의 동시 계속 미국 출원 제 10/256,358 호 "Method for Reversible Resistance Change Induced by Short Electric Pulse" 에서 설명된 증착 공정이 뒤따른다. MOCVD 공정을 사용하여 증착된 PCMO 박막은 얇은 시드 층으로, 약 50Å 내지 300Å 범위의 두께를 갖는다. 이 시드, 또는 제 1 PCMO 층은 고순도 결정 PCMO 구조이다. 이 고순도 결정 시드 층의 스위칭 및 안정성 특성을 강화시키기 위해, 예를 들어, 산소 대기 내에서 약 500℃ 내지 650℃ 사이의 온도로 약 10 내지 120 분간 어닐링하는, 고온 사후 어닐링 (post-annealing) 단계가 적용될 수 있다.
본 발명 방법의 제 2 단계에서, 역시 여기서 참조하는 동시 계속 출원 "Method for Reversible Resistance Change Induced by Short Electric Pulses" 에서 설명된 것과 같은 스핀 코팅 공정을 사용하여, 두꺼운, 예를 들어 약 500Å 내지 3000Å 사이의 두께를 가지는 PCMO 박막이 시드 층 위에 증착된다. 완료된, 또는 결합된 PCMO 박막은, 도 1, 2 및 4 에서 도시된 바와 같이 가역적 저항 스위칭 특성을 보이며, 반도체 소자의 일부로 사용된다.
도 1 및 2 에 도시된 바와 같이, 높은 상태로 기록하거나 저항을 증가시키기 위해, 음의 펄스가 인가된다. 약 -5V 의 펄스 전압에 대해, 약 75ns 내지 1㎲ 범위의 펄스 폭에 대해서 안정한 가역적 저항 스위치가 얻어진다. 1㎲ 보다 긴 음의 펄스 폭이 인가되면, 저항의 증가는 더 작다. 나노초 길이의 양의 펄스는, 비저항을 소량만 증가시키면서 불안정한 가역적 저항 변화를 유발하는 것으로 밝혀졌다.
낮은 상태로 리셋하거나 저항을 감소시키기 위해, 도 4 에 도시된 바와 같이, 마이크로초 길이의 양의 전기 펄스가 PCMO 박막에 인가된다. 2.5㎲ 보다 큰 펄스 폭을 가지는 약 4V의 양의 펄스가 인가되면, 저항은 높은 상태로부터 감소될 수 있으며, 4V 양의 펄스 폭이 3.75㎲ 보다 크면 저항은 최저 저항 상태에 도달하는 것이 밝혀졌다. 양 및 음의 펄스의 사용은 최적의 성능을 내며, 이는 도 3 에 도시되는 바와 같이 확인되는데, 여기서 PCMO 박막의 리셋 시도를 위해 음의 펄스가 사용되었고, 이는 음의 펄스 전압이 -4V 일 때 저항의 변화를 가져오지 않았으며, -5V 음의 펄스 전압이 인가된 때 소량의 저항 감소만이 나타난다.
그러므로, MOCVD 에 의해 약 50Å 내지 300Å 의 고순도 결정 PCMO 박막을 형성하고, 그 위에 스핀 코팅에 의해 약 500Å 내지 3000Å 의 두께를 가지는 두꺼운 PCMO 층을 증착하기 위해 본 발명 방법을 사용하여, 그 PCMO 층의 저항은 75ns 내지 1㎲ 의 펄스 폭을 가지는 -5V 음의 펄스를 인가함으로써 증가될 수 있으며, PCMO 층은 2.5㎲ 보다 큰 펄스 폭을 가지는 약 +4V 의 양의 전압을 인가함으로써 리셋될 수 있다.
이와 같이, 고순도 결정 시드 층과 결합된 때, PCMO 박막 상에 가역적 저항 스위치를 얻는 방법이 개시되었다. 첨부된 청구범위와 같은, 본 발명의 범위 내에서 그의 변화 및 변형이 이루어질 수 있음을 인식하여야 한다.
이상, 본 발명에 의하면 MOCVD 에 의해 약 50Å 내지 300Å 의 고순도 결정 PCMO 박막을 형성하고, 그 위에 스핀 코팅에 의해 약 500Å 내지 3000Å 의 두께를 가지는 두꺼운 PCMO 층을 증착하여, 75ns 내지 1㎲ 의 펄스 폭을 가지는 -5V 음의 펄스를 인가함으로써 그 PCMO 층의 저항을 증가시킬 수 있으며, 2.5㎲ 보다 큰 펄스 폭을 가지는 약 +4V 의 양의 전압을 인가함으로써 PCMO 층을 리셋시킬 수 있다.
도 1 및 2 는 PCMO 박막에 기록하거나, 저항을 증가시키기 위한 음의 펄스 사용을 도시한다.
도 3 은 PCMO 박막을 리셋하기 위한 음의 펄스 사용 시도를 도시한다.
도 4 는 PCMO 박막에 리셋하거나 저항을 감소시키기 위한 양의 펄스 사용을 도시한다.

Claims (10)

  1. 고순도 결정 시드 층과 결합된 때에, PCMO 박막 상에 가역적 저항 스위치를 얻는 방법에 있어서,
    MOCVD 에 의해, PCMO 박막의 시드 층을 약 50Å 내지 300Å 의 두께를 가지는 고순도 결정 형태로 증착하는 단계,
    결합된 PCMO 층을 형성하기 위해, 스핀 코팅에 의해, 상기 시드 층 위에 약 500Å 내지 3000Å 의 두께를 가지는 제 2 PCMO 박막 층을 증착하는 단계;
    약 75ns 내지 1㎲ 의 펄스 폭을 가지는 약 -4V 내지 -5V 의 음의 전기 펄스를 인가함으로써, 반도체 소자 내 상기 결합된 PCMO 층의 저항을 증가시키는 단계; 및
    2.0㎲ 보다 큰 펄스 폭을 가지는 약 +2.5V 내지 +4V 의 양의 전기 펄스를 인가함으로써, 반도체 소자 내 상기 결합된 PCMO 층의 저항을 감소시키는 단계를 포함하는, PCMO 박막 상에 가역적 저항 스위치를 얻는 방법.
  2. 제 1 항에 있어서,
    상기 고순도 결정 층의 스위칭 및 안정도 특성을 강화시키기 위해, 상기 결합된 PCMO 층을 고온에서 사후 어닐링하는 단계를 더 포함하며,
    상기 사후 어닐링하는 단계는 약 500℃ 내지 650℃ 의 온도에서 약 10 분 내지 120 분 동안 어닐링하는 단계를 포함하는, PCMO 박막 상에 가역적 저항 스위치를 얻는 방법.
  3. 고순도 결정 시드 층과 결합된 때에, PCMO 박막 상에 가역적 저항 스위치를 얻는 방법에 있어서,
    MOCVD 에 의해, PCMO 박막의 시드 층을 약 50Å 내지 300Å의 두께를 가지는 고순도 결정 형태로 증착하는 단계,
    결합된 PCMO 층을 형성하기 위해, 스핀 코팅에 의해, 상기 시드 층 상에 약 500Å 내지 3000Å 의 두께를 가지는 제 2 PCMO 박막 층을 증착하는 단계;
    음의 전기 펄스를 인가하여, 반도체 소자 내 상기 결합된 PCMO 층의 저항을 증가시키는 단계; 및
    양의 전기 펄스를 인가하여, 반도체 소자 내 상기 결합된 PCMO 층의 저항을 감소시키는 단계를 포함하는, PCMO 박막 상에 가역적 저항 스위치를 얻는 방법.
  4. 제 3 항에 있어서,
    상기 음의 전기 펄스를 인가하여 반도체 소자 내 상기 결합된 PCMO 층의 저항을 증가시키는 단계는, 약 75ns 내지 1㎲ 의 펄스 폭을 가지는 약 -4V 내지 -5V 의 전기 펄스를 인가하는 단계를 포함하는, PCMO 박막 상에 가역적 저항 스위치를 얻는 방법.
  5. 제 3 항에 있어서,
    상기 양의 전기 펄스를 인가하여 반도체 소자 내 상기 결합된 PCMO 층의 저항을 감소시키는 단계는, 2.0㎲ 보다 큰 펄스 폭을 가지는 약 +2.5V 내지 +4V 의 전기 펄스를 인가하는 단계를 포함하는, PCMO 박막 상에 가역적 저항 스위치를 얻는 방법.
  6. 제 3 항에 있어서,
    상기 고순도 결정 층의 스위칭 및 안정도 특성을 강화시키기 위해, 상기 결합된 PCMO 층을 고온에서 사후 어닐링하는 단계를 더 포함하며,
    상기 사후 어닐링하는 단계는 약 500℃ 내지 650℃ 의 온도에서 약 10 분 내지 120 분 동안 어닐링하는 단계를 포함하는, PCMO 박막 상에 가역적 저항 스위치를 얻는 방법.
  7. 고순도 결정 시드 층과 결합된 때에, PCMO 박막 상에 가역적 저항 스위치를 얻는 방법에 있어서,
    PCMO 박막의 시드 층을 증착하는 단계,
    상기 시드 층 상에 제 2 PCMO 박막 층을 증착하는 단계로서, 결합된 PCMO 층의 두께가 약 500Å 내지 3000Å 인, 증착하는 단계;
    약 75ns 내지 1㎲ 의 펄스 폭을 가지는 약 -4V 내지 -5V 의 음의 전기 펄스를 인가하여, 반도체 소자 내 상기 결합된 PCMO 층에 기록하는 단계; 및
    2.0㎲ 보다 큰 펄스 폭을 가지는 약 +2.5V 내지 +4V 의 양의 전기 펄스를 인가하여, 반도체 소자 내 상기 결합된 PCMO 층을 리셋하는 단계를 포함하는, PCMO 박막 상에 가역적 저항 스위치를 얻는 방법
  8. 제 7 항에 있어서,
    상기 PCMO 박막의 시드 층을 증착하는 단계는, MOCVD 에 의해 PCMO 박막의 시드 층을 약 50Å 내지 300Å 의 두께를 가지는 고순도 결정 형태로 증착하는 단계를 포함하는, PCMO 박막 상에 가역적 저항 스위치를 얻는 방법.
  9. 제 7 항에 있어서,
    상기 시드 층 상에 제 2 PCMO 박막 층을 증착하는 단계는, 스핀 코팅에 의해 약 500Å 내지 3000Å 의 두께를 가지는 제 2 PCMO 박막을 증착하는 단계를 포함하는, PCMO 박막 상에 가역적 저항 스위치를 얻는 방법.
  10. 제 7 항에 있어서,
    상기 고순도 결정 층의 스위칭 및 안정도 특성을 강화시키기 위해, 상기 결합된 PCMO 층을 고온에서 사후 어닐링하는 단계를 더 포함하며,
    상기 사후 어닐링하는 단계는 약 500℃ 내지 650℃ 의 온도로 약 10 분 내지 120 분 동안 분위기에서 어닐링하는 단계를 포함하는, PCMO 박막 상에 가역적 저항 스위치를 얻는 방법.
KR1020040043062A 2003-08-13 2004-06-11 고순도 결정 시드 층과 결합된 때에 피씨엠오 박막 상에가역적 저항 스위치를 얻기 위한 방법 KR100587751B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/640,770 2003-08-13
US10/640,770 US6939724B2 (en) 2003-08-13 2003-08-13 Method for obtaining reversible resistance switches on a PCMO thin film when integrated with a highly crystallized seed layer

Publications (2)

Publication Number Publication Date
KR20050018583A true KR20050018583A (ko) 2005-02-23
KR100587751B1 KR100587751B1 (ko) 2006-06-09

Family

ID=33565271

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040043062A KR100587751B1 (ko) 2003-08-13 2004-06-11 고순도 결정 시드 층과 결합된 때에 피씨엠오 박막 상에가역적 저항 스위치를 얻기 위한 방법

Country Status (7)

Country Link
US (1) US6939724B2 (ko)
EP (1) EP1507297B1 (ko)
JP (1) JP2005064464A (ko)
KR (1) KR100587751B1 (ko)
CN (1) CN1581372A (ko)
DE (1) DE602004015687D1 (ko)
TW (1) TWI260352B (ko)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6962648B2 (en) * 2003-09-15 2005-11-08 Global Silicon Net Corp. Back-biased face target sputtering
US20060171200A1 (en) * 2004-02-06 2006-08-03 Unity Semiconductor Corporation Memory using mixed valence conductive oxides
US7082052B2 (en) 2004-02-06 2006-07-25 Unity Semiconductor Corporation Multi-resistive state element with reactive metal
US7538338B2 (en) * 2004-09-03 2009-05-26 Unity Semiconductor Corporation Memory using variable tunnel barrier widths
US7402456B2 (en) * 2004-04-23 2008-07-22 Sharp Laboratories Of America, Inc. PCMO thin film with memory resistance properties
JP4365737B2 (ja) 2004-06-30 2009-11-18 シャープ株式会社 可変抵抗素子の駆動方法及び記憶装置
US20060081467A1 (en) * 2004-10-15 2006-04-20 Makoto Nagashima Systems and methods for magnetron deposition
US20060081466A1 (en) * 2004-10-15 2006-04-20 Makoto Nagashima High uniformity 1-D multiple magnet magnetron source
US7425504B2 (en) * 2004-10-15 2008-09-16 4D-S Pty Ltd. Systems and methods for plasma etching
US7029982B1 (en) * 2004-10-21 2006-04-18 Sharp Laboratories Of America, Inc. Method of affecting RRAM characteristics by doping PCMO thin films
US20130082232A1 (en) 2011-09-30 2013-04-04 Unity Semiconductor Corporation Multi Layered Conductive Metal Oxide Structures And Methods For Facilitating Enhanced Performance Characteristics Of Two Terminal Memory Cells
US20070084716A1 (en) * 2005-10-16 2007-04-19 Makoto Nagashima Back-biased face target sputtering based high density non-volatile data storage
US20070084717A1 (en) * 2005-10-16 2007-04-19 Makoto Nagashima Back-biased face target sputtering based high density non-volatile caching data storage
US7098101B1 (en) 2005-12-07 2006-08-29 Sharp Laboratories Of America, Inc. Method of forming PrxCa1−xMnO3 thin films having a PrMnO3/CaMnO3 super lattice structure using metalorganic chemical vapor deposition
US8395199B2 (en) 2006-03-25 2013-03-12 4D-S Pty Ltd. Systems and methods for fabricating self-aligned memory cell
US8454810B2 (en) 2006-07-14 2013-06-04 4D-S Pty Ltd. Dual hexagonal shaped plasma source
US20080011603A1 (en) * 2006-07-14 2008-01-17 Makoto Nagashima Ultra high vacuum deposition of PCMO material
US7932548B2 (en) 2006-07-14 2011-04-26 4D-S Pty Ltd. Systems and methods for fabricating self-aligned memory cell
US8308915B2 (en) 2006-09-14 2012-11-13 4D-S Pty Ltd. Systems and methods for magnetron deposition
US7372753B1 (en) * 2006-10-19 2008-05-13 Unity Semiconductor Corporation Two-cycle sensing in a two-terminal memory array having leakage current
US7379364B2 (en) * 2006-10-19 2008-05-27 Unity Semiconductor Corporation Sensing a signal in a two-terminal memory array having leakage current
CN100495683C (zh) * 2007-06-04 2009-06-03 中国科学院物理研究所 一种制作电阻随机存储单元阵列的方法
US8227783B2 (en) * 2009-07-13 2012-07-24 Seagate Technology Llc Non-volatile resistive sense memory with praseodymium calcium manganese oxide
US8377718B2 (en) * 2010-11-10 2013-02-19 Micron Technology, Inc. Methods of forming a crystalline Pr1-xCaxMnO3 (PCMO) material and methods of forming semiconductor device structures comprising crystalline PCMO
CN103849872B (zh) * 2014-03-28 2016-03-02 四川材料与工艺研究所 一种利用纳秒脉冲激光熔覆制备涂层的方法及其装置
CN108944064B (zh) * 2018-06-07 2021-02-23 广州四为科技有限公司 调测装置、调测热敏头阻值的方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6204139B1 (en) 1998-08-25 2001-03-20 University Of Houston Method for switching the properties of perovskite materials used in thin film resistors
US6473332B1 (en) * 2001-04-04 2002-10-29 The University Of Houston System Electrically variable multi-state resistance computing
US6759249B2 (en) * 2002-02-07 2004-07-06 Sharp Laboratories Of America, Inc. Device and method for reversible resistance change induced by electric pulses in non-crystalline perovskite unipolar programmable memory

Also Published As

Publication number Publication date
TW200506094A (en) 2005-02-16
KR100587751B1 (ko) 2006-06-09
EP1507297A3 (en) 2006-04-26
US6939724B2 (en) 2005-09-06
JP2005064464A (ja) 2005-03-10
TWI260352B (en) 2006-08-21
EP1507297A2 (en) 2005-02-16
DE602004015687D1 (de) 2008-09-25
EP1507297B1 (en) 2008-08-13
US20050037520A1 (en) 2005-02-17
CN1581372A (zh) 2005-02-16

Similar Documents

Publication Publication Date Title
KR100587751B1 (ko) 고순도 결정 시드 층과 결합된 때에 피씨엠오 박막 상에가역적 저항 스위치를 얻기 위한 방법
TW575927B (en) Method for fabricating variable resistance device, method for fabricating non-volatile variable resistance memory device, and non-volatile variable resistance memory device
US20040159867A1 (en) Multi-layer conductive memory device
JP4772188B2 (ja) 強誘電コンデンサの作成方法および基板上にｐｚｔ層を成長させる方法
JP2005340786A (ja) メモリ抵抗特性を有するｐｃｍｏ薄膜の形成方法及びｐｃｍｏデバイス
CN108281544B (zh) 基于铁电共存畴的多阻态铁电量子隧道结及制备方法
US7473612B2 (en) Method for fabricating a variable-resistance element including heating a RMCoO3 perovskite structure in an oxygen atmosphere
KR100523429B1 (ko) 가역적 저항 변화 특성을 갖는 ｌｃｐｍｏ 박막의 준비
Liu et al. Resistance switching properties of sol–gel derived SrZrO3 based memory thin films
AU2020103264A4 (en) A multi-resistance non-volatile ferroelectric tunnel junction based on ferroelastic domain switching
KR20010062429A (ko) 에피택셜 복합 구조체 및 이를 포함하는 장치
CN113113538B (zh) 一种基于铝掺杂氧化铌的抗串扰阻变器件及其制备方法
EP0544399A2 (en) Epitaxial magnesium oxide as a buffer layer for formation of subsequent layers on tetrahedral semiconductors
US20060131628A1 (en) Nonvolatile memory and fabrication method thereof
US8324068B2 (en) Nonvolatile memory and fabrication method thereof
WO2010115924A1 (en) METHOD FOR MANUFACTURING A MEMORY ELEMENT COMPRISING A RESISTIVITY-SWITCHING NiO LAYER AND DEVICES OBTAINED THEREOF
JPH06112504A (ja) 結晶性薄膜製造方法
KR102432688B1 (ko) 다중층 선택 소자 및 그 제조 방법
WO2004055876A1 (en) Method for preparation of ferroelectric single crystal film structure using deposition method
EP2239795A1 (en) Method for manufacturing a memory element comprising a resistivity-switching NiO layer and devices obtained thereof
CN117729840A (zh) 一种高通量铁电阻变器件及其制备方法
Yu et al. Effects of oxygen partial pressure on the resistance switching properties of La0. 7Ca0. 3MnO3 thin films prepared by pulsed laser deposition method
JP3966928B2 (ja) 強誘電体材料の製法および半導体記憶装置
CN115568278A (zh) 一种限制电流对氧化铌薄膜的电阻转变行为的调控方法及其应用
TW200403723A (en) Active matrix display devices and the manufacture thereof

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130531

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140529

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20160330

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20170330

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20180329

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20190327

Year of fee payment: 14