KR20050000966A - 반도체 트랜지스터 제조방법 - Google Patents
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Abstract
본 발명은 반도체 트랜지스터 제조방법을 개시한다. 개시된 발명은 소자분리영역을 한정하는 필드산화막이 형성된 반도체기판의 활성영역상에 게이트 산화막을 형성하는 단계; 상기 게이트산화막의 일부분을 제거하여 서로 다른 두께를 갖는 제1게이트산화막과 제2게이트산화막을 형성하는 단계; 상기 제1게이트산화막과 제2게이트산화막상에 게이트전극을 형성하는 단계; 상기 게이트전극측면에 스페이서 를 형성하는 단계; 및 상기 스페이서측면아래의 반도체기판의 활성영역내에 소오스 및 드레인을 형성하는 단계를 포함하여 구성되며, 드레인쪽의 게이트산화막을 두껍게 형성하므로써 높은 드레인전압에서도 드레인누설전류를 감소시키고 밀러 캐패시턴스를 감소시킬 수 있는 것이다.
Description
본 발명은 반도체 트랜지스터 제조방법에 관한 것으로서, 보다 상세하게는 서로 다른 두께를 가진 듀얼게이트산화막을 이용한 반도체 트랜지스터 제조방법에관한 것이다.
MOSFET 구조에서 트랜지스터의 성능을 개선하기 위해서는 게이트산화막의 두께를 낮추어 주어야만 한다. 여기서, 성능이라 함은 DC 특성상으로는 동작 전류의 증가 및 오프전류의 감소를 말한다. 또한, AC 특성상으로는 인버터(invertor)나 NAND, NOR 게이트와 같은 기본회로의 구성을 했을 때 게이트 지연(delay)라고 하는 스피드 특성을 말한다.)
그런데, 이와 같이 게이트산화막의 두께를 낮추어 주면, 게이트와 드레인접합의 겹침(overlap)에 의해 여러 가지 부작용이 나타난다. 즉, DC 특성상으로는 GIDL(gate induced drain leakage)이 증가하여 드레인과 소오스간 파괴전압(drain to source breakdown vlotage)이 낮아지면서 오프 전류가 증가하는 부작용이 나타난다.
따라서, 드레인 엔지니어링이 어려워지며, 많은 노력을 통하여 원했던 만큼 온 전류를 증가시킬 수 있으나, 오프전류는 감소시키지 못하는 상태가 발생한다.
그리고, AC 특성상으로는 드레인접합의 겹침으로 인하여 밀러 캐패시턴스(miller capacitance)가 증가되어 게이트 지연을 증가시키므로써 전류가 매우 많이 증가하더라도 게이트 지연시간은 감소시킬 수 없게 된다.
따라서, 보통 게이트 지연을 감소시키기 위해서는 게이트길이의 감소 및 동작전압의 감소가 병행되어야 한다.
이에 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, 드레인쪽의 게이트산화막을 두껍게 형성하므로써 높은 드레인전압에서도 드레인누설전류를 감소시키고 밀러 캐패시턴스를 감소시킬 수 있는 반도체 트랜지스터 제조방법을 제공함에 그 목적이 있다.
또한, 본 발명의 다른 목적은 기존의 단일 게이트산화막의 트랜지스터보다 게이트 지연을 감소시킬 수 있어 트랜지스터의 전기적인 DC/AC 특성을 향상시킬 수 있는 반도체 트랜지스터 제조방법을 제공함에 있다.
도 1a 내지 도 1c는 본 발명의 일실시예에 따른 반도체 트랜지스터 제조방법을 설명하기 위한 공정단면도,
도 2a 내지 도 2d는 본 발명의 다른 실시예에 따른 반도체 트랜지스터 제조방법을 설명하기 위한 공정단면도.
[도면부호의설명]
21 : 반도체기판 23 : 필드산화막
25a : 제1게이트산화막 25b : 제2게이트산화막
27 : 감광막패턴 29 : 게이트전극
31 : 스페이서 33 : 소오스
35 : 드레인
상기 목적을 달성하기 위한 본 발명에 따른 반도체 트랜지스터 제조방법은,
소자분리영역을 한정하는 필드산화막이 형성된 반도체기판의 활성영역상에 게이트산화막을 형성하는 단계;
상기 게이트산화막의 일부분을 제거하여 서로 다른 두께를 갖는 제1게이트산화막과 제2게이트산화막을 형성하는 단계;
상기 제1게이트산화막과 제2게이트산화막상에 게이트전극을 형성하는 단계;
상기 게이트전극측면에 스페이서를 형성하는 단계; 및
상기 스페이서측면아래의 반도체기판의 활성영역내에 소오스 및 드레인을 형성하는 단계를 포함하여 구성되는 것을 특징으로하다.
또한, 본 발명에 따른 반도체 트랜지스터 제조방법은,
소자분리영역을 한정하는 필드산화막이 형성된 반도체기판의 활성영역상에 제1게이트산화막과 게이트전극을 형성하는 단계;
상기 게이트전극을 포함한 전체 구조의 상면에 질화막을 형성하는 단계;
상기 질화막의 일부분을 선택적으로 제거하여 게이트전극일부와 활성영역일부를 드러나게 하는 단계;
상기 외부로 드러난 게이트전극아래의 제1게이트산화막 일부를 제거하는 단계;
상기 제1게이트산화막일부가 제거된 부분과 활성영역표면에 제2게이트산화막을 형성하는 단계;
상기 게이트전극의 측면에 스페이서를 형성하는 단계; 및
상기 스페이서측면아래의 반도체기판의 활성영역내에 소오스 및 드레인을 형성하는 단계를 포함하여 구성되는 것을 특징으로한다.
(실시예)
이하, 본 발명에 따른 반도체 트랜지스터 제조방법을 첨부된 도면을 참조하여 상세히 설명한다.
도 1a 내지 도 1c는 본 발명의 일실시예에 따른 반도체 트랜지스터 제조방법을 설명하기 위한 공정단면도이다.
본 발명에 따른 반도체 트랜지스터 제조방법은, 도 1a에 도시된 바와같이, 활성영역과 소자분리영역을 한정하는 필드산화막(23)이 형성된 반도체기판(21)상에 제1게이트산화막(25)을 형성한후 상기 게이트산화막(25)상에 감광물질을 도포한다.
그다음, 포토리소그라피 공정기술에 의해 상기 감광물질층을 노광 및 현상한후 상기 감광물질층을 두꺼운 게이트산화막을 형성할 부분에만 남도록 선택적으로 제거하여 감광막패턴(27)을 형성한다.
이어서, 도 1b에 도시된 바와같이, 얇은 게이트산화막을 형성할 부위의 제1게이트산화막(25)부분을 일부 두께만큼 제거하여 얇은 두께의 제1게이트산화막 (25a)을 형성한후 상기 감광막패턴(27)을 제거하고 이어 세정공정을 진행하여 두꺼운 두께의 제2게이트산화막(25b)을 형성한다.
그다음, 도 1c에 도시된 바와같이, 상기 제1 및 제2게이트산화막(25a)(25b)상에 게이트전극(29)을 형성한후 그 양측면에 스페이서(31)를 형성하고 이어 반도체기판(21)에 소오스전극(33) 및 드레인전극(35)을 형성하여 본 발명의 트랜지스터를 완성한다.
한편, 본 발명의 다른 실시예가 도 2a 내지 도 2d에 도시되어 있는데, 먼저 도 2a에 도시된 바와같이, 활성영역과 소자분리영역을 한정하는 필드산화막(43)이 형성된 반도체기판(41)상에 제1게이트산화막(45)과 게이트전극(47)을 적층한후 패터닝하고 이어 상기 패터닝된 제1게이트산화막(45)과 게이트전극(47)을 포함한 반도체기판(41)상에 얇은 질화막(49)을 형성한다.
그다음, 상기 얇은 질화막(49)상에 감광물질을 도포한후 포토리소그라피 공정기술에 의해 상기 감광물질층을 노광 및 현상공정을 거쳐 두꺼운 게이트산화막을 형성할 부분에 위치하는 부위만 제거하여 감광막패턴(51)을 형성한다.
이어서, 도 2b에 도시된 바와같이, 상기 감광막패턴(51)을 마스크로 외부에 드러난 얇은 질화막(49)부위를 선택적으로 제거한후 습식식각공정을 통해 상기 게이트전극(47)아래의 제1게이트산화막(45)의 일부분이 언더컷 식각이 되도록 한다.
그다음, 도 2c에 도시된 바와같이, 세정공정을 실시하고 이어 산화공정을 진행하여 상기 제1게이트산화막(45)의 일부분이 제거된 게이트전극(47)아래의 반도체기판(41)의 활성영역에 원하는 두께의 제2게이트산화막(53)을 형성한다. 이때, 상기 제2게이트산화막(53)의 두께는 제1게이트산화막(45)의 두께보다 더 두껍다.
이어서, 도 2d에 도시된 바와같이, 상기 게이트전극(47)을 포함한 전체 구조의 상면에 스페이서 형성용 절연물질층을 증착한후 상기 절연물질층과 잔류하는 얇은 질화막(49)을 이방성 식각하여 상기 게이트전극(47) 측면에 스페이서(55)를 형성한다.
그다음, 상기 스페이서(55)측면아래의 반도체기판(41)내에 소오스영역(57) 및 드레인영역(59)을 형성하여 트랜지스터를 형성한다.
상기에서 설명한 바와같이, 본 발명에 따른 반도체 트랜지스터 제조방법에 의하면, 하나의 트랜지스터에 듀얼게이트산화막을 적용하여 준다. 즉, 드레인쪽의 반은 두꺼운 게이트산화막을 형성하고 소스쪽의 반은 얇은 게이트산화막을 형성하여 주므로써 드레인단의 게이트산화막이 두꺼워지므로 게이트전극에 유도되는 드레인 누설전류가 감소하고 밀러 캐패시턴스가 감소한다.
또한, 소스쪽의 게이트산화막은 얇기 때문에 동작전류가 커져서 결과적으로 온/오프전류비율을 증가시키며, 게이트 지연이 작아져 기존의 단일 게이트산화막두께로 형성된 트랜지스터보다 성능이 개선된다.
한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.
Claims (8)
- 소자분리영역을 한정하는 필드산화막이 형성된 반도체기판의 활성영역상에 게이트산화막을 형성하는 단계;상기 게이트산화막의 일부분을 제거하여 서로 다른 두께를 갖는 제1게이트산화막과 제2게이트산화막을 형성하는 단계;상기 제1게이트산화막과 제2게이트산화막상에 게이트전극을 형성하는 단계;상기 게이트전극측면에 스페이서를 형성하는 단계; 및상기 스페이서측면아래의 반도체기판의 활성영역내에 소오스 및 드레인을 형성하는 단계를 포함하여 구성되는 것을 특징으로하는 반도체 트랜지스터 제조방법.
- 제1항에 있어서, 상기 제2게이트산화막의 두께는 제1게이트산화막의 두께보다 더 두꺼운 것을 특징으로하는 반도체 트랜지스터 제조방법.
- 제1항에 있어서, 상기 제1게이트산화막은 소오스쪽에 위치하고, 제2게이트 산화막은 드레인쪽에 위치하는 것을 특징으로하는 반도체 트랜지스터 제조방법.
- 소자분리영역을 한정하는 필드산화막이 형성된 반도체기판의 활성영역상에 제1게이트산화막과 게이트전극을 형성하는 단계;상기 게이트전극을 포함한 전체 구조의 상면에 질화막을 형성하는 단계;상기 질화막의 일부분을 선택적으로 제거하여 게이트전극일부와 활성영역일부를 드러나게 하는 단계;상기 외부로 드러난 게이트전극아래의 제1게이트산화막 일부를 제거하는 단계;상기 제1게이트산화막일부가 제거된 부분과 활성영역표면에 제2게이트산화막을 형성하는 단계;상기 게이트전극의 측면에 스페이서를 형성하는 단계; 및상기 스페이서측면아래의 반도체기판의 활성영역내에 소오스 및 드레인을 형성하는 단계를 포함하여 구성되는 것을 특징으로하는 반도체 트랜지스터 제조방법.
- 제4항에 있어서, 상기 제2게이트산화막의 두께는 제1게이트산화막의 두께보다 더 두꺼운 것을 특징으로하는 반도체 트랜지스터 제조방법.
- 제4항에 있어서, 상기 드러난 게이트전극아래의 제1게이트산화막일부를 제거하는 단계는 습식식각공정에 의해 진행하는 것을 특징으로하는 반도체 트랜지스터 제조방법.
- 제4항에 있어서, 상기 제1게이트산화막일부가 제거된 부분과 활성영역표면에 제2게이트산화막을 형성하는 단계는 산화공정에 의해 진행하는 것을 특징으로하는 반도체 트랜지스터 제조방법.
- 제4항에 있어서, 상기 스페이서를 형성하는 단계는, 게이트전극과 잔류하는 질화막을 포함한 전체 구조의 상면에 절연물질층을 형성한후 이방성식각에 의해 상기 질화막과 절연물질층을 선택적으로 제거하여 스페이서를 형성하는 것을 특징으로하는 반도체 트랜지스터 제조방법.
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